KR20140030261A - 복수의 엔진에 의해 명령어 시퀀스들의 실행을 지원하기 위한 상호접속 구조 - Google Patents

복수의 엔진에 의해 명령어 시퀀스들의 실행을 지원하기 위한 상호접속 구조 Download PDF

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KR20140030261A
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Abstract

글로벌 상호접속 시스템이 개시된다. 글로벌 상호접속 시스템은 다수의 코드 시퀀스의 실행을 지원하기 위한 데이터를 갖는 복수의 자원 및 다수의 코드 시퀀스의 실행을 구현하기 위한 복수의 엔진을 포함한다. 복수의 자원 소비자가 복수의 엔진 각각 내에 있다. 글로벌 상호접속 구조가 복수의 자원 소비자에 결합되고, 복수의 자원에 결합되어, 데이터 액세스 및 다수의 코드 시퀀스의 실행을 가능하게 하며, 자원 소비자들은 글로벌 상호접속 구조의 사이클별 이용을 통해 자원들에 액세스한다.

Description

복수의 엔진에 의해 명령어 시퀀스들의 실행을 지원하기 위한 상호접속 구조{AN INTERCONNECT STRUCTURE TO SUPPORT THE EXECUTION OF INSTRUCTION SEQUENCES BY A PLURALITY OF ENGINES}
본원은 2011년 5월 20일자로 출원되고, 그 전체가 본 명세서에 포함되는 Mohammad A. Abdallah에 의한 "AN INTERCONNECT STRUCTURE TO SUPPORT THE EXECUTION OF INSTRUCTION SEQUENCES BY A PLURALITY OF ENGINES"라는 제목의, 함께 계류중이고 공히 양도된 미국 특허 가출원 제61/488,683호의 이익을 주장한다.
<관련 출원의 상호 참조>
본원은 2010년 1월 5일자로 출원되고, 그 전체가 본 명세서에 포함되는 Mohammad A. Abdallah에 의한 "APPARATUS AND METHOD FOR PROCESSING COMPLEX INSTRUCTION FORMATS IN A MULTITHREADED ARCHITECTURE SUPPORTING VARIOUS CONTEXT SWITCH MODES AND VIRTUALIZATION SCHEMES"라는 제목의, 함께 계류중이고 공히 양도된 미국 특허 출원 제12/514,303호와 관련된다.
본원은 2008년 12월 19일자로 출원되고, 그 전체가 본 명세서에 포함되는 Mohammad A. Abdallah에 의한 "APPARATUS AND METHOD FOR PROCESSING AN INSTRUCTION MATRIX SPECIFYING PARALLEL IN DEPENDENT OPERATIONS"라는 제목의, 함께 계류중이고 공히 양도된 미국 특허 출원 제12/296,919호와 관련된다.
<발명의 분야>
본 발명은 일반적으로 디지털 컴퓨터 시스템, 구체적으로는 명령어 시퀀스를 포함하는 명령어들을 선택하기 위한 시스템 및 방법에 관한 것이다.
프로세서들은 종속적이거나 완전히 독립적인 다수의 작업을 처리하도록 요구된다. 통상적으로 그러한 프로세서들의 내부 상태는 프로그램 실행의 각각의 특정 순간에 상이한 값들을 유지할 수 있는 레지스터들로 구성된다. 프로그램 실행의 각각의 순간에, 내부 상태 이미지는 프로세서의 아키텍처 상태로서 지칭된다.
코드 실행이 다른 함수(예로서, 다른 스레드, 프로세스 또는 프로그램)를 실행하도록 전환될 때, 새로운 함수가 내부 레지스터들을 이용하여 그의 새로운 상태를 구성할 수 있도록 기계/프로세서의 상태가 저장되어야 한다. 새로운 함수가 종료되면, 그의 상태는 폐기될 수 있으며, 이전 상황의 상태가 복원되고, 실행이 재개된다. 그러한 전환 프로세스는 상황 전환이라고 하며, 보통 많은 수(예로서, 64, 128, 256)의 레지스터 및/또는 무질서 실행을 이용하는 최신 아키텍처들과 특히 관련하여 수십 또는 수백 개의 사이클을 포함한다.
스레드 인식 하드웨어 아키텍처들에서는, 하드웨어가 제한된 수의 하드웨어 지원 스레드들에 대해 다수의 상황 상태를 지원하는 것이 일반적이다. 이 경우, 하드웨어는 각각의 지원 스레드에 대해 모든 아키텍처 상태 요소들을 복제한다. 이것은 새로운 스레드를 실행할 때 상황 전환의 필요를 없앤다. 그러나, 이것은 여전히 다수의 단점, 즉 하드웨어에서 지원되는 각각의 추가적인 스레드에 대해 모든 아키텍처 상태 요소들(즉, 레지스터들)을 복제하는 영역, 전력 및 복잡성을 갖는다. 게다가, 소프트웨어 스레드들의 수가 명시적으로 지원되는 하드웨어 스레드들의 수를 초과하는 경우, 여전히 상황 전환이 수행되어야 한다.
이것은 미세 입도에 기초하는 병렬성이 요구되어 많은 수의 스레드를 필요로 할 때 일반화된다. 중복 상황 상태 하드웨어 저장을 포함하는 하드웨어 스레드 인식 아키텍처들은 스레딩되지 않은(non-threaded) 소프트웨어 코드를 돕지 못하며, 스레딩되는 소프트웨어에 대해 상황 전환들의 수를 줄일 뿐이다. 그러나, 그러한 스레드들은 통상적으로 대략적인 병렬성을 위해 구성되며, 개시 및 동기화에 대한 무거운 소프트웨어 오버헤드를 유발하여, 효율적인 스레딩 개시/자동 생성 없이, 함수 호출 및 루프 병렬 실행과 같은 정밀한 병렬성을 남긴다. 그러한 설명된 오버헤드들은 비명시적으로/쉽게 병렬화된/스레딩된 소프트웨어 코드들에 대한 최신 컴파일러 또는 사용자 병렬화 기술들을 이용하는 그러한 코드들의 자동 병렬화의 어려움을 동반한다.
일 실시예에서, 본 발명은 글로벌 상호접속 시스템으로서 구현된다. 글로벌 상호접속 시스템은 다수의 코드 시퀀스의 실행을 지원하기 위한 데이터를 갖는 복수의 자원 및 다수의 코드 시퀀스의 실행을 구현하기 위한 복수의 엔진을 포함한다. 복수의 자원 소비자가 복수의 엔진 각각 내에 있다. 글로벌 상호접속 구조가 복수의 자원 소비자에 결합되고, 복수의 자원에 결합되어, 데이터 액세스 및 다수의 코드 시퀀스의 실행을 가능하게 하며, 자원 소비자들은 글로벌 상호접속 구조의 사이클별(per cycle) 이용을 통해 자원들에 액세스한다.
위의 설명은 요약이고, 따라서 필연적으로 상세의 간략화, 일반화 및 생략을 포함하며, 결과적으로 이 분야의 기술자들은 본 요약이 예시적일 뿐, 결코 한정을 의도하지 않는다는 것을 알 것이다. 청구항들에 의해서만 정의되는 바와 같은 본 발명의 다른 양태들, 발명적 특징들 및 장점들은 후술하는 비제한적인 상세한 설명에서 명확해질 것이다.
본 발명은 첨부 도면들에서 한정이 아니라 예시적으로 도시되며, 도면들에서 동일한 참조 번호들은 유사한 요소들을 나타낸다.
도 1a는 글로벌 프론트엔드가 그들 각각의 엔진들 상에서 코드 시퀀스들의 실행을 지원하기 위해 코드 블록들 및 상속 벡터들을 생성하는 방법의 개요를 도시한다.
도 1b는 본 발명의 일 실시예에 따른, 멀티코어 프로세서에 대한 세그먼트화된 스케줄러 및 레지스터 파일들, 상호접속들 및 프래그먼트화된 메모리 서브시스템을 포함하는 엔진들 및 이들의 컴포넌트들의 개요도를 나타낸다.
도 2는 도 1a 및 1b의 설명에서 설명된 상호접속의 추가적인 특징들, 및 본 발명의 일 실시예에 따른 복수의 로컬 상호접속을 도시하는 개요도를 나타낸다.
도 3은 본 발명의 일 실시예에 따른, 경쟁 자원에 대한 효율적인 액세스를 구현하는 자원 예약 메커니즘을 포함하는 컴포넌트들을 도시한다.
도 4는 본 발명의 일 실시예에 따른 상호접속 및 메모리 프래그먼트들 내로의 포트들을 도시한다.
도 5는 본 발명의 일 실시예에 따른 상호접속 및 세그먼트들 내로의 포트들을 도시한다.
도 6은 본 발명의 일 실시예에 따른 세그먼트화된 상호접속을 도시하는 도면을 나타낸다.
도 7은 본 발명의 일 실시예에 따른, 상호접속의 세그먼트들에 대한 요청들이 경쟁되고 할당되는 방법을 나타내는 테이블을 도시한다.
도 8은 본 발명의 일 실시예에 따른, 점대점 버스에 대한 요청들이 처리되는 방법을 나타내는 테이블을 도시한다.
도 9는 본 발명의 일 실시예에 따른, 도 7의 테이블의 기능을 구현하는 예시적인 논리 구현의 도면을 나타낸다.
도 10은 본 발명의 일 실시예에 따른, 점대점 버스에 대한 요청들이 처리되는 방법의 기능을 구현하는 예시적인 논리 구현의 도면을 나타낸다.
도 11은 본 발명의 일 실시예에 따른 상호접속의 도면을 나타낸다.
도 12는 본 발명의 일 실시예에 따른, 도 11의 송신기 모델 상호접속 구조가 기능하는 방법을 나타내는 테이블을 도시한다.
도 13은 본 발명의 일 실시예에 따른, 공유 버스 상호접속 구조에 대한 요청들이 처리되는 방법의 기능을 구현하는 예시적인 논리 구현의 도면을 나타낸다.
도 14는 본 발명의 일 실시예에 따른 예시적인 마이크로프로세서 파이프라인의 도면을 나타낸다.
본 발명은 하나의 실시예와 관련하여 설명되지만, 본 발명은 여기서 설명되는 특정 형태들로 한정되는 것을 의도하지 않는다. 이와 달리, 본 발명은 첨부된 청구항들에 의해 정의되는 바와 같은 본 발명의 범위 내에 정당하게 포함될 수 있는 대안들, 변경들 및 균등물들을 커버하는 것을 의도한다.
아래의 상세한 설명에서는 특정 방법 순서들, 구조들, 요소들 및 접속들과 같은 다수의 특정 상세가 설명된다. 그러나, 이들 및 다른 특정 상세들은 본 발명의 실시예들을 실시하는 데 사용될 필요가 없다는 것을 이해해야 한다. 다른 상황들에서는, 본 설명을 불필요하게 불명확하게 하지 않기 위해 공지 구조들, 요소들 또는 접속들은 생략되거나 구체적으로 설명되지 않는다.
명세서에서 "하나의 실시예" 또는 "일 실시예"에 대한 참조들은 그 실시예와 관련하여 설명되는 특정 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시예 내에 포함된다는 것을 지시하는 것을 의도한다. 명세서 내의 다양한 곳에서의 "일 실시예에서"라는 문구의 출현들은 모두가 반드시 동일 실시예를 지칭하지는 않으며, 다른 실시예들과 서로 배타적인 개별 또는 대안 실시예들도 아니다. 더욱이, 일부 실시예들에는 나타날 수 있지만, 다른 실시예들에는 나타나지 않을 수 있는 다양한 특징들이 설명된다. 유사하게, 일부 실시예들에 대한 요구들일 수 있지만, 다른 실시예들에 대한 요구들이 아닐 수 있는 다양한 요구들이 설명된다.
이어지는 상세한 설명의 일부 부분들은 컴퓨터 메모리 내의 데이터 비트들에 관한 연산들의 절차들, 단계들, 논리 블록들, 처리 및 다른 심벌 표현들과 관련하여 제공된다. 이러한 설명들 및 표현들은 데이터 처리 분야의 기술자들이 그들의 작업의 내용을 당해 분야의 기술자들에게 가장 효과적으로 전달하기 위해 사용하는 수단들이다. 본 명세서에서 그리고 일반적으로, 절차, 컴퓨터 실행 단계, 논리 블록, 프로세스 등은 원하는 결과를 유도하는 단계들 또는 명령어들의 합리적인 시퀀스로서 간주된다. 단계들은 물리량들의 물리적 처리들을 필요로 하는 것들이다. 일반적으로, 반드시 그렇지는 않지만, 이러한 양들은 컴퓨터 판독 가능 저장 매체의 전기 또는 자기 신호들의 형태를 취하며, 컴퓨터 시스템 내에서 저장, 전송, 결합, 비교 및 처리될 수 있다. 때대로, 원칙적으로 일반적인 사용의 이유로, 이러한 신호들을 비트, 값, 요소, 심벌, 문자, 용어, 숫자 등으로 지칭하는 것이 편리한 것으로 입증되었다.
그러나, 이들 및 유사한 용어들 모두는 적절한 물리량들과 관련되어야 하며, 이러한 양들에 적용되는 편리한 라벨들일 뿐이라는 것을 기억해야 한다. 구체적으로 달리 언급되지 않는 한, 아래의 설명으로부터 명백하듯이, 본 발명 전반에서 "처리", "액세스", "기록" 또는 "저장" 또는 "복제" 등과 같은 용어들을 이용하는 설명들은 컴퓨터 시스템의 레지스터들 및 메모리들 및 다른 컴퓨터 판독 가능 저장 매체들 내의 물리(전자) 양들로서 표현되는 데이터를 컴퓨터 시스템의 메모리들 또는 레지스터들 또는 다른 그러한 정보 저장, 전송 또는 표시 장치들 내의 물리량들로서 유사하게 표현되는 다른 데이터로 처리 및 변환하는 컴퓨터 시스템 또는 유사한 전자 컴퓨팅 장치의 액션 및 프로세스들을 지칭한다는 것을 안다.
본 발명의 실시예들은 프론트엔드 스케줄러, 복수의 세그먼트화된 레지스터 파일 또는 단일 레지스터 파일 및 메모리 서브시스템을 이용하여, 멀티코어 프로세서의 다수의 코어에 대한 프래그먼트화된 어드레스 공간들을 구현한다. 일 실시예에서, 프래그먼트화는 추가적인 가상 코어들(예로서, 소프트 코어들)이 하나 이상의 스레드를 포함하는 명령어 시퀀스들을 협력하여 실행할 수 있게 함으로써 마이크로프로세서 성능의 확장을 가능하게 한다. 프래그먼트화 계층 구조는 각각의 캐시 계층 구조(예로서, L1 캐시, L2 캐시)에 걸쳐 동일하다. 프래그먼트화 계층 구조는 어드레스 비트들을 이용하여 어드레스 공간을 프래그먼트들로 분할하며, 어드레스 비트들은 캐시 라인 경계들 위에 그리고 페이지 경계들 아래에 있는 비트들에 의해 프래그먼트들이 식별되게 하는 데 사용된다. 각각의 프래그먼트는 저장을 위해 멀티포트 뱅크 구조를 이용하도록 구성된다. 본 발명의 실시예들은 아래의 도 1a 및 1b에서 더 설명된다.
도 1a는 본 발명의 일 실시예에 따른 프로세서의 개요도를 나타낸다. 도 1a에 도시된 바와 같이, 프로세서는 글로벌 프론트엔드 인출 및 스케줄러(10) 및 복수의 분할 가능 엔진(11-14)을 포함한다.
도 1a는 글로벌 프론트엔드가 그들 각각의 분할 가능 엔진 상에서의 코드 시퀀스들의 실행을 지원하기 위해 코드 블록들 및 상속 벡터들을 생성하는 방법의 개요를 도시한다. 코드 시퀀스들(20-23) 각각은 특정 가상 코어 실행 모드에 따라 동일한 논리 코어/스레드에 또는 상이한 논리 코어들/스레드들에 속할 수 있다. 글로벌 프론트엔드 인출 및 스케줄러는 코드 시퀀스들(20-23)을 처리하여 코드 블록들 및 상속 벡터들을 생성할 것이다. 이러한 코드 블록들 및 상속 벡터들은 도시된 바와 같이 특정 분할 가능 엔진들(11-14)에 할당된다.
엔진들은 선택된 모드에 따라 가상 코어들을 구현한다. 엔진은 세그먼트, 프래그먼트 및 다수의 실행 유닛을 포함한다. 엔진들 내의 자원들은 다수의 모드를 갖는 가상 코어들을 구현하는 데 사용될 수 있다. 가상 코어 모드에 의해 제공되는 바와 같이, 하나의 소프트 코어 또는 다수의 소프트 코어가 하나의 논리 코어/스레드를 지원하도록 구현될 수 있다. 도 1a의 실시예에서, 선택된 모드에 따라, 가상 코어들은 하나의 논리 코어/스레드 또는 4개의 논리 코어/스레드를 지원할 수 있다. 가상 코어들이 4개의 논리 코어/스레드를 지원하는 실시예에서, 각각의 가상 코어의 자원들은 분할 가능 엔진들 각각에 걸쳐 분산된다. 가상 코어들이 하나의 논리 코어/스레드를 지원하는 실시예에서, 모든 엔진들의 자원들은 그 코어/스레드에 전용화된다. 엔진들은 각각의 엔진이 각각의 가상 코어를 포함하는 자원들의 서브세트를 제공하도록 분할된다. 즉, 가상 코어는 엔진들(11-14) 각각의 자원들의 서브세트를 포함할 것이다. 글로벌 상호접속 구조(30)는 이러한 프로세스를 촉진하기 위해 엔진들(11-14) 각각의 자원들 간의 통신을 제공한다. 대안으로서, 엔진들(11-14)은 엔진들(11-14)의 자원들이 전용 코어/스레드의 실행을 지원하는 데 전용화되는 물리 모드를 구현하는 데 사용될 수 있다. 이러한 방식으로, 엔진들에 의해 구현되는 소프트 코어들은 엔진들 각각에 걸쳐 분산되는 자원들을 갖는 가상 코어들을 포함한다. 가상 코어 실행 모드들은 아래의 도면들에서 더 설명된다.
전통적인 코어 구현에서는 하나의 코어/엔진 내의 자원들이 하나의 논리 스레드/코어에만 할당된다는 점에 유의해야 한다. 이와 달리, 본 발명의 실시예들에서는 하나의 논리 스레드/코어에 할당되는 가상 코어를 인스턴화하기 위해 임의의 엔진/코어의 자원들이 다른 엔진/코어 파티션들과 함께 집합적으로 분할될 수 있다. 본 발명의 실시예들은 또한 그러한 동일 엔진들이 많은 전용 코어/스레드 또는 많은 동적 할당된 코어/스레드를 지원하도록 분할될 수 있는 다수의 가상 실행 모드는 물론, 모든 엔진들의 자원들 모두가 단일 코어/스레드의 실행을 지원하는 구성들도 구현할 수 있다. 일부 대표적인 실시예들이 아래에 더 설명된다. 본 발명의 다른 실시예들에서, 본 발명의 기술들은 전통적인 멀티코어 구현에 직접 적용되어, 멀티코어 공유 자원들 및 상호접속들의 효율적인 경쟁, 예약 및 할당을 가능하게 할 수 있다. 유사하게, 본 발명은 단일 코어 또는 컴퓨트 엔진 내에 적용되어, 코어 내의 임의의 공유 자원들 또는 상호접속들(즉, 포트들, 버스들, 실행 유닛들, 캐시들, 구조들)의 효율적인 경쟁, 예약 및 할당을 가능하게 할 수 있다.
예를 들어, 도 1a, 도 1b 및 도 5에 도시된 실시예들은, 글로벌 프론트엔드 또는 상속 벡터를 갖지 않지만, 캐시, 공유 상호접속(예로서, 메시 또는 그리드) 또는 공유 다중 방향 버스와 같은 자원들에 대한 액세스를 갖는 다수의 코어 또는 다수의 스레드를 인스턴스화하는 엔진들을 갖는 통상적인 멀티코어 설계로 대체될 수 있다. 그러한 실시예들에서, 본 발명은 여전히 직접 적용되어, 효율적인 자원 및 상호접속 경쟁, 예약 및 할당을 가능하게 할 수 있다. 유사하게, 본 발명의 실시예들은 각각의 코어 또는 엔진에 적용되어, 자원들 또는 상호접속들을 경쟁, 예약 및 할당하게 할 수 있다.
도 1b는 본 발명의 일 실시예에 따른, 멀티코어 프로세서에 대한 세그먼트화된 스케줄러 및 레지스터 파일들, 글로벌 상호접속들 및 프래그먼트화된 메모리 서브시스템을 포함하는 분할 가능 엔진들 및 이들의 컴포넌트들의 개요도를 나타낸다. 도 1에 도시된 바와 같이, 4개의 프래그먼트(101-104)가 도시되어 있다. 프래그먼트화 계층 구조는 각각의 캐시 계층 구조(예를 들어, L1 캐시, L2 캐시 및 부하 저장소 버퍼)에 걸쳐 동일하다. L1 캐시들 각각, L2 캐시들 각각 및 부하 저장소 버퍼들 각각 사이에서 메모리 글로벌 상호접속(110a)을 통해 데이터가 교환될 수 있다.
메모리 글로벌 상호접속은 복수의 코어(예를 들어, 어드레스 계산 및 실행 유닛들(121-124))가 프래그먼트화된 캐시 계층 구조 내의 임의의 포인트(예를 들어, L1 캐시, 부하 저장소 버퍼 및 L2 캐시)에 저장될 수 있는 데이터에 액세스하는 것을 가능하게 하는 라우팅 매트릭스를 포함한다. 도 1은 어드레스 계산 및 실행 유닛들(121-124)이 메모리 글로벌 상호접속(110a)을 통해 프래그먼트들(101-104) 각각에 어드레스할 수 있는 방법을 또한 도시한다.
유사하게, 실행 글로벌 상호접속(110b)은 복수의 코어(예를 들어, 어드레스 계산 및 실행 유닛들(121-124))가 세그먼트화된 레지스터 파일들 중 임의의 레지스터 파일에 저장될 수 있는 데이터에 액세스하는 것을 가능하게 하는 라우팅 매트릭스를 포함한다. 따라서, 코어들은 메모리 글로벌 상호접속(110a) 또는 실행 글로벌 상호접속(110b)을 통해 임의의 프래그먼트에 저장된 데이터 및 임의의 세그먼트에 저장된 제2 데이터에 대한 액세스를 갖는다.
도 1b는 전체 기계의 뷰를 갖고 레지스터 파일 세그먼트들 및 프래그먼트화된 메모리 서브시스템의 사용을 관리하는 글로벌 프론트엔드 인출 및 스케줄러(150)를 더 도시한다. 어드레스 생성은 프래그먼트 정의에 대한 기초를 포함한다. 글로벌 프론트엔드 인출 및 스케줄러는 명령어 시퀀스들을 각각의 세그먼트의 파티션 스케줄러에 할당함으로써 기능한다. 이어서, 공통 파티션 스케줄러는 어드레스 계산 및 실행 유닛들(121-124) 상에서의 실행을 위해 그러한 명령어 시퀀스들을 디스패치(dispatch)한다.
게다가, 도 1a에 도시된 분할 가능 엔진들은 계층 구조 방식으로 포개질 수 있다는 점에 유의해야 한다. 그러한 실시예에서, 제1 레벨 분할 가능 엔진은 로컬 프론트엔드 인출 및 스케줄러 및 그에 접속된 다수의 보조 분할 가능 엔진을 포함할 것이다.
도 2는 도 1a 및 1b의 설명에서 설명된 상호접속(30)의 추가적인 특징들, 및 본 발명의 일 실시예에 따른 복수의 로컬 상호접속(40-42)을 도시하는 개요도를 나타낸다. 도 2의 구조는 상호접속 구조의 조화 모델을 나타낸다. 도 2는 대응하는 복수의 소비자에 접속된 복수의 자원을 도시한다. 자원들은 분할 가능 엔진들 각각의 데이터 저장 자원들(예로서, 레지스터 파일, 부하 저장소 버퍼, L1 캐시 및 L2 캐시)이다. 소비자들은 분할 가능 엔진들 각각의 실행 유닛들 및 어드레스 계산 유닛들이다. 도 2는 복수의 조화기(orchestrator; 21-23)를 더 도시한다.
전술한 바와 같이, 엔진들(11-14) 각각의 자원들 사이의 통신이 상호접속 구조에 의해 제공된다. 예를 들어, 도 2의 실시예에서, 상호접속 구조(30)는 전용 점대점 버스이다. 도 2의 실시예에서는, 엔진들 각각의 자원들에 걸치는 6개의 버스가 존재한다. 하나의 소비자/자원 쌍만이 사이클마다 6개의 버스 중 하나를 이용할 수 있다. 소비자/자원 쌍들은 도 10의 OR-AND 및 임계치 검출 논리를 통해 6개의 버스의 사용을 위해 서로 경쟁한다. 그러나, 도 9의 설명에서 더 설명되는 바와 같이, 공유 멀티포인트 버스 구성에 대한 동일한 조화가 예약 가산기 및 임계치 제한 또는 프로세스를 이용하여 달성될 수 있다.
조화기(21-23)는 소비자로의 자원의 라우팅을 지시하는 제어된 엔티티들을 포함한다. 예를 들어, 일 실시예에서, 조화기는 실행을 위해 준비된 소비자에게 상호접속을 통한 전송을 위해 자원을 스케줄링하는 스레드 스케줄러일 수 있다. 조화기(예로서, 스레드 스케줄러)는 올바른 자원을 식별하고, 필요한 버스를 예약하고, 그 자원을 선택된 소비자에게 전송한다. 이러한 방식으로, 조화기는 명령어들의 준비를 모니터링하고, 명령어들을 실행하는 데 사용될 실행 유닛들을 선택한다. 이러한 정보는 도 9 또는 도 10에 도시된 바와 같은 예약 및 할당 논리를 이용하여 상호접속에서 요청들을 경쟁시킴으로써 선택된 실행 유닛들(예로서, 선택된 소비자)로의 상호접속을 통한 자원의 전송을 조화시키는 데 사용된다. 이러한 방식으로, 소비자들의 실행 유닛들 자체는 상호접속에 대해 예시된 것과 유사한 자원 예약 및 할당 방법들을 이용하여 조화기들에 의해 경쟁되는 것이 필요한 자원들로서 간주된다. 여기서, 도 9 또는 도 10의 예약 및 할당 논리를 이용하여 모든 조화기로부터 오는 요청들을 경쟁시킴으로써 실행 유닛들이 예약 및 할당된다.
상호접속은 복수의 자원 소비자, 이 예에서는 복수의 코어(예로서, 어드레스 계산 및 실행 유닛들(121-124))가 프래그먼트화된 캐시 계층 구조 내의 임의의 포인트(예를 들어, L1 캐시, 부하 저장소 버퍼 및 L2 캐시)에 저장될 수 있는 자원, 이 예에서는 데이터에 액세스하는 것을 가능하게 하는 라우팅 매트릭스를 포함한다. 코어들은 세그먼트화된 레지스터 파일들 중 임의의 레지스터 파일에 저장될 수 있는 데이터에 유사하게 액세스할 수 있다. 따라서, 코어들은 상호접속 구조(30)를 통해 임의의 프래그먼트에 저장된 데이터에 그리고 임의의 세그먼트에 저장된 데이터에 대한 액세스를 갖는다. 일 실시예에서, 상호접속 구조는 도 1b에 도시되고 그의 설명에서 전술한 바와 같이 2개의 구조, 즉 메모리 상호접속(110a) 및 실행 상호접속(110b)을 포함한다.
도 2는 또한 복수의 로컬 상호접속(40-42)을 도시한다. 로컬 상호접속들(40-42)은 인접하는 분할 가능 엔진들로부터의 자원 소비자들이 바로 인접하는 분할 가능 엔진들의 자원들에 빠르게 액세스하는 것을 가능하게 하는 라우팅 매트릭스를 포함한다. 예를 들어, 하나의 코어가 로컬 상호접속(40)을 이용하여, 인접하는 분할 가능 엔진의 자원들(예로서, 레지스터 파일, 부하 저장소 버퍼 등)에 빠르게 액세스할 수 있다.
따라서, 상호접속 구조 자체는 분할 가능 엔진들 각각의 코어들 각각에 의해 공유되어야 하는 자원을 포함한다. 상호접속 구조(30) 및 로컬 상호접속 구조들(40-42)은 임의의 분할 가능 엔진으로부터의 코어들이 임의의 다른 분할 가능 엔진의 자원들에 액세스하는 것을 가능하게 하는 상호접속 구조를 구현한다. 이러한 상호접속 구조는 상호접속 구조의 경우에 집적 회로 장치의 분할 가능 엔진들 모두에 걸치고 로컬 상호접속 구조의 경우에 집적 회로 장치의 엔진들 사이에 걸치는 전송 라인들을 포함한다.
본 발명의 실시예들은 상호접속들 및 로컬 상호접속들을 사용하기 위한 비집중 액세스 프로세스를 구현한다. 유한 수의 글로벌 버스들 및 로컬 버스들이 조화기들에 의해 효율적으로 공유되어야 하는 자원들을 포함한다. 게다가, 조화기들은 비집중 액세스 프로세스를 이용하여, 분할 가능 엔진들 각각의 자원들에 대한 판독/기록 액세스를 제공하는 유한 수의 포트들을 효율적으로 공유한다. 일 실시예에서, 비집중 액세스 프로세스는 버스(예로서, 로컬 상호접속 버스 또는 상호접속 버스) 및 원하는 자원 내로의 포트를 예약하는 조화기들에 의해 구현된다. 예를 들어, 조화기(21)는 소비자 1이 자원 3에 액세스하게 하기 위해 상호접속 및 포트를 예약하는 것이 필요하며, 조화기(22)는 소비자가 자원 2에 액세스하게 하기 위해 상호접속 및 포트를 예약하는 것이 필요하다.
도 3은 본 발명의 일 실시예에 따른, 경쟁 자원에 대한 효율적인 액세스를 구현하는 자원 예약 메커니즘을 포함하는 컴포넌트들을 도시한다. 도 3에 도시된 바와 같이, 3개의 자원 각각에 대한 4개의 포트 각각으로의 액세스를 제어하는 임계치 제한기들(311-313)에 결합된 3개의 예약 가산기(301-303)가 도시되어 있다. 각각의 가산기 출력 합은 (취소되지 않는 경우) 액세스들 각각에 대한 포트 선택자로도 이용되며, 따라서 성공하는 각각의 요청은 해당 요청 가산기의 출력에서의 합에 의해 지시되는 포트 번호를 사용할 수 있다. 도 3에 지시된 바와 같이, 각각의 도시된 가산기의 합은 취소되지 않은 대응하는 요청에 대한 할당된 포트 번호이기도 하다는 점에 유의해야 한다.
이러한 포트 할당 및 예약 문제는 도 7의 버스 세그먼트 할당 테이블과 유사하게 도시될 수 있고, 따라서 그의 구현 논리는 또한 이 예에서 각각의 세그먼트가 버스 세그먼트 대신에 레지스터 파일 세그먼트를 반영하는 도 9와 유사할 수 있다는 점에 유의해야 한다. 이 예에서 동일하게 유추하면, 다수의 레지스터 파일 세그먼트에 액세스하려고 시도하는 명령어는 그가 그의 레지스터 세그먼트 요청들 모두를 예약할 수 있는 경우에만 성공할 수 있으며, 도 7에서의 버스 세그먼트들의 예시와 유사하게, 그 명령어에 대한 임의의 레지스터 세그먼트 액세스가 취소되는 경우에는 실패할 것이다.
본 발명의 실시예들은 상호접속들 및 로컬 상호접속들을 사용하기 위한 비집중 액세스 프로세스를 구현한다. 다수의 비집중 인출기, 송신기, 조화기 또는 에이전트가 공유 상호접속들, 자원들 또는 소비자들에 대해 요청들, 액세스들 및 제어들을 개시할 수 있다. 이러한 비집중 요청들, 액세스들 및 제어들은 공유 자원들의 토폴로지들 및 구조들에 따라 본 발명에서 설명되는 바와 같은 방법들 및 논리 구현의 변형들을 이용하여 그러한 공유 자원들을 경쟁한다. 예를 들어, 엔진들의 자원들 및 그들의 판독/기록 포트들은 코어들에 의해 효율적으로 공유되는 것이 필요하다. 게다가, 유한 수의 글로벌 버스들 및 로컬 버스들은 효율적으로 공유되는 것이 필요한 자원들을 포함한다. 도 3의 실시예에서, 비집중 액세스 프로세스는 예약 가산기들 및 임계치 제한기들을 통해 구현된다. 일 실시예에서, 각각의 경쟁되는 자원에서, 예약 가산기 트리 및 임계치 제한기가 그러한 경쟁되는 자원들에 대한 액세스를 제어한다. 본 명세서에서 사용될 때, 경쟁되는 자원이라는 용어는 부하 저장소 버퍼의 판독/기록 포트들, 메모리/캐시 프래그먼트, 레지스터 파일 세그먼트 또는 L2 캐시, 글로벌 버스 예약 또는 로컬 버스 예약을 지칭한다.
예약 가산기 및 임계치 제한기는 각각의 경쟁되는 자원에 대한 액세스를 제어한다. 전술한 바와 같이, 자원에 액세스하기 위해, 코어는 필요한 버스를 예약하고 필요한 포트를 예약하는 것이 필요하다. 각각의 사이클 동안, 조화기들은 그들의 미결 명령어를 실행하는 데 필요한 자원들을 예약하려고 시도한다. 예를 들어, 도 3에 도시된 명령어 I1을 스케줄링하는 조화기의 경우, 이 조화기는 그의 필요한 자원의 예약 가산기 내에 플래그 또는 비트를 설정할 것이다. 이 경우, 비트는 레지스터 파일 1 내에 그리고 레지스터 파일 3 내에 설정된다. 다른 조화기들은 유사하게 그들의 필요한 자원의 예약 가산기들 내에 비트들을 설정할 것이다. 예를 들어, 명령어 I2에 대한 상이한 조화기는 레지스터 파일 2에 대해 2개의 비트를 설정한다. 조화기들이 그들의 필요한 자원들을 요청할 때, 예약 가산기들은 이들이 임계치 제한기에 도달할 때까지 요청들을 합산한다. 도 4의 실시예에서는, 자원들 각각에 대해 4개의 포트가 존재한다. 따라서, 예약 가산기들은 4개의 포트가 모두 예약될 때까지 예약 요청들로부터의 플래그들을 수용할 것이다. 다른 플래그는 수용되지 않을 것이다.
조화기는 명령어를 실행하는 데 필요한 그의 플래그들 모두가 설정되지 않으면 그의 명령어를 실행하기 위한 확인을 수신하지 못할 것이다. 따라서, 조화기는 필요한 버스들에 대한 플래그들이 설정되고, 필요한 판독/기록 포트들에 대한 플래그들이 설정되는 경우에 명령어를 실행하기 위한 확인을 수신할 것이다. 임의의 플래그에 대해 취소 신호가 수신되는 경우, 그 조화기의 요청의 모든 플래그들이 소거되며, 요청은 다음 사이클까지 대기된다.
이러한 방식으로, 조화기들 각각은 사이클마다 자원들을 위해 서로 경쟁한다. 취소되는 요청들은 대기되며, 다음 사이클에서 우선권을 부여받는다. 이것은 하나의 특정 코어가 다수의 사이클 동안 자원 액세스로부터 배제되지 않는 것을 보증한다. 제안되는 구현들에서의 자원들은, 예를 들어 요청이 자원 획득에 성공하고(예를 들어, 가산기 및 임계치 논리에 의해 취소되지 않고), 이어서 그 요청에 대응하는 가산기 합계 출력이 그 요청에 할당되는 자원 번호를 나타내는 경우, 자원들에 자동으로 할당되며, 따라서 조화기들로부터의 어떠한 추가적인 참여도 필요로 하지 않고 자원 할당이 완료된다는 점에 유의해야 한다. 이러한 예약 및 할당 가산기 및 임계치 제한기들은 경쟁되는 자원들에 대한 액세스를 비집중 방식으로 매우 균형화한다(예를 들어, 요청자들/조화기들이 임의의 집중적인 중재에 적극적으로 참여할 필요가 없다). 각각의 원격 조화기는 공유 자원들에 대한 그의 요청들을 전송하며, 성공하는 요청들은 자원들/버스들을 자동으로 부여받을 것이다.
도 4는 본 발명의 일 실시예에 따른 상호접속 및 메모리 프래그먼트들 내로의 포트들을 도시한다. 도 4에 도시된 바와 같이, 각각의 메모리 프래그먼트는 부하 저장소 버퍼, L1 캐시 및 L2 캐시에 대한 판독/기록 액세스를 제공하는 4개의 판독/기록 포트를 갖는 것으로 도시된다. 부하 저장소 버퍼는 복수의 엔트리를 포함하고, L1 캐시는 복수의 통로를 포함한다.
전술한 바와 같이, 본 발명의 실시예들은 상호접속들 및 로컬 상호접속들을 사용하기 위한 비집중 액세스 프로세스를 구현한다. 유한 수의 글로벌 버스들 및 로컬 버스들은 코어들에 의해 효율적으로 공유되어야 하는 자원들을 포함한다. 따라서, 예약 가산기 및 임계치 제한기는 각각의 경쟁되는 자원, 이 예에서는 각각의 프래그먼트로의 포트들에 대한 액세스를 제어한다. 전술한 바와 같이, 자원에 액세스하기 위해, 코어는 필요한 버스를 예약하고 필요한 포트를 예약하는 것이 필요하다.
도 5는 본 발명의 일 실시예에 따른 상호접속 및 세그먼트들 내로의 포트들을 도시한다. 도 5에 도시된 바와 같이, 각각의 세그먼트는 피연산자/결과 버퍼, 스레딩된 레지스터 파일 및 공통 파티션 또는 스케줄러에 대한 판독/기록 액세스를 제공하는 4개의 판독/기록 포트를 갖는 것으로 도시된다. 도 5의 실시예는 세그먼트들 각각 내에 공통 파티션 또는 스케줄러를 포함하는 것으로 도시된다. 이 실시예에서, 공통 파티션 스케줄러는 도 1b에 도시된 글로벌 프론트엔드 인출 및 스케줄러와 협력하여 기능하도록 구성된다.
상호접속들 및 로컬 상호접속들을 사용하기 위한 비집중 액세스 프로세스는 예약 가산기 및 각각의 경쟁되는 자원, 이 예에서는 각각의 세그먼트 내로의 포트들에 대한 임계치 제한기 제어 액세스를 이용한다. 전술한 바와 같이, 자원에 액세스하기 위해, 코어는 필요한 버스를 예약하고 필요한 포트를 예약하는 것이 필요하다.
도 6은 본 발명의 일 실시예에 따른 세그먼트화된 상호접속(601)을 도시하는 도면을 나타낸다. 도 6에 도시된 바와 같이, 상호접속(601)은 자원 1-4를 소비자 1-4에 접속하는 것으로 도시된다. 상호접속(601)은 또한 세그먼트 1, 2 및 3을 포함하는 것으로 도시된다.
도 6은 인출 모델 상호접속 구조의 일례를 도시한다. 도 6의 실시예에서는 조화기가 존재하지 않는다. 이 실시예에서, 자원들은 소비자들이 소비를 지원하기 위한 필요한 자원들(예로서, 실행 유닛들)을 인출하려고 시도할 때 소비자들에 의해 경쟁된다. 소비자들은 필요한 인출 요청들을 예약 가산기들 및 임계치 제한기들로 전송한다.
상호접속 구조는 복수의 글로벌 세그먼트화된 버스를 포함한다. 로컬 상호접속 구조는 복수의 국지적으로 접속된 엔진 대 엔진 버스를 포함한다. 따라서, 성능 및 제조 양자의 비용들을 균형화하기 위해, 유한 수의 글로벌 버스들 및 유한 수의 로컬 버스들이 존재한다. 도 6의 실시예에서는 4개의 글로벌 세그먼트화된 버스가 도시된다.
일 실시예에서, 글로벌 버스들은 3개의 부분으로 세그먼트화될 수 있다. 세그먼트화는 글로벌 버스들의 전체 길이가 글로벌 액세스의 거리에 따라 조정되는 것을 가능하게 한다. 예를 들어, 소비자 1에 의한 자원 4의 액세스는 전체 버스에 걸칠 것이고, 따라서 세그먼트화되지 않을 것이다. 그러나, 소비자 1에 의한 자원 3의 액세스는 전체 버스에 걸치지 않을 것이고, 따라서 글로벌 버스는 자원 3과 자원 4 사이에서 세그먼트화될 수 있다.
도 6의 실시예에서, 상호접속(601)은 4개의 버스를 갖는 것으로 도시된다. 세그먼트화는 예를 들어 3상 버퍼를 통해 구현될 수 있다. 세그먼트화는 버스의 더 빠르고 더 전력 효율적인 전송 특성들을 제공한다. 도 6의 실시예에서, 버스들 각각은 단방향 3상 버퍼들(예로서, 버퍼(602)) 및 양방향 3상 버퍼들(예로서, 버퍼(603))을 포함한다. 양방향 3상 버퍼들은 도 6에서 음영화된다. 버퍼들은 상호접속이 그의 신호 전송 특성들을 개선하기 위해 세그먼트화되는 것을 가능하게 한다. 이러한 세그먼트들은 또한 자원 소비자들에 의해 경쟁되고 할당되어야 하는 자원들을 포함한다. 이러한 프로세스는 아래의 도 7에 도시된다.
도 7은 본 발명의 일 실시예에 따른, 상호접속(601)의 세그먼트들에 대한 요청들이 경쟁되고 할당되는 방법을 나타내는 테이블을 도시한다. 도 7의 테이블의 좌측은 요청들이 사이클 내에 수신될 때 이들이 어떻게 배열되는지를 보여준다. 이 예에서는 8개의 요청이 도시된다. 자원 소비자로부터의 요청이 세그먼트를 예약하기를 원하는 경우, 그 소비자는 요청된 세그먼트의 예약 테이블 내에 1을 넣는다. 예를 들어, 요청 1에 대해, 소비자 1은 자원 3에 액세스하기 위해 세그먼트 1 및 세그먼트 2를 예약하기를 원한다. 따라서, 소비자 1은 세그먼트 1 및 세그먼트 2에 대한 요청 열 내에 플래그 또는 비트를 설정하는 반면, 세그먼트 3에 대한 열은 0으로 유지된다. 이러한 방식으로, 요청들이 열들 내에 추가된다. 요청들은 이들이 글로벌 버스들의 수, 이 예에서는 4개를 초과할 때까지 할당된다. 요청들이 글로벌 버스들의 수를 초과하면, 요청들은 취소된다. 이것은 한도 초과로 인해 취소된 요청 번호 6 및 요청 번호 7에 의해 표시된다.
도 8은 본 발명의 일 실시예에 따른, 점대점 버스에 대한 요청들이 처리되는 방법을 나타내는 테이블을 도시한다. 도 7의 테이블과 달리, 도 8의 테이블은 어떻게 단지 하나의 소비자 및 단지 하나의 자원이 점대점 버스(예로서, 도 2에 도시된 상호접속)를 사용할 수 있는지를 보여준다. 요청들은 점대점 버스들을 통해 자원들을 라우팅하기를 원하는 다수의 조화기로부터 온다. 이 예에서, 점대점 버스는 가능한 소비자 자원 쌍들의 수(예로서, 좌에서 우로 진행하는 6개의 열) 및 위에서 아래로 진행하는 요청들(1-8)의 수를 보여준다. 임의의 주어진 시간에 하나의 자원 소비자 쌍만이 버스를 사용할 수 있으므로, 열은 요청들 모두가 한도 초과로 인해 취소되기 전에 하나의 요청 플래그만을 가질 수 있다. 따라서, 각각의 열에서 제1 요청이 허가되는 반면, 모든 후속 요청들은 한도 초과로 인해 취소된다. 6개의 글로벌 점대점 버스가 존재하므로, 6개의 열이 각각의 사이클에서 6개의 상이한 요청을 수용할 수 있다.
도 9는 본 발명의 일 실시예에 따른, 도 7의 테이블의 기능을 구현하는 예시적인 논리 구현의 도면을 나타낸다. 전술한 바와 같이, 도 7의 테이블은 본 발명의 일 실시예에 따른, 상호접속(601)의 세그먼트들에 대한 요청들이 경쟁되고 할당되는 방법을 도시한다. 구체적으로, 도 9는 도 7의 테이블로부터의 버스 세그먼트 2와 관련된 열을 할당하기 위한 논리를 도시한다.
도 9의 실시예는 복수의 병렬 가산기(901-905)를 도시한다. 한도가 초과되는 경우에 양 요청이 취소된다. 전술한 바와 같이, 세그먼트 2를 구현하는 데 사용될 수 있는 4개의 버스가 존재한다. 처음 4개의 요청이 처리되고 허가될 수 있는데, 그 이유는 이들 모두가 요청에 논리 1을 마킹함으로써 플래그되는 경우에도 이들이 한도를 초과하지 않기 때문이다. 나머지 요청들은 이들이 한도를 초과하는지에 대해 체크되는 것이 필요하다. 이것은 병렬 가산기들(901-905)에 의해 수행된다. 처음 3개의 행 이후에 각각의 가산기는 그 자신과 모든 이전 행들을 가산하고, 한도에 대해 체크한다. 도시된 바와 같이, 가산기가 한도를 초과하는 경우, 요청이 취소된다. 가산기 합계 출력은 또한 어느 특정 버스 세그먼트가 각각의 요청에 할당되는지를 결정한다. 도 9의 실시예에서, 이것은 도시된 바와 같은 버스 세그먼트 번호에 의한다.
도 10은 본 발명의 일 실시예에 따른, 점대점 버스에 대한 요청들이 처리되는 방법의 기능을 구현하는 예시적인 논리 구현의 도면을 나타낸다. 도 8의 테이블은 어떻게 단지 하나의 소비자 및 단지 하나의 자원이 점대점 버스를 사용할 수 있는지를 보여준다. 구체적으로, 도 10은 도 8의 테이블로부터의 버스 열 2-4와 관련된 열을 할당하기 위한 논리를 도시한다.
도 10의 실시예는 도시된 바와 같이 AND 게이트에 결합된 복수의 다중 입력 OR 게이트를 나타낸다. 전술한 바와 같이, 하나의 소비자 및 하나의 자원만이 점대점 버스를 사용할 수 있다. 임의의 주어진 시간에 하나의 자원/소비자 쌍만이 버스를 사용할 수 있으므로, 열은 후속 요청들 모두가 한도 초과로 인해 취소되기 전에 하나의 요청 플래그만을 가질 수 있다. 따라서, 각각의 열에서 제1 요청이 허가되는 반면, 모든 후속 요청들은 한도 초과로 인해 취소된다. 도 10의 실시예에서, 열의 각각의 행은 OR 연산을 통해 열의 모든 이전 행들과 논리적으로 결합되며, 이어서 AND 연산을 통해 그 자신과 논리적으로 결합된다. 따라서, 도시된 바와 같이, 임의의 이전 행이 열을 예약하는 경우, 모든 후속 요청들은 취소된다.
도 11은 본 발명의 일 실시예에 따른 상호접속(1101)의 도면을 나타낸다. 상호접속(1101)은 송신기들 각각 및 수신기들 각각에 의해 공유되는 5개의 공유 상호접속 구조를 포함한다.
도 11의 실시예는 전송 모델 상호접속 구조의 일례를 나타낸다. 예를 들어, 송신기들은 엔진들의 실행 유닛들을 포함한다. 수신기들은 엔진들의 메모리 프래그먼트들 및 레지스터 세그먼트들을 포함한다. 이 모델에서, 송신기들은 예약 가산기들 및 임계치 제한기들에 대해 필요한 요청들을 발행하여 그들의 전송들을 구현하기 위한 자원들을 예약한다. 이러한 자원들은 수신기들 내로의 포트들 및 상호접속(1101)의 복수의 공유 버스를 포함한다.
도 12는 본 발명의 일 실시예에 따른, 도 11의 송신기 모델 상호접속 구조가 기능하는 방법을 나타내는 테이블을 도시한다. 테이블은 모든 송신기들로부터 수신되는 바와 같은 요청들을 나타낸다. 테이블의 우측은 상호접속 할당을 나타낸다. 상호접속(1101)은 5개의 공유 버스를 포함하므로, 처음 5개의 요청이 허가되며, 어떠한 추가적인 요청도 한도 초과로 인해 취소된다. 따라서, 요청 1, 요청 3, 요청 4, 요청 5 및 요청 6이 허가된다. 그러나, 요청 7은 한도 초과로 인해 취소된다.
도 13은 본 발명의 일 실시예에 따른, 공유 버스 상호접속 구조에 대한 요청들이 처리되는 방법의 기능을 구현하는 예시적인 논리 구현의 도면을 나타낸다.
도 13은 상호접속 버스들의 할당이 가산기들(901-905)에 의해 어떻게 처리되는지를 보여준다. 이 논리는 도 12의 테이블을 구현한다. 요청들이 수신될 때, 대응하는 플래그들이 설정된다. 가산기들은 그들 각각의 플래그와 모든 이전 플래그들을 더한다. 플래그들은 이 예에서 5개인 한도를 초과하지 않는 한은 가산기에 의해 그들의 버스 번호와 함께 허가될 것이다. 전술한 바와 같이, 한도를 초과하는 어떠한 요청도 취소된다.
상호접속의 송신기 모델 및 인출 모델은 공통 상호접속 구조 및 공통 경쟁 메커니즘을 이용하여 동시에 지원될 수 있다는 점에 유의한다. 이것은 도 9의 도면에 대한 도 13의 도면의 유사성에 의해 지시된다.
상이한 통신 모델들(송신기, 인출, 조화기 등) 및 상이한 상호접속 기술들(점대점 버스, 멀티버스 및 세그먼트화된 버스 등)에 대한 본 발명에서의 현재 설명들은 본 발명에 적용될 수 있는 최상의 통신 모드들 또는 최상의 상호접속 기술들로서 해석되지 않아야 한다는 점에 유의해야 한다. 이와 달리, 이 분야의 기술자들은 본 발명의 상이한 경쟁, 예약 및 할당 기술들을 임의의 통신 모드 또는 버스 기술과 쉽게 혼합하고 매칭시킬 수 있다.
본 발명의 설명되는 실시예들은 자원들과 나란히 상호접속들을 제공한다는 점에 더 유의해야 한다. 이것은 본 발명을 구현하기 위한 더 넓은 세트의 가능성들을 보여주도록 의도된 일반화된 예시로서 이해되어야 하지만, 본 발명에서 사용되는 바와 같은 상호접속들의 의미는 상이한 코어들 또는 컴퓨트 엔진들 사이의 또는 레지스터 파일들 또는 메모리 프래그먼트들 사이의 데이터 상호접속들로 한정되는 것이 아니라, 자원들에 대한 요청들을 운반하는 제어 상호접속들 및 구조들(즉, 레지스터 파일 포트, 메모리 포트, 어레이 디코더 버스 등)로부터 데이터를 운반하는 물리적 상호접속들도 지칭한다는 점에 유의해야 한다. 이러한 더 넓은 의미는 예를 들어 도 3에 도시되며, 이 도면은 상호접속들을 단지 각각의 레지스터 파일로부터 오는 포트들로서 도시한다.
도 14는 본 발명의 일 실시예에 따른 예시적인 마이크로프로세서 파이프라인(1400)의 도면을 나타낸다. 마이크로프로세서 파이프라인(1400)은 전술한 바와 같이 실행을 포함하는 명령어들을 식별하고 추출하기 위한 프로세스의 기능을 구현하는 인출 모듈(1401)을 포함한다. 도 14의 실시예에서, 인출 모델 뒤에는 디코드 모듈(1402), 할당 모듈(1403), 디스패치 모듈(1404), 실행 모듈(1405) 및 회수 모듈(1406)이 이어진다. 마이크로프로세서 파이프라인(1400)은 전술한 본 발명의 실시예들의 기능을 구현하는 파이프라인의 일례일 뿐이라는 점에 유의해야 한다. 이 분야의 기술자는 전술한 디코드 모듈의 기능을 포함하는 다른 마이크로프로세서 파이프라인들이 구현될 수 있다는 것을 인식할 것이다.
설명의 목적을 위해, 위의 설명은 포괄적이거나 본 발명을 한정하는 것을 의도하지 않는 특정 실시예들을 참조한다. 위의 가르침에 상응하는 많은 변경 및 변형이 가능하다. 실시예들은 이 분야의 다른 기술자들이 그들의 특정 용도들에 적합할 수 있는 바와 같은 다양한 변경들과 함께 본 발명 및 그의 다양한 실시예들을 최상으로 이용하는 것을 가능하게 하기 위해 본 발명의 원리들 및 그의 특정 응용들을 최상으로 설명하도록 선택되고 설명되었다.

Claims (29)

  1. 상호접속 시스템으로서,
    다수의 코드 시퀀스의 실행을 지원하기 위한 데이터를 갖는 복수의 자원;
    상기 다수의 코드 시퀀스의 상기 실행을 구현하기 위한 복수의 엔진;
    상기 복수의 엔진 각각 내의 복수의 자원 소비자;
    상기 데이터에 액세스하고 상기 다수의 코드 시퀀스를 실행하기 위해 상기 복수의 자원 소비자와 상기 복수의 자원을 결합하기 위한 상호접속 구조
    를 포함하고,
    상기 자원 소비자들은 상기 상호접속 구조의 사이클별(per cycle) 이용을 통해 상기 자원들에 액세스하는 상호접속 시스템.
  2. 제1항에 있어서,
    상기 자원 소비자들은 상기 엔진들의 실행 유닛들을 포함하는 상호접속 시스템.
  3. 제1항에 있어서,
    상기 자원들은 메모리 프래그먼트들(fragments)을 포함하는 상호접속 시스템.
  4. 제1항에 있어서,
    상기 자원들은 레지스터 파일 세그먼트들(segments)을 포함하는 상호접속 시스템.
  5. 제1항에 있어서,
    상기 상호접속 구조는 자원 소비자들이 상기 사이클별 이용을 통해 자원들에 액세스하는 복수의 점대점 버스를 포함하는 상호접속 시스템.
  6. 제1항에 있어서,
    상기 상호접속 구조는 자원 소비자들이 상기 사이클별 이용을 통해 자원들에 액세스하는 복수의 세그먼트화된 버스를 포함하는 상호접속 시스템.
  7. 제1항에 있어서,
    상기 상호접속 구조는 메모리 상호접속 구조 및 실행 상호접속 구조를 포함하는 상호접속 시스템.
  8. 제1항에 있어서,
    인접하는 엔진들이 인접하는 자원들로부터의 데이터에 직접 액세스하는 것을 가능하게 하는 복수의 로컬 상호접속 구조를 더 포함하는 상호접속 시스템.
  9. 마이크로프로세서로서,
    다수의 코드 시퀀스의 실행을 지원하기 위한 데이터를 갖는 복수의 자원;
    상기 다수의 코드 시퀀스의 상기 실행을 구현하기 위한 복수의 엔진;
    상기 복수의 엔진 각각 내의 복수의 자원 소비자;
    상기 데이터에 액세스하고 상기 다수의 코드 시퀀스를 실행하기 위해 상기 복수의 자원 소비자와 상기 복수의 자원을 결합하기 위한 상호접속 구조
    를 포함하고,
    상기 자원 소비자들은 상기 상호접속 구조의 사이클별 이용을 통해 상기 자원들에 액세스하는 마이크로프로세서.
  10. 제9항에 있어서,
    상기 자원 소비자들은 상기 엔진들의 실행 유닛들을 포함하는 마이크로프로세서.
  11. 제9항에 있어서,
    상기 자원들은 메모리 프래그먼트들을 포함하는 마이크로프로세서.
  12. 제9항에 있어서,
    상기 자원들은 레지스터 파일 세그먼트들을 포함하는 마이크로프로세서.
  13. 제9항에 있어서,
    상기 상호접속 구조는 자원 소비자들이 상기 사이클별 이용을 통해 자원들에 액세스하는 복수의 점대점 버스를 포함하는 마이크로프로세서.
  14. 제9항에 있어서,
    상기 상호접속 구조는 자원 소비자들이 상기 사이클별 이용을 통해 자원들에 액세스하는 복수의 세그먼트화된 버스를 포함하는 마이크로프로세서.
  15. 제9항에 있어서,
    상기 상호접속 구조는 메모리 상호접속 구조 및 실행 상호접속 구조를 포함하는 마이크로프로세서.
  16. 제9항에 있어서,
    인접하는 엔진들이 인접하는 자원들로부터의 데이터에 직접 액세스하는 것을 가능하게 하는 복수의 로컬 상호접속 구조를 더 포함하는 마이크로프로세서.
  17. 컴퓨터 판독 가능 메모리에 결합된 마이크로프로세서를 갖는 컴퓨터 시스템으로서,
    상기 마이크로프로세서는
    다수의 코드 시퀀스의 실행을 지원하기 위한 데이터를 갖는 복수의 자원;
    상기 다수의 코드 시퀀스의 상기 실행을 구현하기 위한 복수의 엔진;
    상기 복수의 엔진 각각 내의 복수의 자원 소비자;
    상기 데이터에 액세스하고 상기 다수의 코드 시퀀스를 실행하기 위해 상기 복수의 자원 소비자와 상기 복수의 자원을 결합하기 위한 상호접속 구조
    를 포함하고,
    상기 자원 소비자들은 상기 상호접속 구조의 사이클별 이용을 통해 상기 자원들에 액세스하고, 상기 자원 소비자들은 상기 엔진들의 실행 유닛들을 포함하는 컴퓨터 시스템.
  18. 제17항에 있어서,
    상기 자원들은 메모리 프래그먼트들을 포함하는 컴퓨터 시스템.
  19. 제17항에 있어서,
    상기 자원들은 레지스터 파일 세그먼트들을 포함하는 컴퓨터 시스템.
  20. 제17항에 있어서,
    상기 상호접속 구조는 자원 소비자들이 상기 사이클별 이용을 통해 자원들에 액세스하는 복수의 점대점 버스를 포함하는 컴퓨터 시스템.
  21. 제17항에 있어서,
    상기 상호접속 구조는 자원 소비자들이 상기 사이클별 이용을 통해 자원들에 액세스하는 복수의 세그먼트화된 버스를 포함하는 컴퓨터 시스템.
  22. 제17항에 있어서,
    상기 상호접속 구조는 메모리 상호접속 구조 및 실행 상호접속 구조를 포함하는 컴퓨터 시스템.
  23. 제17항에 있어서,
    인접하는 엔진들이 인접하는 자원들로부터의 데이터에 직접 액세스하는 것을 가능하게 하는 복수의 로컬 상호접속 구조를 더 포함하는 컴퓨터 시스템.
  24. 제17항에 있어서,
    상호접속 구조는 인출 모델(fetch model) 상호접속 구조를 포함하는 컴퓨터 시스템.
  25. 제17항에 있어서,
    상기 상호접속 구조는 송신 모델(send model) 상호접속 구조를 포함하는 컴퓨터 시스템.
  26. 제17항에 있어서,
    상기 상호접속 구조는 조화 모델(orchestrate model) 상호접속 구조를 포함하는 컴퓨터 시스템.
  27. 제17항에 있어서,
    상기 복수의 자원에 대한 액세스를 위한 요청들을 합산하고, 가산기 구조 출력 합계들에 따라 각각의 성공적인 요청에 대해 고유 포트를 특정적으로 할당하는 가산기 구조를 더 포함하는 컴퓨터 시스템.
  28. 제17항에 있어서,
    상기 복수의 자원에 대한 액세스를 위한 요청들을 합산하고, 사이클별로 복수의 자원을 중재 및 할당하기 위해 가산기 구조 출력 합계들에 따라 각각의 성공적인 요청에 대해 고유 버스 및 고유 포트를 특정적으로 할당하는 가산기 구조를 더 포함하는 컴퓨터 시스템.
  29. 제17항에 있어서,
    인출 모델, 송신 모델 또는 조화 모델에 따라 기능하고, 상기 복수의 자원에 대한 액세스를 위한 요청들을 합산하고, 사이클별로 복수의 자원을 중재 및 할당하기 위해 가산기 구조 출력 합계들에 따라 그리고 상기 인출 모델, 상기 송신 모델 또는 상기 조화 모델에 따라 각각의 성공적인 요청에 대해 고유 버스 및 고유 포트를 특정적으로 할당하는 가산기 구조를 더 포함하는 컴퓨터 시스템.
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