KR20140028572A - 무분극 이종 기판 및 그 제조방법, 이를 이용한 질화물계 발광 소자 - Google Patents

무분극 이종 기판 및 그 제조방법, 이를 이용한 질화물계 발광 소자 Download PDF

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Abstract

본 발명은 반도체 기판에 관한 것으로 특히, 무분극 이종 기판 및 그 제조방법, 이를 이용한 질화물계 발광 소자에 관한 것이다. 이러한 본 발명은, r-면 사파이어 기판; 상기 사파이어 기판 상에 위치하고, a-면 또는 m-면 질화물계 반도체를 포함하는 핵 생성층; 상기 핵 생성층 상에 위치하고, 제 1결함 밀도를 가지며, 상면에 경사면을 가지는 다수의 피트가 위치하는 제 1질화물 반도체층; 상기 제 1질화물 반도체층 상의 적어도 상기 피트 상에 위치하는 다공성 마스크층; 및 상기 다공성 마스크층 상에 위치하며, 상기 제 1결함 밀도보다 낮은 제 2결함 밀도를 가지는 제 2질화물 반도체층을 포함하여 구성될 수 있다.

Description

무분극 이종 기판 및 그 제조방법, 이를 이용한 질화물계 발광 소자 {Non-polar substrate having hetero-structure and method for manufacturing the same, nitride-based light emitting device using the same}
본 발명은 반도체 기판에 관한 것으로 특히, 무분극 이종 기판 및 그 제조방법, 이를 이용한 질화물계 발광 소자에 관한 것이다.
청색 발광 다이오드와 같은 반도체 소자의 재료로 사용되는 질화 갈륨은 육방정계(Wurzite) 결정 구조를 가지는 재료로서, 주로 c-면의 결정 방향으로 박막을 성장하게 된다. 그 이유는 c-면의 결정 방향으로 성장하는 경우가 수평 성장이 용이하여 전위 등의 결함이 적은 고 품질의 박막을 얻을 수 있기 때문이다.
이때, 성장 방향을 기준으로 할 때 동일 평면 상에 질소층과 갈륨층이 교차하여 반복되는 결정 구조를 가지게 된다. 질소와 갈륨 사이에 강한 내부 필드가 존재하게 되고 이에 기인하여 분극 현상이 발생하게 된다.
형성된 내부 필드는 자발 분극(spontaneous polarization) 및 압전 분극(piezo-electric field)의 두 가지 성분으로 나누어지고, InAlGaN 재료와 같은 서로 다른 격자 상수를 가지는 층이 삽입되는 경우, 분극 효과는 증가하여 양자 가둠 스타크 효과(quantum confined Stark effect)가 발생할 수 있다.
예를 들어, 청색 발광 다이오드에서처럼 p-형 및 n-형 질화 갈륨(GaN) 층 사이에 알루미늄 인듐 질화 갈륨(InAlGaN) 활성층이 삽입된 구조에서 격자 상수 차이에 의해 층 사이에 변형이 발생하고, 이는 내부 필드를 생성시켜 활성층 에너지 밴드 구조의 구부러짐을 야기시킬 수 있다.
결과적으로 활성층 내에서 전자 및 정공의 파동 함수는 공간적으로 분리가 일어나고 에너지 간극의 크기도 감소하게 되는데, 재결합 효율 저하의 주요 원인이 될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 이종 박막 성장 과정에서 발생하는 결정 결함의 형성을 최소화시킬 수 있는 무분극 이종 기판 및 그 제조방법, 이를 이용한 질화물계 발광 소자를 제공하기 위한 것이다.
상기 기술적 과제를 이루기 위한 제 1관점으로서, 본 발명은, r-면 사파이어 기판; 상기 사파이어 기판 상에 위치하고, a-면 또는 m-면 질화물계 반도체를 포함하는 핵 생성층; 상기 핵 생성층 상에 위치하고, 제 1결함 밀도를 가지며, 상면에 경사면을 가지는 다수의 피트가 위치하는 제 1질화물 반도체층; 상기 제 1질화물 반도체층 상의 적어도 상기 피트 상에 위치하는 다공성 마스크층; 및 상기 다공성 마스크층 상에 위치하며, 상기 제 1결함 밀도보다 낮은 제 2결함 밀도를 가지는 제 2질화물 반도체층을 포함하여 구성될 수 있다.
여기서, 다공성 마스크층 상에는, 공기 간극을 포함할 수 있다.
다공성 마스크층은, 실리콘 질화막, 알루미늄 질화막, 실리콘 산화막, Al2O3, TiO2, HfO, ZnO, Ni, Cu, Ag, ITO, Al, 실리카 및 그래핀 중 어느 하나를 포함할 수 있다.
여기서, 제 1질화물 반도체층 및 제 2질화물 반도체층은, 상기 핵 생성층과 동일한 결정면을 가질 수 있다.
이때, 다공성 마스크층의 두께는, 1 내지 10 nm일 수 있다.
또한, 다공성 마스크층의 구멍의 평균 크기는 10 내지 100 nm일 수 있다.
상기 기술적 과제를 이루기 위한 제 2관점으로서, 이상의 구성을 가지는 이종 기판 상에 구비되는 질화물계 발광 소자를 제공할 수 있다. 즉, 질화물계 발광 소자는, 상기 이종 기판 상에 위치하는 제 1전도성 반도체층; 활성층; 제 2전도성 반도체층; 상기 제 1전도성 반도체층과 전기적으로 연결되는 제 1전극; 및 상기 제 2전도성 반도체층과 전기적으로 연결되는 제 2전극을 포함하여 구성될 수 있다.
상기 기술적 과제를 이루기 위한 제 3관점으로서, 본 발명은, r-면 사파이어 기판의 제 1면 상에 a-면 또는 m-면 질화물계 반도체를 이용하여 핵 생성층을 형성하는 단계; 상기 핵 생성층 상에, 경사를 가지는 다수의 피트가 형성된 제 1질화물 반도체층을 형성하는 단계; 상기 제 1질화물 반도체층 상에, 결정 결함의 적어도 일부를 차단하는 다공성 마스크층을 형성하는 단계; 및 상기 다공성 마스크층 상에 제 2질화물 반도체층을 형성하는 단계를 포함하여 구성될 수 있다.
여기서, 피트는, 상기 제 1질화물 반도체층과 다공성 마스크층의 경계면에 위치할 수 있다.
이러한 피트는, 상기 질화물계 반도체의 결정 결함의 방향을 전환시키기 위한 것을 특징으로 한다.
제 1질화물 반도체층을 형성하는 단계 이후에는, 상기 피트가 형성된 면을 식각하는 단계를 더 포함할 수 있다.
또한, r-면 사파이어 기판의 제 1면을 암모니아 기체 분위기에서 열처리하는 단계를 더 포함할 수 있다.
여기서, 다공성 마스크층을 형성하는 단계의 일례는, 상기 제 1질화물 반도체층의 전면 상에 박막을 형성하는 단계; 상기 박막 상에 패턴 마스크를 형성하는 단계; 및 상기 패턴 마스크를 이용하여 상기 박막을 식각하는 단계를 포함하여 구성될 수 있다.
다공성 마스크층을 형성하는 단계의 다른 예는, 상기 제 1질화물 반도체층의 전면 상에 박막을 형성하는 단계; 및 상기 박막에 임프린팅을 이용하여 패턴 마스크를 형성하는 단계를 더 포함하여 구성될 수 있다.
다공성 마스크층을 형성하는 단계의 또 다른 예는, 상기 제 1질화물 반도체층의 전면 상에 박막을 형성하는 단계; 상기 박막 상에 입자를 포함하는 액체를 코팅하는 단계; 및 상기 입자들을 마스크로 이용하여 상기 박막을 식각하는 단계를 더 포함하여 구성될 수 있다.
본 발명은 다음과 같은 효과가 있는 것이다.
먼저, 핵 생성층 상에 위치하는 제 1질화물 반도체층을 따라, 제 1결함 밀도를 가지고 전위들이 상부로 전파되는데, 이러한 전위들은 다공성 마스크층에 의하여 일부가 효과적으로 차단될 수 있다.
또한, 이러한 다공성 마스크층에 의하여 차단되지 않고 전파되는 전위들은 경사면을 가지는 피트에 의하여 전파 방향의 전환이 이루어지게 된다. 따라서 일부의 전위들은 서로 만나서 병합되기도 하고, 일부의 전위들은 제 2질화물 반도체층의 형성에 따라 사선 방향으로 진행하여 소멸될 수 있다.
이와 같이, 다공성 마스크층과 경사면을 가지는 피트에 의하여 결정 결함의 병합 또는 소멸을 유도하여 효과적으로 결함을 감소시키는 것이 가능한 것이다.
결국, 이와 같은 과정에서 만들어지는 이종 기판의 상면에는 매우 적은 결함만이 전파될 수 있어, 고품질의 이종 기판을 제작할 수 있는 효과가 있다.
도 1은 무분극 이종 기판 제작 과정의 일례를 나타내는 순서도이다.
도 2는 기판 상에 핵 생성층을 형성한 상태를 도시하는 단면도이다.
도 3은 핵 생성층 상에 제 1질화물 반도체층을 형성한 상태를 도시하는 단면도이다.
도 4는 피트를 가지는 제 1질화물 반도체층의 표면의 외관 현미경 사진이다.
도 5는 제 1질화물 반도체층의 표면을 식각한 상태를 나타내는 단면도이다.
도 6은 제 1질화물 반도체층의 표면을 식각한 상태를 나타내는 외관 현미경 사진이다.
도 7 내지 도 10은 성장 조건에 따른 표면 형상을 나타내는 현미경 사진이다.
도 11은 제 1질화물 반도체층 상에 다공성 마스크층을 형성한 상태를 나타내는 단면도이다.
도 12 및 도 13은 다공성 마스크층 형성의 제 1예를 나타내는 단면도이다.
도 14는 다공성 마스크층 형성의 제 1예를 나타내는 현미경 사진이다.
도 15는 다공성 마스크층 형성의 제 2예를 나타내는 단면도이다.
도 16은 다공성 마스크층 형성의 제 2예를 나타내는 현미경 사진이다.
도 17은 다공성 마스크층 형성의 제 3예를 나타내는 단면도이다.
도 18은 다공성 마스크층 형성의 제 3예를 나타내는 현미경 사진이다.
도 19는 다공성 마스크층 상에 제 2질화물 반도체층을 형성한 상태를 나타내는 단면도이다.
도 20은 이종 기판의 전위의 전파를 나타내는 모식도이다.
도 21은 이종 기판의 표면 형상을 나타내는 현미경 사진이다.
도 22는 이종 기판을 이용하여 제작한 발광 소자의 일례를 나타내는 단면도이다.
도 23은 이종 기판을 이용하여 제작한 발광 소자의 다른 예를 나타내는 단면도이다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다.
본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다.
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.
무분극 질화물계 반도체는 성장 방향으로의 분극 현상이 존재하지 않은 결정 재료를 의미하는데, c-면과 90°방향으로 회전시킨 방향으로 성장하여 구현할 수 있다. 여기서 질화물계 반도체는, 질화 갈륨(GaN), 인듐 질화 갈륨(InGaN), 알루미늄 질화 갈륨(AlGaN), 알루미늄 인듐 질화 갈륨(AlInGaN), 질화 인듐(InN) 및 질화 알루미늄(AlN) 등의 반도체를 모두 의미할 수 있다.
이 경우 성장 방향을 기준으로 할 때, 질화 갈륨의 예를 들면, 질소층과 갈륨층이 평면 내에서 동일한 수를 가지기 때문에 성장 방향으로의 내부 필드가 상쇄되어 분극 특성이 나타나지 않는다. 따라서 통상의 c-면 질화 갈륨의 압전 분극에 의한 에너지 밴드의 왜곡 현상이 발생하지 않게 되고, 활성층에서의 전자와 정공의 재결합 효율 감소와 같은 문제점을 개선할 수 있다는 장점을 가진다.
또한 일정 두께 이하로 활성층 설계가 제한되는 c-면 질화 갈륨계 재료와는 달리, 두께의 제한을 크게 완화시킬 수 있어 대전류 구동에 적합한 활성층 설계가 가능할 수 있다. 현재까지, 이러한 이종 기판을 이용한 무분극 질화 갈륨의 박막 성장에 있어서는 주로 r-면의 사파이어 기판 상에 a-면 또는 m-면 질화 갈륨을 성장하는 기술이 활용된다.
발광 다이오드의 광전 효율은 크게 세 가지 종류의 효율로 구성된다. 활성층 외부에서 주입된 전자가 어느 정도 발광 재결합에 의해 광자(photon)으로 변환하는지를 나타내는 내부 양자 효율(internal quantum efficiency), 생성된 광자가 내부 결함 등에 의한 광 손실 없이 발광 다이오드 외부로 방출되는 정도를 나타내는 광 추출 효율(light extraction efficiency), 마지막으로 직렬 저항 성분에 의한 전압 강하를 표현하는 주입 효율(injection efficiency) 등으로 구분할 수 있다.
광 추출 효율을 향상시키기 위한 기술로는 주로 굴절률이 서로 다른 층들 사이에서 발생하는 내부 전반사(total internal reflection) 효과를 최소화시키도록 하는 설계 방식을 채용하고 있다.
c-면 질화 갈륨계 발광 다이오드에서는 사파이어 기판 상에 요철 형상을 형성하여 발광 다이오드 상부로 더 많은 광을 추출하도록 하는 패턴된 사파이어 기판(patterned sapphire substrate : PSS) 기술과 발광 다이오드 상부에 위치하는 p-형 반도체 표면 영역에 일정 크기의 요철 형상을 구현하여 p-형 질화 갈륨층과 외부 영역 간에서 전반사 확률을 줄여주는 p-GaN 표면 러프닝(surface roughening) 기술이 일반적으로 사용될 수 있다.
무분극 질화 갈륨계 이종 박막 성장에서는 평면 방향으로 등방성의 성장 특성을 가지는 c-면 질화 갈륨과 달리, 평면 방향으로 이방성의 박막 성장 특성이 있으며 특히 c-면 방향으로의 성장이 우선되는 특징을 가진다.
이에 따라서 특정 질화 갈륨의 두께 이하에서는 반도체층 내부에 피트(pit)를 포함하게 된다. 이러한 피트의 밀도와 크기는 박막 성장 조건에 따라 제어할 수 있다.
일반적으로 박막 성장 초기에는 질화물계 반도체 아일랜드(island)들이 핵 생성층 상부에 형성되고, 이후 계속적으로 성장이 진행됨에 따라 아일랜드들의 크기가 점차 증가하면서 이웃한 아일랜드들과 합쳐지면서 평탄한 형상의 질화물계 반도체층을 형성하게 된다.
이후, 계속적인 성장을 통하여 질화물계 반도체층은 1 내지 10 ㎛ 두께의 성장 후에 아일랜드들이 완전히 봉합(coalescence)되어 평탄한 표면이 만들어진다.
위에서 설명한 피트가 형성된 상태의 질화물계 반도체층 상에 나노 포러스(nano-porous) 구조를 가지는 다공성 마스크층을 형성하여 질화물계 반도체의 품질을 향상시킬 수 있을 뿐 아니라, 발광 소자의 표면 광 추출 형상을 용이하게 구현할 수 있다.
이러한 나노 포러스 구조를 가지는 다공성 마스크층은 질화물계 반도체의 성장과는 불연속적으로 익스-시츄(ex-situ) 성장되며, 적어도 질화물계 반도체의 피트 상에 위치하는 다공성 마스크층을 이용하여 질화물계 반도체의 품질을 향상시킬 수 있을 뿐 아니라, 발광 소자의 표면 광 추출 형상을 용이하게 구현할 수 있다.
이하, 위에서 언급한 이종 기판을 이용한 무분극 질화물계 반도체의 박막 성장에 있어서는 r-면의 사파이어 기판 상에 a-면 또는 m-면 질화 갈륨과 같은 질화물계 반도체 재료를 성장시켜 제작할 수 있다. 이와 같은 과정으로 제작하는 무분극 이종 기판의 제조 공정을 첨부 도면에 의거하여 상세히 설명하면 다음과 같다.
도 1은 무분극 이종 기판을 제작하는 과정의 일례를 나타내는 순서도이다. 아래에서 도면을 참조하여 기술되는 설명은 도 1을 함께 참조하여 설명한다.
무분극 이종 기판을 제작하기 위하여, 먼저, 도 2에서 도시하는 바와 같이, 기판(10) 상에 핵 생성층(20)을 형성한다(S10).
여기서 기판(10)은 무분극(non-polar) 질화물계 반도체의 성장이 가능한 결정면을 가지는 기판(10)을 이용하며, r-면([1-102] 면) 사파이어 기판이 이용될 수 있다.
그 외의 무분극을 가지는 다양한 기판이 이용될 수 있음은 물론이다. 즉, a-면 실리콘 카바이드(SiC), m-면 SiC, 스피넬(spinel) 등의 기판이 이용될 수도 있다.
이하, r-면 사파이어 기판(10)을 이용하는 예를 들어 설명한다.
즉, 핵 생성층(20)은 r-면 사파이어 기판(10) 상에 저온 또는 고온에서 성장시키는 질화 갈륨(GaN), 질화 알루미늄(AlN), 또는 알루미늄 질화 갈륨(AlGaN)과 같은 질화물계 반도체를 이용하여 형성된다.
이러한 핵 생성층(20)을 이루는 질화물계 반도체는 무분극(비극성) 또는 준극성 반도체층을 이룰 수 있다. 즉, a-면 또는 m-면 질화물계 반도체를 이용하여 핵 생성층(20)을 형성할 수 있다.
이와 같은 핵 생성층(20)을 포함하는 질화물계 반도체는 MOCVD(metal organic chemical vapor deposition) 또는 HVPE(hydride vapor phase epitaxy)와 같은 성장 장비에서 이루어질 수 있다. 아래에서는 MOCVD를 이용한 예를 들어 설명한다.
핵 생성층(20)의 두께는 10 내지 2,000 nm의 두께를 가지는 것이 유리하다.
또한, 핵 생성층(20)의 성장 조건은 400 내지 1,200 ℃의 온도 범위에서, 5족 물질과 3족 물질의 비율인 Ⅴ/Ⅲ 비율은 500 내지 10,000의 범위로, 그리고 성장 압력은 50 내지 200 mbar에서 성장하는 것이 유리하다.
이와 같은 핵 생성층(20)을 형성하기 전에 사파이어 기판(10)을 암모니아(NH3) 분위기에서 열처리(annealing)하는 공정이 더 포함될 수 있다.
이후, 핵 생성층(20) 상에, 도 3에서와 같이, 질화물계 반도체를 이용하여 제 1질화물 반도체층(30)을 형성한다(S20).
이때의 성장 조건은 성장 온도 900 내지 1,200 ℃ 사이, 성장 압력 50 내지 300 mbar 사이, 그리고 Ⅴ/Ⅲ 비율은 50 내지 5,000의 범위로 성장하는 것이 유리하다.
이때, 성장된 질화물계 반도체의 형상이 아일랜드 형태를 유지하고 있는 상태, 즉, 상부에 피트(31)가 위치하는 상태에서 박막 성장을 중단한다.
이러한 피트(31)는 경사면(32)을 가지게 된다. 따라서, 제 1질화물 반도체층(30)의 상면은 평탄한 면과 경사면이 동시에 존재하는 면이 된다.
이와 같이, 피트(31)를 가지는 제 1질화물 반도체층(30)의 표면의 현미경 사진은 도 4에서 도시하는 바와 같다.
또한, 이러한 제 1질화물 반도체층(30)은 핵 생성층(20)과 동일한 결정면을 가지는 반도체로 형성되는데, 즉, a-면 또는 m-면의 결정면을 가지는 질화물계 반도체로 형성된다. 이후에 성장되는 반도체층은 모두 이러한 결정면을 따라 성장될 수 있다.
이후, 경우에 따라, 이러한 피트(31)가 존재하는 제 1질화물 반도체층(30)의 표면의 식각을 진행할 수도 있다(S21). 이러한 식각에 의하여 피트(31)의 크기와 넓이는 확대될 수 있고, 피트(31)에 의하여 경사진 결정면의 비율이 증가할 수 있다.
도 5는 이러한 식각이 이루어진 상태를 나타내고 있으며, 도 3의 경우보다 피트(31)의 경사면(33)이 더 확대된 것을 알 수 있다.
이와 같이, 식각에 의하여 피트(31)가 차지하는 면적 비율이 증가할 수 있으나, 경우에 따라서는 식각을 수행하지 않고 이후의 과정을 진행할 수도 있다. 그 이유 중 하나는, 후술하는 바와 같이, 피트(31)의 비율을 성장 조건에 의하여 조절 가능하기 때문이다. 이하, 식각을 수행하는 경우를 예로 설명한다.
또한, 이와 같이 식각 과정에 의하여 확대된 피트(31)를 가지는 제 1질화물 반도체층(30)의 표면의 현미경 사진은 도 6에서 도시하는 바와 같다.
이러한 식각 과정은 MOCVD 성장 장비의 내부 또는 외부에서 수행될 수 있으며, 건식 식각 또는 습식 식각 방법이 이용될 수 있다. 식각 과정에는 SiH4, Cl2, BCL3, KOH, 인산, 황산 및 염산 등이 사용될 수 있다.
이상과 같이, 경사면(32, 33)을 가지는 피트(31)가 존재하는 경우, 이 경사면(32, 33)에 의하여 결정 결함이 전파되는 방향이 변경될 수 있는데, 즉, 관통 전위(threading dislocation)와 같은 결함이 전파되는 방향이 굽어지거나 전환될 수 있다.
따라서, 이를 통하여 결함의 병합 및 소멸이 발생할 수 있으며, 결과적으로 결함의 밀도가 크게 감소하게 된다. 결국 경사면(32, 33)을 가지는 피트(31)의 비율, 즉, 경사면과 평탄한 면 사이의 비율은 결함을 감소시키는 박막 성장에 있어서 중요한 변수 중 하나로 작용할 수 있다.
또한, 이러한 피트(31)의 밀도는 성장 조건의 제어를 통하여 조절이 가능하다. 도 7 내지 도 10은 성장 조건에 따른 제 1질화물 반도체층(30)의 표면 상태를 나타내고 있다. 도 8은 도 7의 확대 사진이고 도 10은 도 9의 확대 사진이다.
즉, 성장 조건 중에서 Ⅴ/Ⅲ 비율이 200인 경우에는 도 7 및 도 8에서와 같이, 피트의 밀도가 작아짐을 알 수 있으며, Ⅴ/Ⅲ 비율이 상대적으로 높은 500인 경우에는 도 9 및 도 10에서와 같이 피트의 밀도가 증가함을 알 수 있다.
이러한 Ⅴ/Ⅲ 비율의 절대값은 질화물계 반도체를 성장하는 반응로의 크기와 종류에 따라 달라질 수 있으나 Ⅴ/Ⅲ 비율의 높고 낮음에 따라 피트가 발생하는 밀도의 경향은 위에서 설명한 바와 같다. 즉, Ⅴ/Ⅲ 비율이 커질수록 피트의 밀도가 증가하는 경향성을 보인다.
다음에는, 도 11에서 도시하는 바와 같이, 피트(31)가 존재하는 제 1질화물 반도체층(30) 상에 나노 포러스(nano-porous) 구조를 가지는 다공성 마스크층(40)을 형성한다(S30).
이러한 다공성 마스크층(40)은 제 1질화물 반도체층(30) 상에 단위 구조(41)들이 불규칙적으로 위치하거나, 단위 구조(41) 사이에 간극이 위치하는 형태로 형성될 수 있다. 즉, 연속되지 않는 다공성(porous) 구조를 가진다. 따라서 제 1전도성 반도체층(30)의 일부분은 드러난 상태가 된다.
이와 같이, 다공성 마스크층(40)은 적어도 일부분이 피트(31) 상에 위치하게 된다. 이러한 다공성 마스크층(40)의 두께는 수 nm에서 수십 nm의 크기를 가지며, 다공성을 이루기 위하여 1 nm 내지 10 nm의 두께로 형성하는 것이 유리하다.
또한, 이러한 다공성 마스크층(40)의 단위 구조(41) 사이의 간격 또는 구멍의 평균 크기는 10 내지 100 nm의 크기를 이룰 수 있다.
이러한 다공성 마스크층(40)은 실리콘 질화막, 알루미늄 질화막, 실리콘 산화막, Al2O3, TiO2, HfO, ZnO, Ni, Cu, Ag, ITO, Al, 실리카 및 그래핀 중 적어도 어느 하나의 물질을 이용하여 형성할 수 있다.
다공성 마스크층(40)은 피트(31)를 가지는 제 1전도성 반도체층(30)의 성장이 완료된 후에 성장 장비 외부에서 형성할 수 있다. 그러나 선택하는 물질에 따라서는 반도체 박막 성장 장비 내부에서 직접 형성도 가능하다.
다공성 마스크층(40)을 성장 장비 외부에서 형성하는 경우에는 그 물질의 선택이 상대적으로 자유롭고, 패턴을 형성하기 용이한 장점을 가진다.
이와 같은 다공성 마스크층(40)의 형성은 PECVD(plasma enhanced chemical vapor deposition) 방식 혹은 스퍼터(sputter) 등의 방식을 사용할 수 있다.
예를 들어, 반도체 성장 장비에서 꺼낸 상태에서, 실리콘 산화막을 증착하고, 이어, 이 실리콘 산화막을 식각하여 패턴을 형성함으로써 다공성 마스크층(40)을 형성할 수 있다.
이러한 다공성 마스크층(40)은 핵 생성층(20) 및 제 1질화물 반도체층(30)으로부터 전파되는 결정 결함을 차단하는 역할을 수행할 수 있다.
즉, 다공성 마스크층(40)에 의하여 사파이어 기판(10) 상부와 질화물계 반도체 성장 초기에 발생된 결정 결함의 전파를 효과적으로 차단할 수 있다.
더욱이, 이는 위에서 설명한 경사진 피트(31)를 이용하여 결정 결함이 전파되는 방향을 변경시킴으로써 결함의 병합 및 소멸을 발생시키는 방법과 함께, 질화물계 반도체의 결정 결함을 감소시킴으로써 고품질의 반도체를 형성할 수 있게 되는 것이다.
이러한 다공성 마스크층(40)은 다양한 방법으로 형성할 수 있는데, 1 내지 10 nm의 매우 얇은 두께를 가지는 유전체 막을 형성하는 경우, 제 1질화물 반도체층(30) 전체를 덮지 않는 다공성의 박막이 형성될 수 있다.
다공성 마스크층(40)을 반도체 성장 장비 외측에서 형성(ex-situ)하는 경우에는 그 외에도 다양한 방법이 이용될 수 있다.
일례로, 실리콘 산화물과 같은 위에서 설명한 물질 중 하나를 이용하여, 제 1질화물 반도체층(30) 전체를 덮는 박막을 형성하고, 이 박막 위에 마스크 패턴을 형성하고 이를 이용하여 식각함으로써 다공성 마스크층(40)을 형성할 수 있다.
또한 다른 다양한 방법으로 다공성 마스크층(40)을 형성할 수 있는데, 열처리를 통한 나노 도트(nano-dot) 형태, 나노 임프린트(nano-imprint)를 이용한 규칙적인 단위 구조 어레이 형태, 나노 크기의 실리카 입자를 통한 방법 등이 가능하다.
이하, 다공성 마스크층(40)을 형성하는 과정을 예를 들어 상세히 설명한다.
그 일례로서, 도 12에서와 같이, 먼저 제 1질화물 반도체층(30) 상에 유전체 박막(42)을 형성한다.
이후, 도 13에서 도시하는 바와 같이, 유전체 박막(42) 상에 구멍(43a)을 가지는 패턴 마스크(43)를 형성하거나 위치시키고, 이를 이용하여 유전체 박막(42)을 식각하면 다공성 마스크층(40)을 형성할 수 있다.
이러한 패턴 마스크(43)는 금속을 이용하여 형성할 수 있는데, 니켈(Ni) 또는 은(Ag)을 이용하여 패턴 마스크(43)를 형성할 수 있다. 즉, Ni 또는 Ag로 얇은 금속 막을 증착하고 열처리를 하면 나노 크기를 가지는 도트 형상으로 변하는데, 이를 패턴 마스크(43)로 이용하여 유전체 박막(42)을 식각할 수 있다.
도 14에서 입자와 같은 형상은 위에서 설명한 Ni 또는 Ag로 형성된 패턴 마스크(43)를 나타내고, 그 외의 부분은 유전체 박막(42)을 나타내고 있다.
또한, 도 15에서 도시하는 바와 같이, 유전체 박막(42) 상에 레지스트(resist; 44)와 같은 물질을 코팅하고, 이 레지스트(44)에 일정한 형태로 만들어진 양각 형상(45a)을 가지는 몰드(45)를 이용하여 레지스트(44)를 원하는 형태로 임프린트(imprint) 하여 레지스트(44)의 패턴을 형성할 수 있다.
그리고 이러한 레지스트(44)를 마스크로 사용하여 유전체 박막(42)을 식각하면 몰드(45)의 양각 형상(45a)을 유전체 박막(42)으로 전사시켜 다공성 마스크층(40)을 형성할 수 있다.
도 16에서는 이와 같은 임프린트를 이용하여 형성한 다공성 마스크층(40)의 사진을 나타내고 있다.
한편, 도 17에서 도시하는 바와 같이, 나노 구(nano-sphere)를 이용하여 다공성 마스크층(40)의 패턴을 형성하는 것도 가능하다.
예를 들어, 실리카 나노 구와 같은 실리카 입자(46)가 포함된 액체(47)를 유전체 박막(42) 상에 코팅하면, 이 실리카 입자(46)가 유전체 박막(42)의 표면에 부착되게 된다. 도 18에서는 이와 같이 유전체 박막(42)에 실리카 입자(46)가 부착된 상태의 사진을 나타내고 있다.
이후, 이러한 실리카 입자(46)를 마스크로 이용하여 유전체 박막(42)을 식각함으로써 다공성 유전체층(40)을 형성할 수 있는 것이다.
위에서 열거한 방법 이외에도 다양한 방법이 있을 수 있으며, 이러한 다공성 마스크층(40)의 목적인 결함을 차단할 수 있는 형태의 삽입층을 형성할 수 있는 모든 방법이 이용될 수 있다.
이와 같이, 다공성 마스크층(40)을 형성한 이후에 반도체 성장 장비에서 질화물계 반도체의 성장을 계속하여, 도 19에서와 같이, 다공성 마스크층(40)이 형성된 제 1질화물 반도체층(30) 상에 제 2질화물 반도체층(50)을 형성한다(S40).
이러한 제 2질화물 반도체층(50)의 형성 과정에서, 질화물계 반도체는 다공성 마스크층(40)의 다공성 구조의 열려 있는 영역을 통하여 성장되며, 막혀 있는 곳에서는 성장이 진행되지 못한다.
이후, 박막 성장이 계속되는 경우에 수평 방향으로의 박막 성장을 통해 질화물계 반도체는 서로 병합되어 평탄한 면을 가지는 제 2질화물 반도체층(50)이 형성된다. 이와 같이, 고품질을 가지는 이종 기판이 만들어질 수 있다.
이때, 수직 방향의 성장이 이루어지지 못하는 다공성 마스크층(40) 상의 일부에서는 공기 간극(도시되지 않음)이 형성될 수 있으며, 이러한 공기 간극은 추후에 발광 소자를 제작하는 경우, 광 추출 구조로 이용될 수 있다.
이러한 제 2질화물 반도체층(50)은 위에서 설명한 과정에 의하여 결정 결함이 크게 감소된 고품질의 박막 특성을 가질 수 있다.
즉, 제 2질화물 반도체층(50)은 제 1질화물 반도체층(30)보다 결정 결함의 밀도가 크게 감소된 특성을 가질 수 있다.
도 20에서는 위에서 설명한 과정에서 결정 결함이 크게 감소된 이종 기판의 전위의 전파 모식도를 나타내고 있다.
도시된 바와 같이, 핵 생성층(20) 상에 위치하는 제 1질화물 반도체층(30)을 따라, 제 1결함 밀도를 가지고 전위(a)들이 상부로 전파되는데, 이러한 전위(a)들은 다공성 마스크층(40)에 의하여 일부가 효과적으로 차단될 수 있다.
또한, 이러한 다공성 마스크층(40)에 의하여 차단되지 않고 전파되는 전위(b, c)들은 경사면을 가지는 피트(31)에 의하여 전파 방향의 전환이 이루어지게 된다. 따라서 일부의 전위(b)들은 서로 만나서 병합되기도 하고, 일부의 전위(c)들은 제 2질화물 반도체층(50)의 형성에 따라 사선 방향으로 진행하여 소멸되기도 한다.
즉, 이러한 전위(b, c)들은 제 2질화물 반도체층(50)의 성장 표면까지 전파되지 못하게 되는 것이다.
이와 같이, 다공성 마스크층(40)과 경사면을 가지는 피트(31)에 의하여 결정 결함의 병합 또는 소멸을 유도하여 효과적으로 결함을 감소시키는 것이 가능한 것이다.
결국, 이와 같은 과정에서 만들어지는 이종 기판의 상면에는 매우 적은 결함(d)만이 전파될 수 있어, 고품질의 이종 기판을 제작할 수 있는 것이다. 이러한 결함(d)에 의한 제 2결함 밀도는 제 1결함 밀도보다 크게 감소된 결함 밀도를 가지게 된다.
도 21에서는 이와 같은 과정에 의하여 만들어진 이종 기판의 표면 사진을 나타내고 있다.
이와 같은 이종 기판을 이용하여 질화물계 반도체를 이용한 다양한 반도체 소자가 제작될 수 있다.
이러한 반도체 소자는 질화물계 발광 다이오드 또는 레이저 다이오드와 같은 발광 소자, 그리고 IGBT, HEMT와 같은 트랜지스터 소자 등을 포함할 수 있다.
이하, 이종 기판 상에 발광 다이오드와 같은 발광 소자를 제작하는 과정을 간략히 설명한다.
먼저, 도 22에서 도시하는 바와 같이, 제 2질화물 반도체층(50)이 상측에 위치하는 이종 기판 상에 n-형 반도체층(61), 활성층(62), 및 p-형 반도체층(63)을 포함하는 반도체 구조(60)를 성장시킨다.
이후, 반도체 구조(60) 상에는 투명 전도성층(70)을 형성할 수 있고, 이 투명 전도성층(70) 상에는 p-형 전극(80)을 형성한다.
그리고 n-형 반도체층(61)이 드러나도록 식각한 후에, 이 n-형 반도체층(61)에 n-형 전극(90)을 형성하면 도 22와 같은 수평형 발광 다이오드가 완성된다.
한편, 도 23에서 도시하는 바와 같은 수직형 발광 다이오드의 제작도 가능하다.
이러한 수직형 발광 다이오드는, 제 2질화물 반도체층(50)이 상측에 위치하는 이종 기판 상에 n-형 반도체층(61), 활성층(62), 및 p-형 반도체층(63)을 포함하는 반도체 구조(60)를 성장시킨다.
그리고, p-형 반도체층(63) 상에는 p-형 전극(81)을 형성하고, 이 p-형 전극(81)에 솔더층(82)을 이용하여 지지층(83)을 부착시킨다. 이러한 지지층(83)은 금속 또는 반도체를 포함할 수 있다.
다음에, 이 지지층(83)으로 지지된 상태로 이종 기판을 제거하면 n-형 반도체층(61)이 드러나게 되고, 이 드러난 면에 n-형 전극(91)을 형성하면 도 23과 같은 수직형 발광 다이오드 구조가 이루어지는 것이다.
이때, 이종 기판을 제거하는 과정에서, 위에서 설명한 경사면을 가지는 피트(31)가 드러나게 되고, 이 피트(31) 상에서 식각하는 경우에, 이 피트(31) 및 공기 간극에 의한 형상이 식각에 의하여 그대로 전파되어 n-형 반도체층(61) 상까지 식각되면, 이러한 형상이 전파된 형태를 가지는 광 추출 구조(64)가 형성될 수 있다.
따라서, 이와 같은 피트(31) 및 공기 간극은 광 추출 구조로 작용할 수 있어, 발광 소자의 광 출력이 향상될 수 있는 장점을 가진다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
10: 사파이어 기판 20: 핵 생성층
30: 제 1질화물 반도체층 31: 피트
32, 33: 경사면 40: 다공성 마스크층
41: 단위 구조 42: 유전체 박막
43: 패턴 마스크 44: 레지스트
45: 몰드 46: 실리카 입자
50: 제 2질화물 반도체층

Claims (15)

  1. r-면 사파이어 기판;
    상기 사파이어 기판 상에 위치하고, a-면 또는 m-면 질화물계 반도체를 포함하는 핵 생성층;
    상기 핵 생성층 상에 위치하고, 제 1결함 밀도를 가지며, 상면에 경사면을 가지는 다수의 피트가 위치하는 제 1질화물 반도체층;
    상기 제 1질화물 반도체층 상의 적어도 상기 피트 상에 위치하는 다공성 마스크층; 및
    상기 다공성 마스크층 상에 위치하며, 상기 제 1결함 밀도보다 낮은 제 2결함 밀도를 가지는 제 2질화물 반도체층을 포함하여 구성되는 것을 특징으로 하는 무분극 이종 기판.
  2. 제 1항에 있어서, 상기 다공성 마스크층은, 실리콘 질화막, 알루미늄 질화막, 실리콘 산화막, Al2O3, TiO2, HfO, ZnO, Ni, Cu, Ag, ITO, Al, 실리카 및 그래핀 중 어느 하나를 포함하는 것을 특징으로 하는 무분극 이종 기판.
  3. 제 1항에 있어서, 상기 제 1질화물 반도체층 및 제 2질화물 반도체층은, 상기 핵 생성층과 동일한 결정면을 가지는 것을 특징으로 하는 무분극 이종 기판.
  4. 제 1항에 있어서, 상기 다공성 마스크층의 두께는, 1 내지 10 nm인 것을 특징으로 하는 무분극 이종 기판.
  5. 제 1항에 있어서, 상기 다공성 마스크층의 구멍의 평균 크기는 10 내지 100 nm인 것을 특징으로 하는 무분극 이종 기판.
  6. 제 1항에 있어서, 상기 다공성 마스크층 상에는, 공기 간극을 포함하는 것을 특징으로 하는 무분극 이종 기판.
  7. 제 1항 내지 제 6항 중 어느 한 항의 이종 기판;
    상기 이종 기판 상에 위치하는 제 1전도성 반도체층;
    활성층;
    제 2전도성 반도체층;
    상기 제 1전도성 반도체층과 전기적으로 연결되는 제 1전극; 및
    상기 제 2전도성 반도체층과 전기적으로 연결되는 제 2전극을 포함하여 구성되는 것을 특징으로 하는 질화물계 발광 소자.
  8. r-면 사파이어 기판의 제 1면 상에 a-면 또는 m-면 질화물계 반도체를 이용하여 핵 생성층을 형성하는 단계;
    상기 핵 생성층 상에, 경사를 가지는 다수의 피트가 형성된 제 1질화물 반도체층을 형성하는 단계;
    상기 제 1질화물 반도체층 상에, 결정 결함의 적어도 일부를 차단하는 다공성 마스크층을 형성하는 단계; 및
    상기 다공성 마스크층 상에 제 2질화물 반도체층을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 무분극 이종 기판의 제조 방법.
  9. 제 8항에 있어서, 상기 피트는, 상기 제 1질화물 반도체층과 다공성 마스크층의 경계면에 위치하는 것을 특징으로 하는 무분극 이종 기판의 제조 방법.
  10. 제 8항에 있어서, 상기 피트는, 상기 질화물계 반도체의 결정 결함의 방향을 전환시키기 위한 것을 특징으로 하는 무분극 이종 기판의 제조 방법.
  11. 제 8항에 있어서, 제 1질화물 반도체층을 형성하는 단계 이후에는, 상기 피트가 형성된 면을 식각하는 단계를 더 포함하는 것을 특징으로 하는 무분극 이종 기판의 제조 방법.
  12. 제 8항에 있어서, 상기 사파이어 기판의 제 1면을 암모니아 기체 분위기에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 무분극 이종 기판의 제조 방법.
  13. 제 8항에 있어서, 상기 다공성 마스크층을 형성하는 단계는,
    상기 제 1질화물 반도체층의 전면 상에 박막을 형성하는 단계;
    상기 박막 상에 패턴 마스크를 형성하는 단계; 및
    상기 패턴 마스크를 이용하여 상기 박막을 식각하는 단계를 포함하는 것을 특징으로 하는 무분극 이종 기판의 제조 방법.
  14. 제 8항에 있어서, 상기 다공성 마스크층을 형성하는 단계는,
    상기 제 1질화물 반도체층의 전면 상에 박막을 형성하는 단계; 및
    상기 박막에 임프린팅을 이용하여 패턴 마스크를 형성하는 단계를 더 포함하는 것을 특징으로 하는 무분극 이종 기판의 제조 방법.
  15. 제 8항에 있어서, 상기 다공성 마스크층을 형성하는 단계는,
    상기 제 1질화물 반도체층의 전면 상에 박막을 형성하는 단계;
    상기 박막 상에 입자를 포함하는 액체를 코팅하는 단계; 및
    상기 입자들을 마스크로 이용하여 상기 박막을 식각하는 단계를 더 포함하는 것을 특징으로 하는 무분극 이종 기판의 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104789934A (zh) * 2015-04-01 2015-07-22 上海理工大学 一种改进的纳米多孔铜薄膜及其制备方法
CN106206896B (zh) * 2016-08-22 2019-03-26 厦门市三安光电科技有限公司 复合图形化蓝宝石衬底及其外延片的制作方法
CN114267761B (zh) * 2021-12-22 2023-10-20 广东中图半导体科技股份有限公司 一种用于led生长的复合图形化衬底、外延片和制备方法
CN116741854A (zh) * 2023-08-11 2023-09-12 至芯半导体(杭州)有限公司 一种AlN薄膜及其制备方法和应用

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11126948A (ja) * 1997-10-24 1999-05-11 Sony Corp 半導体素子およびその製造方法ならびに半導体発光素子

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1787330A4 (en) * 2004-05-10 2011-04-13 Univ California MANUFACTURE OF ULTRA-THIN FILMS OF INDIUM AND GALLIUM NITRIDE, HETEROSTRUCTURES AND OTHER PARTS BY ORGANOMETALLIC VAPOR DEPOSITION
JP2008214132A (ja) * 2007-03-05 2008-09-18 Univ Of Tokushima Ｉｉｉ族窒化物半導体薄膜、ｉｉｉ族窒化物半導体発光素子およびｉｉｉ族窒化物半導体薄膜の製造方法
KR100936002B1 (ko) * 2007-12-11 2010-01-08 삼성전기주식회사 발광소자용 반도체 기판 및 그 제조 방법
KR101660734B1 (ko) * 2010-02-24 2016-09-28 엘지전자 주식회사 질화물 반도체 박막 성장 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11126948A (ja) * 1997-10-24 1999-05-11 Sony Corp 半導体素子およびその製造方法ならびに半導体発光素子

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