KR20130138526A - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents

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Abstract

박막 트랜지스터 기판 및 이의 제조 방법에서, 박막 트랜지스터는 베이스 기판 상에 형성된 게이트 라인과 연결된 게이트 전극, 상기 게이트 전극이 형성된 베이스 기판 상에 형성되고 표면이 소수성을 갖는 제1 영역부 및 상기 게이트 전극 상에 배치되고 친수성을 갖는 제2 영역부를 포함하는 절연층, 상기 게이트 라인과 교차하는 데이터 라인과 연결되고, 상기 제2 영역부 상에 배치된 소스 전극, 상기 소스 전극과 이격되어 상기 제2 영역부 상에 배치된 드레인 전극, 상기 소스 전극과 상기 드레인 전극 사이의 이격 영역의 상기 제2 영역부, 상기 소스 전극 및 상기 드레인 전극을 커버하고, 상기 제1 영역부를 노출시키는 반도체 패턴, 및 상기 드레인 전극과 콘택하는 화소 전극을 포함한다. 이에 따라, 뱅크 없이 안정적인 구조를 갖는 용액형 반도체 패턴을 형성할 수 있다.

Description

박막 트랜지스터 기판 및 이의 제조 방법{THIN-FILM TRANSISTOR SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 용액형 반도체를 포함하는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
일반적으로, 박막 트랜지스터는 게이트 라인과 연결된 게이트 전극, 데이터 라인과 연결된 소스 전극, 상기 소스 전극과 이격된 드레인 전극, 및 상기 게이트 전극에 의해 활성화되는 반도체 패턴을 포함한다. 상기 반도체 패턴은 반도체층을 형성하고, 상기 반도체층을 사진 식각 공정을 통해서 패터닝함으로써 형성할 수 있다.
최근에는, 상기 박막 트랜지스터의 전기적 특성을 향상시키기 위해서 상기 반도체층을 실리콘과 달리, 유기물이나 산화물로 형성하고 있다. 상기 반도체 패턴을 형성하는 공정에서 상기 유기물이나 상기 산화물의 손상을 방지하기 위해, 박막의 패터닝 공정을 별도로 수행하지 않고 상기 반도체 패턴과 대응하는 영역에 국부적으로 상기 유기물이나 상기 산화물을 포함하는 잉크를 젯팅하여 상기 반도체 패턴을 제조하고 있다.
잉크 젯팅법으로 용액형 반도체 패턴을 형성하는 경우, 상기 사진 식각 공정을 이용하여 반도체 패턴을 형성하는 경우에 비해 상대적으로 공정이 단순하고, 상기 유기물이나 상기 산화물의 손상을 최소화시킬 수 있다. 상기 잉크 젯팅법에서 상기 잉크가 기판의 특정 영역에 적하되더라도, 상기 잉크의 특성에 의해서 상기 기판에 소정 영역까지 퍼지기 때문에, 적하된 잉크가 특정 영역에 배치되도록 상기 잉크를 가두는 역할을 하는 뱅크(bank)를 형성한다.
이와 같이, 상기 잉크 젯팅법을 이용하더라도, 상기 뱅크를 형성하는 추가 공정이 수반되고 상기 잉크 중의 용매(solvent)를 휘발 시킨 후 잔류하는 상기 반도체 패턴의 두께가 상기 뱅크의 두께에 비해 현저하게 얇기 때문에 이들의 단차에 의해서 후속 공정의 신뢰성을 저하시킬 수 있다. 또한, 상기 뱅크에 의해서 상기 박막 트랜지스터를 포함하는 표시 기판의 두께가 증가함으로써, 이를 포함하는 표시 장치의 두께도 증가할 수 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 뱅크 없이 잉크 젯팅법으로 형성된 용액형 반도체 패턴을 포함하는 박막 트랜지스터 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터는 게이트 전극, 절연층, 소스 전극, 드레인 전극, 반도체 패턴 및 화소 전극을 포함한다. 상기 게이트 전극은 베이스 기판 상에 형성된 게이트 라인과 연결된다. 상기 절연층은 상기 게이트 전극이 형성된 베이스 기판 상에 형성되고 그 표면이 소수성을 갖는 제1 영역부 및 친수성을 갖는 제2 영역부를 포함한다. 상기 소스 전극은 상기 게이트 라인과 교차하는 데이터 라인과 연결되고, 상기 제2 영역부 상에 배치된다. 상기 드레인 전극은 상기 소스 전극과 이격되어 상기 제2 영역부 상에 배치된다. 상기 반도체 패턴은 상기 제2 영역부 상의 상기 소스 전극과 상기 드레인 전극 사이의 이격 영역의 상기 제2 영역부, 상기 소스 전극 및 상기 드레인 전극을 커버하고, 상기 제1 영역부를 노출시킨다. 상기 화소 전극은 상기 드레인 전극과 콘택한다.
일 실시예에서, 상기 제1 영역부는 불소 이온을 포함할 수 있다.
일 실시예에서, 상기 제2 영역부의 면적은, 상기 소스 전극 및 상기 드레인 전극이 형성된 영역 및 상기 이격 영역의 면적의 합과 같거나 클 수 있다.
일 실시예에서, 상기 반도체 패턴은 라운드진(rounded) 꼭지점을 포함하는 평면 형상을 가질 수 있다.
일 실시예에서, 상기 반도체 패턴은 상기 데이터 라인을 부분적으로 커버할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 박막 트랜지스터는 게이트 전극, 절연층, 소스 전극, 드레인 전극, 반도체 패턴, 소수 패턴 및 화소 전극을 포함한다. 상기 게이트 전극은 베이스 기판 상에 형성된 게이트 라인과 연결된다. 상기 절연층은 상기 게이트 전극이 형성된 베이스 기판 상에 형성된다. 상기 소스 전극은 상기 게이트 라인과 교차하는 데이터 라인과 연결되고, 상기 게이트 전극 상의 상기 절연층 상에 배치된다. 상기 드레인 전극은 상기 소스 전극과 이격되어 상기 절연층 상에 배치된다. 상기 반도체 패턴은 상기 소스 전극과 상기 드레인 전극 사이의 이격 영역, 상기 소스 전극 및 상기 드레인 전극을 커버한다. 상기 소수 패턴은 상기 반도체 패턴에 의해 노출된 상기 절연층 상에 배치되고 상기 반도체 패턴을 가장자리를 감싼다. 상기 화소 전극은 상기 드레인 전극과 콘택한다.
일 실시예에서, 상기 소수 패턴은 자기 조립 단분자막(self-assembly monolayer, SEM)을 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 박막 트랜지스터 기판의 제조 방법이 개시된다. 상기 제조 방법에서, 베이스 기판 상에 게이트 라인 및 상기 게이트 라인과 연결된 게이트 전극을 형성한다. 상기 게이트 라인 및 상기 게이트 전극이 형성된 베이스 기판 상에 절연층을 형성한다. 상기 절연층이 형성된 베이스 기판 상에 상기 게이트 라인과 교차하는 데이터 라인 및 상기 데이터 라인과 연결된 전극 패턴을 형성한다. 상기 데이터 라인 및 상기 전극 패턴을 이용하여 상기 절연층의 표면을 소수 처리한다. 상기 전극 패턴을 이용하여 상기 데이터 라인과 연결된 소스 전극 및 상기 소스 전극과 이격된 드레인 전극을 형성한다. 상기 소스 전극, 상기 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이의 이격 영역을 커버하는 반도체 패턴을 형성한 후, 상기 반도체 패턴이 형성된 베이스 기판 상에 상기 드레인 전극과 연결된 화소 전극을 형성한다.
일 실시예에서, 상기 절연층이 형성된 베이스 기판 상에 전극층을 형성하고, 상기 전극층이 형성된 베이스 기판 상에 희생 금속층을 형성할 수 있다. 상기 희생 금속층 상에 형성된 포토 패턴을 식각 방지막으로 이용하여 상기 희생 금속층 및 상기 전극층을 식각하여 상기 전극 패턴을 형성할 수 있다.
일 실시예에서, 상기 포토 패턴을 부분적으로 제거하여 잔류 패턴을 형성할 수 있다. 상기 잔류 패턴을 식각 방지막으로, 상기 전극 패턴의 상기 희생 금속층을 식각하여 서로 이격된 희생 전극들을 형성할 수 있다. 이어서, 상기 희생 전극들을 식각 방지막으로 이용하여 상기 전극 패턴의 상기 전극층을 식각하여 상기 소스 전극 및 상기 드레인 전극을 형성할 수 있다.
일 실시예에서, 상기 포토 패턴은 제1 두께부 및 상기 이격 영역에 배치되고 상기 제1 두께부보다 얇은 제2 두께부를 포함할 수 있다. 이때, 상기 잔류 패턴은 상기 제2 두께부가 제거되어 상기 이격 영역의 상기 희생 금속층을 노출시킬 수 있다.
일 실시예에서, 상기 전극 패턴의 상기 전극층을 식각하여 상기 소스 전극 및 상기 드레인 전극을 형성한 후, 상기 희생 전극을 제거할 수 있다.
일 실시예에서, 상기 전극 패턴이 커버하지 않는 상기 절연층의 표면을 소수처리하여 소수성을 가지며, 상기 절연층의 두께보다 작거나 같은 두께를 갖는 제1 영역부를 형성하고, 상기 절연층에서 상기 전극 패턴 하부는 친수성을 갖게될 수 있다.
일 실시예에서, 상기 절연층의 표면을 소수 처리하기 위하여, 상기 제1 영역부에 대응하는 상기 절연층의 표면을 불소 플라즈마 처리할 수 있다.
일 실시예에서, 상기 제1 영역부의 두께가 상기 절연층의 두께보다 얇은 경우, 상기 제1 영역부 아래는 친수성을 가질 수 있다.
일 실시예에서, 상기 절연층의 표면을 소수 처리하기 위하여, 상기 전극 패턴이 커버하지 않는 상기 절연층의 표면에 소수 패턴을 형성할 수 있다. 상기 소수 패턴은 자기 조립 단분자층을 포함할 수 있다.
일 실시예에서, 상기 소스 전극 및 상기 드레인 전극이 형성된 베이스 기판 상에 반도체 용액을 젯팅하고, 상기 베이스 기판 상에 적하된 상기 반도체 용액을 열처리하여 상기 반도체 패턴을 형성할 수 있다.
일 실시예에서, 상기 반도체 용액은 상기 소스 전극, 상기 드레인 전극 및 상기 이격 영역을 커버하고, 일부가 상기 데이터 라인까지 퍼질 수 있다.
이와 같은 박막 트랜지스터 기판 및 이의 제조 방법에 따르면, 뱅크 없이 용액형 반도체 패턴을 용이하게 제조할 수 있다. 이에 따라, 박막 트랜지스터 기판의 제조 공정을 단순화시키고 상기 박막 트랜지스터 기판의 전체 두께가 두꺼워지는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도이다.
도 2는 도 1의 A 부분을 확대한 확대 평면도이다.
도 3은 도 2의 I-I' 라인을 따라 절단한 단면도이다.
도 4는 도 3에 도시된 박막 트랜지스터의 제조 방법 중, 데이터 패턴을 위한 포토 패턴을 형성하는 단계를 설명하기 위한 단면도이다.
도 5a는 상기 데이터 패턴을 위해 형성된 포토 패턴의 평면도이다.
도 5b는 상기 데이터 패턴을 형성하는 1차 식각 공정을 설명하기 위한 단면도이다.
도 6 내지 도 10은 도 3에 도시된 박막 트랜지스터의 제조 방법에서 도 5b의 후속 공정들을 설명하기 위한 단면도들이다.
도 11은 도 1 및 도 2에 도시된 것과 다른 형상을 갖는 반도체 패턴을 포함하는 박막 트랜지스터를 설명하기 위한 평면도이다.
도 12는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 단면도이다.
도 13 및 도 14는 도 12에 도시된 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 평면도이다.
도 1을 참조하면, 박막 트랜지스터 기판(100)은 게이트 라인(GL), 데이터 라인(DL), 박막 트랜지스터(SW) 및 화소 전극(PE)을 포함한다. 상기 박막 트랜지스터 기판(100)은 제1 스토리지 전극(CST1)과 중첩되는 제2 스토리지 전극(CST2)을 포함하는 스토리지 배선(STL)을 더 포함할 수 있다.
상기 게이트 라인(GL)은 상기 박막 트랜지스터 기판(100)의 제1 방향(D1)으로 연장되고, 상기 박막 트랜지스터(SW)의 게이트 전극(GE)과 연결된다. 상기 데이터 라인(DL)은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되고, 상기 박막 트랜지스터(SW)의 소스 전극(SE)과 연결된다.
상기 박막 트랜지스터(SW)는 상기 게이트 전극(GE) 및 상기 소스 전극(SE)과 함께, 드레인 전극(DE) 및 반도체 패턴(AP)을 더 포함한다. 상기 소스 전극(SE)은 상기 게이트 전극(GE)과 부분적으로 중첩되고, 상기 드레인 전극(DE)은 상기 게이트 전극(GE)과 부분적으로 중첩되면서 상기 소스 전극(SE)과 이격된다. 상기 드레인 전극(DE)의 일단부는 상기 제1 스토리지 전극(CST1)과 연결된다. 상기 반도체 패턴(AP)은 상기 게이트 전극(GE)이 형성된 영역에 배치되고, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)과 중첩될 수 있다. 상기 반도체 패턴(AP)에 대해서는 도 2 및 도 3을 참조하여 후술하기로 한다.
상기 화소 전극(PE)은 상기 게이트 라인(GL)과 상기 데이터 라인(DL)이 교차하는 영역에 배치될 수 있다. 상기 화소 전극(PE)은 상기 스토리지 라인(STL)과 부분적으로 중첩될 수 있다. 상기 화소 전극(PE)은 상기 박막 트랜지스터(SW)와 콘택홀(CNT)을 통해서 연결된다. 즉, 상기 화소 전극(PE)은 상기 콘택홀(CNT)을 통해서 상기 드레인 전극(DE)과 콘택할 수 있다.
상기 스토리지 라인(STL)은 상기 제1 스토리지 전극(CST1)과 중첩되는 상기 제2 스토리지 전극(CST2)과 함께 연결 라인부(CLP)를 더 포함할 수 있다. 상기 연결 라인(CLP)에 의해서, 서로 다른 화소에 배치된 상기 제2 스토리지 전극들(CST2)이 서로 연결될 수 있다. 상기 제2 스토리지 전극(CST2)은 상기 제1 방향(D1)으로 상기 박막 트랜지스터(SW)와 제1 거리(x)만큼 이격되고 상기 제2 방향(D2)으로 상기 박막 트랜지스터(SW)와 제2 거리(y)만큼 이격될 수 있다. 상기 제1 및 제2 거리(x, y)가 가까울수록 상기 박막 트랜지스터(SW)의 상기 반도체 패턴(AP)이 상기 제1 스토리지 전극(CST1)까지 퍼져서 형성되어 상기 반도체 패턴(AP)의 제조 신뢰성이 저하될 수 있다. 따라서, 상기 제1 및 제2 거리들(x, y)은 적어도 약 20㎛ 이상인 것이 바람직하다. 즉, 상기 제1 및 제2 거리들(x, y)이 적절히 확보될 때, 상기 반도체 패턴(AP)이 상기 게이트 전극(GE)과 중첩되도록 상기 박막 트랜지스터(SW)가 형성되는 위치에 안정적으로 형성될 수 있다.
일례로, 상기 박막 트랜지스터 기판(100)의 상기 화소의 가로 X 세로 크기가 약 84㎛ X 약 252 ㎛인 경우, 상기 제1 거리(x)는 적어도 약 25 ㎛ 이상이고, 상기 제2 거리(y)는 약 90㎛ 이상일 수 있다.
이하에서는, 도 2 및 도 3을 참조하여 상기 박막 트랜지스터(SW)의 평면 구조와 단면 구조에 대해서 구체적으로 설명한다.
도 2는 도 1의 A 부분을 확대한 확대 평면도이고, 도 3은 도 2의 I-I' 라인을 따라 절단한 단면도이다.
도 2 및 도 3을 참조하면, 상기 반도체 패턴(AP)은 상기 게이트 전극(GE)과 중첩되되, 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 각각의 외측 가장자리를 따라 형성되는 평면 형상을 갖는다. 상기 반도체 패턴(AP)은 꼭지점이 라운드진(rounded) 평면 형상을 가질 수 있다. 상기 반도체 패턴(AP)은 잉크를 이용하여 형성하기 때문에, 사진 식각 공정을 통해서 패터닝한 패턴의 형상과 달리, 라운드진 꼭지점들(B1, B2)을 포함하는 평면 형상을 가질 수 있다.
또한, 상기 반도체 패턴(AP)은 상기 잉크를 이용하여 형성하기 때문에, 친수성을 갖는 영역에 배치된다. 즉, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 형성된 영역과, 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이의 이격 영역(SA)에 상기 반도체 패턴(AP)이 배치되어, 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 이격 영역(SA)을 커버할 수 있다.
상기 박막 트랜지스터 기판(100)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)을 상기 게이트 전극(GE)과 절연시키는 절연층(121)을 포함한다. 상기 절연층(121)은 소수성을 갖는 제1 영역부(122)와, 친수성을 갖는 제2 영역부(124)를 포함한다.
상기 제2 영역부(124) 위에 상기 반도체 패턴(AP)이 형성된다. 또한, 상기 제2 영역부(124) 위에 상기 소스 전극(SE) 및 상기 드레인 전극(DE)의 적어도 일부가 형성된다. 상기 제1 영역부(122)는 평면도상에서 상기 제2 영역부(124)를 둘러싸는 형상을 가지며, 상기 제2 영역부(124)를 제외한 상기 절연층(121)의 나머지 부분으로 정의될 수 있다. 상기 제2 영역부(124)의 일부는 제1 영역부(122) 아래로 연장될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 상기 제1 영역부(122)는, 상기 절연층(121) 전체의 두께보다 작은 두께를 가지고, 상기 절연층(121)의 상부 영역에 형성될 수 있으며, 상기 제1 영역부(122) 아래에 제2 영역부(124)의 일부가 배치될 수 있다. 구체적으로, 상기 제2 영역부(124)에서, 상기 반도체 패턴(AP)과 중첩하는 부분은 상기 절연층(121) 전체의 두께와 실질적으로 동일한 두께를 가지고, 상기 제2 영역부(124)에서 상기 제1 영역부(122)와 중첩하는 부분은 상기 절연층(121) 전체의 두께보다 작은 두께, 구체적으로, 상기 절연층(121) 전체의 두께와 상기 제1 영역부(122)의 두께의 차이에 해당하는 두께를 가질 수 있다.
이에 따라, 상기 제1 영역부(122)는 베이스 기판(110)과 이격되어, 오버코팅층(152)에 접촉하고, 상기 제2 영역부(124)의 일부는 상기 오버코팅층(152)과 이격되어, 상기 베이스 기판(110)에 접촉할 수 있다.
상기 절연층(121)은 최초에 상기 제2 영역부(124)와 실질적으로 동일한 성질을 가지나, 소수성 처리 공정을 통해서 상기 절연층(121)에 상기 제1 영역부(122)가 형성될 수 있다. 다시 말하면, 상기 제2 영역부(124)는 상기 제1 영역부(122)의 형성에 의해 상대적으로 정의되는 상기 절연층(121)의 일부일 수 있다.
상기 제1 영역부(122)는 불소 플라즈마를 이용하는 소수성 처리 공정에 의해서 형성될 수 있다. 이때, 상기 제1 영역부(122)는 불소 이온을 포함할 수 있다. 예를 들어, 상기 제2 영역부(124)는 실리콘 산화물, 실리콘 질화물 등과 같은 무기물을 포함할 수 있고, 상기 제1 영역부(122)는 상기 무기물에 불소 이온을 더 포함할 수 있다. 이와 달리, 상기 제2 영역부(124)는 폴리비닐 페놀(poly vinyl phenol, PVP), 폴리비닐 알코올(poly vinyl alcohol, PVA), 폴리이미드(polyimide) 등의 유기물을 포함할 수 있고, 상기 제1 영역부(122)는 상기 유기물에 불소 이온을 더 포함할 수 있다.
상기 제1 영역부(122)의 두께는 상기 절연층(121)의 두께보다 얇을 수 있다. 즉, 상기 절연층(121)의 표면의 일부가 소수성 처리되어 상기 제1 영역부(122)가 형성될 수 있다. 상기 제1 영역부(122)의 두께는, 소수 처리 공정의 시간이나 불소 플라즈마의 조건에 따라서 조절될 수 있다. 이와 달리, 상기 제1 영역부(122)의 두께는 상기 절연층(121)의 두께와 실질적으로 동일할 수 있으나, 상기 제1 및 제2 영역부들(122, 124)은 상기 절연층(121)의 표면의 특성만을 정해주면 되므로 상기 소수 처리 공정의 시간을 단축시키기 위해서 상기 제1 영역부(122)의 두께는 상기 절연층(121)의 두께보다 얇은 것이 바람직하다.
상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 상기 절연층(121) 상에 형성되고, 상기 반도체 패턴(AP)이 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 형성된 베이스 기판(110) 상에 형성된다. 상기 반도체 패턴(AP)은 산화물 반도체 또는 유기물 반도체를 포함할 수 있다. 상기 반도체 패턴(AP)이 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 이격 영역(SA)을 커버하도록 형성되어 상기 반도체 패턴(AP)이 형성된 면적이 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 이격 영역(SA)의 면적의 합보다 클 수 있다. 예를 들어, 상기 반도체 패턴(AP)의 가장자리는, 상기 제1 및 제2 영역부들(122, 124)의 경계와 일치할 수 있다.
상기 반도체 패턴(AP)은 상기 절연층(121)의 상기 제2 영역부(124) 뿐만 아니라, 상기 데이터 라인(DL) 상에도 부분적으로 배치될 수 있다. 상기 반도체 패턴(AP)을 형성하는 공정에서, 상기 데이터 라인(DL)도 상기 반도체 패턴(AP)을 형성하는 잉크와, 상기 제1 영역부(122)에 비해서 상대적으로 친화력이 크므로 상기 잉크가 상기 데이터 라인(DL) 상에 부분적으로 배치될 수 있다. 상기 제2 영역부(124)의 친수성 뿐만 아니라, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)의 상기 잉크와의 친화력에 의해서 상기 반도체 패턴(AP)은 상기 제2 영역부(124) 상에 안정적으로 배치될 수 있다.
상기 화소 전극(PE)은 상기 반도체 패턴(AP) 및 상기 절연층(121)의 상기 제1 영역부(122)를 커버하는 오버 코팅층(152) 상에 형성된다. 상기 오버 코팅층(152)이 상기 드레인 전극(DE)을 부분적으로 노출시키는 상기 콘택홀(CNT)을 포함한다. 상기 반도체 패턴(AP)이 드레인 전극(DE)을 전체적으로 커버하는 경우, 상기 콘택홀(CNT)은 상기 오버 코팅층(152) 및 상기 반도체 패턴(AP)을 관통하여 상기 드레인 전극(DE)을 노출시킬 수 있다. 이와 달리, 상기 반도체 패턴(AP)을 형성하는 공정에서 상기 잉크가 상기 드레인 전극(DE)의 일부만을 커버하는 경우, 상기 반도체 패턴(AP)에 의해서 노출되는 영역의 상기 드레인 전극(DE) 상에 상기 콘택홀(CNT)을 형성할 수 있다. 상기 화소 전극(PE)이 상기 콘택홀(CNT)을 통해서 상기 드레인 전극(DE)과 콘택함으로써, 상기 박막 트랜지스터(SW)와 연결될 수 있다.
이하에서는, 도 4, 도 5a 및 도 5b, 도 6 내지 도 10을 참조하여 도 1 내지 도 3에 도시된 박막 트랜지스터 기판(100)의 제조 방법을 설명한다.
도 4는 도 3에 도시된 박막 트랜지스터의 제조 방법 중, 데이터 패턴을 위한 포토 패턴을 형성하는 단계를 설명하기 위한 단면도이다.
도 4를 참조하면, 상기 베이스 기판(110) 상에 상기 게이트 라인(GL)과 연결된 상기 게이트 전극(GE)을 형성한다. 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)을 포함하는 게이트 패턴은 사진 식각 공정을 이용하여 게이트 금속층을 패터닝하여 형성할 수 있다. 상기 게이트 패턴은 상기 제2 스토리지 전극(CST2) 및 상기 연결부(CLP)를 포함하는 상기 스토리지 라인(STL)을 포함한다.
상기 게이트 패턴이 형성된 상기 베이스 기판(110) 상에 모절연층(mother insulating layer, 120), 전극층(130), 희생 금속층(140) 및 포토레지스트층(PR)을 순차적으로 형성한다. 상기 포토레지스트층(PR)이 형성된 상기 베이스 기판(110)의 상부에 마스크(200)를 배치하고 상기 포토레지스트층(PR)을 노광한다.
상기 모절연층(120)은 무기물 또는 유기물로 형성될 수 있다.
상기 전극층(130)은 금(Au), 구리(Cu), 인듐 틴 옥사이드(indium tin oxide, ITO) 등으로 형성될 수 있다. 상기 전극층(130)이 구리를 포함하는 경우, 상기 전극층(130)과 상기 모절연층(120) 사이에 이들의 접착력을 향상시킬 수 있는 버퍼층이 더 형성될 수 있다.
상기 희생 금속층(140)은 상기 전극층(130)을 식각하는 식각액에 의해서 식각되지 않는, 상기 전극층(130)에 대해서 식각 선택비를 갖는 금속으로 형성될 수 있다. 예를 들어, 상기 희생 금속층(140)은 몰리브덴(Mo)을 포함할 수 있다.
상기 포토레지스트층(PR)은 포지티브형 포토레지스트 조성물로 형성될 수 있다. 이때, 상기 마스크(200)는 차광부(210), 반투광부(220) 및 투광부(230)를 포함한다. 상기 포토레지스트층(PR)을 상기 마스크(200)를 이용하여 노광 및 현상하면, 상기 차광부(210)와 대응하는 상기 포토레지스트층(PR)은 전체적으로 잔류하고, 상기 반투광부(220)와 대응하는 상기 포토레지스트층(PR)은 부분적으로 잔류하며, 상기 투광부(230)와 대응하는 상기 포토레지스트층(PR)은 상기 베이스 기판(110)으로부터 제거된다. 예를 들어, 현상 후에 상기 차광부(210)가 배치된 영역의 상기 포토레지스트층(PR)의 잔류 두께를 1 이라고 할 때, 상기 반투광부(220)가 배치된 영역의 상기 포토레지스트층(PR)의 잔류 두께는 1 미만 0 초과가 되고, 상기 투광부(230)가 배치된 영역의 상기 포토레지스트층(PR)의 잔류 두께는 0 이라고 할 수 있다.
도 5a는 상기 데이터 패턴을 위해 형성된 포토 패턴의 평면도이다.
도 5b는 상기 데이터 패턴을 형성하는 1차 식각 공정을 설명하기 위한 단면도이다.
도 5a 및 도 5b를 참조하면, 상기 포토레지스트층(PR)을 노광 및 현상하여 포토레지스트 패턴(PT)을 형성한다. 상기 포토레지스트 패턴(PT)은 제1 두께부(P1) 및 제2 두께부(P2)를 포함한다. 상기 제1 두께부(P1)는, 상기 포토레지스트층(PR)의 잔류 두께가 가장 두꺼운 부분이고, 상기 제2 두께부(P2)는 상기 제1 두께부(P1)보다 얇다. 상기 제1 두께부(P1)는 제1 두께(t1)를 가지고, 상기 제2 두께부(P2)는 상기 제1 두께(t1)보다 작은 제2 두께(t2)를 가질 수 있다. 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 데이터 라인(DL)의 형성 영역들에 상기 제1 두께부(P1)가 배치되고, 상기 이격 영역(SA)과 대응하는 영역과, 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 데이터 라인(DL)의 가장자리 영역에 상기 제2 두께부(P2)가 형성된다.
이에 따라, 도 5a에 도시된 바와 같이 상기 포토레지스트 패턴(PT)의 가장자리가 상기 데이터 라인(DL), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)의 가장자리를 커버하도록 형성된다. 도 5a에서, 상기 게이트 라인(GL) 및 상기 게이트 전극(GE)을 나타낸 부분을 제외한 실선이 상기 포토레지스트 패턴(PT)이 형성된 영역을 나타내고, 점선이 상기 소스 전극(SE), 상기 드레인 전극(DE), 상기 데이터 라인(DL) 및 상기 이격 영역(SA)이 형성된 영역을 나타낸다.
상기 포토레지스트 패턴(PT)을 식각 방지막으로 이용하여 상기 희생 금속층(140) 및 상기 전극층(130)을 식각하여 전극 패턴(EP) 및 상기 전극 패턴(EP)과 연결된 예비 배선(미도시)을 형성한다. 상기 예비 배선은 상기 데이터 라인(DL)에 비해 상대적으로 너비가 넓게 형성되고, 상기 예비 배선을 이용하여 후속 공정에서 상기 데이터 라인(DL)이 형성된다. 상기 전극 패턴(EP)을 형성하는 공정에서, 상기 전극 패턴(EP)과 연결되고 상기 제2 스토리지 전극(CST2) 상에 배치된 금속 패턴이 형성될 수 있다. 상기 금속 패턴을 이용하여 후속 공정에서 상기 제1 스토리지 전극(CST1)이 형성될 수 있다.
이때, 상기 전극 패턴(EP) 및 상기 예비 배선 각각은 상기 전극층(130)이 패터닝된 제1 패턴(132) 및 상기 희생 금속층(140)이 패터닝된 제2 패턴(142)을 포함할 수 있다. 상기 전극 패턴(EP)은 상기 소스 전극(SE) 및 상기 드레인 전극(DE)의 형성 영역들과 상기 이격 영역(SA)에 배치된다. 상기 전극 패턴(EP) 및 상기 예비 배선을 형성하는 공정에서, 상기 희생 금속층(140) 및 상기 전극층(130)은 서로 다른 식각액을 이용하여 습식 식각 공정을 통해서 패터닝될 수 있다.
도 6 내지 도 10은 도 3에 도시된 박막 트랜지스터의 제조 방법에서 도 5b의 후속 공정들을 설명하기 위한 단면도들이다.
도 6을 참조하면, 상기 포토레지스트 패턴(PT)의 상기 제2 두께부(P2)를 제거하여 잔류 포토 패턴(RP)을 형성한다. 상기 제2 두께부(P2)를 제거함에 따라, 상기 제1 두께부(P1)는 상기 제1 두께(t1)보다 얇아지고 상기 잔류 포토 패턴(RP)이 상기 제1 두께(t1)보다 작은 제3 두께(t3)를 가질 수 있다. 상기 잔류 포토 패턴(RP)에 의해서, 상기 이격 영역(SA)과, 상기 전극 패턴(EP) 및 상기 데이터 라인(DL)의 가장자리의 상기 제2 패턴(142)이 노출될 수 있다.
도 7을 참조하면, 상기 잔류 포토 패턴(RP)을 식각 방지막으로 이용하여 상기 제2 패턴(142)을 식각함으로써, 제3 패턴(144)을 형성할 수 있다. 상기 제3 패턴(144)은 상기 제1 패턴(132)의 가장자리와 상기 이격 영역(SA)의 상기 제1 패턴(132)을 노출시킬 수 있다. 상기 제3 패턴(144)을 형성한 후, 상기 잔류 포토 패턴(RP)은 제거될 수 있다.
상기 제1 패턴(132) 및 상기 제3 패턴(144)을 마스크로 이용하여 상기 모절연층(120)에 대해서 소수 처리 공정을 수행한다. 예를 들어, 상기 모절연층(120)에 불소 플라즈마를 처리함으로써 상기 소수 처리 공정이 수행될 수 있다. 이에 따라, 상기 불소 이온이 상기 모절연층(120)의 표면에 주입되어 상기 모절연층(120)이 상기 제1 영역부(122)와 상기 제2 영역부(124)를 포함하는 상기 절연층(121)으로 변환될 수 있다. 상기 모절연층(120)에 상기 제1 영역부(122)가 형성됨에 따라 상기 절연층(121)이 정의될 수 있다. 상기 제1 패턴(132) 및 상기 제3 패턴(144)이 상기 소수 처리 공정의 마스크로 이용됨에 따라, 상기 제2 영역부(124)에 대응하는 상기 모절연층(120)에는 불소 이온이 주입되지 않는다. 따라서, 상기 제1 영역부(122)는 상기 불소 이온을 포함하여 소수성을 갖게 되고, 상기 제2 영역부(124)는 상기 불소 이온을 포함하지 않는 원래의 상기 모절연층(120)의 성질을 그대로 가지므로 친수성을 갖는다.
상기 모절연층(120)을 상기 절연층(121)으로 변환시킨 후, 상기 제3 패턴(144)을 식각 방지막으로 이용하여 상기 제1 패턴(132)을 식각할 수 있다.
도 8을 참조하면, 제1 패턴(132)를 식각하여 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 데이터 라인(DL)을 형성할 수 있다. 일례로, 상기 제1 패턴(132)을 식각한 후, 상기 제3 패턴(144)을 제거함으로써 도 1 내지 도 3에 도시된 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 데이터 라인(DL)을 포함하는 데이터 패턴을 형성할 수 있다. 상기 데이터 패턴은 상기 제1 스토리지 전극(CST1)을 더 포함한다.
이와 달리, 상기 제3 패턴(144)을 제거하지 않는 경우, 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 데이터 라인(DL) 각각은 상기 전극층(130)과 실질적으로 동일한 제1 금속층 및 상기 희생 금속층(140)과 실질적으로 동일한 제2 금속층을 포함하는 이중층 구조를 가질 수 있다.
도 9를 참조하면, 상기 데이터 패턴이 형성된 상기 베이스 기판(110) 상에 프린터(300)를 이용하여 잉크(310)를 적하하여 예비 패턴(320)을 형성한다. 상기 잉크(310)는 산화물 반도체 또는 유기물 반도체가 용매에 분산되어 있는 용액일 수 있다. 상기 용매가 친수성을 갖기 때문에 상기 잉크(310)가 친수성을 가지므로, 상기 잉크(310)는 상기 제2 영역부(124)에 안정적으로 적하될 수 있다. 상기 제2 영역부(124) 그 자체로 친수성을 가지는 동시에, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)의 표면이 상기 제1 영역부(122)에 비해서 상대적으로 친수성이 강하기 때문에 상기 제2 영역부(124)가 노출되는 상기 이격 영역(SA) 뿐만 아니라 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 상에 안정적으로 배치될 수 있다. 상기 잉크(310)가 상기 예비 패턴(320)이 형성된 영역에 정확하게 적하되지 않더라도, 상기 제1 영역부(122)와 상기 잉크(310) 사이의 친화력이 매우 낮기 때문에, 즉 반발력이 크기 때문에 상기 잉크(310)는 상기 제2 영역부(124)로 모여서 상기 예비 패턴(320)이 안정적으로 형성될 수 있다.
이때, 상기 소스 전극(SE) 상에 배치되는 예비 패턴(320)의 일부는, 상기 데이터 라인(DL)의 표면도 상기 제1 영역부(122)에 비해서 상대적으로 친수성이 강하기 때문에, 상기 데이터 라인(DL)의 일부까지 부분적으로 퍼져서 형성될 수 있다.
도 10을 참조하면, 상기 예비 패턴(320)이 형성된 상기 베이스 기판(110)을 열처리(annealing)함으로써 상기 반도체 패턴(AP)을 형성할 수 있다. 궁극적으로, 상기 반도체 패턴(AP)은 상기 잉크(310)를 이용하여 형성하기 때문에, 상기 반도체 패턴(AP)은 사진 식각 공정을 통해서 단면적으로 식각면을 갖거나 평면적으로 뾰족한 꼭지점을 갖는 패턴과 달리 도 2에 도시된 것과 같은 라운드진 꼭지점을 갖는 평면 형상을 가질 수 있다.
상기 반도체 패턴(AP)이 형성된 상기 베이스 기판(110) 상에 상기 오버 코팅층(150)을 형성하고, 상기 오버 코팅층(150)을 사진 식각 공정을 통해서 패터닝하여 상기 콘택홀(CNT)을 형성한다. 상기 콘택홀(CNT)은 상기 드레인 전극(DE)을 노출하도록 상기 반도체 패턴(AP) 및 상기 오버 코팅층(150)을 관통하여 형성될 수도 있다.
도 10과 도 3을 참조하면, 상기 콘택홀(CNT)이 형성된 상기 베이스 기판(110) 상에, 상기 화소 전극(PE)을 형성한다. 상기 화소 전극(PE)은 투명 전극층을 사진 식각 공정을 통해서 패터닝하여 형성할 수 있다. 상기 화소 전극(PE)이 상기 콘택홀(CNT)을 통해서 상기 드레인 전극(DE)과 콘택할 수 있다.
이에 따라, 도 1 내지 도 3에 도시된 상기 박막 트랜지스터 기판(100)이 제조될 수 있다.
도 11은 도 1 및 도 2에 도시된 것과 다른 형상을 갖는 반도체 패턴을 포함하는 박막 트랜지스터를 설명하기 위한 평면도이다.
도 11을 참조하면, 박막 트랜지스터(SW)는 도 1 및 도 2에 도시된 박막 트랜지스터(SW)와 반도체 패턴(AP)의 평면 형상을 제외하고는 실질적으로 동일하다. 상기 반도체 패턴(AP)은 도 9 및 도 10에서 설명한 것과 같이 잉크(310)를 이용하여 형성하기 때문에, 라운드진 꼭지점을 포함하는 평면 형상을 갖는 동시에, 드레인 전극(DE)을 따라 부분적으로 퍼져서 형성된 제1 패턴부(C1)를 더 포함할 수 있다. 또한, 상기 반도체 패턴(AP)은 데이터 라인(DL)을 따라 부분적으로 퍼져서 형성된 제2 패턴부(C2)를 더 포함할 수 있다.
즉, 표시 기판에서, 상기 박막 트랜지스터(SW)가 라운드진 꼭지점을 포함하는 평면 형상을 갖거나, 상기 제1 패턴부(C1) 또는 상기 제2 패턴부(C2)를 포함하는 경우, 도 9 및 도 10에서 설명한 것과 실질적으로 동일한 공정을 통해서 뱅크 없이 상기 반도체 패턴(AP)을 형성한 것으로 알 수 있다. 또한, 도 3에 도시된 바와 같이 상기 제1 및 제2 영역부들(122, 124)을 포함하는 절연층(121)을 포함하는 표시 기판의 경우에도 도 9 및 도 10에서 설명한 것과 실질적으로 동일한 공정을 통해서 뱅크 없이 상기 반도체 패턴(AP)을 형성한 것으로 알 수 있다.
상기에서 설명한 바에 따르면, 상기 반도체 패턴(AP)을 상기 잉크(310)를 이용하여 형성함에도 불구하고, 별도의 뱅크를 형성하는 공정 없이 안정적으로 상기 반도체 패턴(AP)을 형성할 수 있다. 따라서, 상기 박막 트랜지스터 기판(100)의 신뢰성 및 생산성을 향상시킬 수 있다.
도 12는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판을 설명하기 위한 단면도이다.
도 12에 도시된 박막 트랜지스터 기판(102)의 평면도는 도 1에 도시된 박막 트랜지스터 기판(100)의 평면도와 실질적으로 동일하고, 도 12에 도시된 박막 트랜지스터는 도 2에 도시된 박막 트랜지스터(100)와 실질적으로 동일한 평면 형상을 가진다. 따라서, 도 12에 도시된 박막 트랜지스터 기판(102)의 평면도는 생략하고, 도 1 및 도 2를 참조하여 설명한다.
도 12를 도 1 및 도 2와 함께 참조하면, 상기 박막 트랜지스터 기판(102)은 게이트 라인(GL), 데이터 라인(DL), 박막 트랜지스터(SW), 스토리지 라인(STL) 및 화소 전극(PE)과 함께 절연층(123) 및 소수 패턴(126)을 포함한다. 상기 박막 트랜지스터 기판(102)은 평면도 상에서 반도체 패턴(AP)을 둘러싸는 소수 패턴(126)을 포함하고, 상기 게이트 라인(GL)과 상기 데이터 라인(DL)을 절연시키는 상기 절연층(123)이 단순히 절연의 역할을 하는 것을 제외하는 도 1 내지 도 3에서 설명한 박막 트랜지스터 기판(100)과 실질적으로 동일하다. 따라서, 중복되는 상세한 설명은 생략한다.
상기 절연층(123)은 상기 게이트 라인(GL) 및 상기 게이트 라인(GL)과 연결된 게이트 전극(GE)을 포함하는 베이스 기판(110) 상에 형성된다. 상기 절연층(123)은 무기물 또는 유기물로 형성될 수 있다. 상기 절연층(123)은 제1 및 제2 영역부들(122, 124)을 포함하는 도 3에 도시된 절연층(121)과 달리 상기 베이스 기판(110)에 전체적으로 하나의 영역을 갖도록 형성된다.
상기 소수 패턴(126)은 상기 절연층(123) 상에 형성되고, 상기 소수 패턴(126)이 형성된 영역을 제외한 나머지 영역이 친수성 영역이 될 수 있다. 상기 소수 패턴(126)은 그 자체로 소수성을 가지고 상기 절연층(123)의 표면과 화학적으로 결합하여 형성될 수 있다.
상기 박막 트랜지스터(SW)의 반도체 패턴(AP)이 상기 친수성 영역의 절연층(123) 위에 형성되고, 소스 전극(SE) 및 드레인 전극(DE)을 커버할 수 있다. 상기 반도체 패턴(AP)은 도 2 및 도 11에 도시된 것과 같이 상기 데이터 라인(DL)까지 부분적으로 커버하도록 퍼져서 형성될 수 있다.
이하에서는 도 13 및 도 14를 참조하여 도 12에 도시된 박막 트랜지스터 기판(102)의 제조 방법을 설명한다.
도 13 및 도 14는 도 12에 도시된 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.
상기 박막 트랜지스터 기판(102)에서, 상기 베이스 기판(110) 상에 상기 게이트 전극(GE) 및 상기 절연층(123)을 형성하고, 상기 절연층(123) 상에 제1 패턴(132) 및 제3 패턴(144)을 형성하는 공정은 도 4, 도 5a, 도 5b, 도 6 및 도 7에서 설명한 것과 실질적으로 동일하므로, 중복되는 상세한 설명은 생략한다.
도 13을 참조하면, 상기 절연층(123) 상에 상기 제1 및 제3 패턴들(132, 144)을 형성한 후, 상기 제1 및 제3 패턴들(132, 144)이 형성된 상기 베이스 기판(110) 상에 상기 소수 패턴(126)을 형성한다. 상기 소수 패턴(126)은 자기 조립 단분자층(self-assembled monolayer, SAM)을 포함할 수 있다.
예를 들어, 상기 제1 및 제3 패턴들(132, 144)이 형성된 상기 베이스 기판(110)에 실란계 화합물을 제공하면 상기 제1 패턴(132)이 형성된 영역을 제외한 상기 절연층(126)의 표면이 상기 실란계 화합물과 반응하여 상기 자기 조립 단분자층을 형성할 수 있다. 상기 실란계 화합물은 예를 들어, 옥타데실 트리클로로실란(octadecyl trichlorosilane, OTS)을 포함할 수 있다. 상기 소수 패턴(126)이 형성됨에 따라, 상기 절연층(123)의 표면이 소수 처리되는 것과 실질적으로 동일한 결과가 될 수 있다.
도 14를 참조하면, 상기 제3 패턴(144)을 마스크로 이용하여 상기 제1 패턴(132)을 패터닝함으로써 상기 소스 전극(SE), 상기 드레인 전극(DE) 및 상기 데이터 라인(DL)이 형성될 수 있다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 형성되어 이격 영역의 상기 절연층(123)이 부분적으로 노출될 수 있다. 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 형성된 영역들과 상기 이격 영역에 프린터(300)를 이용하여 잉크(310)를 적하하여 예비 패턴(320)을 형성할 수 있다. 상기 잉크(310)의 소수성에 의해, 상기 제2 영역(ILA)에 안정적으로 상기 예비 패턴(320)이 배치될 수 있다.
도 12를 도 14와 함께 참조하면, 상기 예비 패턴(320)이 형성된 상기 베이스 기판(110)을 어닐링하고, 오버 코팅층(152) 및 상기 화소 전극(PE)을 순차적으로 형성한다. 상기 오버 코팅층(152)은 상기 드레인 전극(DE)을 노출시키는 콘택홀(CNT, 도 1 참조)을 포함할 수 있다.
이에 따라, 도 12에 도시된 상기 박막 트랜지스터 기판(102)이 제조될 수 있다.
상기에서 설명한 바에 따르면, 상기 소수 패턴(126)을 형성함으로써, 상기 반도체 패턴(AP)을 상기 잉크(310)를 이용하여 형성함에도 불구하고, 별도의 뱅크를 형성하는 공정 없이 안정적으로 상기 반도체 패턴(AP)을 형성할 수 있다. 따라서, 상기 박막 트랜지스터 기판(102)의 신뢰성 및 생산성을 향상시킬 수 있다.
이상에서 상세하게 설명한 바에 의하면, 뱅크 없이 용액형 반도체 패턴을 용이하게 제조할 수 있다. 이에 따라, 박막 트랜지스터 기판의 제조 공정을 단순화시키고 상기 박막 트랜지스터 기판의 전체 두께가 두꺼워지는 것을 방지할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 102: 박막 트랜지스터 기판 SW: 박막 트랜지스터
GE: 게이트 전극 SE: 소스 전극
DE: 드레인 전극 AP: 반도체 패턴
120: 모절연층 121, 123: 절연층
122, 124: 제1, 제2 영역부 130: 전극층
140: 희생 금속층 126: 소수 패턴

Claims (19)

  1. 베이스 기판 상에 형성된 게이트 라인과 연결된 게이트 전극;
    상기 게이트 전극이 형성된 베이스 기판 상에 형성되고 소수성을 갖는 제1 영역부 및 친수성을 갖는 제2 영역부를 포함하는 절연층;
    상기 게이트 라인과 교차하는 데이터 라인과 연결되고, 상기 제2 영역부 상에 배치된 소스 전극;
    상기 소스 전극과 이격되어 상기 제2 영역부 상에 배치된 드레인 전극;
    상기 제2 영역부 상의 상기 소스 전극과 상기 드레인 전극 사이의 이격 영역, 상기 소스 전극 및 상기 드레인 전극을 커버하고, 상기 제1 영역부를 노출시키는 반도체 패턴; 및
    상기 드레인 전극과 콘택하는 화소 전극을 포함하는 박막 트랜지스터 기판.
  2. 제1항에 있어서, 상기 제1 영역부는 불소 이온을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  3. 제1항에 있어서, 상기 제2 영역부의 면적은,
    상기 소스 전극 및 상기 드레인 전극이 형성된 영역 및 상기 이격 영역의 면적의 합과 같거나 큰 것을 특징으로 하는 박막 트랜지스터 기판.
  4. 제1항에 있어서, 상기 반도체 패턴은 라운드진(rounded) 꼭지점을 포함하는 평면 형상을 갖는 것을 특징으로 하는 박막 트랜지스터 기판.
  5. 제1항에 있어서, 상기 반도체 패턴은
    상기 데이터 라인을 부분적으로 커버하는 것을 특징으로 하는 박막 트랜지스터 기판.
  6. 베이스 기판 상에 형성된 게이트 라인과 연결된 게이트 전극;
    상기 게이트 전극이 형성된 베이스 기판 상에 형성된 절연층;
    상기 게이트 라인과 교차하는 데이터 라인과 연결되고, 상기 게이트 전극 상의 상기 절연층 상에 배치된 소스 전극;
    상기 소스 전극과 이격되어 상기 절연층 상에 배치된 드레인 전극;
    상기 소스 전극과 상기 드레인 전극 사이의 이격 영역, 상기 소스 전극 및 상기 드레인 전극을 커버하는 반도체 패턴;
    상기 반도체 패턴에 의해 노출된 상기 절연층 상에 배치되고 상기 반도체 패턴을 가장자리를 감싸는 소수 패턴; 및
    상기 드레인 전극과 콘택하는 화소 전극을 포함하는 박막 트랜지스터 기판.
  7. 제6항에 있어서, 상기 소수 패턴은
    자기 조립 단분자막(self-assembly monolayer, SEM)을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
  8. 베이스 기판 상에 게이트 라인 및 상기 게이트 라인과 연결된 게이트 전극을 형성하는 단계;
    상기 게이트 라인 및 상기 게이트 전극이 형성된 베이스 기판 상에 절연층을 형성하는 단계;
    상기 절연층이 형성된 베이스 기판 상에 상기 게이트 라인과 교차하는 데이터 라인 및 상기 데이터 라인과 연결된 전극 패턴을 형성하는 단계;
    상기 데이터 라인 및 상기 전극 패턴을 이용하여 상기 절연층의 표면을 소수 처리하는 단계;
    상기 전극 패턴을 이용하여 상기 데이터 라인과 연결된 소스 전극 및 상기 소스 전극과 이격된 드레인 전극을 형성하는 단계;
    상기 소스 전극, 상기 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이의 이격 영역을 커버하는 반도체 패턴을 형성하는 단계; 및
    상기 반도체 패턴이 형성된 베이스 기판 상에 상기 드레인 전극과 연결된 화소 전극을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  9. 제8항에 있어서, 상기 전극 패턴을 형성하는 단계는,
    상기 절연층이 형성된 베이스 기판 상에 전극층을 형성하는 단계;
    상기 전극층이 형성된 베이스 기판 상에 희생 금속층을 형성하는 단계; 및
    상기 희생 금속층 상에 형성된 포토 패턴을 식각 방지막으로 이용하여 상기 희생 금속층 및 상기 전극층을 식각하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  10. 제9항에 있어서, 상기 소스 전극과 드레인 전극을 형성하는 단계는
    상기 포토 패턴을 부분적으로 제거하여 잔류 패턴을 형성하는 단계;
    상기 잔류 패턴을 식각 방지막으로, 상기 전극 패턴의 상기 희생 금속층을 식각하여 서로 이격된 희생 전극들을 형성하는 단계; 및
    상기 희생 전극들을 식각 방지막으로 이용하여 상기 전극 패턴의 상기 전극층을 식각하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  11. 제10항에 있어서, 상기 포토 패턴은 제1 두께부 및 상기 이격 영역에 배치되고 상기 제1 두께부보다 얇은 제2 두께부를 포함하고,
    상기 잔류 패턴은 상기 제2 두께부가 제거되어 상기 이격 영역의 상기 희생금속층을 노출시키는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  12. 제10항에 있어서, 상기 소스 전극과 드레인 전극을 형성하는 단계는,
    상기 전극 패턴의 상기 전극층을 식각하여 상기 소스 전극 및 상기 드레인 전극을 형성한 후, 상기 희생 전극을 제거하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  13. 제8항에 있어서, 상기 절연층의 표면을 소수 처리하는 단계는
    상기 전극 패턴이 커버하지 않는 상기 절연층의 표면을 소수 처리하여, 상기 절연층의 두께보다 작거나 같은 두께를 가지며 소수성을 갖는 제1 영역부를 형성하는 단계를 포함하고,
    상기 절연층에서 상기 전극 패턴 하부는 친수성을 갖는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  14. 제13항에 있어서, 상기 절연층의 표면을 소수 처리하는 단계는
    상기 제1 영역부에 대응하는 상기 절연층의 표면을 불소 플라즈마 처리하는 단계를 포함하는 것을 특징으로 한는 박막 트랜지스터 기판의 제조 방법.
  15. 제13항에 있어서,
    상기 제1 영역부의 두께가 상기 절연층의 두께보다 얇은 경우, 상기 제1 영역부 아래는 친수성을 갖는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  16. 제8항에 있어서, 상기 반도체 패턴을 형성하는 단계는
    상기 소스 전극 및 상기 드레인 전극이 형성된 베이스 기판 상에 반도체 용액을 젯팅하는 단계; 및
    상기 베이스 기판 상에 적하된 상기 반도체 용액을 열처리하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  17. 제16항에 있어서, 상기 반도체 용액은
    상기 소스 전극, 상기 드레인 전극 및 상기 이격 영역을 커버하고, 일부가 상기 데이터 라인까지 퍼지는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  18. 제8항에 있어서, 상기 절연층의 표면을 소수 처리하는 단계는,
    상기 전극 패턴이 커버하지 않는 상기 절연층의 표면에 소수 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
  19. 제18항에 있어서, 상기 소수 패턴은
    자기 조립 단분자층을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
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