KR20130127230A - 표시장치 - Google Patents

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Abstract

본 발명의 실시예는, 데이터구동부; 데이터구동부로부터 공급된 데이터신호에 대응하여 영상을 표시하는 표시패널; 및 데이터구동부에 감마기준전압을 공급하는 프로그래머블 감마부를 포함하되, 프로그래머블 감마부에 포함된 디코더들은 비트 수가 다르게 할당된 것을 특징으로 하는 표시장치를 제공한다.

Description

표시장치{Display Device}
본 발명의 실시예는 표시장치에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 액정표시장치(Liquid Crystal Display: LCD), 유기전계발광소자(Organic Light Emitting Diodes: OLED) 및 플라즈마디스플레이 패널(Plasma Display Panel: PDP) 등과 같은 평판표시장치(Flat Panel Display: FPD)의 사용이 증가하고 있다. 그 중 고해상도를 구현할 수 있고 소형화뿐만 아니라 대형화가 가능한 액정 표시장치가 널리 사용되고 있다.
이와 같은 표시장치는 표시패널에 원하는 휘도와 색좌표를 표현하기 위해 프로그래밍 방식으로 감마기준전압을 생성하는 프로그래머블 감마부를 이용한다. 프로그래머블 감마부에는 감마기준전압을 생성하는 디코더들이 포함되고, 감마기준전압은 표시패널에 데이터신호를 공급하는 데이터구동부에 공급된다.
한편, 감마 커브의 경우 중앙으로 갈수록 전압레벨의 작은 변화에도 감마가 큰 폭으로 변한다. 그런데, 종래 프로그래머블 감마부의 디코더들은 비트의 수가 모두 동일(예컨대 모두 3비트)하게 할당되어 있기 때문에 감마 커브의 중앙에 위치한 계조의 경우 감마기준전압의 전압레벨을 미세하게 조절하기 어렵다. 즉, 해당 영역에 할당된 비트의 수가 적기 때문에 감마기준전압의 전압레벨을 미세하게 조절하기 어렵다.
이와 같이 디코더들의 비트 수가 모두 같을 경우, 비트의 수를 늘리면 문제가 되지않을 수 있으나, 비트의 수를 늘리면 레지스터의 사용량 증가와 더불어 비용 상승을 초래하므로 이의 개선이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명의 실시예는, 감마의 전압레벨을 미세하게 개별 조절할 수 있고 표시패널의 종류에 상관없이 공용화할 수 있는 프로그래머블 감마부를 포함하는 표시장치를 제공하는 것이다.
상술한 과제 해결 수단으로 본 발명의 실시예는, 데이터구동부; 데이터구동부로부터 공급된 데이터신호에 대응하여 영상을 표시하는 표시패널; 및 데이터구동부에 감마기준전압을 공급하는 프로그래머블 감마부를 포함하되, 프로그래머블 감마부에 포함된 디코더들은 비트 수가 다르게 할당된 것을 특징으로 하는 표시장치를 제공한다.
디코더들의 비트 수는 계조별로 다르게 할당될 수 있다.
디코더들의 비트 수는 저 계조보다 중 계조가 높게 할당될 수 있다.
디코더들의 비트 수는 고 계조보다 중 계조가 높게 할당될 수 있다.
디코더들의 비트 수는 외부로부터 공급된 비트 제어 신호에 대응하여 가변될 수 있다.
디코더들은 비트 수가 i(i는 2 이상 정수)비트로 할당된 저 계조 디코더와, 비트 수가 j(j는 4 이상 정수)비트로 할당된 중 계조 디코더와, 비트 수가 k(k는 3 이상 정수)비트로 할당된 고 계조 디코더를 포함할 수 있다.
프로그래머블 감마부는 외부로부터 공급된 스탭 조절 신호에 대응하여 디코더들로부터 출력되는 감마기준전압의 스탭 전압레벨을 조절하는 스탭 전압 조절부를 포함할 수 있다.
스탭 전압 조절부는 레벨별로 전압을 분압하는 저항기들로 이루어질 수 있다.
스탭 전압 조절부는 감마기준전압의 스탭 전압레벨이 표시패널의 특성에 대응하여 조절되도록 N(N은 1 이상 정수)개로 구성될 수 있다.
프로그래머블 감마부는 데이터구동부에 포함될 수 있다.
본 발명은 각 감마의 특성에 맞게 비트를 할당하여 감마의 전압레벨을 미세하게 조절할 수 있는 프로그래머블 감마부를 포함하는 표시장치를 제공하는 효과가 있다. 또한, 본 발명은 감마 특성에 맞게 감마의 전압레벨을 개별 조절할 수 있도록 비트 할당(한정된 자원의 활용도 높임)을 할 수 있어 비용 상승을 저지할 수 있는 프로그래머블 감마부를 포함하는 표시장치를 제공하는 효과가 있다. 또한, 본 발명은 통신 프로토콜을 사용시 패킷(Packet)의 수를 증가시키지 않으면서도 감마의 전압레벨을 미세하게 조절할 수 있는 프로그래머블 감마부를 포함하는 표시장치를 제공하는 효과가 있다. 또한, 본 발명은 감마의 스탭 전압레벨을 표시패널의 특성에 대응하여 조절할 수 있어 표시패널의 종류에 상관없이 공용화할 수 있는 프로그래머블 감마부를 포함하는 표시장치를 제공하는 효과가 있다.
도 1은 본 발명의 실시예에 따른 표시장치의 개략적인 구성도.
도 2 및 도 3은 서브 픽셀의 회로 구성 예시도.
도 4는 스캔구동부의 블록도 이고, 도 5는 데이터구동부의 블록도.
도 6은 표시장치의 일부 구성도.
도 7은 도 6에 도시된 프로그래머블 감마부의 블록 구성도.
도 8은 본 발명의 제1실시예에 따른 디코더들의 구성도.
도 9는 본 발명의 제1실시예에 따른 프로그래머블 감마부의 이점을 설명하기 위한 감마 곡선도.
도 10은 본 발명의 제2실시예에 따른 디코더들의 구성도.
도 11은 도 10에 도시된 스탭 전압 조절부를 더욱 상세히 나타낸 구성도.
도 12는 도 11에 도시된 스탭 전압 조절부의 일부 구성도.
도 13 및 도 14는 스탭 전압 조절부에 의한 감마기준전압값을 나타낸 표.
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 실시예에 따른 표시장치의 개략적인 구성도이고, 도 2 및 도 3은 서브 픽셀의 회로 구성 예시도 이며, 도 4는 스캔구동부의 블록도 이고, 도 5는 데이터구동부의 블록도 이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 표시장치에는 영상처리부(110), 타이밍제어부(120), 데이터구동부(130), 스캔구동부(140) 및 표시패널(150)이 포함된다.
표시패널(150)은 매트릭스형태로 배치된 서브 픽셀들(SPr, SPg, SPb)을 포함한다. 서브 픽셀들(SPr, SPg, SPb)에는 적색 서브 픽셀(SPr), 녹색 서브 픽셀(SPg) 및 청색 서브 픽셀(SPb)이 포함되며 이들은 하나의 픽셀이 된다. 하나의 픽셀에는 백색 서브 픽셀이 더 포함될 수도 있다.
한편, 표시패널(150)은 액정표시패널, 유기전계발광표시패널 또는 플라즈마표시패널 등으로 구성될 수 있다. 본 발명에서는 편의상 표시패널(150)의 예로 유기전계발광표시패널과 액정표시패널을 예로 서브 픽셀의 회로 구성에 대해 설명한다.
먼저, 표시패널(150)이 유기전계발광표시패널로 구성된 경우 서브 픽셀들(SPr, SPg, SPb)은 다음의 도 2와 같은 회로 구성을 가질 수 있다.
스위칭 트랜지스터(T1)는 게이트신호가 공급되는 게이트라인(GL1)에 게이트가 연결되고 데이터신호가 공급되는 데이터라인(DL1)에 일단이 연결되며 제1노드(n1)에 타단이 연결된다. 구동 트랜지스터(T2)는 제1노드(n1)에 게이트가 연결되고 고 전위전원이 공급되는 제1전원 배선(VDD)에 연결된 제2노드(n2)에 일단이 연결되며 제3노드(n3)에 타단이 연결된다. 스토리지커패시터(Cst)는 제1노드(n1)에 일단이 연결되고 제2노드(n2)에 타단이 연결된다. 유기 발광다이오드(D)는 구동 트랜지스터(T2)의 타단에 연결된 제3노드(n3)에 애노드가 연결되고 저 전위전원이 공급되는 제2전원 배선(VSS)에 캐소드가 연결된다.
위와 같은 회로 구성을 갖는 유기전계발광표시패널은 게이트라인(GL1)을 통해 공급되는 게이트신호와, 데이터라인(DL1)을 통해 공급되는 데이터신호(DATA)에 따라 각 서브 픽셀에 포함된 발광층이 발광을 함으로써 화상을 표시할 수 있다.
서브 픽셀들은 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst) 및 유기 발광다이오드(D)를 포함하는 2T(Transistor)1C(Capacitor) 구조로 구성되거나 3T1C, 4T2C, 5T2C 등과 같이 트랜지스터 및 커패시터가 더 추가된 구조로 구성될 수도 있다. 또한, 서브 픽셀들은 구조에 따라 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 형성된다.
이와 달리, 표시패널(150)이 액정표시패널로 구성된 경우 서브 픽셀들(SPr, SPg, SPb)은 다음의 도 3과 같은 회로 구성을 가질 수 있다.
스위칭 트랜지스터(TFT)는 게이트신호가 공급되는 게이트라인(GL1)에 게이트가 연결되고 데이터신호가 공급되는 데이터라인(DL1)에 일단이 연결되며 제1노드(n1)에 타단이 연결된다. 액정셀(Clc)의 일측에 위치하는 화소전극(1)은 스위칭 트랜지스터(TFT)의 타단에 연결된 제1노드(n1)에 일단이 연결되며 액정셀(Clc)의 타측에 위치하는 공통전극(2)은 공통전압배선(Vcom)에 연결된다. 스토리지커패시터(Cst)는 제1노드(n1)에 일단이 연결되며 공통전압배선(Vcom)에 타단이 연결된다.
이와 같은 회로 구성을 갖는 액정표시패널은 게이트라인(GL1)을 통해 공급되는 게이트신호와 데이터라인(DL1)을 통해 공급되는 데이터신호(DATA)에 따라 각 서브 픽셀에 포함된 액정층의 변화에 따른 광의 투과로 화상을 표시할 수 있다.
서브 픽셀들은 픽셀전극과 공통전극이 박막 트랜지스터기판에 형성된 IPS(In Plane Switching) 모드 또는 FFS(Fringe Field Switching) 모드로 동작하도록 구성되거나 픽셀전극과 공통전극의 구조 및 위치를 달리하여 TN(Twisted Nematic) 모드또는 VA(Vertical Alignment) 모드로 동작하도록 구성된다.
영상처리부(110)는 외부로부터 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 클럭신호 및 데이터신호(DATA)를 공급받는다. 영상처리부(110)는 데이터신호(DATA)를 영상처리하여 타이밍제어부(120)에 공급한다. 영상처리부(110)는 데이터신호(DATA)를 이용하여 평균화상레벨을 산출하고 이를 기반으로 피크휘도제어(Peak Luminance Control)를 할 수 있다. 영상처리부(110)는 이 밖에 데이터신호(DATA)를 이용하여 다양한 영상처리를 할 수 있다.
타이밍제어부(120)는 영상처리부(110)로부터 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 클럭신호 및 데이터신호(DATA)를 공급받는다. 타이밍제어부(120)는 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 클럭신호 등의 타이밍신호를 이용하여 데이터구동부(130)와 스캔구동부(140)의 동작 타이밍을 제어한다. 타이밍제어부(120)는 1 수평기간의 데이터 인에이블 신호를 카운트하여 프레임기간을 판단할 수 있으므로 외부로부터 공급되는 수직 동기신호와 수평 동기신호는 생략될 수 있다. 타이밍제어부(120)에서 생성되는 제어신호들에는 스캔구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)가 포함된다. 게이트 타이밍 제어신호(GDC)에는 게이트 스타트 펄스, 게이트 시프트 클럭, 게이트 출력 인에이블신호 등이 포함된다. 데이터 타이밍 제어신호(DDC)에는 소스 스타트 펄스, 소스 샘플링 클럭, 소스 출력 인에이블신호 등이 포함된다.
스캔구동부(140)는 타이밍제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔신호를 순차적으로 생성한다. 스캔구동부(140)는 스캔라인들(SL1~SLm)을 통해 생성된 스캔신호를 표시패널(150)에 포함된 서브 픽셀들(SPr, SPg, SPb)에 공급한다. 스캔구동부(140)는 집적회로 형태로 형성되어 외부기판에 실장되거나 박막트랜지스터 공정과 함께 GIP(Gate In Panel) 형태로 표시패널(150)에 형성된다. 스캔구동부(140)가 집적회로 형태로 형성된 경우 이는 다음의 도 4와 같다.
스캔구동부(140)에는 쉬프트레지스터(61), 레벨시프터(63), 쉬프트레지스터(61)와 레벨시프터(63) 사이에 접속된 다수의 논리곱 앤드게이트(62) 및 게이트 출력 인에이블신호(GOE)를 반전시키기 위한 인버터(64) 등이 포함된다. 쉬프트레지스터(61)는 종속적으로 접속된 다수의 D-플립플롭을 이용하여 게이트 스타트 펄스(GSP)를 게이트 쉬프트 클럭(GSC)에 따라 순차적으로 쉬프트시킨다. 앤드게이트들(62)은 각각 쉬프트레지스터(61)의 출력신호와 게이트 출력 인에이블신호(GOE)의 반전신호를 논리곱하여 출력을 발생한다. 인버터(64)는 게이트 출력 인에이블신호(GOE)를 반전시켜 앤드게이트들(62)에 공급한다. 레벨시프터(63)는 앤드게이트(62)의 출력전압 스윙폭을 표시패널(150)에 포함된 트랜지스터들이 동작 가능한 스캔전압의 스윙폭으로 쉬프트시킨다. 레벨시프터(63)로부터 출력되는 스캔신호는 게이트라인들(SL1~SLm)에 순차적으로 공급된다.
데이터구동부(130)는 타이밍제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍제어부(120)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 병렬 데이터 체계의 데이터신호로 변환한다. 데이터구동부(130)는 감마기준전압(GMA1 ~ GMAn)에 대응하여 디지털 데이터신호를 병렬 데이터 체계의 아날로그 데이터신호로 변환한다. 이때, 디지털 데이터신호를 아날로그 데이터신호로 변환하는 것은 데이터구동부(130)에 포함된 디지털 아날로그 변환기(Digital to Anlog Converter; DAC)에 의해 이루어진다. 데이터구동부(130)는 데이터라인들(DL1~DLn)을 통해 변환된 데이터신호(DATA)를 표시패널(150)에 포함된 서브 픽셀들(SPr, SPg, SPb)에 공급한다. 데이터구동부(130)는 집적회로 형태로 형성되어 외부기판에 실장된다. 데이터구동부(130)가 집적회로 형태로 형성된 경우 이는 다음의 도 5와 같다.
데이터구동부(130)에는 쉬프트 레지스터(51), 데이터 레지스터(52), 제1래치(53), 제2래치(54), DA변환부(55), 출력회로(56) 등이 포함된다. 쉬프트레지스터(51)는 타이밍제어부(120)로부터 공급된 소스 샘플링 클럭(SSC)을 쉬프트시킨다. 쉬프트레지스터(51)는 이웃하는 다음 단의 소스 드라이브 IC의 쉬프트레지스터에 캐리신호(CAR)를 전달한다. 데이터레지스터(52)는 타이밍제어부(120)로부터 공급된 데이터신호(DATA)를 일시 저장하고 이를 제1래치(53)에 공급한다. 제1래치(53)는 쉬프트레지스터(51)로부터 순차적으로 공급되는 클럭에 따라 직렬로 입력되는 데이터신호(DATA)를 샘플링하여 래치한 다음 동시에 출력한다. 제2래치(54)는 제1래치(53)로부터 공급되는 데이터신호(DATA)를 래치한 다음 소스 출력 인에이블신호(SOE)에 응답하여 다른 소스 드라이브 IC들의 제2래치(54)와 동기 하여 동시에 출력한다. DA변환부(55)는 제2래치(54)로부터 입력되는 데이터신호(DATA)를 감마기준전압(GMA1 ~ GMAn)에 대응하여 변환한다. 출력회로(56)로부터 출력되는 데이터신호(DATA)는 소스 출력 인에이블신호(SOE)에 응답하여 데이터라인들(DL1~DLn)에 공급된다.
이하, 본 발명의 실시예에 따른 표시장치에 대해 더욱 자세히 설명한다.
<제1실시예>
도 6은 표시장치의 일부 구성도이고, 도 7은 도 6에 도시된 프로그래머블 감마부의 블록 구성도이며, 도 8은 본 발명의 제1실시예에 따른 디코더들의 구성도이고, 도 9는 본 발명의 제1실시예에 따른 프로그래머블 감마부의 이점을 설명하기 위한 감마 곡선도이다.
도 6 및 도 7에 도시된 바와 같이, 표시장치에는 영상처리부(110), 타이밍제어부(120), 데이터구동부(130) 및 프로그래머블 감마부(135)가 포함된다.
데이터구동부(130)는 프로그래머블 감마부(135)로부터 공급된 감마기준전압(GMA1 ~ GMAn)에 대응하여 디지털 데이터신호를 병렬 데이터 체계의 아날로그 데이터신호로 변환한다. 프로그래머블 감마부(135)는 도시된 바와 같이 데이터구동부(130)의 외부에 별도로 구성되거나 데이터구동부(130)의 내부에 포함될 수 있다.
한편, 프로그래머블 감마부(135)는 영상처리부(110)로부터 공급된 감마제어신호를 기반으로 내부에 설정된 감마기준전압(GMA1 ~ GMAn)을 데이터구동부(130)에 공급한다.
이를 위해, 영상처리부(110)와 프로그래머블 감마부(135)는 이들에 각각 포함된 통신부(IFM, IFS)에 의해 통신을 수행할 수 있으나 이와 다른 방법을 이용할 수도 있다. 영상처리부(110)와 프로그래머블 감마부(135)가 통신 방법으로 제어신호를 주고 받을 경우, 통신부(IFM, IFS)는 직렬 컴퓨터 버스체계의 I2C(Inter-Integrated Circuit) 인터페이스로 이루어진 것을 사용할 수 있으나 이에 한정되지 않는다.
영상처리부(110)와 프로그래머블 감마부(135)의 통신부(IFM, IFS)가 I2C 인터페이스로 이루어진 경우, 영상처리부(110)의 제1통신부(IFM)는 마스터가 되고 프로그래머블 감마부(135)의 제2통신부(IFS)는 슬레이브가 된다. 그리고 영상처리부(110)와 프로그래머블 감마부(135)는 통신배선(SDA, SCL)에 연결된 제1 및 제2통신부(IFM, IFS)를 통해 통신을 하게 된다. 이와 같은 구성에 따라, 프로그래머블 감마부(135)는 영상처리부(110)의 제어하에 내부에 설정된 감마기준전압(GMA1 ~ GMAn)을 출력하게 된다.
프로그래머블 감마부(135)에는 내부에 설정된 감마기준전압값 등이 저장된 메모리부(131), 영상처리부(110)로부터 공급된 감마제어신호에 대응하여 메모리부(131)에 저장된 감마기준전압값을 감마기준전압(GMA1 ~ GMAn)으로 출력하는 디코더들(132) 및 감마기준전압(GMA1 ~ GMAn)을 출력하는 출력회로들(133) 등이 포함된다.
디코더들(132)은 디지털신호를 아날로그신호로 변환하는 DAC 레지스터(DAC Register)로 구성된다. 그리고 출력회로들(133)은 버퍼 등으로 구성된다. 디코더들(132)은 메모리부(131)에 저장된 디지털신호 형태의 감마기준전압값을 아날로그신호 형태의 감마기준전압으로 변환하여 출력한다. 이러한 역할을 하는 디코더들(132)에는 포지티브 감마기준전압을 출력하는 제1디코더들(132P)과 네거티브 감마기준전압을 출력하는 제2디코더들(132N)이 포함된다.
제1디코더들(132P)과 제2디코더들(132N)은 반전된 형태의 전압으로 감마기준전압(GMA1 ~ GMAn)을 출력하는 것 외에 그 구성이 동일하다. 따라서, 이하에서는 제1디코더들(132P)과 제2디코더들(132N)을 디코더들(132)로 통칭하여 실시예에 대해 설명한다.
본 발명의 제1실시예에 따른 디코더들(132)은 비트 수가 다르게 할당된다. 더욱 자세히 설명하면 디코더들(132)의 비트 수는 계조별로 다르게 할당될 수 있다.
한편, 감마 커브의 경우 중앙으로 갈수록 전압레벨의 작은 변화에도 감마가 큰 폭으로 변한다. 따라서, 디코더들(132)의 비트 수는 저 계조보다 중 계조가 높게 할당될 수 있고, 또한 고 계조보다 중 계조가 높게 할당될 수 있다.
도 8에 도시된 바와 같이, 본 발명의 제1실시예에 따른 디코더들(132)은 비트 수가 i(i는 2 이상 정수)비트로 할당된 저 계조 디코더(132a, 132b), 비트 수가 j(j는 4 이상 정수)비트로 할당된 중 계조 디코더(132c, 132d) 및 비트 수가 k(k는 3 이상 정수)비트로 할당된 고 계조 디코더(132e)를 포함할 수 있다.
예컨대, 저 계조 디코더(132a, 132b)는 2 비트로 할당되고, 중 계조 디코더(132c, 132d)는 4 비트로 할당되고, 고 계조 디코더(132e)는 3 비트로 할당될 수 있다. 따라서, 저 계조 디코더(132a, 132b)는 2 to 4 Decoder로 구성되고, 중 계조 디코더(132c, 132d)는 4 to 16 Decoder로 구성되고, 고 계조 디코더(132e)는 3 to 9 Decoder로 구성될 수 있다.
도 8과 같이 디코더들(132)의 비트 수가 할당되면 도 9와 같이 감마 커브의 중앙에 위치한 중 계조(GMA3, GMA4) 영역의 계조(Gray)에 대한 전압레벨(Level)을 더욱 세분화할 수 있게 된다. 즉, 감마 커브의 중앙 영역(GMA3, GMA4)에 할당된 비트의 수가 다른 영역(GMA1, GMA2, GMA5)에 비해 많기 때문에 감마기준전압(GMA1 ~ GMA5)의 전압레벨을 미세하게 조절할 수 있게 된다.
디코더들(132)의 비트 수는 외부 예컨대 영상처리부로부터 공급된 비트 제어 신호(2bit Gma, 4bit Gma, 3bit Gma)에 대응하여 가변될 수 있다. 따라서, 디코더들(132)의 비트 수는 프로그래머블 감마부를 초기 설정할 때 결정된 값을 따르도록 고정되거나 표시패널의 계조 특성에 맞게 조절할 수도 있다.
<제2실시예>
도 10은 본 발명의 제2실시예에 따른 디코더들의 구성도이고, 도 11은 도 10에 도시된 스탭 전압 조절부를 더욱 상세히 나타낸 구성도이며, 도 12는 도 11에 도시된 스탭 전압 조절부의 일부 구성도이고, 도 13 및 도 14는 스탭 전압 조절부에 의한 감마기준전압값을 나타낸 표이다.
도 10에 도시된 바와 같이, 본 발명의 제2실시예에 따른 디코더들(132) 또한 비트 수가 다르게 할당된다. 더욱 자세히 설명하면 디코더들(132)의 비트 수는 계조별로 다르게 할당될 수 있다.
본 발명의 제2실시예에 따른 디코더들(132)은 비트 수가 i(i는 2 이상 정수)비트로 할당된 저 계조 디코더(132a, 132b), 비트 수가 j(j는 4 이상 정수)비트로 할당된 중 계조 디코더(132c, 132d) 및 비트 수가 k(k는 3 이상 정수)비트로 할당된 고 계조 디코더(132e)를 포함할 수 있다.
예컨대, 저 계조 디코더(132a, 132b)는 2 비트로 할당되고, 중 계조 디코더(132c, 132d)는 4 비트로 할당되고, 고 계조 디코더(132e)는 3 비트로 할당될 수 있다. 따라서, 저 계조 디코더(132a, 132b)는 2 to 4 Decoder로 구성되고, 중 계조 디코더(132c, 132d)는 4 to 16 Decoder로 구성되고, 고 계조 디코더(132e)는 3 to 9 Decoder로 구성될 수 있다.
도 10과 같이 디코더들(132)의 비트 수가 할당되면 도 9와 같이 감마 커브의 중앙에 위치한 중 계조(GMA3, GMA4) 영역의 계조(Gray)에 대한 전압레벨(Level)을 더욱 세분화할 수 있게 된다. 즉, 감마 커브의 중앙 영역(GMA3, GMA4)에 할당된 비트의 수가 다른 영역(GMA1, GMA2, GMA5)에 비해 많기 때문에 감마기준전압(GMA1 ~ GMA5)의 전압레벨을 미세하게 조절할 수 있게 된다.
디코더들(132)의 비트 수는 외부 예컨대 영상처리부로부터 공급된 비트 제어 신호(ibit Gma, jbit Gma, kbit Gma)에 대응하여 가변될 수 있다. 따라서, 디코더들(132)의 비트 수는 프로그래머블 감마부를 초기 설정할 때 결정된 값을 따르도록 고정되거나 표시패널의 계조 특성에 맞게 조절할 수도 있다.
한편, 제2실시예에 따른 프로그래머블 감마부에는 외부로부터 공급된 스탭 조절 신호(CTR1, CTR2)에 대응하여 디코더들(132)을 통해 출력되는 감마기준전압(GMA1 ~ GMA5)의 스탭 전압레벨을 조절하는 스탭 전압 조절부(134)가 포함된다.
스탭 전압 조절부(134)는 감마기준전압(GMA1 ~ GMA5)의 스탭 전압레벨이 표시패널의 특성에 대응하여 조절되도록 N(N은 1 이상 정수)개로 구성될 수 있다. 따라서, 제2실시예에서는 2 개의 스탭 전압 조절부(134a, 134b)로 구성된 것을 일례로 하였지만 이는 표시패널의 특성에 따라 가감될 수 있다.
도 11에 도시된 바와 같이, 스탭 전압 조절부(134)는 레벨별로 전압을 분압하는 저항기들(Rs1 ~ Rsx)로 이루어질 수 있다. 저항기들(Rs1 ~ Rsx)은 디코더들(132)로부터 출력되는 감마기준전압(GMA1 ~ GMA5)의 전압값이 표시패널의 특성에 대응하여 조절되도록 저항 스트링(R-String) 형태로 구성된다. 스탭 전압 조절부(134)로부터 발생된 레벨별 전압은 디코더들(132)에 각각 공급된다.
도 12에 도시된 바와 같이, 스탭 전압 조절부(134)를 구성하는 저항기들(Rs1 ~ Rsl)은 스탭 조절 신호(CTRx)에 대응하여 동작하는 스위치들(SW1 ~ SWl)에 의해 제1전압(VDD)과 제2전압(GND) 사이의 전압을 레벨별로 분압한다. 이때, 저항기들(Rs1 ~ Rsl)의 저항값은 표시패널의 특성을 대표할 수 있는 대표값(예컨대, 실측 기반의 값)으로 설정될 수 있다.
도 10 내지 도 14에 도시된 바와 같이, 제1디코더(132a)가 제1스탭 전압 조절부(134a)에 의해 조절되면 제1감마기준전압(GMA1)의 범위는 도 13의 제1감마기준전압값(Type 1 GMA1 Value)으로 설정된다. 제1스탭 전압 조절부(134a)에 의해 조절된 전압값이 스탭당 0.044V로 설정된다고 가정하면 제1감마기준전압값(Type 1 GMA1 Value)은 7.4670, 7.5114, 7.5557, 7.6000을 갖게 된다.
이와 달리, 제1디코더(132a)가 제2스탭 전압 조절부(134b)에 의해 조절되면 제1감마기준전압(GMA1)의 범위는 도 14의 제2감마기준전압값(Type 2 GMA1 Value)으로 설정된다. 제2스탭 전압 조절부(134b)에 의해 조절된 전압값이 스탭당 0.096V로 설정된다고 가정하면 제2감마기준전압값(Type 2 GMA1 Value)은 7.3120, 7.4080, 7.5040, 7.6000을 갖게 된다. 위의 설명에서, 제1감마기준전압값(Type 1 GMA1 Value) 및 제2감마기준전압값(Type 2 GMA1 Value)으로 나타낸 전압값의 수치는 전압의 변화를 알 수 있도록 제시한 값일 뿐 이에 한정되지 않는다.
그러므로, 제2실시예에 따른 프로그래머블 감마부는 추가된 스탭 전압 조절부(134)에 의해 디코더들(132)을 통해 출력되는 감마기준전압(GMA1 ~ GMA5)의 전압값을 표시패널의 특성에 대응하여 조절할 수 있게 된다.
본 발명에서는 프로그래머블 감마부의 일부 구성을 도시하면서 중 계조를 차지하는 디코더들의 비트 수가 다른 계조를 차지하는 디코더들의 비트 수 대비 높은 것을 일례로 하였다. 그러나, 본 발명은 이에 한정되지 않고 원하는 계조 영역을 다른 영역 대비 세분화할 수 있도록 디코더들의 비트를 다양하게 할당할 수 있음은 물론이다. 또한, 본 발명에서는 계조를 저, 중 및 고로 나누고 디코더들의 비트 할당을 2비트, 4비트, 3비트와 같이 하였으나 이는 디코더들의 레지스터에 따라 달라질 수 있음은 물론이다. 또한, 본 발명에서는 스탭 전압 조절부를 저항기들로 구성하였으나 이는 프로그래머블 감마부에 포함된 내부 메모리를 이용하여 구성할 수 있음은 물론이다.
이상 본 발명은 각 감마의 특성에 맞게 비트를 할당하여 감마의 전압레벨을 미세하게 조절할 수 있는 프로그래머블 감마부를 포함하는 표시장치를 제공하는 효과가 있다. 또한, 본 발명은 감마 특성에 맞게 감마의 전압레벨을 개별 조절할 수 있도록 비트 할당(한정된 자원의 활용도 높임)을 할 수 있어 비용 상승을 저지할 수 있는 프로그래머블 감마부를 포함하는 표시장치를 제공하는 효과가 있다. 또한, 본 발명은 통신 프로토콜을 사용시 패킷(Packet)의 수를 증가시키지 않으면서도 감마의 전압레벨을 미세하게 조절할 수 있는 프로그래머블 감마부를 포함하는 표시장치를 제공하는 효과가 있다. 또한, 본 발명은 감마의 스탭 전압레벨을 표시패널의 특성에 대응하여 조절할 수 있어 표시패널의 종류에 상관없이 공용화할 수 있는 프로그래머블 감마부를 포함하는 표시장치를 제공하는 효과가 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 영상처리부 120: 타이밍제어부
130: 데이터구동부 140: 스캔구동부
150: 표시패널 135: 프로그래머블 감마부
IFM, IFS: 통신부 131: 메모리부
132: 디코더들 133: 출력회로들
134: 스탭 전압 조절부

Claims (10)

  1. 데이터구동부;
    상기 데이터구동부로부터 공급된 데이터신호에 대응하여 영상을 표시하는 표시패널; 및
    상기 데이터구동부에 감마기준전압을 공급하는 프로그래머블 감마부를 포함하되,
    상기 프로그래머블 감마부에 포함된 디코더들은 비트 수가 다르게 할당된 것을 특징으로 하는 표시장치.
  2. 제1항에 있어서,
    상기 디코더들의 비트 수는
    계조별로 다르게 할당된 것을 특징으로 하는 표시장치.
  3. 제1항에 있어서,
    상기 디코더들의 비트 수는
    저 계조보다 중 계조가 높게 할당된 것을 특징으로 하는 표시장치.
  4. 제1항에 있어서,
    상기 디코더들의 비트 수는
    고 계조보다 중 계조가 높게 할당된 것을 특징으로 하는 표시장치.
  5. 제1항에 있어서,
    상기 디코더들의 비트 수는
    외부로부터 공급된 비트 제어 신호에 대응하여 가변되는 것을 특징으로 하는 표시장치.
  6. 제1항에 있어서,
    상기 디코더들은
    비트 수가 i(i는 2 이상 정수)비트로 할당된 저 계조 디코더와,
    비트 수가 j(j는 4 이상 정수)비트로 할당된 중 계조 디코더와,
    비트 수가 k(k는 3 이상 정수)비트로 할당된 고 계조 디코더를 포함하는 표시장치.
  7. 제1항에 있어서,
    상기 프로그래머블 감마부는
    외부로부터 공급된 스탭 조절 신호에 대응하여 상기 디코더들로부터 출력되는 감마기준전압의 스탭 전압레벨을 조절하는 스탭 전압 조절부를 포함하는 표시장치.
  8. 제7항에 있어서,
    상기 스탭 전압 조절부는
    레벨별로 전압을 분압하는 저항기들로 이루어진 것을 특징으로 하는 표시장치.
  9. 제7항에 있어서,
    상기 스탭 전압 조절부는
    상기 감마기준전압의 스탭 전압레벨이 상기 표시패널의 특성에 대응하여 조절되도록 N(N은 1 이상 정수)개로 구성된 것을 특징으로 하는 표시장치.
  10. 제1항에 있어서,
    상기 프로그래머블 감마부는
    상기 데이터구동부에 포함된 것을 특징으로 하는 표시장치.
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