KR20130107331A - 지락 검출 회로 - Google Patents

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KR20130107331A
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토요히코 키요하라
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도시바 미쓰비시덴키 산교시스템 가부시키가이샤
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Abstract

지락 검출 회로(30)는, 교류 전원(20)과, 복수의 공진 회로(21 내지 23)를 구비한다. 복수의 공진 회로(21 내지 23)는, 복수의 부하(11 내지 14)에 의해 형성된 적어도 하나의 전류 경로와, 교류 전원(20)과의 사이에 접속된다. 복수의 공진 회로(21 내지 23)의 각각은, 교류 전원(20)의 주파수와 같은 공진 주파수를 갖는다.

Description

지락 검출 회로{GROUND FAULT DETECTION CIRCUIT}
본 발명은, 지락(地絡) 검출 회로에 관한 것이다.
예를 들면 일본 특개소62-1017호 공보(특허 문헌 1)는, 부성(負性) 저항 부하를 가열하기 위한 가열 전원 장치를 개시한다. 이 전원 장치는, 전원 변압기와, 당해 전원 변압기에 접속된 복수의 사이리스터 정류기를 구비한다. 각 사이리스터 정류기에, 부하가 접속된다. 전원 장치는, 복수의 사이리스터 정류기중의 적어도 하나에 대해 복수의 부하를 직렬, 병렬, 또는 직병렬로 접속하기 위한 반도체 스위치를 또한 구비한다.
또한, 전원 장치에 접속된 부하의 지락을 검출하기 위한 구성도 제안되어 있다. 예를 들면 일본 특개소58-175922호 공보(특허 문헌 2)는, 이하의 구성을 갖는 반도체 전력 변환 시스템을 개시한다. 즉 반도체 전력 변환 시스템은, 반도체 전력 변환 장치의 출력 주파수와는 다른 주파수의 교류 출력을 공급하는 교류 전원과, 이 교류 전원의 주파수를 공진 주파수로서 갖는 직렬 공진용 소자와, 접지 전류를 모니터하기 위한 임피던스 소자로 구성된 직렬로(直冽路)를 갖는다. 당해 직렬로는, 반도체 전력 변환 장치의 부하와 접지와의 사이에 삽입된다.
일본 특개소62-1017호 공보 일본 특개소58-175922호 공보
일본 특개소58-175922호 공보(특허 문헌 2)에 개시된 구성에 의하면, 부하마다 지락 검출 회로가 마련된다. 따라서 지락 위치를 특정하는 것이 가능하다고 생각된다. 그러나 지락 검출 회로의 구성이 복잡화한다.
본 발명의 목적은, 간소한 구성에 의해 지락 위치를 검출 가능한 지락 검출 회로를 제공하는 것이다.
본 발명은 요약하면, 전원 장치에 각각 접속된 복수의 부하의 지락을 검출하기 위한 지락 검출 회로이다. 지락 검출 회로는, 교류 전원과, 복수의 공진 회로를 구비한다. 복수의 공진 회로는, 복수의 부하에 의해 형성된 적어도 하나의 전류 경로와, 교류 전원과의 사이에 접속된다. 복수의 공진 회로의 각각은, 교류 전원의 주파수와 같은 공진 주파수를 갖는다.
본 발명에 의하면, 복수의 부하중의 하나가 지락한 것을 간소한 구성에 의해 검출할 수 있다.
도 1은 발명의 실시의 형태에 관한 지락 검출 회로가 적용되는 전원 장치의 한 예를 개략적으로 도시한 도면.
도 2는 도 1에 도시한 전원 장치의 상세한 구성을 도시한 도면.
도 3은 모드A에서의 전원 장치의 동작을 도시한 도면.
도 4는 모드A에서 부하에 인가되는 전압을 설명하기 위한 도면.
도 5는 모드B에서의 전원 장치의 동작을 도시한 도면.
도 6은 모드B에서 부하에 인가되는 전압을 설명하기 위한 도면.
도 7은 모드C에서의 전원 장치의 동작을 도시한 도면.
도 8은 모드C에서 부하에 인가되는 전압을 설명하기 위한 도면.
도 9는 본 발명의 실시의 형태에 관한 지락 검출 회로의 기본적 구성을 도시한 도면.
도 10은 복수의 부하 배선의 어느 것도 지락하지 않은 상태에서의 공진 회로를 등가적으로 도시한 회로도.
도 11은 부하 배선(LT5)이 지락한 상태에서의 공진 회로를 등가적으로 도시하는 회로도.
도 12는 부하 배선(LT5)이 지락한 상태에서의 지락 검출 회로(10)를 등가적으로 도시한 도면.
도 13은 도 12에 도시된 구성 중의 파선으로 둘러싸여진 부분의 임피던스를 설명하는 도면.
도 14는 본 발명의 실시의 형태에 관한 지락 검출 회로의 구성도.
도 15는 부하 배선(LT5)이 지락한 상태에서의 지락 검출 회로(30)를 등가적으로 도시하는 회로도.
도 16은 도 15에 도시된 구성 중의 파선으로 둘러싸여진 부분의 임피던스를 설명하는 도면.
도 17은 모드A에서의 부하 배선(LT1 내지 LT5)의 각각의 전압(VLT1 내지 VLT5)을 설명하기 위한 도면.
도 18은 부하 배선(LT1 내지 LT5)의 어느 하나가 지락한 때에 있어서의 전압(VLT1 내지 VLT5)을 설명하기 위한 도면.
도 19는 모드B에서의 부하 배선(LT1 내지 LT5)의 각각의 전압(VLT1 내지 VLT5)을 설명하기 위한 도면.
도 20은 부하 배선(LT1 내지 LT5)의 어느 하나가 지락한 때에 있어서의 전압(VLT1 내지 VLT5)을 설명하기 위한 도면.
도 21은 모드C에서의 부하 배선(LT1 내지 LT5)의 각각의 전압(VLT1 내지 VLT5)을 설명하기 위한 도면.
도 22는 부하 배선(LT1 내지 LT5)의 어느 하나가 지락한 때에 있어서의 전압(VLT1 내지 VLT5)을 설명하기 위한 도면.
도 23은 본 발명의 실시의 형태에 따른 지락 검출 회로의 다른 구성례를 도시한 도면.
이하에서, 본 발명의 실시의 형태에 관해 도면을 참조하여 상세하게 설명한다. 또한, 도면 중 동일 또는 상당 부분에는 동일 부호를 붙이고 그 설명은 반복하지 않는다.
도 1은, 본 발명의 실시의 형태에 관한 지락 검출 회로가 적용되는 전원 장치의 한 예를 개략적으로 도시한 도면이다. 도 1을 참조하면, 전원 장치(100)는, 변압기(1)와, 정류기(2)를 구비한다. 정류기(2)는, 사이리스터 정류 회로(TB1 내지 TB4)를 구비한다. 부하(11 내지 14)는 정류기(2)에 접속된다.
변압기(1)는, 계통으로부터 교류 전력을 받는다. 정류기(2)는, 변압기(1)로부터의 교류 전력을 직류 전력으로 변환함과 함께, 그 직류 전력을 부하(11 내지 14)에 공급한다. 도 1중의 화살표는, 전류가 흐르는 방향을 나타낸다.
예를 들면 부하(11 내지 14)는 부성(負性) 저항을 갖는 부하이다. 한 예로서, 부하(11 내지 14)의 각각은, 다결정 실리콘 부하이다. 부하(11 내지 14)는, 정류기(2)로부터 공급된 직류 전력에 의해 가열된다. 또한 부하의 종류는 상기한 바와 같이 한정되는 것이 아니다.
도 2는, 도 1에 도시한 전원 장치의 상세한 구성을 도시한 도면이다. 도 2를 참조하면, 정류기(2)는, 사이리스터 정류 회로(TB1 내지 TB4)와, 사이리스터 스위치(TS1 내지 TS9)와, 전류 제한 회로(도 2에서 ACL로 나타낸다)(4, 5)와, 가포화(可飽和) 리액터(L1 내지 L9)를 구비한다.
변압기(1)는 3상4선식의 변압기이다. 사이리스터 정류 회로(TB1 내지 TB4)는 변압기(1)의 2차 권선에 접속된다. 사이리스터 정류 회로(TB1 내지 TB4)의 각각은, 6 상 사이리스터 정류 회로이다. 도 2에 도시한 구성에서는, 사이리스터 정류 회로(TB1, TB2)는 변압기(1)의 2차 권선에 직접적으로 접속된다. 한편, 사이리스터 정류 회로(TB3, TB4)는, 전류 제한 회로(4, 5)를 각각 통하여 변압기(1)의 2차 권선에 접속된다.
부하(11 내지 14)는, 사이리스터 정류 회로(TB2, TB4, TB1, TB3)에 각각 접속된다. 사이리스터 스위치(TS1 내지 TS9)는, 사이리스터 정류 회로(TB1 내지 TB4)와, 부하(11 내지 14)를 접속하는 회로(선로(線路))에 마련된다. 가포화 리액터(L1 내지 L9)는, 사이리스터 스위치(TS1 내지 TS9)에 각각 대응하여 마련된다. 가포화 리액터(L1 내지 L9)의 각각은, 대응하는 사이리스터 스위치와 직렬로 접속된다.
다음에, 도 2에 도시된 전원 장치(100)의 동작에 관해 설명한다. 전원 장치(100)는, 3개의 모드(모드A, 모드B 및 모드C)를 갖는다. 부하의 크기에 응하여, 3개의 모드 중의 하나가 선택된다. 사이리스터 스위치(TS1 내지 TS9)는, 적어도 하나의 사이리스터 정류 회로에 대한 복수의 부하의 접속의 모드를, 모드A, 모드B, 모드C의 사이에서 전환한다.
(모드A)
도 3은, 모드A에서의 전원 장치의 동작을 도시한 도면이다. 도 4는, 모드A에서 부하에 인가되는 전압을 설명하기 위한 도면이다. 도 3 및 도 4를 참조하면, 모드A에서는, 사이리스터 정류 회로(TB1 내지 TB4)의 전부, 및 사이리스터 스위치(TS2, TS3, TS5)가 온 상태가 된다. 이 모드에서는, 부하(11, 12, 13, 14)가 사이리스터 정류 회로(TB2, TB4, TB1, TB3)에 각각 접속된다. 따라서 부하(11 내지 14)에 흐르는 전류는 도 3중의 화살표에 의해 나타난다. 도 4에 도시되는 바와 같이, 부하(11 내지 14)에 전압(V1, V2, V3, V4)이 각각 인가된다. 도 4중의 부호 LT1 내지 LT5는, 부하(11 내지 14)에 접속된 배선을 나타낸다.
(모드B)
도 5는, 모드B에서의 전원 장치의 동작을 도시한 도면이다. 도 6은, 모드B에서 부하에 인가되는 전압을 설명하기 위한 도면이다. 도 5 및 도 6을 참조하면, 모드B에서는, 사이리스터 정류 회로(TB1, TB2), 및 사이리스터 스위치(TS1, TS3, TS4)가 온 상태가 된다. 이 모드에서는, 사이리스터 정류 회로(TB2)에 부하(11, 12)가 직렬 접속됨과 함께, 사이리스터 정류 회로(TB1)에 부하(13, 14)가 직렬 접속된다. 따라서 부하(11 내지 14)는 적어도 하나의 사이리스터 정류 회로에 직병렬 접속된다.
부하(11 내지 14)에 흐르는 전류는 도 5중의 화살표에 의해 나타난다. 도 6에 도시되는 바와 같이, 부하(11, 12)에는 전압(V12)이 인가되고, 부하(13, 14)에는 전압(V34)이 인가된다.
(모드C)
도 7은, 모드C에서의 전원 장치의 동작을 도시한 도면이다. 도 8은, 모드C에서 부하에 인가되는 전압을 설명하기 위한 도면이다. 도 7 및 도 8을 참조하면, 모드C에서는, 사이리스터 정류 회로(TB1, TB2), 및 사이리스터 스위치(TS1, TS6, TS7, TS8, TS9)가 온 상태가 된다. 이 모드에서는, 부하(11, 12, 13, 14)가 사이리스터 정류 회로(TB1 또는 TB2)에 직렬 접속된다. 따라서 부하(11 내지 14)에 흐르는 전류는 도 7중의 화살표에 의해 나타난다. 도 8에 도시되는 바와 같이, 부하(11, 12, 13, 14)에 전압(V14)이 인가된다.
부하(11 내지 14)는 부성 저항을 갖는다. 이 때문에 통전 초기에는 고전압 및 소전류가 필요해진다. 한편, 최종시에는 저전압 및 대전류가 필요해진다. 통전 초기에서는, 부하(11 내지 14)가 병렬로 접속되는 한편, 최종시에는 부하(11 내지 14)가 직렬 접속된다. 이에 의해 변압기(1)에 대한 부하의 크기를 거의 일정하게 할 수 있다. 이와 같은 이유에 의해 통전 초기에는 모드A가 선택된다. 다결정 실리콘의 성장(成長)에 의해 부하의 저항치가 저하된다. 이에 의해 전원 장치(100)의 모드가 모드A로부터 모드B, 또한 모드C로 순차적으로 전환된다. 모드B에서는, 2개의 사이리스터 정류 회로의 각각에, 2개의 부하가 직렬 접속된다. 이에 의해, 사이리스터 정류 회로(TB1, TB2)의 직류 출력 전압이 모드A에서의 직류 출력 전압의 2배가 되기 때문에 역률이 개선된다.
모드B에서 부하(11 내지 14)의 저항치가 더욱 저하된 경우에는 직류 전압이 저하된다. 이에 의해 역률이 악화한다. 역률이 소정치에 달한 경우에, 전원 장치(100)의 모드가 모드B로부터 모드C로 전환된다. 모드C에서는 부하(11 내지 14)가 직렬 접속되기 때문에 사이리스터 정류 회로(TB1, TB2)의 출력 직류 전압은, 모드B에서의 직류 출력 전압의 2배가 된다. 이에 의해 역률이 개선된다. 또한, 사이리스터 정류 회로(TB1, TB2)가 병렬 운전되기 때문에, 모드B에서의 전류의 2배의 전류를 부하(11 내지 14)에 흘릴 수 있다.
[지락 검출 회로]
도 9는, 본 발명의 실시의 형태에 관한 지락 검출 회로의 기본적 구성을 도시한 도면이다. 도 9를 참조하면, 지락 검출 회로(10)는, 부하(11 내지 14)의 어느 하나가 지락한 것을 검출한다. 지락 검출 회로(10)는, 교류 전압(V)을 발생시키는 교류 전원(20)과, 공진 회로(21, 22)를 구비한다.
공진 회로(21, 22)의 각각은, 부하(11 내지 14)에 의해 형성된 전류 경로와, 교류 전원(20)과의 사이에 마련된다. 구체적으로는, 공진 회로(21)는 교류 전원(20)과 부하 배선(LT2)과의 사이에 직렬 접속된 인덕터(LE1)와 커패시터(CE1)를 구비한다. 공진 회로(22)는 교류 전원(20)과 부하 배선(LT4)과의 사이에 직렬 접속된 인덕터(LE2)와 커패시터(CE2)를 구비한다.
다음에, 공진 회로(21)를 대표적으로 나타냄에 의해, 지락 검출 회로(10)의 기본적인 동작을 설명한다. 도 10은, 복수의 부하 배선의 어느것도 지락하지 않은 상태에서의 공진 회로를 등가적으로 도시한 회로도이다. 도 11은, 부하 배선(LT5)이 지락한 상태에서의 공진 회로를 등가적으로 도시하는 회로도이다. 도 10 및 도 11을 참조하면, 교류 전압(V)의 주파수는 60Hz이다. 부하(12 내지 14)의 각각의 저항치를 55Ω, 커패시터(CE1)의 용량치를 10㎌, 인덕터(LE1)의 인덕턴스값을 3H, 접지(接地)에 대한 절연 저항의 값을 33kΩ, 부하 배선과 접지와의 사이에 존재하는 부유 커패시터(CL)의 용량치를 0.047㎌, 부하 배선이 지락한 때의 부하 배선과 접지와의 사이의 절연 저항(RE)의 저항치를 100Ω으로 한다. 이들의 수치는 한 예이고, 본 발명은 이들의 수치에 의해 한정되지 않는다. 이 경우, 공진 회로(21)의 공진 주파수는 30Hz로 구하여진다. 즉 공진 회로(21)의 공진 주파수가 교류 전압(V)의 주파수와 다르다.
각 소자에 대응하여 기재된 저항치는 주파수가 30Hz인 경우에 있어서의 임피던스를 나타내고 있다. 인덕터(LE1), 커패시터(CE1) 및 부유 커패시터(CL)의 저항치는, 복소 임피던스의 허축(虛軸) 성분을 나타내고, 부하(12 내지 14)의 저항치는, 복소 임피던스의 실축(實軸) 성분을 나타낸다.
부하 배선(LT5)이 지락하지 않은 경우에는, 부하 배선(LT5)과 접지와의 사이에 있는 절연 저항(RE)의 저항치가 극히 높다. 이 때문에 지락 검출 회로(10)에 전류는 거의 흐르지 않는다. 한편, 부하 배선(LT5)이 지락한 때에는, 절연 저항(RE)의 저항치가 낮아진다. 이 때문에, 지락 검출 회로(10)에 흐르는 전류가 증가한다. 지락 검출 회로(10)에 흐르는 전류의 증가에 의해 지락이 검출된다.
도 12는, 부하 배선(LT5)이 지락한 상태에서의 지락 검출 회로(10)를 등가적으로 도시한 도면이다. 도 13은, 도 12에 도시된 구성 중의 파선으로 둘러싸여진 부분의 임피던스를 설명하는 도면이다. 도 12 및 도 13을 참조하면, 공진 회로(21, 22)는 서로 동일한 구성을 갖는다. 상기한 예에 의하면, 커패시터(CE1 및 CE2)의 용량치가 모두 10㎌이고, 인덕터(LE1 및 LE2)의 인덕턴스값이 모두 3H이다. 따라서 공진 회로(21, 22)의 각각의 공진 주파수는 약 30Hz이다.
도 13에 도시한 「지락 검출 회로1」 및 「지락 검출 회로2」는, 각각 공진 회로(21, 22)에 대응한다. 도 13에 도시되는 바와 같이, 공진 회로의 공진 주파수가 교류 전원의 주파수와 다른 경우에는, 허축(Im)성분의 임피던스가 실축(RE) 성분의 임피던스, 즉 부하의 임피던스와 비교하고 훨씬 높은 값으로 된다.
즉 도 13은, 지락이 발생한 경우라도, 공진 회로(21, 22)의 각각의 전류치에 큰 변화가 생기지 않는 것을 나타내고 있다. 이 때문에 전류에 의거하여 지락 위치를 검출하는 것은 어렵다고 생각된다.
이상 설명한 바와 같이, 도 9에 도시된 구성에 의하면, 지락의 유무를 검출할 수 있을 가능성은 있는 것이지만, 지락의 위치를 특정할 수가 없다. 따라서 도 9에 도시된 구성에 의거하여 지락의 위치를 특정하기 위해서는, 전원 장치(100)를 일단 정지한 다음, 모든 부하를 조사할 것이 필요하게 된다. 그러나 전원 장치(100)를 재기동시킬 필요도 또한 생긴다. 전원 장치(100)의 재기동에는, 어느 정도의 시간이 필요하게 된다. 이것이 과제로 된다.
이에 대해 본 발명의 실시의 형태에 의하면, 지락의 유무를 검출할 수 있을 뿐만 아니라, 지락의 위치를 특정할 수도 있다. 또한, 지락의 위치를 특정하기 위해 전원 장치(100)를 정지시킬 필요가 없다. 또한, 지락의 검출을 위해 사용되는 교류 전원의 수는 1개이기 때문에, 지락 검출 회로의 구성이 복잡화하는 것을 회피할 수 있다.
본 발명의 실시의 형태에 관한 지락 검출 회로에 관해, 이하에 상세히 설명한다.
도 14는, 본 발명의 실시의 형태에 관한 지락 검출 회로의 구성도이다. 도 14를 참조하면, 지락 검출 회로(30)는, 교류 전압(V)을 발생시키는 교류 전원(20)과, 공진 회로(21 내지 23)와, 인덕터(LVE)를 구비한다.
공진 회로(21 내지 23)의 각각은, 부하(11 내지 14)에 의해 형성된 전류 경로에 접속된다. 또한, 공진 회로(21 내지 23)는, 인덕터(LVE)를 통하여 교류 전원(20)에 병렬로 접속된다.
공진 회로(21)는 인덕터(LVE)와 부하 배선(LT2)과의 사이에 직렬 접속된 인덕터(LE1)와 커패시터(CE1)를 구비한다. 공진 회로(22)는 인덕터(LVE)와 부하 배선(LT3)과의 사이에 직렬 접속된 인덕터(LE2)와 커패시터(CE2)를 구비한다. 공진 회로(23)는 인덕터(LVE)와 부하 배선(LT4)과의 사이에 직렬 접속된 인덕터(LE3)와 커패시터(CE3)를 구비한다. 인덕터(LVE)는 감류(減流)를 위한 인덕터이다. 인덕터(LE1, LE2, LE3)는 지락 검출을 위한 인덕터이다. 커패시터(CE1, CE2, CE3)는 지락 검출을 위한 커패시터이다.
기본적인 동작 원리 및 지락의 검출의 방법의 점에 있어서, 지락 검출 회로(30)는, 도 9에 도시된 지락 검출 회로(10)와 마찬가지이다. 즉, 지락 검출 회로(30)에 흐르는 전류에 의거하여 지락의 유무를 검출할 수 있다.
도 15는, 부하 배선(LT5)이 지락한 상태에서의 지락 검출 회로(30)를 등가적으로 도시하는 회로도이다. 도 16은, 도 15에 도시된 구성 중의 파선으로 둘러싸여진 부분의 임피던스를 설명하는 도면이다. 도 15 및 도 16을 참조하면, 공진 회로(21, 22, 23)는 서로 동일한 구성을 갖는다. 예를 들면 커패시터(CE1, CE2, CE3의) 용량치가 2.35㎌이고, 인덕터(LE1, LE2, LE3)의 인덕턴스값이 3H이고, 인덕터(LVE)의 인덕턴스값이 3H이다. 또한, 절연 저항(RE)의 지락시의 저항치를 100Ω으로 하고, 부하(12, 13, 14)의 저항치를 55Ω으로 한다. 이 경우의 공진 회로(21 내지 23)의 공진 주파수는 60Hz가 된다. 교류 전압(V)의 주파수도 60Hz이다. 즉 본 발명의 실시의 형태에서는, 공진 회로(21 내지 23)의 공진 주파수가 교류 전원의 주파수와 동등하다.
각 소자의 상부에 기재된 저항치는, 주파수가 60Hz의 경우에 있어서의 임피던스를 나타낸다. 인덕터(LVE, LE1, LE2, LE3)의 상부에 기재된 저항치는 복소 임피던스의 허축 성분을 나타내고, 부하(12 내지 14)의 상부에 기재된 저항치는 복소 임피던스의 실축 성분을 나타낸다.
공진 회로(21)는, 부하(12, 13, 14) 및 절연 저항(RE)에 접속된다. 공진 회로(22)는, 부하(13, 14) 및 절연 저항(RE)에 접속된다. 공진 회로(23)는, 부하(14) 및 절연 저항(RE)에 접속된다. 따라서 공진 회로(21 내지 23)의 사이에서는 부하 저항의 임피던스의 크기가 다르다. 또한, 공진 회로(21 내지 23)의 각각의 공진 주파수가 교류 전원(20)의 주파수와 등등하기 때문에, 공진 회로(21 내지 23)의 각각의 복소 임피던스의 허축 성분이 작아진다. 따라서 도 16에 도시되는 바와 같이, 부하 저항의 임피던스에 응하여 복소 임피던스가 변화한다. 도 16에 도시한 「지락 검출 회로1」, 「지락 검출 회로2」 및 「지락 검출 회로3」은, 각각 공진 회로(21, 22, 23)에 대응한다.
본 발명의 실시의 형태에 의하면, 부하 저항의 임피던스에 응하여 복소 임피던스가 변화한다. 이 때문에, 공진 회로에 흐르는 전류가 부하 저항의 임피던스에 의존한다. 도 15에 도시되는 바와 같이, 부하 배선(LT5)이 지락한 경우에는, 지락 위치에 가장 가까운 공진 회로에 흐르는 전류가 가장 크고, 그 지락 위치에서 가장 먼 검출 회로일수록 공진 회로에 흐르는 전류가 가장 작다. 즉 전류치는, 공진 회로(21), 공진 회로(22) 및 공진 회로(23)의 순서로 커진다. 상기한 이유에 의해, 공진 회로(23), 공진 회로(22) 및 공진 회로(21)의 각각의 전류치로부터 지락을 검출할 수 있다.
단, 부하 배선(LT1, LT2)의 어느 하나가 지락한 경우에도, 전류치가 큰 순서는, 공진 회로(21), 공진 회로(22) 및 공진 회로(23)가 된다. 마찬가지로, 부하 배선(LT4, LT5)의 어느 하나가 지락한 경우에도, 전류치가 큰 순서는, 공진 회로(23), 공진 회로(22) 및 공진 회로(21)가 된다. 따라서 전류치만에 의해 지락 위치를 특정하는 것은 곤란하다. 따라서 본 발명의 실시의 형태에서는, 공진 회로(21 내지 23)의 각각에 흐르는 전류와, 부하 배선(LT1 내지 LT5)의 각각과 접지와의 사이의 전압(환언하면 부하(11 내지 14)의 각각의 전압)에 의거하여, 지락 위치가 특정된다.
이하, 모드마다, 지락 위치의 특정하는 방법을 설명한다.
(모드A)
도 17은, 모드A에서의 부하 배선(LT1 내지 LT5)의 각각의 전압(VLT1 내지 VLT5)을 설명하기 위한 도면이다. 도 18은, 부하 배선(LT1 내지 LT5)의 어느 하나가 지락한 때에 있어서의 전압(VLT1 내지 VLT5)을 설명하기 위한 도면이다. 도 17 및 도 18을 참조하면, 전압(VLT1 내지 VLT5)은, 접지에 대한 부하 배선(LT1 내지 LT5)의 전압으로서 규정된다. 도 18의 (a) 내지 (e)는, 각각 부하 배선(LT1 내지 LT5)이 지락한 때의 전압(VLT1 내지 VLT5)을 나타낸다. 예를 들면 부하 배선(LT1)이 지락한 상태란, 부하 배선(LT1)과 접지와의 사이에 존재한 절연 저항(RE)의 저항치가 저하된 상태에 대응한다.
부하 배선(LT1)이 지락한 경우, 전압(VLT1, VLT3, VLT5)은 0이고, 전압(VLT2, VLT4)은 -V1이다(도 18(a)). 이때의 전류치가 큰 순서는, 공진 회로(21, 22, 23)가 된다.
부하 배선(LT2)이 지락한 경우, 전압(VLT1, VLT3, VLT5)은 V1이고, 전압(VLT2, VLT4)은 0이다(도 18(b)). 이때의 전류치가 큰 순서는, 공진 회로(21, 22, 23)가 된다.
부하 배선(LT3)이 지락한 경우, 전압(VLT1, VLT3, VLT5)은 0이고, 전압(VLT2, VLT4)은 -V1이다(도 18(c)). 이 때 공진 회로(22)의 전류치는, 공진 회로(21, 23)의 어느 전류치보다도 크다. 또한, 공진 회로(21)의 전류치와 공진 회로(23)의 전류치는 동등하다고 생각된다.
부하 배선(LT4)이 지락한 경우, 전압(VLT1, VLT3, VLT5)은 V1이고, 전압(VLT2, VLT4)은 0이다(도 18(d)). 이때의 전류치가 큰 순서는, 공진 회로(23, 22, 21)가 된다.
부하 배선(LT5)이 지락한 경우, 전압(VLT1, VLT3, VLT5)은 0이고, 전압(VLT2, VLT4)은 -V1이다(도 18(e)). 이때의 전류치가 큰 순서는, 공진 회로(23, 22, 21)가 된다.
상기한 바와 같이, 부하 배선(LT1)의 지락시와 부하 배선(LT2)의 지락시에서는, 공진 회로(21 내지 23)의 사이에서의 전류치의 크기의 순위는 변하지 않는 한편으로, 전압(VLT1 내지 VLT5)의 값이 다르다. 따라서 전류치 및 전압치의 조합으로부터, 부하 배선(LT1, LT2)의 어느 것이 지락하였는지를 검출할 수 있다. 부하 배선(LT4, LT5)에 대해서도 마찬가지이다. 또한, 부하 배선(LT3)의 지락시와 부하 배선(LT1 또는 LT5)의 지락시에서는, 전압(VLT1 내지 VLT5)은 같은 한편으로, 공진 회로(21 내지 23)에 흐르는 전류가 다르다. 따라서 전류치 및 전압치로부터, 부하 배선(LT3)의 지락을 검출할 수 있다.
(모드B)
도 19는, 모드B에서의 부하 배선(LT1 내지 LT5)의 각각의 전압(VLT1 내지 VLT5)을 설명하기 위한 도면이다. 도 20은, 부하 배선(LT1 내지 LT5)의 어느 하나가 지락한 때에 있어서의 전압(VLT1 내지 VLT5)을 설명하기 위한 도면이다. 도 19 및 도 20을 참조하면, 전압(VLT1 내지 VLT5)은, 도 17에 도시한 전압(VLT1 내지 VLT5)과 같다. 도 20의 (a) 내지 (e)는, 각각 부하 배선(LT1 내지 LT5)이 지락한 때의 전압(VLT1 내지 VLT5)을 나타낸다.
부하 배선(LT1)이 지락한 경우, 전압(VLT3)은 V12이고, 전압(VLT2, VLT4)은 V12/2이고, 전압(VLT1, VLT5)은 0이다(도 20(a)). 이때의 전류치가 큰 순서는, 공진 회로(21, 22, 23)가 된다.
부하 배선(LT2)이 지락한 경우, 전압(VLT3)은 V12/2이고, 전압(VLT2, VLT4)은 0이고, 전압(VLT1, VLT5)은 -V12/2이다(도 20(b)). 이때의 전류치가 큰 순서는, 공진 회로(21, 22, 23)가 된다.
부하 배선(LT3)이 지락한 경우, 전압(VLT3)은 0이고, 전압(VLT2, VLT4)은 -V12/2이고, 전압(VLT1, VLT5)은 -V12이다(도 20(c)). 이때 공진 회로(22)의 전류치는, 공진 회로(21, 23)의 어느 전류치보다도 크다. 또한, 공진 회로(21)의 전류치와 공진 회로(23)의 전류치는 동등하다고 생각된다.
부하 배선(LT4)이 지락한 경우, 전압(VLT3)은 V12/2이고, 전압(VLT2, VLT4)은 0이고, 전압(VLT1, VLT5)은 -V12/2이다(도 20(d)). 이때의 전류치가 큰 순서는, 공진 회로(23, 22, 21)가 된다.
부하 배선(LT5)이 지락한 경우, 전압(VLT3)은 V12이고, 전압(VLT2, VLT4)은 V12/2이고, 전압(VLT1, VLT5)은 0이다(도 20(e)). 이때의 전류치가 큰 순서는, 공진 회로(23, 22, 21)가 된다.
모드A의 경우와 같이, 부하 배선(LT1)의 지락시와 부하 배선(LT2)의 지락시에서는, 공진 회로(21 내지 23)의 사이에서의 전류치의 크기의 순위는 변하지 않는 한편으로, 전압(VLT1 내지 VLT5)은 다르다. 따라서 부하 배선(LT1, LT2)의 어느것이 지락하였는지를 검출할 수 있다. 부하 배선(LT4, LT5)에 대해서도 마찬가지이다. 또한, 부하 배선(LT3)의 지락시에 있어서의 전압(VLT1 내지 VLT5)은, 부하 배선(LT1, LT2, LT4, LT5)의 임의의 하나가 지락한 경우에 있어서의 전압(VLT1 내지 VLT5)과 다르다. 따라서 부하 배선(LT3)의 지락을 검출할 수 있다. 이와 같이, 전압(VLT1 내지 VLT5) 및 공진 회로(21 내지 23)에 흐르는 전류의 값의 조합에 의해 지락 위치를 특정할 수 있다.
(모드C)
도 21은, 모드C에서의 부하 배선(LT1 내지 LT5)의 각각의 전압(VLT1 내지 VLT5)을 설명하기 위한 도면이다. 도 22는, 부하 배선(LT1 내지 LT5)의 어느 하나가 지락한 때에 있어서의 전압(VLT1 내지 VLT5)을 설명하기 위한 도면이다. 도 21 및 도 22를 참조하면, 전압(VLT1 내지 VLT5)은, 도 17에 도시한 전압(VLT1 내지 VLT5)과 같다. 도 22의 (a) 내지 (e)는, 각각 부하 배선(LT1 내지 LT5)이 지락한 때의 전압(VLT1 내지 VLT5)을 나타낸다.
부하 배선(LT1)이 지락한 경우, 전압(VLT1, VLT2, VLT3, VLT4, VLT5)은, 각각, 0, -V14/4, -2V14/4, -3V14/4, -V14이다(도 22(a)).
부하 배선(LT2)이 지락한 경우, 전압(VLT1, VLT2, VLT3, VLT4, VLT5)은, 각각, V14/4, 0, -V14/4, -2V14/4, -3V14/4이다(도 22(b)).
부하 배선(LT3)이 지락한 경우, 전압(VLT1, VLT2, VLT3, VLT4, VLT5)은, 각각, 2V14/4, V14/4, 0, -V14/4, -2V14/4이다(도 22(c)).
부하 배선(LT4)이 지락한 경우, 전압(VLT1, VLT2, VLT3, VLT4, VLT5)은, 각각, 3V14/4, 2V14/4, V14/4, 0, -V14/4이다(도 22(d)).
부하 배선(LT5)이 지락한 경우, 전압(VLT1, VLT2, VLT3, VLT4, VLT5)은, 각각, V14, 3V14/4, 2V14/4, V14/4, 0이다(도 22(e)).
모드C의 경우에는, 전압(VLT1, VLT2, VLT3, VLT4, VLT5)이 지락 위치에 응하여 변화한다. 따라서 전압(VLT1, VLT2, VLT3, VLT4, VLT5)으로부터 지락 위치를 특정할 수 있다.
도 23은, 본 발명의 실시의 형태에 따른 지락 검출 회로의 다른 구성례를 도시한 도면이다. 도 14 및 도 23을 참조하면, 지락 검출 회로(31)는, 전압 검출기(41 내지 45), 전류 검출기(46 내지 48) 및 지락 감시부(50)를 또한 구비하는 점에서 지락 검출 회로(30)와 다르다. 전압 검출기(41 내지 45)는, 부하 배선(LT1 내지 LT5)의 전압(전압(VLT1 내지 VLT5))을 각각 검출한다. 전류 검출기(46 내지 48)는, 공진 회로(21 내지 23)에 흐르는 전류를 각각 검출한다. 지락 감시부(50)는, 전압 검출기(41 내지 45)의 각각으로부터 전압치를 받음과 함께, 전류 검출기(46 내지 48)로부터 전류치를 받는다. 지락 감시부(50)는, 그 전압치 및 전류치에 의거하여, 지락의 유무를 검출한다. 또한 지락이 생긴 경우에는, 지락 감시부(50)는, 지락 위치를 특정한다. 지락 감시부(50)는, 예를 들면 마이크로 컴퓨터에 의해 실현 가능하다. 또한, 지락 감시부(50)는, 전원 장치(100)의 모드를 자동적으로 판별하여도 좋고, 전원 장치(100)의 모드에 관한 정보가 지락 감시부(50)에 입력됨에 의해 전원 장치(100)의 모드를 판별하여도 좋다.
지락 감시부(50)는, 상술한, 모드A 내지 C의 각각에 대응하는 방법에 따라 지락 위치를 특정한다. 즉, 지락 감시부(50)는, 전압(VLT1 내지 VLT5) 및 공진 회로(21 내지 23)에 흐르는 전류의 조합에 의거하여, 지락 위치를 특정한다. 또한, 지락 감시부(50)가 생략되어 있어도 좋다.
이상과 같이 본 발명의 실시의 형태에 의하면, 공진 회로의 공진 주파수가 교류 전원의 주파수와 동등하게 된다. 또한, 공진 회로는, 2개의 부하가 접속되는 접속점에 접속된다. 이에 의해, 그 접속점에서의 전압 및 공진 회로에 흐르는 전류에 의거하여 지락 위치를 특정할 수 있다.
또한 본 발명의 실시의 형태에 의하면, 복수의 공진 회로에 대해 공통으로 하나의 교류 전원이 마련된다. 본 발명의 실시의 형태에 의하면, 지락 위치를 검출하기 위한 구성이 복잡화하는 것을 회피할 수 있다. 따라서 간소한 구성에 의해 지락 위치를 검출할 수 있다.
또한, 부하의 수는 복수라면 4로 한정되는 것이 아니다. m개(m은 2 이상)의 복부하(複負荷)가 직렬로 접속되는 경우, 2개의 부하가 접속되는 접속점의 수는 (m-1)개이다. 본 발명에서는, 지락 검출 회로는 (m-1)개의 공진 회로를 구비하면 좋다. (m-1)개의 공진 회로의 각각의 공진 주파수는 교류 전원의 공진 주파수와 동등하게 된다. 부하의 수는 따라서 예를 들면 4보다 커도 좋다.
또한, 전원 장치의 구성 및 동작 모드는 상술한 구성 및 동작 모드로 한정되는 것이 아니고, 여러 가지의 변형이 가능하다.
금회 개시된 실시의 형태는 모든 점에서 예시이고 제한적인 것이 아니라고 생각되어야 할 것이다. 본 발명의 범위는 상기한 설명이 아니라 청구의 범위에 의해 나타나고, 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
1 : 변압기
2 : 정류기
4, 5 : 전류 제한 회로
10, 30, 31 : 지락 검출 회로
11 내지 14 : 부하
20 : 교류 전원
21 내지 23 : 공진 회로
41 내지 45 : 전압 검출기
46 내지 48 : 전류 검출기
50 : 지락 감시부
CE1 내지 CE3 : 커패시터(지락 검출용)
CL : 부유 커패시터
L1 내지 L9 : 가포화 리액터
LE1 내지 LE3 : 인덕터(지락 검출용)
LVE : 인덕터(감류용)
LT1 내지 LT5 : 부하 배선
RE : 절연 저항
TB1 내지 TB4 : 사이리스터 정류 회로
TS1 내지 TS9 : 사이리스터 스위치

Claims (6)

  1. 전원 장치(100)에 각각 접속된 복수의 부하(11 내지 14)의 지락을 검출하기 위한 지락 검출 회로로서,
    교류 전원(20)과,
    상기 복수의 부하(11 내지 14)에 의해 형성된 적어도 하나의 전류 경로와, 상기 교류 전원(20)과의 사이에 접속된, 복수의 공진 회로(21 내지 23)를 구비하고,
    상기 복수의 공진 회로(21 내지 23)의 각각은, 상기 교류 전원(20)의 주파수와 같은 공진 주파수를 갖는 것을 특징으로 하는 지락 검출 회로.
  2. 제1항에 있어서,
    상기 복수의 공진 회로(21 내지 23)에 대응하여 각각 마련되고, 상기 교류 전원(20)으로부터 대응하는 공진 회로를 경유하여 상기 적어도 하나의 전류 경로를 흐르는 전류를 검출하기 위한 복수의 전류 검출기(46 내지 48)와,
    상기 복수의 부하(11 내지 14)에 대응해 각각 마련되고, 대응하는 부하의 전압을 검출하기 위한 복수의 전압 검출기(41 내지 45)를 또한 구비하는 것을 특징으로 하는 지락 검출 회로.
  3. 제2항에 있어서,
    상기 전원 장치(100)는,
    변압기(1)와,
    상기 복수의 부하(11 내지 14)에 대응하여 각각 마련되고, 각각이 상기 변압기(1)에 접속된 복수의 정류 회로(TB1 내지 TB4)와,
    상기 복수의 정류 회로 중(TB1 내지 TB4)의 적어도 하나의 정류 회로에 대한 상기 복수의 부하(11 내지 14)의 접속의 모드를, 제1, 제2 및 제3의 모드의 사이에서 전환하는, 적어도 하나의 반도체 스위치(TS1 내지 TS9)를 포함하고,
    상기 제1의 모드는, 상기 적어도 하나의 정류 회로에 대해 상기 복수의 부하(11 내지 14)가 병렬로 접속되는 모드이고,
    상기 제2의 모드는, 상기 적어도 하나의 정류 회로에 대해 상기 복수의 부하(11 내지 14)가 직병렬로 접속되는 모드이고,
    상기 제3의 모드는, 상기 적어도 하나의 정류 회로에 대해 상기 복수의 부하(11 내지 14)가 직렬로 접속되는 모드인 것을 특징으로 하는 지락 검출 회로.
  4. 제3항에 있어서,
    상기 복수의 전류 검출기(46 내지 48)의 각각에 의해 검출된 상기 전류와, 상기 복수의 전압 검출기(41 내지 45)에 의해 검출된 상기 대응하는 부하의 상기 전압을 이용하여 지락 위치를 특정하도록 구성된 지락 감시부(50)를 또한 구비하는 것을 특징으로 하는 지락 검출 회로.
  5. 제4항에 있어서,
    상기 복수의 부하(11 내지 14)는, 제1부터 제4의 부하이고,
    상기 제2의 모드에서, 상기 제1 및 제2의 부하(11, 12)가 직렬 접속됨과 함께, 상기 제3 및 제4(13, 14)의 부하가 직렬 접속되고,
    상기 제3의 모드에서, 상기 제1부터 제4의 부하가 직렬 접속되고,
    상기 복수의 공진 회로(21 내지 23)는,
    상기 제1 및 제2의 부하의 접속점에 접속된 제1의 공진 회로(21)와,
    상기 제2 및 제3의 부하의 접속점에 접속된 제2의 공진 회로(22)와,
    상기 제3 및 제4의 부하의 접속점에 접속된 제3의 공진 회로(23)를 포함하는 것을 특징으로 하는 지락 검출 회로.
  6. 제5항에 있어서,
    상기 지락 감시부(50)는,
    상기 제1 및 제2의 모드의 각각에서, 상기 제1부터 제3의 공진 회로의 각각에 흐르는 전류와 상기 제1부터 제4의 부하의 각각의 전압에 의거하여 지락 위치를 특정하고, 상기 제3의 모드에서, 상기 제1부터 제4의 부하의 각각의 전압에 의거하여 지락 위치를 특정하도록 구성되는 것을 특징으로 하는 지락 검출 회로.
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