KR20130100684A

KR20130100684A - 2차 전지 감시 장치 및 전지 팩

Info

Publication number: KR20130100684A
Application number: KR1020130012359A
Authority: KR
Inventors: 쇼고 나가따; 야스아끼 소; 다께시 야마구찌; 노리히또 가와구찌
Original assignee: 가부시키가이샤 히타치초엘에스아이시스템즈
Priority date: 2012-03-02
Filing date: 2013-02-04
Publication date: 2013-09-11
Also published as: US9312723B2; JP5870763B2; JP6187610B2; TW201403921A; US9812887B2; US20130229144A1; TWI485910B; US20160164311A1; JP2016114611A; KR101435316B1; JP2013183539A

Abstract

본 발명의 과제는 신뢰성이 높은 과전류 검출을 실현 가능한 2차 전지 감시 장치 및 그것을 구비한 전지 팩을 제공하는 것이다.
2차 전지(BAT)에 흐르는 과전류를 방전 제어용 스위치(FETd) 및 충전 제어용 스위치(FETc)의 온 저항을 거쳐 생기는 전류 검출 전압(Vidt)을 이용해서 검출할 때에, 전원 전압의 증대에 수반하여 플러스인 기울기 혹은 마이너스인 기울기로 변화하는 특성을 갖는 보정 전압(Viov)을 생성하는 전압 보정 회로(VCTL)를 구비하고, 검출 전압에 생기는 전압 변화의 기울기를 상쇄하는 극성으로 보정 전압을 검출 전압 혹은 기준 전원 전압에 부가해서 비교 회로(CMPd)에 입력한다. 이에 의해 과전류 판정 전류의 변동을 저감한다.

Description

2차 전지 감시 장치 및 전지 팩{SECONDARY BATTERY MONITORING APPARATUS AND BATTERY PACK}

본 발명은, 2차 전지 감시 장치 및 전지 팩에 관한 것으로, 예를 들어 리튬 이온 2차 전지를 감시하는 2차 전지 감시 장치 및 이 2차 전지 감시 장치와 리튬 이온 2차 전지를 포함한 전지 팩에 적용해서 유효한 기술에 관한 것이다.

예를 들어, 특허 문헌 1 내지 특허 문헌 4에는 2차 전지에 있어서의 과전류를, 그 전류 경로에 삽입되는 FET의 온 저항을 거쳐 검출하고, 이에 의해 과전류의 보호를 행하는 방식이 게시되어 있다. 구체적으로는, 특허 문헌 1에는 충전 제어 스위치 소자 및 방전 제어 스위치 소자의 게이트 전압을 전지 전압에 상관없이 일정하게 함으로써 각 스위치 소자의 온 저항을 일정하게 유지하는 기술이 게시되어 있다. 해당 게이트 전압은, 예를 들어 전지 전압이 취할 수 있는 최저전압으로 설정된다. 특허 문헌 2에는 충전 및 방전 FET와 동일 특성을 가지고, 동일한 게이트 전압이 인가되는 제1 및 제2 기준 FET를 설치하고, 충전 및 방전 FET의 온 저항을 거쳐 검출된 전압을, 제1 및 제2 기준 FET를 거쳐 생성된 전압을 기준 전압으로서 판별하는 기술이 게시되어 있다.

또한, 특허 문헌 3에는 FET의 온 저항을 거쳐 검출된 검출 전압을, 기준 전압 제어 회로에서 생성된 기준 전압(전지 전압의 증가에 수반하여 곡선적으로 저하하는 전압)과 비교하여, 검출 전압이 기준 전압을 초과했을 때에 해당 FET를 오프로 구동하는 기술이 게시되어 있다. 특허 문헌 4에는, 방전 제어용 FET의 온 저항을 거쳐 검출된 검출 전압에 해당 FET의 게이트 전압을 오프셋 전압으로서 가산하고, 이 가산 후가 되는 방전 전류 검출 전압을 이용해서 과전류의 검출을 행하는 기술이 게시되어 있다. 이에 의해, 온 저항이 낮은 방전 제어용 FET를 이용한 경우, 해당 FET에 필요 이상으로 많은 전류를 흐르게 하지 않더라도 과전류의 검출을 행할 수 있게 된다.

일본 특허 출원 공개 제2002－374630호 공보 일본 특허 출원 공개 제2009－131020호 공보 일본 특허 출원 공개 제2001－14042호 공보 일본 특허 출원 공개 평11－127543호 공보

예를 들어, 휴대 전화기를 대표로 하는 휴대용 전자 기기에서는, 경량, 고 용량, 사이클 수명의 길이 등의 이유로, 대부분의 경우에 리튬 이온 2차 전지가 이용되고 있다. 그러나 리튬 이온 2차 전지는, 고용량으로 인해 과충전 또는 외부 접속 단자 사이의 단락 등의 상태에서는, 팽창, 발열, 발화의 위험성이 높다. 그로 인해 위험 상태를 회피하기 위해, 리튬 이온 2차 전지에는 2차 전지 감시 장치가 장착된다. 2차 전지 감시 장치는, 예를 들어 2차 전지에 있어서의 과전압(과충전 전압, 과방전 전압)이나 과전류(과방전 전류, 과충전 전류)를 검출하고, 이들의 검출 결과에 따라서 방전 제어용 스위치 및 충전 제어용 스위치의 온·오프(ON·OFF)를 제어한다.

도 17의 (a)는, 본 발명에 이르는 과정에 있어서 검토한 종래의 전지 팩으로, 그 주요부의 구성예를 나타내는 개략도이며, 도 17의 (b)는, 도 17의 (a)에 있어서의 드라이버 회로의 구성예를 나타내는 회로도다. 도 17의 (a)에 도시한 전지 팩은, 2차 전지(BAT)와, BAT의 충방전 전류를 제어하는 2차 전지 감시 장치(BATCTL')를 구비한다. BATCTL'는 방전 제어용 스위치(FETd) 및 충전 제어용 스위치(FETc)와, 이들 스위치의 온·오프를 BAT의 상태에 따라서 제어하는 스위치 제어부(SWCTL')를 구비한다. BATCTL'의 플러스극 단자(PP)와 마이너스극 단자(PN) 사이에는, BAT에 충전을 행하는 충전기(CGR)나, 혹은 BAT에 의해 구동되는 부하 회로(LD)가 결합된다.

방전 제어용 스위치(FETd) 및 충전 제어용 스위치(FETc)는, 예를 들어 전계 효과 트랜지스터에 의해 구성되어, 2차 전지(BAT)의 전류 경로 위에 소스·드레인 사이가 직렬로 결합된다. 스위치 제어부(SWCTL')는 과전류 보호 기능을 담당하는 과전류 판정 블록(IJGEBK')과, FETd, FETc의 게이트를 각각 구동하는 드라이버 회로(DRVd, DRVc)와, IJGEBK'의 판정 결과에 따라서 DRVd, DRVc의 입력 신호를 생성하는 제어 논리 회로(LOG)를 구비하고 있다.

스위치 제어부(SWCTL')는, 통상 동작 시에는 FETd, FETc를 모두 온으로 제어하고, 충전 및 방전을 동시에 가능한 상태로 설정한다. 이때에, SWCTL'는 2차 전지(BAT)에 흐르는 전류(Ibat)를, 직렬 접속된 FETd, FETc의 온 저항을 이용하여, 검출 및 전압 변환하고, 해당 전류 검출 전압(Vidt)의 크기를 과전류 판정 블록(IJGEBK')을 이용해서 감시한다. 예를 들어, 방전 시에는 IDT 단자에 Vidt로서 플러스인 전압이 검출되므로, IJCEBK' 내의 비교 회로(CMPd)는 Vidt로서 생긴 플러스인 전압이 소정의 과전류 판정 전압(Vref1)을 초과했을 때에 제어 논리 회로(LOG)를 향해 검출 신호를 출력한다. 따라서, BAT의 방전 전류(Ibat)가 과잉이 되었을 경우에는, 그 취지가 CMPd를 거쳐 검출되어, LOG 및 드라이버 회로(DRVd)를 거쳐 FETd가 오프로 제어된다. 그 결과, BAT의 방전 경로가 차단되어, FETd의 보디 다이오드(D1)와 온 상태에 있는 FETc를 거친 충전 경로만이 형성된다.

한편, 충전 시에는 IDT 단자에 Vidt로서 마이너스인 전압이 검출되므로, 과전류 판정 블록(IJGEBK') 내의 비교 회로(CMPc)는 검출 전압(Vidt)으로서 생긴 마이너스인 전압을 반전 앰프 회로(AMPR)로 극성 변환함으로써 생성된 플러스인 전압이 소정의 과전류 판정 전압(Vref2)을 초과했을 때에 제어 논리 회로(LOG)에 검출 신호를 출력한다. 따라서, 2차 전지(BAT)의 충전 전류(Ibat)가 과잉이 되었을 경우에는, 그 취지가 CMPc를 거쳐 검출되어, LOG 및 드라이버 회로(DRVc)를 거쳐 FETc가 오프로 제어된다. 그 결과, BAT의 충전 경로가 차단되어, FETc의 보디 다이오드(D2)와 온 상태에 있는 FETd를 거친 방전 경로만이 형성된다. 이와 같이 하여 BAT에 대한 과전류의 보호가 도모된다. 또, 드라이버 회로(DRVc, DRVd)는, 도 17의 (b)에 도시한 바와 같이, 예를 들어 BAT의 출력을 전원 전압(VCC)으로 하는 CMOS 인버터 회로에 의해 구성된다.

그러나 이러한 구성예에서는, 드라이버 회로(DRVc, DRVd)의 출력 전압이 2차 전지의 출력 전압[전원 전압(VCC)]에 의존해서 변화하고, 그 결과, 방전 제어용 스위치(FETd) 및 충전 제어용 스위치(FETc)의 온 저항이 변화되므로, 신뢰성이 높은 과전류의 검출이 곤란해질 우려가 있다. 도 18의 (a), 도 18의 (b)는, 도 17의 구성예에 있어서의 문제점의 일례를 나타내는 설명도다. 도 18의 (a)에 도시한 바와 같이, FETd, FETc의 온 저항(Ron)은, 게이트·소스 사이 전압(VGS)[VSG로서 드라이버 회로(DRV)를 거쳐 전원 전압(VCC)이 공급되므로 도 18의 (a)에 있어서 VCC(＝VGS)로 표기되어 있다. 다른 도면에 있어서도 마찬가지임]이 커질수록 곡선적으로 저하된다. 한편, 과전류 판정 블록(IJGEBK') 내의 비교 회로(CMPd)는, 전류 검출 전압(Vidt)(＝Ibat×Ron)을, 전원 전압(VCC)에 따르지 않고 일정해지는 과전류 판정 전압(Vref1)을 기준으로 판정하고, Vidt(＝Ibat×Ron)≥Vref1일 때에 방전 과전류 검출이라 판정한다. 마찬가지로, 비교 회로(CMPc)는 Vidt(＝Ibat×Ron)≥Vref2일 때에 충전 과전류 검출이라 판정한다.

그 결과, 실제로 동작상에서 과전류라 판정되는 전류 Ibat의 값[바꿔 말하면 실제로 동작상의 Ibat의 임계값(허용값)이며, 이것을 본 명세서에서는 과전류 판정 전류(Iov)라 부름]은, 도 18의 (a) 및 도 18의 (b)에 도시한 바와 같이, 전원 전압(VCC)에 대한 의존성을 가지게 된다. 구체적으로는, Iov는, 「Iov×Ron＝Vref1(일정)」의 관계로부터, VCC의 증대에 수반하여 온 저항(Ron)이 저하되면 그것을 상쇄하는 만큼만 상승한다. 그렇게 하면, 예를 들어 Iov가 큰 쪽으로 변동되었을 경우에, 2차 전지(BAT)의 손상이 생길 우려가 있다. 또, Ron은 더욱 엄밀하게는 온도 의존성을 가지므로, 도 18의 (b)에 도시한 바와 같이, Iov도, 더욱 엄밀하게는 온도 의존성을 갖게 된다. 단, 실제로는 이 온도 의존성에 수반하는 변동보다도 VCC에 수반하는 변동 쪽이 매우 커진다.

이러한 과전류 판정 전류(Iov)의 변동을 저감하기 위해, 특허 문헌 1 내지 특허 문헌 3에 게시되는 기술을 이용하는 것을 생각할 수 있다. 특허 문헌 1의 기술은 온 저항(Ron) 자체의 전원 전압(VCC) 의존성을 저감하는 방식이며, 특허 문헌 2 및 특허 문헌 3의 기술은 과전류 판정 전압(Vref)측에, 전류 검출 전압(Vidt)측 과 마찬가지의 VCC 의존성을 갖게 하는 방식이다. 그러나 특허 문헌 1의 기술을 이용하여, 변동하는 VCC를 강압하여 일정한 게이트·소스 사이 전압(VGS)을 생성할 경우, VGS를 낮게(예를 들어 VCC의 하한값) 설정함으로써 넓은 범위에서 VCC 의존성을 해소할 수 있지만, 그 반면, 전체적인 온 저항(Ron)의 증대에 수반하여 전력 손실이 생길 우려가 있다. 반대로, VGS를 약간 높게 설정하면, 전력 손실은 저감할 수 있지만, 그 반면 해당 설정 전압보다도 VCC가 낮은 경우에 VCC 의존성이 생길 수 있다.

또한, 특허 문헌 2나 특허 문헌 3의 기술을 이용할 경우 과전류 판정 전압(Vref)의 조정에 수반하는 용이성이나 자유도를 충분히 얻을 수 없을 우려나, 반도체 기판 위에 만들 경우 회로 면적의 오버헤드가 과잉이 될 우려가 있다. 또, 특허 문헌 4에서는, 전원 전압(VCC)의 의존성에 관한 관점에서의 검토는 특별히 이루어져 있지 않고, 단순히 게이트·소스 사이 전압(VGS)을 그대로 오프셋 전압으로서 전류 검출 전압(Vidt)에 가산하는 회로가 게시되어 있다.

본 발명은, 이러한 것을 감안하여 이루어진 것으로, 그 목적 중 하나는 신뢰성이 높은 과전류 검출을 실현 가능한 2차 전지 감시 장치 및 그것을 구비한 전지 팩을 제공하는 데 있다. 본 발명의 상기 및 그 밖의 목적과 새로운 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.

본 출원에 있어서 개시되는 발명 중, 대표적인 실시 형태의 개요를 간단히 설명하면, 다음과 같다.

본 실시의 일 형태에 의한 2차 전지 감시 장치는, 2차 전지에 흐르는 과전류를 충전 제어용 및 방전 제어용의 FET의 온 저항을 거쳐 생기는 전류 검출 전압을 이용해서 검출할 때에, 전원 전압의 증대에 수반하여 감소하는 상기 검출 전압의 기울기를 근사하는 플러스인 기울기 혹은 마이너스인 기울기로 변화하는 특성을 갖는 보정 전압을 생성하고, 상기 검출 전압에 생기는 전압 변화의 기울기를 상쇄하는 극성으로 상기 보정 전압을 상기 검출 전압 혹은 기준 전원 전압에 부가해서 비교 회로에 입력함으로써, 상기 비교 회로에의 입력을 상기 보정 전압으로 보정하고, 이에 의해 과전류 판정 전류의 변동을 저감하는 것이다.

본 실시의 일 형태에 의한 2차 전지 감시 장치는, 2차 전지에 흐르는 과전류를 충전 제어용 및 방전 제어용의 FET의 온 저항을 거쳐 생기는 전류 검출 전압을 이용해서 검출할 때에, 전원 전압에 의존해서 변화하는 상기 검출 전압의 특성에 대하여 1차 함수 또는 2차 함수로 근사되는 특성을 갖는 보정 전압을 생성하고, 상기 검출 전압에 생기는 전압 변화의 기울기를 상쇄하는 극성으로 상기 보정 전압을 상기 검출 전압 혹은 기준 전원 전압에 부가해서 비교 회로에 입력함으로써, 상기 비교 회로에의 입력을 상기 보정 전압으로 보정하고, 이에 의해 과전류 판정 전류의 변동을 저감하는 것이다.

게다가 본 실시의 일 형태에 의한 2차 전지 감시 장치는, 2차 전지에 흐르는 과전류를 충전 제어용 및 방전 제어용의 FET의 온 저항을 거쳐 생기는 전류 검출 전압을 이용해서 검출할 때에, 전원 전압의 증대에 수반하여 플러스인 기울기로 증대하는 특성을 갖는 보정 전압을 생성하는 수단과, 상기 검출 전압에 상기 보정 전압을 가산해서 보정 검출 전압을 생성하는 수단을 포함하고, 비교 회로의 한쪽에 기준 전원 전압을 인가하고, 상기 보정 검출 전압을 비교 회로의 다른 쪽에 인가함으로써, 상기 비교 회로에의 입력을 상기 보정 전압으로 보정하고, 이에 의해 과전류 판정 전류의 변동을 저감하는 것이다.

또한, 본 실시의 다른 형태에 의한 2차 전지 감시 장치는, 2차 전지에 흐르는 과전류를 충전 제어용 및 방전 제어용의 FET의 온 저항을 거쳐 생기는 전류 검출 전압을 이용해서 검출할 때에, 상기 제1 전원 전압의 증대에 수반하여 마이너스인 기울기로 감소하는 특성을 갖는 보정 전압을 생성하는 수단과, 기준 전원 전압에 상기 보정 전압을 가산해서 보정 기준 전압을 생성하는 수단을 포함하고, 상기 보정 전압으로 보정된 기준 전압을 비교 회로의 한쪽에 인가하고, 비교 회로의 다른 쪽에 전류 검출 전압을 인가함으로써, 상기 비교 회로에의 입력을 상기 보정 전압으로 보정하고, 이에 의해 과전류 판정 전류의 변동을 저감하는 것이다.

본 출원에 있어서 개시되는 발명 중, 대표적인 실시 형태에 의해 얻을 수 있는 효과를 간단히 설명하면, 2차 전지 감시 장치 및 그것을 구비한 전지 팩에 있어서, 신뢰성이 높은 과전류 검출이 실현 가능해진다.

도 1의 (a) 및 (b)는, 본 발명의 제1 실시 형태에 의한 전지 팩에 있어서, 그 주요부의 구성예를 나타내는 개략도이다.
도 2의 (a) 및 (b)는, 도 1의 스위치 제어부에 있어서, 그 전압 보정 회로의 개략적인 구성예 및 동작예를 나타내는 설명도다.
도 3의 (a)는, 도 2의 (a) 및 도 2의 (b)에 있어서의 전류 검출 전압의 다른 특성예를 나타내는 설명도이며, (b)는, 도 3의 (a)의 전류 검출 전압의 특성예에 대응하는 과전류 판정 전류의 특성예를 나타내는 설명도다.
도 4의 (a)는, 도 2의 (a)에 도 3을 적용하는 경우에 있어서, 그 보정 후 전압의 특성의 개략적인 조정 방법의 일례를 나타내는 모식도이며, (b)는, 도 2의 (b)에 도 3을 적용하는 경우에, 그 보정 후 전압의 특성의 개략적인 조정 방법의 일례를 나타내는 모식도다.
도 5의 (a)는, 도 1의 스위치 제어부에 있어서, 그 전압 보정 회로의 상세한 구성예를 나타내는 회로도이며, (b)는, (a)에 있어서의 과전류 보정 전압의 특성예를 나타내는 설명도다.
도 6의 (a) 내지 (c)는, 도 5의 (a)의 전압 보정 회로의 동작예를 나타내는 설명도이다.
도 7은 본 발명의 제2 실시 형태에 의한 2차 전지 감시 장치에 있어서, 그 전압 보정 회로의 상세한 구성예를 나타내는 회로도다.
도 8의 (a) 내지 (c)는, 도 7의 전압 보정 회로의 동작예를 나타내는 설명도다.
도 9의 (a) 및 (b)는, 본 발명의 제3 실시 형태에 의한 전지 팩에 있어서, 그 주요부의 구성예를 나타내는 개략도다.
도 10의 (a) 내지 (d)는, 도 9의 스위치 제어부의 개략적인 동작예를 나타내는 설명도이다.
도 11은 도 9의 스위치 제어부에 있어서, 그 전압 보정 회로 및 드라이버 회로 주위의 상세한 구성예를 나타내는 회로도다.
도 12의 (a) 내지 (d)는, 도 11의 전압 보정 회로의 동작예를 나타내는 설명도다.
도 13은 도 9의 스위치 제어부에 있어서, 그 전압 보정 회로 및 드라이버 회로 주위의 다른 상세한 구성예를 나타내는 회로도다.
도 14는 (a) 내지 (d)는, 도 13의 전압 보정 회로의 동작예를 나타내는 설명도다.
도 15는 본 발명의 제4 실시 형태에 의한 2차 전지 감시 장치에 있어서, 그 전압 보정 회로의 상세한 구성예를 나타내는 회로도다.
도 16의 (a) 내지 (e)는, 도 15의 전압 보정 회로의 동작예를 나타내는 설명도다.
도 17의 (a)는, 본 발명의 전제로서 검토한 전지 팩에 있어서, 그 주요부의 구성예를 나타내는 개략도이며, (b)는, (a)에 있어서의 드라이버 회로의 구성예를 나타내는 회로도다.
도 18의 (a), (b)는, 도 17의 (a)의 구성예에 있어서의 문제점의 일례를 나타내는 설명도다.

이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할해서 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관계한 것은 아니며, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명의 관계에 있다. 또한, 이하의 실시 형태에 있어서, 요소의 수(개수, 수치, 양, 범위 등을 포함함)에 언급할 경우, 특별히 명시한 경우 및 원리적으로 분명히 특정한 수에 한정되는 경우를 제외하고, 그 특정한 수에 한정되는 것은 아니며, 특정한 수 이상이라도 이하라도 좋다.

또한 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝도 포함함)는 특별히 명시한 경우 및 원리적으로 분명히 필수라고 생각되는 경우를 제외하고, 반드시 필수적인 것이 아님은 물론이다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때는, 특별히 명시한 경우 및 원리적으로 분명히 그렇지 않다고 생각되는 경우를 제외하고, 실질적으로 그 형상에 근사 또는 유사한 것을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.

또한, 실시 형태의 각 기능 블록을 구성하는 회로 소자는 특별히 제한되지 않지만, 예를 들어 공지의 CMOS(상보형 MOS 트랜지스터)의 집적 회로 기술에 의해, 단결정 실리콘과 같은 반도체 기판 위에 형성된다.

이하, 본 발명의 실시 형태를 도면을 기초로 하여 상세하게 설명한다. 또, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복된 설명은 생략한다.

(제1 실시 형태)

<<전지 팩의 전체 구성 및 동작>>

도 1의 (a)는, 본 발명의 제1 실시 형태에 의한 전지 팩에 있어서, 그 주요부의 구성예를 나타내는 개략도다. 도 1에 나타내는 전지 팩은, 2차 전지(배터리)(BAT)와, 퓨즈(FS)와, BAT의 충전 제어 또는 방전 제어를 행하는 2차 전지 감시 장치(BATCTL)를 구비한다. BAT는, 대표적으로는 리튬 이온 2차 전지다. 퓨즈(FS)는, BAT에 대전류가 흘렀을 때에 해당 전류 경로를 차단함으로써 BAT의 보호를 도모한다. BATCTL은, BAT를 접속하기 위한 플러스극 단자(BP) 및 마이너스극 단자(BN)와, BAT에 충전을 행하는 충전기(CGR)나 BAT에 의해 구동되는 부하 회로(LD)를 접속하기 위한 플러스극 단자(PP) 및 마이너스극 단자(PN)를 구비한다. BP에는 BAT에 의한 전원 전압(VCC)이 공급되고, BN에는 BAT에 의한 접지 전원 전압(GND)이 공급된다. PP, PN 사이에 CGR 또는 LD가 접속된 경우, 이 BP와 PP 사이, 및 BN과 PN 사이에 각각 전류 경로가 형성된다.

2차 전지 감시 장치(BATCTL)는, 여기에서는 마이너스극 단자(BN)와 PN 사이의 전류 경로 위에 직렬로 삽입되는 방전 제어용 스위치(FETd) 및 충전 제어용 스위치(FETc)와, 이들 스위치의 온·오프를 BAT의 상태에 따라서 제어하는 스위치 제어부(SWCTL1)를 구비한다. 방전 제어용 스위치(FETd) 및 충전 제어용 스위치(FETc)는, 예를 들어 n채널형의 MOS 전계 효과 트랜지스터에 의해 구성되어, BN과 PN 사이의 전류 경로 위에 소스·드레인 사이가 직렬로 결합된다. 여기에서는, FETd는 소스가 BN[접지 전원 전압(GND)]에 결합되고, 드레인이 FETc의 드레인에 결합된다. FETc의 소스는 마이너스극 단자(PN)에 결합된다. FETd, FETc는, 각각 소스·드레인 사이와 병렬로, 소스측을 애노드, 드레인측을 캐소드로 하는 보디 다이오드(D1, D2)를 구비한다. 특별히 한정되지 않지만, SWCTL1과 스위치(FETd, FETc)는 각각 다른 반도체 칩에 의해 형성되어, 동일한 패키지 내 또는 동일한 배선 기판 위에 탑재된다.

스위치 제어부(SWCTL1)는 과전류 보호 기능을 담당하는 과전류 판정 블록(IJGEBK)과, FETd, FETc의 게이트를 각각 구동하는 드라이버 회로(DRVd, DRVc)와, IJGEBK의 판정 결과에 따라서 DRVd, DRVc의 입력 신호를 생성하는 제어 논리 회로(LOG)를 구비한다. SWCTL1은, 마이너스극 단자(BN)로부터 공급되는 접지 전원 전압(GND)을 기준으로 하여 플러스극 단자(BP)로부터 저항(Rvcc)을 거쳐 공급되는 전원 전압(VCC)을 이용해서 동작한다. 드라이버 회로(DRVd, DRVc)로서 예를 들어 도 1의 (b)에 도시되는 드라이버 회로를 사용할 수 있다.

과전류 판정 블록(IJGEBK)은, 과방전 전류 판정 블록(IJGEBK1)과 과충전 전류 판정 블록(IJGEBK2)을 포함한다. IJGEBK1은, 비교 회로(CMPd) 및 판정 기준 전압(Vref1) 외에, 본 발명에 의한 전압 보정 회로(VCTL1)를 구비하고 있다. 마찬가지로, 과충전 전류 판정 블록(IJGEBK2)은 비교 회로(CMPc) 및 판정 기준 전압(Vref2) 외에, 본 발명에 의한 전압 보정 회로(VCTL3)를 구비한다. VCTL3은, IJGEBK1에 있어서의 VCTL1과 마찬가지의 구성을 구비한다. 이하의 설명에 있어서, 과방전 전류 판정 블록(IJGEBK1)을 예로 설명하지만, 과충전 전류 판정 블록(IJGEBK2)도 IJGEBK1과 마찬가지의 기능을 갖는다. 또, 충전 시에는 IDT 단자에 전류 검출 전압(Vidt)으로서 마이너스인 전압이 검출되므로, 검출된 Vidt는 반전 앰프 회로(AMPR)를 거쳐 과충전 전류 판정 블록(IJGEBK2)에 인가된다.

전압 보정 회로(VCTL1)는, 상세한 것은 후술하지만, 전류 검출 전압(Vidt) 및 판정 기준 전압(Vref1)을 받아, 양자를 비교 회로(CMPd)의 2 입력으로 각각 전송하는 동시에, 이 전송 시에, 그 어느 한쪽에 소정의 보정 전압을 가하는 회로로 되어 있다. Vidt는, 저항(Ridt)을 거쳐 충전 제어용 스위치(FETc)의 소스에 결합되는 전류 검출 단자(IDT)에 생성되는 전압이며, FETc의 소스에 있어서의 전압과 거의 동일 전위가 된다. CMPd는, 2 입력 중 한쪽[여기서는 플러스극 노드(＋)측]에 입력되는 전압을, 2 입력 중 다른 쪽[여기서는 마이너스극 노드(－)측]에 인가되는 전압을 기준으로 하여 대소 판정한다. 또, 저항(Rvcc, Ridt)은, 예를 들어 정전 파괴의 원인이 되는 외부 노이즈로부터 SWCTL1을 보호하기 위해 설치되어, 비교적 높은 저항값을 갖는다.

통상 동작 시에 있어서, 스위치 제어부(SWCTL1) 내의 드라이버 회로(DRVd)는, 방전 제어 단자(DCH)로부터 출력하는 방전 제어 신호(DCHout)에 의해 방전 제어용 스위치(FETd)를 온으로 제어하고, 드라이버 회로(DRVc)는 충전 제어 단자(CHG)로부터 출력하는 충전 제어 신호(CHGout)에 의해 충전 제어용 스위치(FETc)를 온으로 제어한다. 이때에, SWCTL1 내의 과전류 판정 블록(IJGEBK1)은, 2차 전지(BAT)에 흐르는 전류(Ibat)를 감시한다. 구체적으로는, Ibat를 FETd, FETc의 온 저항을 이용해서 전압으로 변환하고, 해당 전압을 전술한 전류 검출 전압(Vidt)으로 하여 받음으로써 감시를 행한다.

제어 논리 회로(LOG)는 비교 회로(CMPd)에 의해 「플러스극 노드(＋)측 전압≥마이너스극 노드(－)측 전압」의 상태가 검출되었을 때에, 드라이버 회로(DRVd)에 제어 신호를 출력한다. DRVd는, 이것을 받아 방전 제어용 스위치(FETd)를 온으로부터 오프로 천이시킨다. 이에 의해, 2차 전지(BAT)의 방전 경로가 차단되어, FETd의 보디 다이오드(D1)와 온 상태에 있는 FETc에 의해 충전 경로만이 형성된다.

또, 과충전 전류 판정 블록(IJGEBK2)에서는, 충전 시에 IDT 단자에 Vidt로서 검출되는 마이너스인 전압이 반전 앰프 회로(AMPR)에서 반전된 출력 및 판정 기준 전압(Vref2)이 비교 회로(CMPc)에 입력되지만, 비교 회로(CMPc)에의 해당 입력 중 어느 한쪽에 전압 보정 회로(VCTL3)에서 생성되는 보정 전압이 가해지게 된다. 이후에 있어서도 마찬가지로, 각 실시 형태에서는 설명을 간략화하기 위해 과방전 전류 보호 회로를 예로 들어 설명을 행하지만, 이들은 과충전 전류 보호 회로에 대해서도 적용 가능하다. 또, 본 발명에 의한 전압 보정 회로(VCTL)는 과방전 전류 보호 회로 및 과방전 전류 보호 회로의 양방에 적용해도 좋고, 혹은 어느 한쪽에만 적용해서 다른 쪽을 종래의 회로 구성으로 해도 된다.

<<전압 보정 회로의 개요>>

도 2의 (a) 및 도 2의 (b)는, 도 1의 스위치 제어부(SWCTL1)에 있어서, 그 전압 보정 회로(VCTL)의 개략적인 구성예 및 동작예를 나타내는 설명도다. 도 18의 (a)에서 설명한 바와 같이, 과전류를 검출할 때는 방전 제어용 스위치(FETd) 및 충전 제어용 스위치(FETc)의 온 저항(Ron)에서 생기는 전원 전압(VCC)의 변화에 대한 의존성(즉 게이트·소스 사이 전압(VGS)의 변화에 대한 의존성)에 기인하여, 과전류 판정 전류(Iov)가 VCC의 변화(즉 VGS의 변화)에 따라서 변화하는 것이 문제가 된다. 이러한 문제를 해결하기 위해, 도 2의 (a)에 도시한 바와 같이, 비교 회로(CMPd)의 마이너스극 노드와 판정 기준 전압(Vref1)(일정)과의 사이에 보정 전압을 부가하는 경우에 대한 동작을 설명한다. 비교 회로(CMPd)의 플러스극 노드(＋)의 전압을 VP, 마이너스극 노드(－)의 전압을 VN으로 한 경우, Vidt＝Ron×Iov로 결정되는 전압(VP)이 비교 회로(CMPd)의 플러스극 노드에 인가되고, 마이너스극 노드에 판정 기준 전압(VN)이 인가된다. 여기서, Iov를 VCC에 따르지 않고 일정하게 하는 조건을 실현하기 위해, 도 2의 (a)에서는 전압 보정 회로(VCTL1)가, 판정 기준 전압(Vref1)(일정)에 대하여 VCC에 의존하는 소정의 보정 전압(Viov)을 부가하는 것으로 VN을 전류 검출 전압(Vidt)에 일치시키는 제어를 행하고 있다.

도 2의 (a) 대신에, 도 2의 (b)에 도시한 바와 같은 방식을 이용해도, 과전류 판정 전류(Iov)를 전원 전압(VCC)에 따르지 않고 일정하게 할 수 있다. 도 2의 (b)에서는, 전압 보정 회로(VCTL2)가, 전류 검출 전압(Vidt)에 대하여 보정 전압(Viov)을 부가하는 것으로 비교 회로(CMPd)의 플러스극 노드(＋)측의 보정 후 전압(VP)을 과전류 판정 전압(Vref1)에 일치시키는 제어를 행하고 있다. 단, 이 경우, Viov를 부가할 때의 극성이 반대인 관계가 된다.

즉, 전원 전압의 증대에 수반하여 플러스인 기울기 혹은 마이너스인 기울기로 변화하는 특성을 갖는 보정 전압(Viov)을 생성하고, 검출 전압에 생기는 전압 변화의 기울기를 상쇄하는 극성으로 보정 전압을 검출 전압 혹은 기준 전원 전압에 부가해서 비교 회로에 입력한다. 따라서, 도 2의 (a), (b)에 도시된 바와 같이, 생성되는 보정 전압의 변화의 기울기 및 보정 전압에 부가하는지 기준 전원 전압에 부가하는지에 따라서 부가할 때의 극성을 결정한다. 또, CMPd의 마이너스극 노드(－)측에 |Viov|를 가산하는 것은, CMPd의 플러스극 노드(＋)측으로부터 |Viov|를 감산하는 것과 등가이며, CMPd의 마이너스극 노드(－)측으로부터 |Viov|를 감산하는 것은, CMPd의 플러스극 노드(＋)측에 |Viov|를 가산하는 것과 등가다.

도 3의 (a)는, 도 2의 (a) 및 도 2의 (b)에 있어서의 전류 검출 전압의 다른 특성예를 나타내는 설명도이며, 도 3의 (b)는, 도 3의 (a)의 전류 검출 전압의 특성예에 대응하는 과전류 판정 전류의 특성예를 나타내는 설명도다. 예를 들어 전술한 도 2의 (a)에서는, 비교 회로(CMPd)의 마이너스극 노드(－)의 보정 후 전압(VN)을 전류 검출 전압(Vidt)에 일치시키기 위해, 보정 전압(Viov)을 전원 전압(VCC)에 따라서 곡선적으로 변화시키는 제어가 바람직하지만, 이러한 제어를 행하기 위해서는 복잡한 회로 및 회로 파라미터의 조정이 필요해질 우려가 있다. 따라서, 도 3의 (a)에 나타낸 실시예에서는, 해당 곡선 특성(Vidt)을 직선 근사 특성(Vidt')에 근사(1차 근사)시킨 다음, 그것을 전제로 하여, 대응하는 보정 후 전압(VN)[과전류 검출 전압(Viov)]의 특성을 정하는 것이 실용적이다. 이에 의해, 반도체 기판 위에 전압 보정 회로(VCTL)를 배치하기 위해 필요한 회로 면적의 오버헤드가 저감되고, 또한 회로 파라미터의 조정이 용이화된다.

여기서, 도 3의 (a)에 도시한 바와 같이, 곡선 특성(Vidt)을 직선 특성(Vidt')에 근사시킬 때는, 가능한 한 2개의 특성 사이의 오차(ΔV)가 작은 쪽이 바람직하다. 이 오차(ΔV)는, 도 3의 (b)[과전류 판정 전류(Iov)의 전원 전압(VCC) 의존성]에 있어서의 특성 SP1[도 3의 (a)에 도시한 1차 근사 특성]에 나타낸 바와 같이, 특성 SP2[전원 전압(VCC) 의존성이 제로가 되는 이상 특성]와의 사이의 오차(ΔI)로서 나타난다. 단, 도 17에 나타낸 종래의 과전류 판정 블록(IJGEBK')을 사용한 경우에 생기는 도 18의 (a)에 나타낸 곡선 특성 SP3과 비교하면 오차는 대폭으로 작아진다. 도 3의 (a)에 있어서, 곡선 특성(Vidt)과 직선 근사 특성(Vidt')의 오차(ΔV)를 최소로 하기 위해서는, 예를 들어 VCC의 동작 범위(변동 폭)의 구간에서 소위 최소 제곱법을 사용해서 변화의 중심점과 기울기(＝Vidt'/VCC)를 정하면 좋다.

단, 곡선 특성(Vidt)의 형상은, 온 저항(Ron) 특성(즉 스위치로서 사용하는 FETd, FETc의 회로 파라미터, 구성 혹은 제조 조건에 의존하는 특성)이나 과전류 판정 전류(Iov)의 설정값(즉 어느 정도의 전류값을 과전류로서 판정시키는지)에 의해 변동한다. 따라서, 이들의 각종 조건에 따라서 높은 자유도로 직선 근사 특성(Vidt')을 정하고, 그에 대응하는 보정 후 전압(VN)의 특성을 얻기 위해서는, Vidt'에 대응하는 과전류 보정 전압(Viov)의 기울기 및 변화의 중심점을 각각 독립된 파라미터로서 설정 가능한 회로 설계에 있어서의 선택지를 늘릴 수 있는 전압 보정 회로(VCTL)를 설치하는 것이 바람직하다. 또, 여기서는, 도 2의 (a)의 경우를 예로 들어 설명했지만, 도 2의 (b)의 경우도 마찬가지이다. 따라서, 도 2의 (a) 및 도 2의 (b)와 같은 구성예에 대하여 도 3과 같은 직접 근사(1차 근사)를 이용하면, 회로 설계에 있어서 전술한 기울기와 변화의 중심점을 각각 독립해서 선택 설정하는 것이 용이하게 실현 가능해진다.

도 4의 (a)는, 도 2의 (a)에 도 3에서 설명한 설계 개념을 적용하는 경우에 있어서, 그 보정 후 전압의 특성의 개략적인 조정 방법의 일례를 나타내는 모식도이며, 도 4의 (b)는, 도 2의 (b)에 도 3에서 설명한 설계 개념을 적용하는 경우에 있어서, 그 보정 후 전압의 특성의 개략적인 조정 방법의 일례를 나타내는 모식도다. 도 4의 (a)의 상부 도면은, 각종 신호의 전압 특성을 나타낸 것이며, 도 4의 (a)의 하부 도면은, 과전류 보정 전압에 착안한 전압 특성을 나타낸 것이다. 마찬가지로, 도 4의 (b)의 상부 도면은, 각종 신호의 전압 특성을 나타낸 것이며, 도 4의 (b)의 하부 도면은 과전류 보정 전압에 착안한 전압 특성을 나타낸 것이다.

도 4의 (a)의 상부 도면에 있어서, 우선, 도 3의 (a)에서 서술한 바와 같이 하여 목표로 하는 직선 근사 특성(Vidt')을 정한다. Vidt'는, 온 저항(Ron)과, 과전류 판정 전류(Iov)의 설정값(어느 정도의 전류값을 과전류로서 판정시키는지)에 의해 기울기와 변화의 중심점이 변화된다. 계속해서, 해당 직선 근사 특성(Vidt') 위에 변화의 중심점(예를 들어, Vidt' 상에서 VCC의 변동 범위의 중간점에 대응하는 위치)을 정하고, 예를 들어 이 변화의 중심점 위에 과전류 판정 전압(Vref1)을 설정한다. 그리고 이 Vref1을 Vidt'에 일치시키기 위해, Vref1에 부가해야 할 과전류 보정 전압(Viov)의 특성을 정한다. 이 Viov의 특성은, 도 4의 (a)의 하부 도면에 도시한 바와 같이, Vldt'의 마이너스인 기울기와 동일한 값의 마이너스인 기울기를 갖고, Vref1 상의 변화의 중심점에서 Vref1과 교차하는 특성이 된다.

도 4의 (b)의 상부 도면에 있어서도 마찬가지로, 목표로 하는 직선 근사 특성(Vidt')이 정해지면, 해당 Vidt' 위에 변화의 중심점을 정하고, 예를 들어 이 변화의 중심점 위에 과전류 판정 전압(Vref1)을 설정한다. 그리고 이 Vidt'를 Vref1에 일치시키기 위해, Vidt'에 부가해야 할 과전류 보정 전압(Vtov)의 특성을 정한다. 이 Viov의 특성은, 도 4의 (b)의 하부 도면에 도시한 바와 같이, 도 4의 (b)의 상부 도면에 있어서의 Vidt'의 기울기와 같은 절대값으로, 부호가 반전된 플러스인 기울기를 갖고, Vidt' 상의 변화의 중심점에서 Vidt'와 교차되는 특성이 된다. 도 4의 (a) 및 도 4의 (b)에 있어서, Viov의 전원 전압(VCC)에 대한 기울기 특성은, 직선 근사를 이용하고 있으므로, 예를 들어 VCC의 저항 분압 회로를 이용해서 용이하게 설정할 수 있다. 또한, Viov의 변화의 중심점은, 도 4의 (a)의 경우에는 Vref1의 값과, Vref1과 Viov의 교점의 조정에 의해 설정할 수 있고, 도 4의 (b)의 경우에는 Vref1의 값과, Vidt'와 Viov의 교점의 조정에 의해 설정할 수 있다. 이와 같이, 도 2의 (a) 및 도 2의 (b)와 같은 구성예에 대하여 도 3과 같은 직선 근사(1차 근사)를 이용하면, Viov의 기울기와 변화의 중심점의 독립 제어가 용이하게 실현 가능해진다.

한편, 특허 문헌 2 또는 특허 문헌 3의 기술은, 도 2의 (a) 및 도 2의 (b)에 도시한 바와 같은 과전류 판정 전압(Vref1)이나 도 3에 도시한 바와 같은 직선 근사(1차 근사)를 이용하지 않고, 말하자면, 도 2의 (a)에 있어서의 비교 회로(CMPd)의 마이너스극 노드(－)에 있어서 전원 전압(VCC)에 의존하는 전압 곡선을 고정적으로 만드는 방식을 이용하고 있다. 그 결과, 회로나 회로 파라미터 조정의 복잡화나, 설계의 자유도 저하의 문제가 생길 우려가 있다.

예를 들어, 특허 문헌 2의 기술은 보정 회로로서, 스위치용 트랜지스터(FETd, FETc)와 동일 특성의 트랜지스터를 설치하고, 양자를 항상 조합하여 사용할 필요가 있으므로, 실제 설계상의 자유도가 저하될 우려 등이 있다. 또한, 특허 문헌 3의 기술은, 비교 회로(CMPd)의 마이너스극 노드(－)의 전압 곡선을 복잡한 트랜지스터 회로로 실현하고 있으므로, 예를 들어 스위치용 트랜지스터(FETd, FETc)로서 사용하는 트랜지스터의 특성에 맞추어 행할 필요가 있는 회로 파라미터 조정의 복잡화를 초래할 우려가 있다. 또한, 특허 문헌 3의 기술은, 회로 면적의 증대도 어느 정도 염려된다. 이에 반해, 도 2 및 도 3에서 설명한 바와 같은 설계 사상으로 구성되는 전압 조정 회로를 이용하면, 스위치용 트랜지스터(FETd, FETc)의 특성에 따라서, 과전류의 검출 조건(보정 특성)을 높은 자유도로 용이하게 설정할 수 있어, 신뢰성이 높은 과전류 검출이 실현 가능해진다.

<<전압 보정 회로의 상세>>

도 5의 (a)는, 도 1의 스위치 제어부(SWCTL1)에 있어서, 그 전압 보정 회로(VCTL)의 상세한 구성예를 나타내는 회로도이며, 도 5의 (b)는, 도 5의 (a)에 있어서의 과전류 보정 전압의 특성예를 나타내는 설명도다. 도 6의 (a) 내지 도 6의 (c)는, 도 5의 (a)의 전압 보정 회로의 동작예를 나타내는 설명도이다. 도 5의 (a)에 나타내는 전압 보정 회로(VCTL2a)는, 전술한 도 2의 (b)의 전압 보정 회로(VCTL2)에 도 3의 직선 근사(1차 근사)를 적용한 구성예로 되어 있다. VCTL2a는 전원 전압(VCC)과 접지 전원 전압(GND) 사이를 저항 분압하는 저항 R1, R2와, 그 저항 분압 노드와 전류 검출 단자(IDT) 사이를 저항 분압하는 저항 R3, R4를 구비한다. R1, R2의 저항 분압 노드에는 전압(VCCR)이 생성되고, R3, R4의 저항 분압 노드에는 과전류 보정 전압(Viov)이 생성되고, 해당 저항 분압 노드(Viov)가 비교 회로(CMPd)의 플러스극 노드(＋)에 결합된다. CMPd의 마이너스극 노드(－)에는 고정값이 되는 과전류 판정 전압(Vref1)이 인가된다.

이러한 구성예를 이용하면, 도 6의 (a)에 도시한 바와 같이, 전원 전압(VCC)의 증대에 따라서 저항 R1, R2의 분압비에 따른 플러스인 기울기를 갖는 전압(VCCR)이 생성된다. 해당 VCCR은, 전류 검출 단자(IDT)에 있어서의 전류 검출 전압(Vidt)을 기준으로 하여, 저항 R3, R4의 분압비에 따라서 분압된다. 그 결과, 도 6의 (b)에 도시한 바와 같이, VCC(VCCR)가 증대하면, R3에서 R4로 유입되는 전류가 증대하고, Vidt를 기준으로 하여 플러스인 기울기를 갖는 과전류 보정 전압(Viov)이 생성된다. 이에 의해, 도 2의 (b) 및 도 4의 (b)에서 서술한 바와 같이 과전류 판정 전류(Iov)의 VCC 의존성이 저감되어, 도 6의 (c)에 도시한 바와 같은 Iov의 특성을 얻을 수 있다.

도 5의 (a)의 동작을 더욱 상세하게 설명하면 다음과 같아진다. 우선, 전압(VCCR)의 전압 레벨이 볼트 단위인 것에 반해, 전류 검출 단자(IDT)의 전압 레벨은 밀리볼트 단위로 작기 때문에, IDT 단자는 실효적으로 거의 개방이라 간주할 수 있어, 전압(VCCR)은 수학식 1로 정해지고, 과전류 보정 전압(Viov)은 수학식 2로 정해진다. 수학식 2에 수학식 1을 대입하면 수학식 3을 얻을 수 있다.

도 5의 (b)는, 수학식 3에 의해 얻을 수 있는 과전류 보정 전압(Viov)의 특성을 도시한 것이다. 도 5의 (b)로부터 알 수 있는 바와 같이, 도 5의 (a)의 전압 보정 회로(VCTL2a)를 이용하면, Viov의 플러스인 기울기는, 저항 R1 내지 R4의 값에 의해 설정할 수 있다. 또한, 도 4의 (b)에서 설명한 「변화의 중심점」[즉, Vidt'(실제로는 Vidt)와 Viov의 교점]은, 도 5의 (b)로부터 알 수 있는 바와 같이, 저항 R3, R4의 값에 의해 설정할 수 있다. 즉, 「변화의 중심점」과「기울기」를, 각각 독립적으로 설정할 수 있게 된다. 이에 의해, 스위치(FETd, FETc)의 온 저항(Ron)의 특성이나 과전류의 판정 조건[과전류 판정 전류(Iov)의 값] 등에 따른 Viov의 특성을 높은 자유도로 용이하게 설정할 수 있게 된다.

한편, 전원 전압(VCC)의 의존성을 고려한 것은 아니지만, 예를 들어 특허 문헌 4에는, 도 5에 있어서, 저항 분압 노드(VCCR)에 스위치(FETd, FETc)의 게이트 전압 노드가 직접 접속된 구성이 나타내어져 있다. 이 경우, 가령 게이트 전압 노드의 전압값이 전원 전압(VCC)이었다고 해도, 도 5의 (a), 도 5의 (b)에서 서술한 바와 같은 높은 자유도를 갖게 하는 것은 곤란해진다. 즉, 이 경우,「변화의 중심점」의 설정과 「기울기」의 설정을, 저항 R3, R4만을 공통으로 이용하여 행할 필요가 있어, 각각 독립적으로 설정하는 것이 곤란해진다. 또한, 도 5의 (a)의 구성예는, 특허 문헌 2나 특허 문헌 3의 기술과 비교하여, 작은 회로 면적으로 실현할 수 있어, 이 점에서도 유익해진다.

이상, 본 제1 실시 형태의 2차 전지 감시 장치 또는 전지 팩을 이용하는 것으로, 대표적으로는 스위치(FETd, FETc)의 특성 등에 대응해서 오차가 작은 과전류의 검출을 행할 수 있어, 신뢰성이 높은 과전류 검출이 실현 가능해진다. 또, 도 5의 (a), 도 5의 (b)에서는, 전류 검출 전압(Vidt)을 기준으로 하여 플러스인 기울기를 갖는 과전류 보정 전압(Viov)을 생성하고, 이것을 Vidt에 가산하는 회로 방식을 이용했지만, 회로 방식은 적절하게 변경하는 것이 가능하다. 예를 들어, Vidt를 기준으로 하여 마이너스인 기울기를 갖는 과전류 보정 전압을 생성하고, 이것을 Vidt로부터 감산하는 회로 방식 등을 이용해도 된다.

(제2 실시 형태)

<<전압 보정 회로의 상세(변형예[1])>>

도 7은, 본 발명의 제2 실시 형태에 의한 2차 전지 감시 장치에 있어서, 그 전압 보정 회로의 상세한 구성예를 나타내는 회로도다. 도 8의 (a) 내지 도 8의 (c)는, 도 7의 전압 보정 회로의 동작예를 나타내는 설명도다. 도 7에 나타내는 전압 보정 회로(VCTL1a)는, 전술한 도 2의 (a)의 전압 보정 회로(VCTL1)에 도 3의 직선 근사(1차 근사)를 적용한 구성예로 되어 있다. VCTL1a는 전원 전압(VCC)과 접지 전원 전압(GND) 사이를 저항 분압하는 저항 R1, R2와, 그 저항 분압 노드와 비교 회로(CMPd)의 마이너스극 노드(－) 사이를 저항 분압하는 저항 R3, R4와, 앰프 회로(AMP1)를 구비한다.

앰프 회로(AMP1)는 플러스극 노드(＋)에 기준 전압 생성 회로(대표적으로는 밴드 갭 레퍼런스 회로)(VRGEN)로부터의 과전류 판정 전압(Vref1)이 입력되어, 마이너스극 노드(－)에 저항 R3, R4의 저항 분압 노드가 결합되고, 출력 노드에 비교 회로(CMPd)의 마이너스극 노드(－)가 결합된다. 저항 R1, R2의 저항 분압 노드에는 전압(VCCR)이 생성되고, CMPd의 마이너스극 노드(－)에는 과전류 보정 전압(Viov)이 생성된다. CMPd의 플러스극 노드(＋)에는, 전류 검출 단자(IDT)로부터의 전류 검출 전압(Vidt)이 입력된다.

이러한 구성예를 이용하면, 도 8의 (a)에 도시한 바와 같이, 전원 전압(VCC)의 증대에 따라서 저항 R1, R2의 분압비에 따른 플러스인 기울기를 갖는 전압(VCCR)이 생성된다. 한편, 앰프 회로(AMP1)는 저항 R3, R4의 저항 분압 노드를 과전류 판정 전압(Vref1)으로 설정한다. 따라서, VCC(VCCR)의 증대에 수반하여 R3에서 R4로 유입되는 전류 I1이 증대하고, 그 결과, 도 8의 (b)에 도시한 바와 같이, Vref1을 기준으로 마이너스인 기울기를 갖는 과전류 보정 전압(Viov)이 생성된다. 이에 의해, 도 2의 (a) 및 도 4의 (a)에서 서술한 바와 같이 과전류 판정 전류(Iov)의 VCC 의존성이 저감되어, 도 8의 (c)에 도시한 바와 같은 Iov의 특성을 얻을 수 있다.

도 7의 동작을 더욱 상세하게 설명하면 다음과 같아진다. 우선, 전압(VCCR)은, 수학식 4에서 정해지고, 저항 R3에 흐르는 전류 I1은 수학식 5에서 정해진다. 또한, 과전류 보정 전압(Viov)은, 수학식 6에서 정해진다. 따라서, 수학식 6에 수학식 4 및 수학식 5를 반영시키면, 수학식 7을 얻을 수 있다.

전술한 도 5의 (b)[수학식 3]의 경우와 마찬가지로 하여, 수학식 7로부터 알 수 있는 바와 같이, 도 7의 전압 보정 회로(VCTL1a)를 이용하면, 과전류 보정 전압(Viov)의 기울기는, 저항 R1 내지 R4의 값에 의해 설정할 수 있다. 또한, 도 4의 (a)에서 서술한 「변화의 중심점」(즉 Vref1과 Viov의 교점)은, 저항 R3, R4의 값에 의해 설정할 수 있다. 즉, 「변화의 중심점」의 설정과 「기울기」의 설정을, 각각 독립적으로 설정할 수 있게 된다. 이에 의해, 스위치(FETd, FETc)의 온 저항(Ron)의 특성이나 과전류의 판정 조건[과전류 판정 전류(Iov)의 값] 등에 따른 Viov의 특성을 높은 자유도로 용이하게 설정할 수 있게 된다.

이상, 본 제2 실시 형태의 2차 전지 감시 장치를 이용하는 것으로, 대표적으로는 스위치(FETd, FETc)의 특성 등에 대응해서 오차가 작은 과전류의 검출을 행할 수 있어, 신뢰성이 높은 과전류 검출이 실현 가능해진다. 또, 도 7의 구성예는, 도 5의 (a)의 구성예와 비교하면, 앰프 회로(AMP1)분만큼 회로 면적이 증대하므로, 이 관점으로부터는, 도 5의 (a)의 구성예가 바람직하다. 또한, 도 7에서는, 과전류 판정 전압(Vref1)을 기준으로 하여 마이너스인 기울기를 갖는 과전류 보정 전압(Viov)을 생성하고, 이것을 Vref1에 가산하는 회로 방식을 이용했지만, 회로 방식은 적절히 변경하는 것이 가능하다. 예를 들어, Vref1을 기준으로 하여 플러스인 기울기를 갖는 과전류 보정 전압을 생성하고, 이것을 Vref1로부터 감산하는 회로 방식 등을 이용해도 된다.

(제3 실시 형태)

<<전지 팩의 전체 구성 및 동작(변형예)>>

도 9는, 본 발명의 제3 실시 형태에 의한 전지 팩에 있어서, 그 주요부의 구성예를 나타내는 개략도다. 도 9에 도시한 전지 팩은, 도 1의 전지 팩과 비교해서 스위치 제어부(SWCTL2) 내에 전원 전압 생성 회로(VGEN)가 더해져 있는 점이 다르다. 이 이외의 구성에 관해서는, 도 1의 경우와 마찬가지이므로, 상세한 설명은 생략한다. 전원 전압 생성 회로(VGEN)는 2차 전지(배터리)(BAT)로부터의 전원 전압(VCC)을 받아, 그것을 강압한 전원 전압(VDD)을 생성한다. VDD를 생성하는 전원 전압 생성 회로(VGEN)는, 대표적으로는 제너 다이오드나 강압 레귤레이터 회로로 구성할 수 있다. 해당 VDD는, 드라이버 회로(DRVc, DRVd)에 전원 전압으로서 공급된다.

도 10의 (a) 내지 도 10의 (d)는, 도 9의 스위치 제어부의 개략적인 동작예를 나타내는 설명도다. 우선, 도 10의 (a)에 도시한 바와 같이, 전원 전압 생성 회로(VCEN)는 전원 전압(VCC)이 소정의 제한 전압(Vclp1)에 달하기까지는 VCC의 증대에 비례해서 증대하는 전원 전압(VDD)을 생성하지만, Vclp1에 달한 이후는 VCC의 증대에 따르지 않고 소정의 제한 전압(Vclp2)의 전압값을 갖는 VDD를 생성한다. 그렇게 하면, 드라이버 회로(DRVc, DRVd)로서 도 9의 (b)와 같은 구성예를 이용한 경우, 도 10의 (b)의 특성 SP10에 도시한 바와 같이, 스위치(FETd, FETc)의 온 저항(Ron)은, VCC가 Vclp1에 달한 이후는 VCC의 증대에 따르지 않고 일정값이 된다. 또, SP11은 도 18의 (a)의 좌측 상부의 도면에 있어서의 곡선에 대응한다.

이와 같이 스위치(FETd, FETc)의 온 저항(Ron)이 일정해진 경우에는, 전술한 과전류 판정 전류(Iov)의 전원 전압(VCC) 의존성도 없어진다. 전술한 특허 문헌 1에는, 이와 같이 Ron을 일정하게 하는 방식이 나타내어져 있다. 단, 이 경우, Iov의 VCC 의존성을 없애기 위해서는, 제한 전압(Vclp1)(그에 따른 Vclp2)을 예를 들어 VCC의 변동 범위의 최저값 등으로 설정할 필요가 있으므로, 실제로 동작 면에서 Ron이 높은 값으로 고정되어, 이에 수반하는 전력 손실이 염려된다. 따라서, 본 제3 실시 형태에서는, Vclp1(그에 따른 Vclp2)을 어느 정도 높은 값(예를 들어 VCC의 변동 범위의 중간값 등)으로 설정하고, 이에 수반하여 VCC＜Vclp1의 범위에서 생길 수 있는 Iov의 VCC 의존성을, 전술한 제1 실시 형태 또는 제2 실시 형태의 방식으로 저감한다.

이 경우, 도 10의 (c)에 도시한 바와 같이, 과전류 보정 전압(Viov)은, VCC＜Vclp1의 범위에서는 전원 전압(VCC)의 증대에 의존해서 마이너스인 기울기[도 4의 (a)의 경우] 또는 플러스인 기울기[도 4의 (b)의 경우]를 갖도록 제어되고, VCC≥Vclp1(VDD＝Vclp2)의 범위에서는 일정해지도록 제어된다. 그 결과, 도 10의 (d)의 특성 SP12에 도시한 바와 같이, 과전류 판정 전류(Iov)의 VCC 의존성이 저감된다. 또, 이때에는 도 10의 (c)에 도시한 바와 같이, 도 3의 (a)의 경우와 비교하여, 보정 대상 범위(직선 근사를 행하는 범위)를 좁게 할 수 있다. 그 결과, 직선 근사의 오차를 도 3의 (a)의 경우보다도 작게 할 수 있게 되어, 결과적으로, 제1 실시 형태 또는 제2 실시 형태의 경우보다도 Iov의 VCC 의존성을 저감할 수 있다. 단, 온 저항(Ron)에 수반하는 전력 손실의 관점으로부터는 제1 실시 형태 또는 제2 실시 형태의 방식 쪽이 바람직하다. 또한, 도 10의 (d)에 있어서의 SP13은 도 18의 (a)의 우측에 도시되는 곡선에 대응한다.

<<전압 보정 회로 및 드라이버 회로 주위의 상세>>

도 11은, 도 9의 스위치 제어부(SWCTL2)에 있어서, 그 전압 보정 회로(VCTL) 및 드라이버 회로(DRV) 주위의 상세한 구성예를 나타내는 회로도다. 도 12의 (a) 내지 도 12의 (d)는, 도 11의 전압 보정 회로의 동작예를 나타내는 설명도다. 도 11에는, 도 9에서 서술한 전원 전압 생성 회로(VGEN) 및 드라이버 회로(DRVd, DRVc)에, 도 5의 (a)에 나타낸 전압 보정 회로(VCTL2a)를 조합한 구성예가 나타내어져 있다. VGEN으로부터의 전원 전압(VDD)은, DRVd, DRVc에 대하여 전원 전압으로서 공급되는 동시에, VCTL2a 내의 저항 R1의 일단부에 대해서도 도 5의 (a)에 나타낸 전원 전압(VCC) 대신으로서 공급된다.

이러한 구성예를 이용하면, 도 12의 (a)에 도시한 바와 같이, 전원 전압(VDD)은 전원 전압(VCC)의 증대에 비례해서 제한 전압(Vclp)에 달하기까지는 증대하고, Vclp에 달한 이후는, Vclp의 전압값으로 고정된다. 이에 따라서, 저항 R1, R2의 저항 분압 노드의 전압(VCCR)도, 도 12의 (b)에 도시한 바와 같이, VDD＜Vclp의 범위 내에서는 VCC의 증대에 비례해서 R1, R2의 저항비에 따라서 증대하고, VDD＝Vclp의 범위에서는 Vclp×[R2/(R1＋R2)]로 고정된다. 이에 따라서, 과전류 보정 전압(Viov)은 도 12의 (c)에 도시한 바와 같이, VDD＜Vclp의 범위 내에서는 VCC의 증대에 비례하여, 전류 검출 전압(Vidt)을 기준으로 플러스인 기울기로 상승하고, VDD＝Vclp의 범위에서는 일정값이 된다. 그 결과, 도 12의 (d)에 도시한 바와 같이, 과전류 판정 전류(Iov)의 VCC 의존성이 저감된다.

<<전압 보정 회로 및 드라이버 회로 주위의 상세(변형예)>>

도 13은, 도 9의 스위치 제어부(SWCTL2)에 있어서, 그 전압 보정 회로(VCTL) 및 드라이버 회로(DRV) 주위의 다른 상세한 구성예를 나타내는 회로도다. 도 14의 (a) 내지 도 14의 (d)는, 도 13의 전압 보정 회로의 동작예를 나타내는 설명도다. 도 13에는, 도 9에서 서술한 전원 전압 생성 회로(VGEN) 및 드라이버 회로(DRVd, DRVc)에, 도 7에 나타낸 전압 보정 회로(VCTL1a)를 조합한 구성예가 나타내어져 있다. VGEN으로부터의 전원 전압(VDD)은, DRVd, DRVc에 대하여 전원 전압으로서 공급되는 동시에, VCTL1a 내의 저항 R1의 일단부에 대해서도 도 7에 나타낸 전원 전압(VCC) 대신으로서 공급된다. 또한, 여기서는 VGEN이 저항 R0과 제너 다이오드(Dz)의 직렬 회로로 이루어지는 클램프 회로로 구성되어, R0과 Dz의 접속 노드(Dz의 캐소드)로부터 전원 전압(VDD)이 생성된다.

도 13의 구성예는, 도 14의 (a) 내지 도 14의 (d)에 도시한 바와 같이, 전술한 도 12의 (a) 내지 도 12의 (d)와 거의 마찬가지인 동작이 된다. 도 12의 (a) 내지 도 12의 (d)와의 차이는, 제한 전압(Vclp)이 제너 다이오드(Dz)의 제너 전압(Vz)을 대신한 점과, 과전류 보정 전압(Viov)의 특성이, 전원 전압(VCC)의 증대에 비례하여, 과전류 판정 전압(Vref1)을 기준으로 마이너스인 기울기로 하강하도록 대신한 점이다.

이상, 본 제3 실시 형태의 2차 전지 감시 장치 또는 전지 팩을 사용함으로써, 대표적으로는 스위치(FETd, FETc)의 특성 등에 대응해서 오차가 작은 과전류의 검출을 행할 수 있어, 신뢰성이 높은 과전류 검출이 실현 가능해진다.

(제4 실시 형태)

도 15는, 본 발명의 제4 실시 형태에 의한 2차 전지 감시 장치에 있어서, 그 전압 보정 회로의 상세한 구성예를 나타내는 회로도다. 도 15에 도시한 전압 보정 회로(VCTL2b)는, 전술한 도 2의 (b)의 전압 보정 회로(VCTL2)에 대응하고, 비교 회로(CMPd)의 마이너스극 노드(－)에 과전류 판정 전압(Vref1)'이 인가되어, 플러스극 노드(＋)에 과전류 보정 전압(Viov)을 부가하는 구성예로 되어 있다. 도 15의 VCTL2b는, 전원 전압(VCC)을 저항 분압하는 저항 R1, R2와, 해당 저항 분압 노드의 전압을 게이트·소스 사이 전압(VGS1)으로서 동작하는 NMOS 트랜지스터(MN1)와, MN1의 소스·드레인 사이 전류(Ids)를 전사하는 커런트 미러 회로(CM)와, 저항 R3을 구비한다. R3은, 일단부가 전류 검출 단자(IDT)에 결합되어, 타단부로부터 CM에 의해 전사된 전류(Iidt)가 공급된다. 이 R3의 타단부는 CMPd의 플러스극 노드(＋)에 결합되는 동시에 Viov의 생성 노드가 된다.

도 16의 (a) 내지 도 16의 (e)는, 도 15의 전압 보정 회로(VCTL2b)의 동작예를 나타내는 설명도다. 도 16의 (a)에 도시한 바와 같이, 전원 전압(VCC)이 증가 하면, 저항 R1, R2의 비율에 따라서 NMOS 트랜지스터(MN1)의 게이트·소스 사이 전압(VGS1)이 증가한다. 이에 따라서, MN1은, 도 16의 (b)에 도시한 바와 같이, VCS1의 증대에 따라서 그 제곱 곡선으로 증대하는 소스·드레인 사이 전류(Ids)를 생성한다. 이 Ids는, 도 16의 (c)에 도시한 바와 같이, 커런트 미러 회로(CM)의 커런트 미러비(여기서는 2개의 PMOS 트랜지스터의 트랜지스터 사이즈비)에 따라서 전류(Iidt)로서 전사된다. IidT는, 저항(R3)에 의해 전압으로 변환되어, 도 16의 (d)에 도시한 바와 같이, 전류 검출 단자(IDT)에 있어서의 전류 검출 전압(Vidt)에 대하여, VCC의 증대에 따라서 플러스인 기울기로 증대하는 과전류 보정 전압(Viov)이 부가된다.

이에 의해, 도 16의 (e)에 도시한 바와 같이, 도 2의 (b)나 도 4의 (b)의 경우와 마찬가지로 하여 과전류 판정 전류(Iov)의 전원 전압(VCC) 의존성이 저감된다. 단, 여기에서는, 도 4의 (b)의 경우와 같은 직선 근사(1차 근사)를 이용하지 않고, 곡선(제곱 함수)적인 과전류 보정 전압(Viov)을 생성하고 있다. 스위치(FETc, FETd)의 온 저항(Ron)은, 도 3의 (a) 등에 도시한 바와 같이, 실제로는 곡선(2차 함수)적인 특성이 되므로, 이에 대응하는 곡선(이차 함수)적인 Viov를 생성함으로써, 도 3 등과 같은 직선 근사를 행하는 경우와 비교해서 Iov의 VCC 의존성을 저감할 수 있는 경우가 있다. 또한, NMOS 트랜지스터(MN1)를 이용하고 있으므로, 도 18의 (b)에서 서술한 바와 같은 온도 의존성도 어느 정도 저감할 수 있다.

도 15의 구성예의 동작을 더욱 상세하게 설명하면 다음과 같다. 우선, 전압(VCCR)은, 수학식 8에서 정해지고, NMOS 트랜지스터(MN1)에 흐르는 전류(Ids)는 MN1의 게이트 폭(W)/게이트 길이(L), 전자의 이동도μ, 단위 게이트 용량 Cox 및 임계값 Vth를 이용해서 수학식 9에서 정해진다.

또한, 커런트 미러 회로(CM)의 전사 전류(Iidt)는 커런트 미러비(A/B)를 이용해서 수학식 10에서 정해진다. 따라서, 과전류 판정 전압(Viov)은, 수학식 11이 된다. 수학식 11에 수학식 8 내지 수학식 10을 반영시키면, 수학식 12를 얻을 수 있다.

수학식 12로부터 알 수 있는 바와 같이, 과전류 보정 전압(Viov)의 특성은, 저항(R1, R2)과, 사용하는 NMOS 트랜지스터(MN1)의 각종 파라미터와, 커런트 미러 회로(CM)의 커런트 미러비(A/B)와, 저항(R3)에 의해 조정할 수 있다. 따라서, 높은 자유도로 조정을 행할 수 있다. 단, 전술한 직선 근사(1차 근사)를 이용하는 경우와 비교하면, 회로가 복잡하게 되거나 회로 파라미터의 조정이 복잡하게 될 우려가 있다. 또한, 회로 면적도 약간 증대할 우려가 있다. 이러한 관점으로부터는, 제1 내지 제3 실시 형태와 같은 직선 근사를 이용하는 방식을 적용하는 것이 바람직하다.

이상, 본 발명자에 의해 이루어진 발명을 실시 형태를 기초로 하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능하다.

예를 들어, 전술한 실시 형태에서는, 2차 전지(BAT)의 마이너스극 단자측의 전류 경로에 충전 제어용 및 방전 제어용 스위치가 삽입된 구성예를 나타냈지만, 예를 들어 해당 스위치가 플러스극 단자측의 전류 경로에 삽입되는 구성도 생각할 수 있고, 본 실시 형태는 이러한 구성에 대해서도 마찬가지로 적용 가능하다.

본 실시 형태에 의한 전지 팩은, 예를 들어 휴대 전화기 등의 모바일 기기에 사용되는 리튬 이온 2차 전지 팩을 대표로, 노트 북이나, 혹은 자동차 등을 포함해서 배터리를 탑재하는 기기 전반에 대하여 널리 적용 가능하다.

AMP : 앰프 회로
AMPR : 반전 앰프 회로
BAT : 2차 전지
BATCTL, BATCTL' : 2차 전지 감시 장치
BN, PN : 마이너스극 단자
BP, PP : 플러스극 단자
CGR : 충전기
CHG : 충전 제어 단자
CM : 커런트 미러 회로
CMP : 비교 회로
D : 다이오드
DCH : 방전 제어 단자
DRV : 드라이버 회로
FET : 스위치
FS : 퓨즈
GND : 접지 전원 전압
IDT : 전류 검출 단자
IJGEBK, IJGEBK' : 과전류 판정 블록
Iov : 과전류 판정 전류
LD : 부하 회로
LOG : 제어 논리 회로
MN : NMOS 트랜지스터
R : 저항
SWCTL, SWCTL' : 스위치 제어부
VCC : 전원 전압
VCTL : 전압 보정 회로
VDD : 전원 전압
VGEN : 전원 전압 생성 회로
VN, VP : 보정 후 전압
VRGEN : 기준 전압 생성 회로
Vidt : 전류 검출 전압
Vref : 과전류 판정 전압

Claims

2차 전지가 접속되는 제1 및 제2 전지 접속 단자와, 부하 또는 충전기가 접속되는 제1 및 제2 외부 단자와, 상기 제1 전지 접속 단자와 상기 제1 외부 단자 사이를 접속하는 제1 전류 경로와, 상기 제2 전지 접속 단자와 상기 제2 외부 단자 사이를 접속하는 제2 전류 경로와, 방전 전류의 흐름과 충전 전류의 흐름을 각각 제어하는 한 쌍의 FET를 포함하고 상기 2차 전지에 흐르는 충방전 전류를 제어하도록 상기 제2 전류 경로에 삽입된 스위치 회로와, 스위치 제어부를 구비하고,
상기 스위치 제어부는, 상기 제2 전지 접속 단자와 상기 스위치 회로의 일단부를 접속하는 접속선에 있어서 상기 제2 전류 경로에 접속된 제2 전원 단자와, 상기 제2 전원 단자의 전압을 기준으로 하여 상기 제1 전류 경로를 거쳐 상기 2차 전지로부터의 제1 전원 전압이 공급되는 제1 전원 단자와, 한 쌍의 제어 단자와, 상기 제어 단자를 거쳐 대응하는 FET의 게이트에 제어 전압을 공급하는 드라이버 회로와, 상기 스위치 회로의 타단부와 상기 제2 외부 단자를 접속하는 접속선에 있어서 상기 제2 전류 경로에 접속된 검출 단자와, 상기 검출 단자로 검출되는 검출 전압에 기초하여 상기 제2 전류 경로에 흐르는 충전 전류를 감시해 상기 검출 전압이 소정값에 이르렀을 때 검출 신호를 출력하는 제1 검출 회로와, 방전 전류를 감시해 상기 검출 전압이 소정값에 이르렀을 때 검출 신호를 출력하는 제2 검출 회로와, 상기 검출 신호에 응답해서 대응하는 상기 드라이버 회로를 거쳐 제어 전압을 공급해 대응하는 상기 FET를 차단하는 제어를 행하는 제어 회로를 구비하고,
상기 제1 및 제2 검출 회로 중 적어도 어느 한쪽은,
한쪽의 입력 노드의 전압을 기준으로 하여 다른 쪽의 입력 노드의 전압의 대소 판정을 행하고, 해당 판정 결과에 기초하여 상기 검출 신호를 출력하는 비교 회로와,
상기 제1 전원 전압의 증대에 수반하여 감소하는 상기 검출 전압 변화의 기울기를 근사하는 기울기로 변화하는 특성을 갖는 보정 전압을 생성하는 수단과, 상기 검출 전압에 생기는 변화의 기울기를 상쇄하는 극성으로 상기 보정 전압을 상기 검출 전압 혹은 기준 전원 전압에 부가해서 상기 비교 회로에 입력하는 수단을 구비하는 전압 보정 회로
를 구비하여 이루어지는 2차 전지 감시 장치.
제1항에 있어서, 상기 전압 보정 회로는, 상기 보정 전압이 상기 제1 전원 전압의 증대에 수반하여 플러스인 기울기로 증대하는 것일 때는, (a) 기준 전원 전압으로부터 상기 보정 전압을 감산해서 생성된 전압을 상기 한쪽의 입력 노드에 입력하고, 상기 검출 전압을 상기 다른 쪽의 입력 노드에 입력하는 것, 혹은 (b) 상기 검출 전압에 상기 보정 전압을 가산해서 생성된 전압을 상기 다른 쪽의 입력 노드에 입력하고, 기준 전원 전압을 상기 한쪽의 입력 노드에 입력하는 것 중 어느 하나에 의해 상기 비교 회로에의 입력을 상기 보정 전압으로 보정하는 구성을 구비하여 이루어지는 2차 전지 감시 장치.
제2항에 있어서, 상기 (b)에 있어서, 입력 노드의 한쪽에 기준 전원 전압이 인가되고, 입력 노드의 다른 쪽에 상기 보정 전압으로 보정된 검출 전압이 인가된 상태에서, 상기 한쪽의 입력 노드의 전압을 기준으로 하여 상기 다른 쪽의 입력 노드에 인가된 전압의 대소 판정을 행하고, 해당 판정 결과에 기초하여 상기 검출 신호를 출력하는 구성을 갖는 2차 전지 감시 장치.
제1항에 있어서, 상기 제1 전원 전압의 값이 제1 값까지의 제1 범위에서는 상기 제1 전원 전압의 증대에 비례하여 증대하는 값을 갖는 제2 전원 전압을 생성하고, 상기 제1 전원 전압의 값이 상기 제1 값을 초과하는 제2 범위에서는 고정값이 되는 상기 제2 전원 전압을 생성하는 전원 전압 생성 회로를 더 구비하고,
상기 제1 및 제2 드라이버 회로는, 상기 제2 전원 전압으로 동작하고,
상기 전압 보정 회로는, 상기 제1 범위에서는 상기 제1 전원 전압의 증대에 수반하여 플러스인 기울기로 증대하는 상기 보정 전압을 생성하고, 상기 제2 범위에서는 고정값이 되는 상기 보정 전압을 생성하는 2차 전지 감시 장치.
제4항에 있어서, 상기 전압 보정 회로는,
상기 제2 전원 전압을 제3 저항비로 저항 분압하는 제3 저항 분압 회로와,
상기 제3 저항 분압 회로로 분압된 전압을 상기 검출 전압을 기준으로 하여 제4 저항비로 분압하는 제4 저항 분압 회로를 구비하고, 상기 제4 저항 분압 회로로 분압된 전압을 보정된 검출 전압으로서 생성하는 2차 전지 감시 장치.
제1항에 있어서, 상기 검출 회로는, 상기 보정 전압이 상기 제1 전원 전압의 증대에 수반하여 마이너스인 기울기로 감소하는 특성을 갖는 것일 때는, 기준 전원 전압에 상기 보정 전압을 가산해서 생성된 전압을 보정 기준 전압으로서 상기 입력 노드의 한쪽에 입력하고, 입력 노드의 다른 쪽에 상기 검출 전압이 인가된 상태에서, 상기 보정 기준 전압을 기준으로 하여 상기 검출 전압의 대소 판정을 행하는 구성을 갖는 2차 전지 감시 장치.
제1항에 있어서, 상기 제1 전원 전압의 값이 제1 값까지의 제1 범위에서는 상기 제1 전원 전압의 증대에 비례하여 증대하는 값을 갖는 제2 전원 전압을 생성하고, 상기 제1 전원 전압의 값이 상기 제1 값을 초과하는 제2 범위에서는 고정값이 되는 상기 제2 전원 전압을 생성하는 전원 전압 생성 회로를 더 구비하고,
상기 제1 및 제2 드라이버 회로는, 상기 제2 전원 전압으로 동작하고,
상기 전압 보정 회로는, 상기 제1 범위에서는 상기 제1 전원 전압의 증대에 수반하여 마이너스인 기울기로 감소하는 상기 보정 전압을 생성하고, 상기 제2 범위에서는 고정값이 되는 상기 보정 전압을 생성하는 2차 전지 감시 장치.
제7항에 있어서, 상기 전압 보정 회로는
상기 제2 전원 전압을 제2 저항비로 저항 분압하는 제2 저항 분압 회로와,
정극 입력 노드에 상기 기준 전원 전압이 인가되는 앰프 회로와,
상기 제2 저항 분압 회로의 분압 노드와 상기 앰프 회로의 마이너스극 입력 노드 사이에 결합되는 제3 저항과,
상기 앰프 회로의 마이너스극 입력 노드와 상기 앰프 회로의 출력 노드 사이에 결합되는 제4 저항
을 구비하고,
상기 앰프 회로의 출력 노드로 얻을 수 있는 전압을 상기 보정 기준 전압으로 하는 2차 전지 감시 장치.
2차 전지가 접속되는 제1 및 제2 전지 접속 단자와, 부하 또는 충전기가 접속되는 제1 및 제2 외부 단자와, 상기 제1 전지 접속 단자와 상기 제1 외부 단자 사이를 접속하는 제1 전류 경로와, 상기 제2 전지 접속 단자와 상기 제2 외부 단자 사이를 접속하는 제2 전류 경로와, 방전 전류의 흐름과 충전 전류의 흐름을 각각 제어하는 한 쌍의 FET를 포함하고 상기 2차 전지에 흐르는 충방전 전류를 제어하도록 상기 제2 전류 경로에 삽입된 스위치 회로와, 스위치 제어부를 구비하고,
상기 스위치 제어부는, 상기 제2 전지 접속 단자와 상기 스위치 회로의 일단부를 접속하는 접속선에 있어서 상기 제2 전류 경로에 접속된 제2 전원 단자와, 상기 제2 전원 단자의 전압을 기준으로 하여 상기 제1 전류 경로를 거쳐 상기 2차 전지로부터의 제1 전원 전압이 공급되는 제1 전원 단자와, 한 쌍의 제어 단자와, 상기 제어 단자를 거쳐 대응하는 FET의 게이트에 제어 전압을 공급하는 드라이버 회로와, 상기 스위치 회로의 타단부와 상기 제2 외부 단자를 접속하는 접속선에 있어서 상기 제2 전류 경로에 접속된 검출 단자와, 상기 검출 단자로 검출되는 검출 전압에 기초하여 상기 제2 전류 경로에 흐르는 충전 전류를 감시해 상기 검출 전압이 소정값에 이르렀을 때 검출 신호를 출력하는 제1 검출 회로와, 방전 전류를 감시해 상기 검출 전압이 소정값에 이르렀을 때 검출 신호를 출력하는 제2 검출 회로와, 상기 검출 신호에 응답해서 대응하는 상기 드라이버 회로를 거쳐 제어 전압을 공급해 대응하는 상기 FET를 차단하는 제어를 행하는 제어 회로를 구비하고,
상기 제1 및 제2 검출 회로 중 적어도 어느 한쪽은,
한쪽의 입력 노드의 전압을 기준으로 하여 다른 쪽의 입력 노드의 전압의 대소 판정을 행하고, 해당 판정 결과에 기초하여 상기 검출 신호를 출력하는 비교 회로와,
상기 제1 전원 전압에 의존하여 변화하는 상기 검출 전압의 특성에 대하여 1차 함수 또는 2차 함수로 근사되는 특성을 갖는 보정 전압을 생성하는 수단과, 상기 검출 전압에 생기는 전압 변화의 기울기를 상쇄하는 극성으로 상기 보정 전압을 상기 검출 전압 혹은 기준 전원 전압에 부가하여 상기 비교 회로에 입력하는 수단을 구비하는 전압 보정 회로
를 구비하여 이루어지는 2차 전지 감시 장치.
제9항에 있어서, 상기 보정 전압의 기울기는, 상기 스위치 회로를 구성하는 상기 FET의 온 저항값에 생기는 상기 제1 전원 전압 의존성의 기울기를 1차 근사한 기울기를 반영하여 미리 정해지는 2차 전지 감시 장치.
제10항에 있어서, 상기 전압 보정 회로는,
상기 제1 전원 전압을 제1 저항비로 저항 분압하는 제1 저항 분압 회로와,
상기 제1 저항 분압 회로에서 분압된 전압을 상기 검출 전압을 기준으로 하여 제2 저항비로 분압하는 제2 저항 분압 회로를 구비하고,
상기 제2 저항 분압 회로에서 분압된 전압을 플러스인 기울기를 갖는 보정된 검출 전압으로서 생성하는 2차 전지 감시 장치.
제10항에 있어서, 상기 전압 보정 회로는,
상기 제1 전원 전압을 제1 저항비로 저항 분압하는 제1 저항 분압 회로와,
정극 입력 노드에 상기 기준 전원 전압이 인가되는 앰프 회로와,
상기 제1 저항 분압 회로의 분압 노드와 상기 앰프 회로의 마이너스극 입력 노드 사이에 결합되는 제1 저항과, 상기 앰프 회로의 마이너스극 입력 노드와 상기 앰프 회로의 출력 노드 사이에 결합되는 제2 저항을 구비하고,
상기 앰프 회로의 출력 노드에서 얻을 수 있는 전압을 마이너스인 기울기를 갖는 상기 보정 기준 전압으로 하는 2차 전지 감시 장치.
2차 전지가 접속되는 제1 및 제2 전지 접속 단자와, 부하 또는 충전기가 접속되는 제1 및 제2 외부 단자와, 상기 제1 전지 접속 단자와 상기 제1 외부 단자 사이를 접속하는 제1 전류 경로와, 상기 제2 전지 접속 단자와 상기 제2 외부 단자 사이를 접속하는 제2 전류 경로와, 방전 전류의 흐름과 충전 전류의 흐름을 각각 제어하는 한 쌍의 FET를 포함하고 상기 2차 전지에 흐르는 충방전 전류를 제어하도록 상기 제2 전류 경로에 삽입된 스위치 회로와, 스위치 제어부를 구비하고,
상기 스위치 제어부는, 상기 제2 전지 접속 단자와 상기 스위치 회로의 일단부를 접속하는 접속선에 있어서 상기 제2 전류 경로에 접속된 제2 전원 단자와, 상기 제2 전원 단자의 전압을 기준으로 하여 상기 제1 전류 경로를 거쳐 상기 2차 전지로부터의 제1 전원 전압이 공급되는 제1 전원 단자와, 한 쌍의 제어 단자와, 상기 제어 단자를 거쳐 대응하는 FET의 게이트에 제어 전압을 공급하는 드라이버 회로와, 상기 스위치 회로의 타단부와 상기 제2 외부 단자를 접속하는 접속선에 있어서 상기 제2 전류 경로에 접속된 검출 단자와, 상기 검출 단자로 검출되는 검출 전압에 기초하여 상기 제2 전류 경로에 흐르는 충전 전류를 감시해 상기 검출 전압이 소정값에 이르렀을 때 검출 신호를 출력하는 제1 검출 회로와, 방전 전류를 감시해 상기 검출 전압이 소정값에 이르렀을 때 검출 신호를 출력하는 제2 검출 회로와, 상기 검출 신호에 응답하여 대응하는 상기 드라이버 회로를 거쳐 제어 전압을 공급해 대응하는 상기 FET를 차단하는 제어를 행하는 제어 회로를 구비하고,
상기 제1 및 제2 검출 회로 중 적어도 어느 한쪽은,
한쪽의 입력 노드에 입력된 기준 전원 전압을 기준으로 하여 다른 쪽의 입력 노드의 전압의 대소 판정을 행하고, 해당 판정 결과에 기초하여 상기 검출 신호를 출력하는 비교 회로와,
상기 제1 전원 전압을 제1 저항비로 저항 분압하는 제1 저항 분압 회로와, 상기 제1 저항 분압 회로에서 분압된 전압을 상기 검출 전압을 기준으로 하여 제2 저항비로 분압하여 제2 저항 분압 회로를 포함하고, 상기 제2 저항 분압 회로에서 분압해서 생성된 전압을 상기 비교 회로의 다른 쪽의 입력 노드에 입력하도록 구성된 전압 보정 회로
를 구비하여 이루어지는 2차 전지 감시 장치.
제9항에 있어서, 상기 전압 보정 회로는,
상기 제1 전원 전압을 제1 저항비로 저항 분압하는 제1 저항 분압 회로와,
상기 제1 저항 분압 회로에서 분압된 전압을 게이트 입력으로 하는 MOSFET와,
상기 MOSFET의 드레인·소스 사이에 흐르는 전류를 전사하는 커런트 미러 회로와, 일단부가 상기 커런트 미러 회로에 접속되고 타단부가 상기 검출 단자에 접속된 저항을 포함하고,
상기 저항의 상기 일단부에 생성되는 제곱 함수에 근사하여 변화하는 특성을 갖는 전압을 상기 보정 전압으로서 상기 비교 회로의 상기 다른 쪽의 입력 노드에 입력하도록 구성되어 이루어지는 2차 전지 감시 장치.
2차 전지가 접속되는 제1 및 제2 전지 접속 단자와, 부하 또는 충전기가 접속되는 제1 및 제2 외부 단자와, 상기 제1 전지 접속 단자와 상기 제1 외부 단자 사이를 접속하는 제1 전류 경로와, 상기 제2 전지 접속 단자와 상기 제2 외부 단자 사이를 접속하는 제2 전류 경로와, 방전 전류의 흐름과 충전 전류의 흐름을 각각 제어하는 한 쌍의 FET를 포함하고 상기 2차 전지에 흐르는 충방전 전류를 제어하도록 상기 제2 전류 경로에 삽입된 스위치 회로와, 스위치 제어부를 구비하고,
상기 스위치 제어부는, 상기 제2 전지 접속 단자와 상기 스위치 회로의 일단부를 접속하는 접속선에 있어서 상기 제2 전류 경로에 접속된 제2 전원 단자와, 상기 제2 전원 단자의 전압을 기준으로 하여 상기 제1 전류 경로를 거쳐 상기 2차 전지로부터의 제1 전원 전압이 공급되는 제1 전원 단자와, 한 쌍의 제어 단자와, 상기 제어 단자를 거쳐 대응하는 FET의 게이트에 제어 전압을 공급하는 드라이버 회로와, 상기 스위치 회로의 타단부와 상기 제2 외부 단자를 접속하는 접속선에 있어서 상기 제2 전류 경로에 접속된 검출 단자와, 상기 검출 단자로 검출되는 검출 전압에 기초하여 상기 제2 전류 경로에 흐르는 충전 전류를 감시해 상기 검출 전압이 소정값에 이르렀을 때 검출 신호를 출력하는 제1 검출 회로와, 방전 전류를 감시해 상기 검출 전압이 소정값에 이르렀을 때 검출 신호를 출력하는 제2 검출 회로와, 상기 검출 신호에 응답해서 대응하는 상기 드라이버 회로를 거쳐 제어 전압을 공급해 대응하는 상기 FET를 차단하는 제어를 행하는 제어 회로를 구비하고,
상기 제1 및 제2 검출 회로 중 적어도 어느 한쪽은,
한쪽의 입력 노드의 전압을 기준으로 하여 다른 쪽의 입력 노드의 전압의 대소 판정을 행하고, 해당 판정 결과에 기초하여 상기 검출 신호를 출력하는 비교 회로와,
(a) 상기 제1 전원 전압의 증대에 수반하여 플러스인 기울기로 증대하는 특성을 갖는 보정 전압을 생성하는 수단과, 상기 검출 전압에 상기 보정 전압을 가산하여 보정 검출 전압을 생성하는 수단을 포함하여, 상기 보정 검출 전압을 상기 다른 쪽의 입력 노드에 입력하고, 기준 전원 전압을 상기 한쪽의 입력 노드에 입력하는 것, 혹은 (b) 상기 제1 전원 전압의 증대에 수반하여 마이너스인 기울기로 감소하는 특성을 갖는 보정 전압을 생성하는 수단과, 기준 전원 전압에 상기 보정 전압을 가산하여 보정 기준 전압을 생성하는 수단을 포함하여, 상기 보정 기준 전압을 상기 한쪽의 입력 노드에 입력하고, 상기 검출 전압을 상기 다른 쪽의 입력 노드에 입력하는 것 중 어느 하나에 의해 상기 비교 회로에의 입력을 상기 보정 전압으로 보정하는 전압 보정 회로를 구비하여 이루어지는 2차 전지 감시 장치.
제15항에 있어서, 상기 전압 보정 회로에 있어서의 상기 보정 전압을 생성하는 수단은, 상기 제1 전원 전압의 값이 제1 값까지의 제1 범위에서는 상기 제1 전원 전압의 변동에 수반하여 변동하는 상기 보정 전압을 생성하고, 상기 제1 전원 전압의 값이 상기 제1 값을 초과하는 제2 범위에서는 고정값이 되는 상기 보정 전압을 생성하는 것인 2차 전지 감시 장치.
제1항 내지 제16항 중 어느 한 항에 있어서, 상기 제1 및 제2 검출 회로의 각각이 상기 전압 보정 회로를 구비하여 이루어지고, 상기 검출 단자로 검출되는 검출 전압의 상기 충전 전류를 감시하는 상기 제1 검출 회로에의 공급은 상기 검출 단자와 상기 제1 검출 회로 사이에 접속된 반전 증폭기를 거쳐 행해지는 구성인 2차 전지 감시 장치.
2차 전지와, 상기 2차 전지가 결합된 제1 및 제2 전지 접속 노드와, 부하 또는 충전기가 결합되는 제1 및 제2 외부 단자와, 상기 제1 전지 접속 노드와 상기 제1 외부 단자 사이를 결합하는 제1 전류 경로와, 상기 제2 전지 접속 노드와 상기 제2 외부 단자 사이를 결합하는 제2 전류 경로와, 상기 2차 전지에 흐르는 충방전 전류를 제어하도록 상기 제2 전류 경로에 삽입되어, 방전 전류의 흐름을 제어하는 제1 FET와 충전 전류의 흐름을 제어하는 제2 FET로 구성되는 스위치 회로와, 상기 스위치 회로의 온·오프를 제어하는 스위치 제어 회로를 구비하고,
상기 스위치 제어 회로는, 상기 제2 전지 접속 노드와 상기 스위치 회로의 일단부를 결합하는 상기 제2 전류 경로에 접속된 제1 전원 노드와, 상기 제1 전류 경로에 결합되어 상기 제1 전원 노드를 기준으로 하여 상기 제1 전지 접속 노드를 거쳐 상기 2차 전지로부터의 제1 전원 전압이 공급되는 제2 전원 노드와, 제1 및 제2 제어 노드와, 상기 제1 제어 노드를 거쳐 상기 제1 FET의 게이트에 제어 전압을 공급하는 제1 드라이버 회로와, 상기 제2 제어 노드를 거쳐 상기 제2 FET의 게이트에 제어 전압을 공급하는 제2 드라이버 회로와, 상기 제2 외부 단자와 상기 스위치 회로의 타단부를 결합하는 상기 제2 전류 경로에 접속된 검출 노드와, 상기 검출 노드에서 생성되는 검출 전압에 기초하여 상기 2차 전지에 흐르는 충전 전류를 감시해 상기 검출 전압이 소정값에 이르렀을 때 검출 신호를 출력하는 제1 검출 회로와, 방전 전류를 감시해 해당 전류가 소정의 전류를 초과했을 때에 검출 신호를 출력하는 제2 검출 회로와, 상기 검출 신호가 출력되었을 때에 대응하는 상기 드라이버 회로를 거쳐 제어 전압을 공급해 대응하는 상기 FET를 차단함으로써 상기 2차 전지에 흐르는 충전 전류 또는 방전 전류 중 한쪽을 차단하는 제어 회로를 구비하고,
상기 제1 및 제2 검출 회로 중 적어도 어느 한쪽은,
한쪽의 입력 노드의 전압을 기준으로 하여 다른 쪽의 입력 노드의 전압의 대소 판정을 행하고, 해당 판정 결과에 기초하여 상기 검출 신호를 출력하는 비교 회로와,
상기 제1 전원 전압의 증대에 수반하여 감소하는 상기 검출 전압의 기울기를 근사하는 기울기로 변화하는 특성을 갖는 보정 전압을 생성하는 수단과, 상기 검출 전압에 생기는 전압 변화의 기울기를 상쇄하는 극성으로 상기 보정 전압을 상기 검출 전압 혹은 기준 전원 전압에 부가하여 상기 비교 회로에 입력하는 수단을 구비하는 전압 보정 회로
를 구비하여 이루어지는 전지 팩.
2차 전지와, 상기 2차 전지가 결합된 제1 및 제2 전지 접속 노드와, 부하 또는 충전기가 결합되는 제1 및 제2 외부 단자와, 상기 제1 전지 접속 노드와 상기 제1 외부 단자 사이를 결합하는 제1 전류 경로와, 상기 제2 전지 접속 노드와 상기 제2 외부 단자 사이를 결합하는 제2 전류 경로와, 상기 2차 전지에 흐르는 충방전 전류를 제어하도록 상기 제2 전류 경로에 삽입되어, 방전 전류의 흐름을 제어하는 제1 FET와 충전 전류의 흐름을 제어하는 제2 FET로 구성되는 스위치 회로와, 상기 스위치 회로의 온·오프를 제어하는 스위치 제어 회로를 구비하고,
상기 스위치 제어 회로는, 상기 제2 전지 접속 노드와 상기 스위치 회로의 일단부를 결합하는 접속선에 있어서 상기 제2 전류 경로에 접속된 제1 전원 노드와, 상기 제1 전류 경로에 결합되어 상기 제1 전원 노드의 전압을 기준으로 하여 상기 제1 전지 접속 노드를 거쳐 상기 2차 전지로부터의 제1 전원 전압이 공급되는 제2 전원 노드와, 제1 및 제2 제어 노드와, 상기 제1 제어 노드를 거쳐 상기 제1 FET의 게이트에 제어 전압을 공급하는 제1 드라이버 회로와, 상기 제2 제어 노드를 거쳐 상기 제2 FET의 게이트에 제어 전압을 공급하는 제2 드라이버 회로와, 상기 제2 외부 단자와 상기 스위치 회로의 타단부를 결합하는 접속선에 있어서 상기 제2 전류 경로에 접속된 검출 노드와, 상기 검출 노드에서 생성되는 검출 전압에 기초하여 상기 2차 전지에 흐르는 충전 전류를 감시해 상기 검출 전압이 소정값에 이르렀을 때 검출 신호를 출력하는 제1 검출 회로와, 방전 전류를 감시해 해당 전류가 소정의 전류를 초과했을 때에 검출 신호를 출력하는 제2 검출 회로와, 상기 검출 신호가 출력되었을 때에 대응하는 상기 드라이버 회로를 거쳐 제어 전압을 공급해 대응하는 상기 FET를 차단함으로써 상기 2차 전지에 흐르는 충전 전류 또는 방전 전류 중 한쪽을 차단하는 제어 회로를 구비하고,
상기 제1 및 제2 검출 회로 중 적어도 어느 한쪽은,
한쪽의 입력 노드의 전압을 기준으로 하여 다른 쪽의 입력 노드의 전압의 대소 판정을 행하고, 해당 판정 결과에 기초하여 상기 검출 신호를 출력하는 비교 회로와,
상기 제1 전원 전압에 의존하여 변화하는 상기 검출 전압의 특성에 대하여 1차 함수 또는 2차 함수로 근사되는 특성을 갖는 보정 전압을 생성하는 수단과, 상기 검출 전압에 생기는 전압 변화의 기울기를 상쇄하는 극성으로 상기 보정 전압을 상기 검출 전압 혹은 기준 전원 전압에 부가하여 상기 비교 회로에 입력하는 수단을 구비하는 전압 보정 회로
를 구비하여 이루어지는 전지 팩.