KR20130098979A - 전기 전도성 래미네이트 구조물, 전기 인터커넥트, 및 전기 인터커넥트 형성 방법 - Google Patents

전기 전도성 래미네이트 구조물, 전기 인터커넥트, 및 전기 인터커넥트 형성 방법 Download PDF

Info

Publication number
KR20130098979A
KR20130098979A KR1020137000494A KR20137000494A KR20130098979A KR 20130098979 A KR20130098979 A KR 20130098979A KR 1020137000494 A KR1020137000494 A KR 1020137000494A KR 20137000494 A KR20137000494 A KR 20137000494A KR 20130098979 A KR20130098979 A KR 20130098979A
Authority
KR
South Korea
Prior art keywords
graphene
regions
electrically conductive
laminate structure
region
Prior art date
Application number
KR1020137000494A
Other languages
English (en)
Inventor
거티 에스. 샌듀
Original Assignee
마이크론 테크놀로지, 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크 filed Critical 마이크론 테크놀로지, 인크
Publication of KR20130098979A publication Critical patent/KR20130098979A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53276—Conductive materials containing carbon, e.g. fullerenes
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B32/00—Carbon; Compounds thereof
    • C01B32/15—Nano-sized carbon materials
    • C01B32/182—Graphene
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76847—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned within the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • C—CHEMISTRY; METALLURGY
    • C01—INORGANIC CHEMISTRY
    • C01B—NON-METALLIC ELEMENTS; COMPOUNDS THEREOF; METALLOIDS OR COMPOUNDS THEREOF NOT COVERED BY SUBCLASS C01C
    • C01B2204/00—Structure or properties of graphene
    • C01B2204/04—Specific amount of layers or specific thickness
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Nanotechnology (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Carbon And Carbon Compounds (AREA)

Abstract

일부 실시예는 전기 인터커넥트를 포함한다. 인터커넥트는 비-그래핀 영역 사이에 삽입되는 그래핀 영역을 갖는 래미네이트 구조물을 포함할 수 있다. 일부 실시예에서, 그래핀 및 비-그래핀 영역은 서로 내에 내포될 수 있다. 일부 실시예에서, 전기 절연성 물질이 래미네이트 구조물의 상측 표면 위에 놓일 수 있고, 개구부가 절연성 물질을 통해 래미네이트 구조물의 일부분까지 연장될 수 있다. 전기 전도성 물질은 개구부 내에 위치하고, 래미네이트 구조물의 비-그래핀 영역의 적어도 하나와 전기적으로 접촉할 수 있다. 일부 실시예는 내포된 비-그래핀 및 그래핀 영역을 형성하기 위해 비-그래핀 물질 및 그래핀이 트렌치 내에 교대로 형성되는 전기 인터커넥트 형성 방법을 포함한다.

Description

전기 전도성 래미네이트 구조물, 전기 인터커넥트, 및 전기 인터커넥트 형성 방법{ELECTRICALLY CONDUCTIVE LAMINATE STRUCTURES, ELECTRICAL INTERCONNECTS, AND METHODS OF FORMING ELECTRICAL INTERCONNECTS}
전기 전도성 래미네이트 구조물, 전기 인터커넥트, 및 전기 인터커넥트 형성 방법.
전기 인터커넥트는 집적 회로의 다양한 구성요소들을 전기적으로 상호연결하는 데 사용될 수 있다.
집적 회로 제조의 계속적인 목표는 회로 소자의 밀도를 증가시키는 것이다. 관련 목적은 비교적 작은 물리적 치수 내에서 높은 전류 밀도를 지속시킬 수 있는 전기 인터커넥트를 발전시키는 것이다. 종래의 공정은 전도성-도핑된 반도체 물질(예를 들어, 전도성-도핑된 실리콘, 전도성-도핑된 게르마늄, 등), 금속 물질(예를 들어, 구리, 알루미늄, 등), 및 금속-함유 조성물(예를 들어, 금속 실리사이드, 금속 나이트라이드, 등) 중 하나 이상을 전기 인터커넥트로 이용한다.
집적 회로가 점점 더 높은 밀도로 형성됨에 따라, 종래의 물질로 만족스런 전기 인터커넥트를 형성하는 것이 계속 어려워지고 있다. 따라서, 새로운 인터커넥트 구조물을 발전시키는 것이 요망되고, 이러한 인터커넥트 구조물의 제조 방법을 발전시키는 것이 요망된다.
일부 실시예는 그래핀을 함유한 전기 전도성 래미네이트 구조물을 포함한다. 그래핀은 비-그래핀 물질 사이에 샌드위치 형식으로 놓일 수 있다. 그래핀에 직접 맞닿는 비-그래핀 물질 중 적어도 하나는 (구리 및 니켈 중 적어도 하나를 포함하는 물질과 같은) 금속 물질일 수 있다. 그래핀의 넓은 표면적은 금속 물질에 직접 맞닿고, 이는 금속 물질과 그래핀 사이의 전자 이동도를 향상시킬 수 있다. 그래핀과 비-그래핀 물질의 계면에서 표면적의 크기는 그래핀 및 비-그래핀 물질을 트렌치 내에서 래핑(wrapping)함으로써 개선될 수 있다. 일부 실시예에서, 그래핀-함유 래미네이트 구조물에 대한 전기적 접촉부가 형성된다. 접촉부는 래미네이트 구조물의 전기 전도성 비-그래핀 물질과 직접 접촉하는 전도성 물질을 제공함으로써 형성될 수 있다. 작동 시에, 래미네이트 구조물의 그래핀은 인터커넥트를 통해 전류의 대부분을 전도시킬 수 있고, 래미네이트 구조물의 전도성 비-그래핀 물질은 래미네이트 구조물에 회로를 전기적으로 연결하기 위해 사용될 수 있다. 일부 실시예에서, 래미네이트 구조물은 초고 전류 밀도를 지원하기에 적합할 수 있다.
도 1-7은 일례의 실시예의 다양한 공정 단계에서 반도체 구조물의 일부분의 개략적 단면도다.
도 8은 도 7의 반도체 구조물의 개략적 평면도다. 도 7의 단면도는 도 8의 라인(7-7)을 따라 취한 것이다.
도 9는 도 7 및 도 8의 공정 단계에 이어지는 공정 단계에서 나타나는 도 1-7의 반도체 구조물의 개략적 단면도다.
도 10 및 도 11은 도 9의 공정 단계에 이어지는 공정 단계에서 나타나는 도 1-7의 반도체 구조물의 개략적 단면도 및 개략적 평면도다. 도 10의 단면도는 도 11의 라인(10-10)을 따라 취한 것이다.
도 12 및 도 13은 도 10 및 도 11의 공정 단계에 이어지는 공정 단계에서 나타나는 도 1-7의 반도체 구조물의 개략적 단면도 및 개략적 평면도다. 도 12의 단면도는 도 13의 라인(12-12)을 따라 취한 것이다.
도 14 및 도 15는 도 12 및 도 13의 공정 단계에 이어지는 공정 단계에서 나타나는 도 1-7의 반도체 구조물의 개략적 단면도 및 개략적 평면도다. 도 14의 단면도는 도 15의 라인(14-14)을 따라 취한 것이다.
도 16 및 도 17은 도 14 및 도 15의 공정 단계에 이어지는 공정 단계에서 나타나는 도 1-7의 반도체 구조물의 개략적 단면도 및 개략적 평면도다. 도 16의 단면도는 도 17의 라인(16-16)을 따라 취한 것이다.
도 18 및 도 19는 다른 예시적인 실시예의 다양한 공정 단계에서 반도체 구조물의 일부분의 개략적 단면도다. 도 18의 공정 단계는 도 10 및 도 11의 공정 단계에 이어진다.
도 20 및 도 21은 도 10 및 도 11의 반도체 구조물의 개략적 측면 단면도 및 평면도이고, 다른 예시적인 실시예의 공정 단계를 나타낸다. 도 20의 단면도는 도 21의 라인(20-20)을 따라 취한 것이다.
도 22-24는 도 20 및 도 21의 공정 단계에 이어지는 도 20 및 도 21의 반도체 구조물의 평면도 및 한 쌍의 측면 단면도다. 도 23의 단면도는 도 22 및 도 24의 라인(23-23)을 따라 취한 것이고, 도 24의 단면도는 도 22 및 도 23의 라인(24-24)을 따라 취한 것이다.
도 25-27은 도 22-24의 공정 단계에 이어지는 공정 단계에서 도 22-24의 반도체 구조물의 평면도 및 한 쌍의 측면 단면도다. 도 26의 단면도는 도 25 및 도 27의 라인(26-26)을 따라 취한 것이고, 도 27의 단면도는 도 25 및 도 26의 라인(27-27)을 따라 취한 것이다.
도 28-30은 도 25-27의 공정 단계에 이어지는 공정 단계에서 도 22-24의 반도체 구조물의 평면도 및 한 쌍의 측면 단면도다. 도 29의 단면도는 도 28 및 도 30의 라인(29-29)을 따라 취한 것이고, 도 30의 단면도는 도 28 및 도 29의 라인(30-30)을 따라 취한 것이다.
도 31은 예시적인 실시예에 따라 도 30의 공정 단계에 이어지는 공정 단계에서 도 28-30의 구조물의 개략적 측면 단면도를 도시한다.
예시적인 실시예는 도 1-30을 참조하여 설명된다.
도 1을 참조하면, 반도체 구조물(10)이 예시적인 실시예의 공정 단계에서 도시된다. 반도체 구조물은 베이스(12), 및 베이스 위의 전기 절연 물질(14)을 포함한다.
베이스(12)는 단결정 실리콘을 포함하거나, 본질적으로 단결정 실리콘으로 구성되거나, 단결정 실리콘으로 구성되며, 반도체 기판 또는 반도체 기판의 일부분으로 호칭될 수 있다. "반도성 기판", "반도체 구조물", 및 "반도체 기판"은 (단독으로 또는 다른 물질을 포함하는 조립체로) 반도성 웨이퍼와 같은 벌크 반도성 물질과, (단독으로 또는 다른 물질을 포함하는 조립체로) 반도성 물질층을 포함하는, 그러나, 이에 제한되지 않는, 반도성 물질을 포함하는 임의의 구조물을 의미한다. 용어 "기판"은 상술한 반도체 기판을 포함하는, 그러나 이에 제한되지 않는, 임의의 지지 구조물을 의미한다. 베이스(12)가 균질인 것으로 도시되지만, 일부 실시예에서는 베이스가 수많은 층들을 포함할 수 있다. 예를 들어, 베이스(12)는 집적 회로 제조와 상관된 하나 이상의 층을 함유한 반도성 기판에 대응할 수 있다. 이러한 실시예에서, 이러한 층들은 내화 금속층, 장벽층, 확산층, 절연층 등등들 중 하나 이상에 대응할 수 있다.
물질(14)은 예를 들어, 실리콘 다이옥사이드, 실리콘 나이트라이드, 보로포스포실리케이트 글래스(BPSG), 플로로실리케이트 글래스(FSG), 포스포실리케이트 글래스(PSG), 등 중 하나 이상과 같은, 임의의 적절한 전기절연성 조성물을 포함할 수 있다. 물질(14)이 균질인 것으로 도시되지만, 물질(14)은 일부 실시예에서 수많은 층들을 포함할 수 있다.
물질(14) 내로 트렌치(16)가 연장된다. 트렌치(16)는 임의의 적절한 공정을 이용하여 형성될 수 있다. 예를 들어, 트렌치의 위치를 형성하도록 물질(14) 위에 포토리소그래피 방식으로 패턴처리된 마스크(도시되지 않음)를 제공하고, 물질(14) 내로 하나 이상의 적절한 에치를 이용하여 에칭하며, 그 후 도 1의 도시되는 구조물을 남기도록 마스크를 제거함으로써, 트렌치가 형성될 수 있다.
도 2를 참조하면, 절연 물질(14) 간에 물질(18)이 형성된다. 물질(18)은 트렌치(16)를 따르며, 따라서, 트렌치(16) 내에 제 2 트렌치(20)를 형성한다. 물질(18)은 비-그래핀 물질(다시 말해서, 그래핀을 포함하지 않는 물질)일 수 있다. 일부 실시예에서, 물질(18)은 그래핀의 후속 형성에 적합한 전기 전도성 물질을 포함할 수 있고, 일부 실시예에서, 금속 물질을 포함할 수 있다. 예를 들어, 물질(18)은 구리 및 니켈 중 적어도 하나를 포함하거나, 구리 및 니켈 중 적어도 하나로 실질적으로 구성되거나, 구리 및 니켈 중 적어도 하나로 구성될 수 있고, 따라서, 그래핀의 후속하는 화학 기상 증착에 적합할 수 있다. 일부 실시예에서, 물질(18)은 그래핀의 후속 형성에 적합한 전기절연성 물질을 포함할 수 있다. 일부 실시예에서, 물질(18)은 실리콘 카바이드를 포함할 수 있다.
도 3을 참조하면, 비-그래핀 물질(18) 위에 그래핀(22)이 형성된다. 그래핀(22)은 트렌치(20)를 따라 형성되고, 따라서, 제 2 트렌치(20) 내에 제 3 트렌치(24)를 형성한다.
그래핀(22)은 임의의 적절한 방법에 의해 형성될 수 있다. 예를 들어, 그래핀은 금속 비-그래핀 물질(18) 위에 화학적 기상 증착 및/또는 원자층 증착에 의해 형성될 수 있다. 다른 예로서, 그래핀은 SiC로부터 Si의 승화와 같이, 실리콘 카바이드 물질(18)로부터 형성될 수 있다.
그래핀은 적어도 하나의 단층 두께이고, 10 모노층 두께 이하인 것이 바람직하다. 일부 실시예에서, 그래핀은 약 5 모노층 두께 이하일 수 있고, 예를 들어, 약 1 모노층 두께로부터 약 5 모노층 두께 사이일 수 있다. 일부 예시적인 응용예에서, 그래핀(22)은 약 3 모노층 두께일 수 있다. 그래핀이 요망 고전도도를 달성할만큼 충분히 얇은 것이 바람직하다. 일부 실시예에서, 그래핀은 구리보다 약 10배 내지 약 100배인 전류 밀도를 지속시킬 수 있다.
도 4를 참조하면, 비-그래핀 물질(26)이 그래핀 물질(22) 위에 형성된다. 비-그래핀 물질(26)이 트렌치(24)를 따라 형성되고, 따라서, 제 3 트렌치(24) 내에 제 4 트렌치(28)를 형성한다. 비-그래핀 물질(26)은 제 1 비-그래핀 물질(18)과 구분하기 위해 제 2 비-그래핀 물질로 호칭할 수 있다. 일부 실시예에서 물질(18, 26)은 서로 동일한 조성을 포함할 수 있고, 다른 실시예에서 물질(18, 26)은 서로 다른 조성을 포함할 수 있다. 일부 실시예에서, 물질(18, 26) 중 적어도 하나는 전기 전도성이고, 다른 하나는 전기 절연성이다. 예를 들어, 물질(18)은 그래핀(22) 형성에 적합한 금속 물질을 포함할 수 있고, 물질(26)은 실리콘 다이옥사이드, 실리콘 나이트라이드, 등과 같은 전기 절연성 물질을 포함할 수 있다. 일부 실시예에서, 비-그래핀 물질(18, 26) 모두 전기 전도성이다.
도 5를 참조하면, 그래핀(30)이 비-그래핀 물질(26) 위에 형성된다. 그래핀(30)은 제 4 트렌치(28)를 따라 형성되고, 따라서, 제 4 트렌치 내에 제 5 트렌치(32)를 형성한다.
도 6을 참조하면, 비-그래핀 물질(34)이 그래핀 물질(30) 위에 형성된다. 비-그래핀 물질(34)은 도시되는 실시예에서 트렌치(32)를 충전한다. 다른 실시예에서, 비-그래핀 물질(34)은 트렌치를 부분적으로만 충전할 수 있고, 트렌치 내에서 그래핀 및 비-그래핀 물질의 적층은 트렌치 내에 도시되는 개수보다 많은 이종 물질들을 계속 형성시킬 수 있다. 일부 실시예에서, (도 1의) 최초 트렌치(16) 내에 도시되는 개수보다 적은 교번 물질들이 존재할 수 있다. 구체적으로, 비-그래핀 물질(26)이 도 4의 공정 단계에서 트렌치(24)를 부분적으로만 충전하고 있지만, 다른 실시예에서 비-그래핀 물질(26)은 트렌치를 완전히 충전하여 물질(18, 22, 26)만이 최초 트렌치(16) 내에 존재하게 된다.
도 6의 비-그래핀 물질(34)은 제 3 비-그래핀 물질로 호칭될 수 있다. 일부 실시예에서 비-그래핀 물질(18, 26, 34)은 서로 동일한 조성을 가질 수 있고, 다른 실시예에서, 비-그래핀 물질 중 적어도 하나가 비-그래핀 물질 중 나머지들 중 적어도 하나와 다른 조성을 가질 수 있다. 일부 실시예에서, 모든 비-그래핀 물질은 전기 전도성일 수 있고, 다른 실시예에서 비-그래핀 물질 중 적어도 하나는 전기절연성일 수 있다.
도 7을 참조하면, 전기 절연 물질(14)의 표면 위로부터 물질(18, 22, 26, 30, 34)을 제거하도록 구조물(10)을 평탄화(예를 들어, 화학 기계적 연마 처리)시킨다. (도 1의) 최초 트렌치(16) 내에 남아 있는 물질(18, 22, 26, 30, 34)은 전기 전도성 인터커넥트(36)를 함께 형성한다. 그래핀 물질(22, 30)은 비-그래핀 물질(18, 26, 32) 중 하나 이상의 전기 절연성인지 여부에 관계없이, 인터커넥트(36)를 통해 전기 전도도를 제공할 수 있다. 더욱이, 전기 전도성인 비-그래핀 물질(18, 26, 34) 중 임의의 비-그래핀 물질이 인터커넥트(36) 내에서 전기 전도도를 또한 제공한다. 그러나, 다른 물질에 비해 그래핀의 높은 전류 밀도는 인터커넥트를 통해 흐르는 전류의 대부분을 그래핀으로 하여금 운반하게 할 수 있다.
인터커넥트(36)는 그래핀 영역(구체적으로, 그래핀(22) 및 그래핀(30)을 포함하는 영역)과, 비-그래핀 영역(구체적으로, 비-그래핀 물질(18, 26, 34)을 포함하는 영역)을 포함한다고 간주될 수 있다. 인터커넥트(36)는 교번하는 그래핀 영역 및 비-그래핀 영역을 포함하는 래미네이트 구조물로 간주될 수 있다.
도시되는 실시예에서, 그래핀 영역 및 비-그래핀 영역이 다양한 내포된(nested) 트렌치(16, 20, 24, 28, 32)(도 6)의 측벽을 따라 래핑되기 때문에, 그래핀 영역 및 비-그래핀 영역은 서로 내에 내포된다. 다른 실시예에서, 그래핀 영역 및 비-그래핀 영역은 평면형일 수 있다. 그러나, 도 7의 그래핀 및 비-그래핀 영역의 내포 배열은 그래핀 영역과 바로 인접한 비-그래핀 영역 사이에 상당한 크기의 표면 계면을 제공할 수 있고, 이는 그래핀 영역과 바로 인접한 비-그래핀 영역 사이의 전자 이동도를 향상시킬 수 있다. 비-그래핀 물질로부터 그래핀 물질로 전자가 통과하는 것은 어려울 수 있고, 그 반대도 마찬가지이며, 따라서, 그래핀과 비-그래핀 물질 사이의 넓은 표면 계면은 인터커넥트(36)의 다양한 구조물 사이를 전자가 통과할 수 있게 하는 데 유리할 수 있다.
도 7의 실시예에서, 각각의 그래핀 영역은 한 쌍의 비-그래핀 영역 사이에 샌드위치 형태로 삽입된다. 다른 실시예에서, 그래핀 영역 중 적어도 하나는 인터커넥트의 외측 에지에 놓여서, 이러한 그래핀 영역이 한 쌍의 비-그래핀 영역 사이에 삽입되기보다는 하나의 비-그래핀 영역에 대해서만 맞닿게 된다.
도 8은 도 7의 구조물의 평면도를 도시하고, 인터커넥트(36)가 라인으로 구성됨을 보여준다. 다른 실시예에서, 인터커넥트(36)는 도 8의 선형 형상과는 다른 형상을 갖도록 구성될 수 있다.
도 8의 평면도는 인터커넥트(36)가 비-그래핀 영역의 노출 세그먼트(35)와 그래핀 영역의 노출 세그먼트(37)를 포함하는 상측 표면을 가짐을 보여준다.
그래핀 영역과, 인접한 전기 전도성 물질 사이에 전기 연결을 구축하는 것이 어려울 수 있다는 점에서, 인터커넥트(36)에 대한 전기적 접촉을 형성하는 것이 어려울 수 있다. 일부 실시예는 인터커넥트(36)의 비-그래핀 전기 전도성 물질에 대한 전기 접촉을 형성하고, 그 후, 인터커넥트를 따라 전자의 후속 이송을 위해 이러한 전기 전도성 물질로부터 인터커넥트의 그래핀까지 전자를 이송시키는 것이 유리하다는 점의 인지를 포함한다.
인터커넥트(36)에 대한 전기 접촉부를 형성하는 예시적 방법이 도 9 내지 도 17을 참조하여 설명된다.
도 9를 참조하면, 인터커넥트(36)의 상측 표면 위에, 그리고 절연 물질(14) 위에 전기 절연성 물질(40)이 형성된다. 물질(40)은 임의의 적절한 조성물, 또는 조성물들의 조합을 포함할 수 있고, 예를 들어, 실리콘 다이옥사이드, 실리콘 나이트라이드, BPSG, PSG, FSG, 등 중 하나 이상을 포함할 수 있다.
도 10을 참조하면, 인터커넥트(36)의 상측 표면을 노출시키도록 물질(40)을 통해 접촉 개구부(42)가 에칭된다. 개구부(42)는 임의의 적절한 방법에 의해 형성될 수 있다. 예를 들어, 패턴처리된 포토레지스트 마스크(도시되지 않음)가 물질(40) 위에 제공되어 개구부(42)의 위치를 구획할 수 있고, 상기 개구부는 하나 이상의 적절한 에칭으로 형성되며, 그 후 마스크가 제거되어 도 10에 도시되는 구조물을 남길 수 있다.
도 11은 도 10의 구조물의 평면도를 도시하고, 그래핀-함유 세그먼트(37) 및 비-그래핀 함유인터커넥트(36)의 세그먼트(35)를 노출시키도록 물질(40)을 통해 연장되는 접촉 개구부(42)를 보여준다. 접촉 개구부(42)의 외측으로 연장되는 인터커넥트(36)의 일부분이 점선으로 도시되어 이러한 부분이 물질(40) 아래에 있음을 보여준다.
도 12, 13을 참조하면, 에칭을 이용하여 접촉 개구부(42) 내로부터 그래핀-함유 영역의 적어도 일부분을 제거하고 공간(44, 46)을 형성한다. 에칭은 임의의 적절한 화학 물질을 이용할 수 있고, 예를 들어, 그래핀을 태우기 위해 산화적 플라즈마를 이용할 수 있다. 에칭은 도시되는 바와 같이 비-그래핀 영역에 대해 상대적으로 그래핀-함유 영역에 대해 선택적일 수 있다.
도시되는 실시예에서, 접촉 개구부(42) 내에 노출된 그래핀 함유 영역의 일부분만이 제거되고, 따라서, 그래핀(22) 및 그래핀(30)의 일부분이 도 12의 단면도에서 눈에 보이는 상태를 유지한다. 다른 실시예에서, 도 18 및 도 19를 참조하여 아래에서 설명되는 바와 같이, 노출된 그래핀 영역의 전체가 제거된다. 일부 실시예에서, 그래핀 영역 내에 내포된 비-그래핀 영역은 내측 비-그래핀 영역으로 간주될 수 있고, 그래핀 영역의 제거에 의해 형성되는 공간은 이러한 내측 비-그래핀 영역의 주위에서 적어도 부분적으로 연장된다고 간주될 수 있다. 일부 실시예에서, 비-그래핀 물질 중 하나 이상(예를 들어, 도 12의 실시예의 물질(18, 26, 34) 중 하나 이상)이 에칭되어 개구부(44, 46) 중 하나 이상의 폭을 넓힐 수 있다.
공간(44, 46)의 존재는 인터커넥트의 다른 부분에 비해 접촉 개구부(42) 아래에 놓인 인터커넥트(36) 부분을 변화시킨다. 구체적으로, 접촉 개구부(42) 아래의 인터커넥트 부분은 비-그래핀 영역 사이에 공간(44, 46)을 갖고, 반면 인터커넥트의 다른 부분은 이러한 비-그래핀 영역 사이에 그래핀을 갖는다.
도 14 및 도 15를 참조하면, 전기 전도성 물질(48)이 개구부(42) 내에 그리고 절연 물질(40) 간에 제공된다. 전기 전도성 물질(48)은 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있고, 일부 실시예에서, 다양한 금속(예를 들어, 구리, 알루미늄, 텅스텐, 티타늄, 등), 금속-함유 조성물(예를 들어, 금속 실리사이드, 금속 나이트라이드, 금속 카바이드, 등) 및 전도성-도핑된 반도체 물질(예를 들어, 전도성-도핑 실리콘, 전도성 도핑-게르마늄, 등) 중 하나 이상을 포함하거나, 하나 이상으로 본질적으로 구성되거나, 하나 이상으로 구성될 수 있다.
전도성 물질(48)은 공간(44, 46) 내에서 연장되고, 따라서, 도시되는 실시예에서 비-그래핀 물질(26, 34) 주위로 부분적으로 연장된다.
도 16 및 도 17을 참조하면, 접촉 개구부(42) 내의 전기 전도성 물질을 남겨두고, 절연 물질(40) 위로부터 전기 전도성 물질(48)을 제거하기 위해 평탄화(예를 들어, 화학 기계적 연마 처리)에 구조물이 노출된다. 접촉 개구부(42) 내의 전기 전도성 물질(48)은 전기 접촉부(50)를 형성한다. 전기 접촉부는 공간(44, 46) 내에서 그리고 비-그래핀 영역(26, 34) 주위로 부분적으로 연장되는 전도성 물질을 갖는다.
비-그래핀 영역(26, 34) 중 적어도 하나가 금속 또는 다른 전기 전도성 물질을 포함하는 실시예에서, 비-그래핀 물질(26, 34) 주위의 전도성 물질(48)의 확장은, 적어도 부분적으로 물질(26, 34) 주위에서 연장되는 전도성 물질이 없을 때 달성되는 경우에 비해, 접촉부(50)와 물질(26, 34) 사이에 개선된 전기적 연결을 가능하게 할 수 있다. 이는 전류를 전기 접촉부(50)로부터 물질(26, 34) 내로 쉽게 흐르게 할 수 있다. 이어서, 전류는 물질(26, 34)과 그래핀 영역 사이의 큰 면적 의 표면 계면을 이용함으로써 인터커넥트(36)를 따라 그래핀 영역(22, 30) 내로 전달될 수 있다. 그 후 전류는 그래핀의 고전류 밀도로 인해 인터커넥트를 통해 급속하게 이동할 수 있고, 이어서 전류는 접촉부(50)와 유사한 다른 접촉부로 전달되어 다른 전기적 구성요소로 전류를 보낼 수 있다. 따라서, 도시되는 접촉부(50)와 유사한 하나 이상의 접촉부는, 인터커넥트(36)와 조합하여, 집적 회로의 구성요소들 사이에서 전류를 전달하기 위해, 컴팩트하고 효율적인 구조물을 제공할 수 있다.
도 12-17은 비-그래핀 영역(26, 34) 주위로 부분적으로 연장되도록 공간(44, 46)이 형성되는 실시예를 도시한다. 다른 실시예에서, 에칭은 접촉 개구부(42) 아래에서 비-그래핀 영역(26, 34) 사이로부터 그래핀을 완전히 제거하기에 충분한 시간 주기동안 적절한 화학 물질을 이용하여 에칭이 수행될 수 있다. 이는 접촉 개구부(42) 아래에 있는 인터커넥트(36)의 일부분 내의 비-그래핀 영역(26, 34) 주위로 완전히 연장되는 공간(44, 46)을 형성할 것이다.
도 18은 도 12의 경우와 유사한 공정 단계의 구조물(10)을 도시하지만, 일 실시예에서 접촉 개구부(42) 바로 아래의 인터커넥트(36) 부분 내 비-그래핀 물질(26, 34) 주위로 완전히 연장되도록 공간(44, 46)이 형성된다. 도 18의 구조물은 도 14를 참조하여 앞서 설명한 경우와 유사한 방법을 이용하여 후속 처리되어, 개구부(42) 내에 전기 전도성 물질을 형성할 수 있다. 도 19는 전기 전도성 물질(48)이 접촉 개구부(42) 내에 형성된 후 도 18의 구조물을 도시한다. 전도성 물질(48)은 접촉 개구부(48) 아래의 인터커넥트(36) 부분 내에서 비-그래핀 영역(26, 34) 주위로 완전하게 연장된다. 후속 공정(도시되지 않음)에서, 전기 전도성 물질(48)은, 요망될 경우, 도 16을 참조하여 앞서 설명한 바와 유사한 공정으로 절연 물질(40) 위로부터 제거될 수 있다.
도 12-19를 참조하여 앞서 설명한 공정은, 공간 형성을 위해 비-그래핀 물질에 대해 상대적으로 그래핀을 먼저 제거하고, 그 후, 공간 내에 전기 전도성 물질을 형성함으로써, 인터커넥트(36)에 대한 전기 접촉부를 형성한다. 인터커넥트(36)에 대한 전기 접촉부를 형성하는 다른 방법은, 인터커넥트를 통해 적어도 부분적으로 연장되는 구멍을 형성하도록 인터커넥트를 통해 적어도 부분적으로 펀칭하고, 이어서, 구멍 내에 전기 전도성 물질을 형성하는 것이다. 이러한 방법이 도 20-30을 참조하여 설명된다.
도 20 및 도 21을 참조하면, 도 10 및 도 11을 참조하여 앞서 설명한 것과 동일한 공정 단계에서 구조물(10)이 도시된다. 따라서, 구조물은 인터커넥트(36)의 상측 표면을 노출시키도록 전기 절연성 물질(40)을 통해 연장되는 접촉 개구부(42)를 포함한다.
도 22-24를 참조하면, 개구부(42)가 하나 이상의 에칭을 이용하여 인터커넥트(36)를 통해 절연 물질(14) 내로 연장된다. 도시되는 실시예에서 개구부(42)는 인터커넥트(36)를 통해 완전히 연장된다. 다른 실시예에서(도시되지 않음), 개구부(42)는 인터커넥트(36)를 통해 적어도 부분적으로 연장될 수 있다.
도 25-27을 참조하면, 전기 전도성 물질(48)이 물질(40) 간에 개구부(42) 내에 형성된다. 전기 전도성 물질(48)은 영역(18, 26, 34) 및 물질(48)의 계면에서 영역(18, 26, 34)과 직접 접촉하는 물질(48)의 표면의 크기로 인해 전기 전도성인 비-그래핀 영역(18, 26, 34)과 우수한 전기적 접촉을 갖는다.
도 28-30을 참조하면, 개구부(42) 내에 전기 접촉부(50)를 형성하기 위해 평탄화(예를 들어, 화학 기계적 연마 처리)에 의해 물질(40)의 상측 표면 위로부터 전도성 물질(48)이 제거된다.
후속 공정에서, 반도체 기판 간에 추가적인 레벨의 인터커넥트가 형성될 수 있다. 예를 들어, 도 31은 물질(18, 22, 26, 30, 34)이, 기판의 물질(14) 바로 위에 제 1 인터커넥트 구조물(100)을 형성하고, 제 1 인터커넥트 구조물의 레벨 위의 다른 레벨에서 제 2 인터커넥트 구조물(102)을 형성함을 보여준다. 전기 전도성 물질(104)은 제 2 인터커넥트 구조물(102)을 통해 연장되어, 이를 전기 전도성 물질(48)과 전기적으로 연결시키고, 따라서, 이를 제 1 인터커넥트 구조물(100)과 전기적으로 연결시킨다. 전기 전도성 물질(104)은 구리 또는 다른 적절한 물질을 포함할 수 있다.
제 2 인터커넥트 구조물(102)이 제 1 인터커넥트 구조물(100)과 동일 물질(18, 22, 26, 30, 34)을 포함하는 것으로 도시되지만, 다른 실시예에서 제 2 인터커넥트 구조물이 제 1 인터커넥트 구조물과 다른 물질을 포함할 수 있다.
도시되는 실시예에서, 제 2 인터커넥트 구조물(102)의 물질(18)은 전기 접촉부(50)의 전기 전도성 물질(48)과 직접 접촉한다. 다른 실시예에서, 제 2 인터커넥트 구조물의 물질(18)은 전기 절연성 물질에 의해 접촉부(50)로부터 이격될 수 있다. 일부 실시예에서, 제 2 인터커넥트 구조물(102)의 물질(18)은 전기 절연성일 수 있고, 일부 실시예에서, 제 2 인터커넥트 구조물(102)의 물질(18)은 전기 전도성일 수 있다.
앞서 설명한 다양한 방법 및 구조를 이용하여, 전류가 비아 내에서 인터커넥트를 따라 그래핀과 전도층 사이에서 흐름에 따라 낮은 접촉 저항으로 유지함으로써, 회로에 고전류 밀도를 달성할 수 있다.
상술한 인터커넥트 구조물은 집적 회로에 이용될 수 있다. 이러한 집적 회로는 전자 시스템 내로 통합될 수 있다. 전자 시스템은 예를 들어, 컴퓨터, 차량, 비행기, 시계, 셀룰러 폰, 등과 같은 수많은 전자 시스템 중 임의의 시스템일 수 있다.
도면에서 다양한 실시예의 특정 배향은 설명을 위한 것에 불과하고, 실시예는 일부 응용예에서 도시되는 배향에 비해 회전할 수 있다. 여기서 제공되는 상세한 설명 및 후속하는 청구범위는, 구조물이 도면의 특정 배향으로 놓이거나 이러한 배향에 대해 회전하는지 여부에 관계없이, 다양한 특징부 사이에서 설명된 관계를 갖는 임의의 구조에 속한다.
첨부 도면의 단면도는 단면도의 평면 내의 특징부만을 도시하고, 도면을 단순화하기 위해 단면 평면 뒤에 물질을 도시하지 않는다.
위에서 구조물이 다른 구조물"의 상에" 또는 다른 구조물에 대해 맞닿도록"과 같이 언급될 때, 구조물은 다른 구조물 바로 위에 놓일 수 있고, 또는 사이에 개입하는 구조물이 또한 존재할 수 있다. 이에 반해, 구조물이 다른 구조물 "바로 위에" 또는 "직접 맞닿도록"과 같이 언급될 경우, 사이에 개입하는 어떤 구조물도 존재하지 않는다. 구조물이 다른 구조물에 "연결되거나" "결합된다"고 호칭될 때, 구조물은 다른 구조물에 직접 연결되거나 결합될 수 있고, 또는 사이에 개입하는 구조물이 존재할 수 있다. 이와 달리, 구조물이 "직접 연결되는" 또는 직접 결합되는"과 같이 호칭될 경우, 어떤 개입 구조물도 존재하지 않는다.

Claims (33)

  1. 한 쌍의 비-그래핀 영역 사이에 삽입되는 그래핀 영역을 포함하는 전기 전도성 래미네이트 구조물.
  2. 청구항 1에 있어서, 상기 그래핀 영역이 5 그래핀 모노층 두께 미만인 전기 전도성 래미네이트 구조물.
  3. 청구항 1에 있어서, 상기 그래핀 영역이 1 내지 3 그래핀 모노층 두께인 전기 전도성 래미네이트 구조물.
  4. 청구항 1에 있어서, 상기 비-그래핀 영역 중 적어도 하나가 전기 전도성인 전기 전도성 래미네이트 구조물.
  5. 청구항 1에 있어서, 상기 비-그래핀 영역 중 적어도 하나가 전기 절연성인 전기 전도성 래미네이트 구조물.
  6. 청구항 1에 있어서, 상기 그래핀 영역 및 비-그래핀 영역이 서로 내에 내포되는 전기 전도성 래미네이트 구조물.
  7. 청구항 6에 있어서, 상기 그래핀 영역 및 비-그래핀 영역 중 적어도 하나가 하나 이상의 금속을 포함하는 전기 전도성 래미네이트 구조물.
  8. 청구항 6에 있어서, 상기 비-그래핀 영역 중 적어도 하나가 구리 와 니켈 중 적어도 하나를 포함하는 전기 전도성 래미네이트 구조물.
  9. 전기 인터커넥트에 있어서,
    전기 전도성 래미네이트 구조물로서, 상기 래미네이트 구조물은 서로 내에 내포된(nested) 복수의 영역들을 포함하고, 상기 내포된 영역들 중 하나는 그래핀 영역이고, 상기 내포된 영역들 중 다른 영역은 비-그래핀 영역이며, 상기 그래핀 영역은 한 쌍의 비-그래핀 영역 사이에 삽입되고, 상기 래미네이트 구조물은 상기 그래핀 영역의 세그먼트 및 비-그래핀 영역의 세그먼트를 포함하는 상측 표면을 포함하며, 상기 비-그래핀 영역 중 적어도 하나는 전기 전도성인, 상기 전기 전도성 래미네이트 구조물과,
    상기 래미네이트 구조물의 상측 표면 위의 전기 절연성 물질로서, 상기 전기 절연성 물질은 상기 래미네이트 구조물의 일부분까지 연장되는 개구부를 갖고, 상기 래미네이트 구조물의 일부분은 상기 비-그래핀 영역들 사이에 그래핀을 갖는 대신에, 상기 한 쌍의 비-그래핀 영역 사이에 공간을 가짐으로써 상기 래미네이트 구조물의 다른 부분과는 다른, 상기 전기 절연성 물질과,
    상기 개구부 내의, 그리고 상기 공간 내의, 전기 전도성 물질을 포함하는 전기 인터커넥트.
  10. 청구항 9에 있어서, 상기 비-그래핀 영역들 중 적어도 하나는 구리 및 니켈 중 적어도 하나를 포함하는 전기 인터커넥트.
  11. 청구항 9에 있어서, 상기 전기 전도성 물질은 적어도 하나의 금속을 포함하는 전기 인터커넥트.
  12. 전기 인터커넥트를 형성하는 방법에 있어서,
    전기 절연성 물질 내에 제 1 트렌치를 형성하는 단계와,
    상기 트렌치를 따르도록 상기 제 1 트렌치 내에 제 1 비-그래핀 물질을 형성하고 상기 제 1 트렌치 내에 내포되는 제 2 트렌치를 형성하는 단계와,
    상기 제 2 트렌치를 따르도록 상기 제 1 비-그래핀 물질 위에 그래핀을 형성하고 상기 제 2 트렌치 내에 내포되는 제 3 트렌치를 형성하는 단계와,
    상기 제 3 트렌치 내에 제 2 비-그래핀 물질을 형성하는 단계를 포함하는 전기 인터커넥트 형성 방법.
  13. 청구항 12에 있어서, 상기 그래핀은 5 그래핀 모노층 두께 미만인 전기 인터커넥트 형성 방법.
  14. 청구항 12에 있어서, 상기 그래핀은 1 내지 3 그래핀 모노층 두께인 전기 인터커넥트 형성 방법.
  15. 청구항 12에 있어서, 상기 제 1 및 제 2 비-그래핀 물질은 서로 동일한 조성을 갖는 전기 인터커넥트 형성 방법.
  16. 청구항 12에 있어서, 상기 제 1 비-그래핀 물질은 상기 제 2 비-그래핀 물질과 다른 조성을 갖는 전기 인터커넥트 형성 방법.
  17. 청구항 12에 있어서, 상기 제 1 비-그래핀 물질은 적어도 하나의 금속을 포함하는 전기 인터커넥트 형성 방법.
  18. 청구항 12에 있어서, 상기 제 1 비-그래핀 물질은 구리 및 니켈 중 적어도 하나를 포함하는 전기 인터커넥트 형성 방법.
  19. 청구항 12에 있어서, 상기 제 2 비-그래핀 물질은 제 3 트렌치를 완전히 충전하는 전기 인터커넥트 형성 방법.
  20. 청구항 12에 있어서, 상기 제 2 비-그래핀 물질은 상기 제 3 트렌치를 따라 형성되고, 상기 제 3 트렌치 내에 내포되는 제 4 트렌치를 형성하며, 상기 방법은,
    상기 제 4 트렌치를 따르도록 상기 제 2 비-그래핀 물질 위에 그래핀을 형성하고 상기 제 4 트렌치 내에 내포되는 제 5 트렌치를 형성하는 단계와,
    상기 제 5 트렌치 내에 제 3 비-그래핀 물질을 형성하는 단계를 포함하는 전기 인터커넥트 형성 방법.
  21. 청구항 20에 있어서, 상기 제 1, 2, 3 비-그래핀 물질은 서로 동일한 조성을 갖는 전기 인터커넥트 형성 방법.
  22. 청구항 20에 있어서, 상기 제 1, 2, 3 비-그래핀 물질 중 적어도 하나는 상기 제 1, 2, 3 비-그래핀 물질 중 나머지와 다른 조성을 갖는 전기 인터커넥트 형성 방법.
  23. 청구항 20에 있어서, 상기 제 1, 2, 3 비-그래핀 물질 중 적어도 하나는 전기 절연성인 전기 인터커넥트 형성 방법.
  24. 전기 인터커넥트 형성 방법에 있어서,
    전기 전도성 래미네이트 구조물을 형성하는 단계로서, 상기 래미네이트 구조물은 서로 내에 내포된(nested) 복수의 영역들을 포함하고, 상기 내포된 영역들 중 하나는 그래핀 영역이고, 상기 내포된 영역들 중 다른 영역은 비-그래핀 영역이며, 상기 그래핀 영역은 한 쌍의 비-그래핀 영역 사이에 삽입되고, 상기 래미네이트 구조물은 상기 그래핀 영역의 세그먼트 및 비-그래핀 영역의 세그먼트를 포함하는 상측 표면을 포함하며, 상기 비-그래핀 영역 중 적어도 하나는 전기 전도성인, 상기 전기 전도성 래미네이트 구조물을 형성하는 단계와,
    상기 래미네이트 구조물의 상측 표면 위에 전기 절연성 물질을 형성하는 단계와,
    상기 절연성 물질을 통해 상기 래미네이트 구조물의 상측 표면까지 연장되는 개구부를 형성하는 단계와,
    비-그래핀 영역에 대해 그래핀 영역을 선택적으로 제거하도록 상기 개구부 내에 에칭제를 제공하고, 따라서, 한 쌍의 비-그래핀 영역 사이에 공간을 형성하는 단계와,
    상기 개구부 내에, 그리고 상기 공간 내에 전기 전도성 물질을 형성하는 단계를 포함하는 전기 인터커넥트 형성 방법.
  25. 청구항 24에 있어서, 상기 그래핀 영역의 내부 내에 내포되는 비-그래핀 영역은 내측 비-그래핀 영역이고, 상기 공간은 상기 내측 비-그래핀 영역 주위로 완전히 연장되는 전기 인터커넥트 형성 방법.
  26. 청구항 24에 있어서, 상기 그래핀 영역의 내부 내에 내포되는 비-그래핀 영역은 내측 비-그래핀 영역이고, 상기 공간은 상기 내측 비-그래핀 영역 주위로 부분적으로만 연장되는 전기 인터커넥트 형성 방법.
  27. 청구항 24에 있어서, 상기 비-그래핀 영역 모두는 전기 전도성인 전기 인터커넥트 형성 방법.
  28. 청구항 24에 있어서,
    상기 비-그래핀 영역 중 하나만이 전기 전도성인 전기 인터커넥트 형성 방법.
  29. 전기 인터커넥트 형성 방법에 있어서,
    전기 전도성 래미네이트 구조물을 형성하는 단계로서, 상기 래미네이트 구조물은 서로 내에 내포된(nested) 복수의 영역들을 포함하고, 상기 내포된 영역들 중 하나는 그래핀 영역이고, 상기 내포된 영역들 중 다른 영역은 비-그래핀 영역이며, 상기 그래핀 영역은 한 쌍의 비-그래핀 영역 사이에 삽입되고, 상기 래미네이트 구조물은 상기 그래핀 영역의 세그먼트 및 비-그래핀 영역의 세그먼트를 포함하는 상측 표면을 포함하며, 상기 비-그래핀 영역 중 적어도 하나는 전기 전도성인, 상기 전기 전도성 래미네이트 구조물을 형성하는 단계와,
    상기 래미네이트 구조물의 상측 표면 위에 전기 절연성 물질을 형성하는 단계와,
    상기 절연성 물질을 통해 상기 래미네이트 구조물의 상측 표면까지 연장되는 개구부를 형성하는 단계와,
    상기 래미네이트 구조물을 통해 적어도 부분적으로 개구부를 연장시키는 단계와,
    상기 개구부 내에 전기 전도성 물질을 형성하는 단계를 포함하는 전기 인터커넥트 형성 방법.
  30. 청구항 29에 있어서, 상기 개구부는 상기 래미네이트 구조물을 통해 완전히 연장되는 전기 인터커넥트 형성 방법.
  31. 청구항 29에 있어서, 상기 개구부는 상기 래미네이트 구조물을 통해 부분적으로만 연장되는 전기 인터커넥트 형성 방법.
  32. 청구항 29에 있어서, 상기 비-그래핀 영역 모두는 전기 전도성인 전기 인터커넥트 형성 방법.
  33. 청구항 29에 있어서,
    상기 비-그래핀 영역 중 하나만이 전기 전도성인 전기 인터커넥트 형성 방법.
KR1020137000494A 2010-07-09 2011-06-07 전기 전도성 래미네이트 구조물, 전기 인터커넥트, 및 전기 인터커넥트 형성 방법 KR20130098979A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/833,074 2010-07-09
US12/833,074 US8946903B2 (en) 2010-07-09 2010-07-09 Electrically conductive laminate structure containing graphene region
PCT/US2011/039465 WO2012005851A2 (en) 2010-07-09 2011-06-07 Electrically conductive laminate structures, electrical interconnects, and method of forming electrical interconnects

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020157020975A Division KR101650281B1 (ko) 2010-07-09 2011-06-07 전기 전도성 래미네이트 구조물, 전기 인터커넥트, 및 전기 인터커넥트 형성 방법

Publications (1)

Publication Number Publication Date
KR20130098979A true KR20130098979A (ko) 2013-09-05

Family

ID=45437771

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020157020975A KR101650281B1 (ko) 2010-07-09 2011-06-07 전기 전도성 래미네이트 구조물, 전기 인터커넥트, 및 전기 인터커넥트 형성 방법
KR1020137000494A KR20130098979A (ko) 2010-07-09 2011-06-07 전기 전도성 래미네이트 구조물, 전기 인터커넥트, 및 전기 인터커넥트 형성 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020157020975A KR101650281B1 (ko) 2010-07-09 2011-06-07 전기 전도성 래미네이트 구조물, 전기 인터커넥트, 및 전기 인터커넥트 형성 방법

Country Status (7)

Country Link
US (6) US8946903B2 (ko)
JP (1) JP5714104B2 (ko)
KR (2) KR101650281B1 (ko)
CN (1) CN103003921B (ko)
SG (1) SG186976A1 (ko)
TW (1) TWI463627B (ko)
WO (1) WO2012005851A2 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8946903B2 (en) 2010-07-09 2015-02-03 Micron Technology, Inc. Electrically conductive laminate structure containing graphene region
KR101284059B1 (ko) * 2011-01-28 2013-07-26 충남대학교산학협력단 그라핀-산화물반도체 이종접합 소자 및 그의 제조방법
US8716863B2 (en) 2011-07-13 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for high performance interconnect
US9892813B1 (en) * 2012-04-19 2018-02-13 Thomas A. Barkow Graphene/metal molecular level lamination (GMMLL)
JP5987613B2 (ja) * 2012-09-28 2016-09-07 ソニー株式会社 記憶素子、記憶装置、磁気ヘッド
US9202743B2 (en) * 2012-12-17 2015-12-01 International Business Machines Corporation Graphene and metal interconnects
US9293412B2 (en) 2012-12-17 2016-03-22 International Business Machines Corporation Graphene and metal interconnects with reduced contact resistance
WO2014110450A2 (en) * 2013-01-11 2014-07-17 Solan, LLC Methods for integrating lead and graphene growth and devices formed therefrom
US9006095B2 (en) 2013-02-19 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9431346B2 (en) * 2013-04-30 2016-08-30 GlobalFoundries, Inc. Graphene-metal E-fuse
US9257391B2 (en) 2013-04-30 2016-02-09 GlobalFoundries, Inc. Hybrid graphene-metal interconnect structures
CN104779287B (zh) * 2014-01-10 2018-02-02 中国科学院微电子研究所 石墨烯结构、石墨烯器件及其制造方法
WO2015126139A1 (en) * 2014-02-19 2015-08-27 Samsung Electronics Co., Ltd. Wiring structure and electronic device employing the same
US20180330842A1 (en) * 2017-05-15 2018-11-15 The Trustees Of Columbia University In The City Of New York Layered metal-graphene-metal laminate structure
US10658280B2 (en) * 2017-12-29 2020-05-19 Advanced Semiconductor Engineering, Inc. Electrical device including a through-silicon via structure
US12004308B2 (en) * 2021-05-18 2024-06-04 Mellanox Technologies, Ltd. Process for laminating graphene-coated printed circuit boards
US11908734B2 (en) * 2021-10-06 2024-02-20 International Business Machines Corporation Composite interconnect formation using graphene

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IN155181B (ko) * 1979-12-24 1985-01-12 Chloride Silent Power Ltd
KR930004506A (ko) * 1991-08-29 1993-03-22 티모티 엔. 비숍 실리콘 결정을 성장시키는데 사용되는 유리질 탄소 피복 흑연성분
JPH05175359A (ja) * 1991-12-20 1993-07-13 Fujitsu Ltd ダイヤモンド多層配線基板の製造方法
JP3228155B2 (ja) * 1996-11-20 2001-11-12 日本電気株式会社 固体電解コンデンサの製造方法
JP3157748B2 (ja) * 1997-07-30 2001-04-16 富山日本電気株式会社 導電性高分子を用いた固体電解コンデンサ及びその製造方法
DE10006964C2 (de) 2000-02-16 2002-01-31 Infineon Technologies Ag Elektronisches Bauelement mit einer leitenden Verbindung zwischen zwei leitenden Schichten und Verfahren zum Herstellen eines elektronischen Bauelements
JP4245438B2 (ja) 2003-08-08 2009-03-25 シャープ株式会社 炭素薄膜ならびにそれを用いた電界放出電子源および作用電極
JP4448356B2 (ja) 2004-03-26 2010-04-07 富士通株式会社 半導体装置およびその製造方法
JP2006120730A (ja) 2004-10-19 2006-05-11 Fujitsu Ltd 層間配線に多層カーボンナノチューブを用いる配線構造及びその製造方法
WO2006123810A1 (en) 2005-05-17 2006-11-23 Nippon Shokubai Co., Ltd. Ionic material and application thereof
US20060281306A1 (en) * 2005-06-08 2006-12-14 Florian Gstrein Carbon nanotube interconnect contacts
US20090114883A1 (en) 2005-10-12 2009-05-07 California Institute Of Technology Metal-filled nanostructures
KR20070066426A (ko) 2005-12-22 2007-06-27 매그나칩 반도체 유한회사 반도체 소자의 금속배선 형성방법
US20070171596A1 (en) * 2006-01-20 2007-07-26 Chacko Antony P Electrode compositions containing carbon nanotubes for solid electrolyte capacitors
US7619257B2 (en) * 2006-02-16 2009-11-17 Alcatel-Lucent Usa Inc. Devices including graphene layers epitaxially grown on single crystal substrates
WO2008023399A1 (fr) * 2006-08-21 2008-02-28 Fujitsu Limited NANOTUBES DE CARBONE SEMICONDUCTEURS DE TYPE n, PROCÉDÉ DE PRODUCTION DE CEUX-CI, ET PROCÉDÉ DE PRODUCTION DE DISPOSITIFS SEMICONDUCTEURS
US8399772B2 (en) * 2006-09-04 2013-03-19 Nxp B.V. Control of carbon nanostructure growth in an interconnect structure
KR101443215B1 (ko) * 2007-06-13 2014-09-24 삼성전자주식회사 앰비폴라 물질을 이용한 전계효과 트랜지스터 및 논리회로
US7732859B2 (en) * 2007-07-16 2010-06-08 International Business Machines Corporation Graphene-based transistor
US8481421B2 (en) 2007-07-25 2013-07-09 California Institute Of Technology Functional anchors connecting graphene-like carbon to metal
JP2009117591A (ja) 2007-11-06 2009-05-28 Panasonic Corp 配線構造及びその形成方法
JP5353009B2 (ja) 2008-01-08 2013-11-27 富士通株式会社 半導体装置の製造方法および半導体装置
JP2009247451A (ja) 2008-04-02 2009-10-29 Panasonic Electric Works Co Ltd 揺動型運動装置
WO2009126846A1 (en) * 2008-04-11 2009-10-15 Sandisk 3D, Llc Damascene integration methods for graphitic films in three-dimensional memories and memories formed therefrom
WO2009129194A2 (en) * 2008-04-14 2009-10-22 Massachusetts Institute Of Technology Large-area single- and few-layer graphene on arbitrary substrates
JP2009277803A (ja) 2008-05-13 2009-11-26 Fujitsu Ltd 半導体装置、半導体装置の製造方法およびトランジスタ
US8133793B2 (en) * 2008-05-16 2012-03-13 Sandisk 3D Llc Carbon nano-film reversible resistance-switchable elements and methods of forming the same
KR101490111B1 (ko) * 2008-05-29 2015-02-06 삼성전자주식회사 에피택셜 그래핀을 포함하는 적층구조물, 상기적층구조물의 형성방법 및 상기 적층구조물을 포함하는전자 소자
US7902616B2 (en) * 2008-06-30 2011-03-08 Qimonda Ag Integrated circuit having a magnetic tunnel junction device and method
US7863700B2 (en) * 2008-06-30 2011-01-04 Qimonda Ag Magnetoresistive sensor with tunnel barrier and method
US8569730B2 (en) * 2008-07-08 2013-10-29 Sandisk 3D Llc Carbon-based interface layer for a memory device and methods of forming the same
US7952088B2 (en) * 2008-07-11 2011-05-31 International Business Machines Corporation Semiconducting device having graphene channel
US8758957B2 (en) * 2008-07-29 2014-06-24 GM Global Technology Operations LLC Graphene coated SS bipolar plates
US7858989B2 (en) * 2008-08-29 2010-12-28 Globalfoundries Inc. Device and process of forming device with device structure formed in trench and graphene layer formed thereover
US7858990B2 (en) * 2008-08-29 2010-12-28 Advanced Micro Devices, Inc. Device and process of forming device with pre-patterned trench and graphene-based device structure formed therein
US20100085713A1 (en) * 2008-10-03 2010-04-08 Balandin Alexander A Lateral graphene heat spreaders for electronic and optoelectronic devices and circuits
KR101480082B1 (ko) * 2008-10-09 2015-01-08 삼성전자주식회사 그라핀을 이용한 양자 간섭 트랜지스터와 그 제조 및 동작 방법
US8421050B2 (en) * 2008-10-30 2013-04-16 Sandisk 3D Llc Electronic devices including carbon nano-tube films having carbon-based liners, and methods of forming the same
US8835892B2 (en) * 2008-10-30 2014-09-16 Sandisk 3D Llc Electronic devices including carbon nano-tube films having boron nitride-based liners, and methods of forming the same
US20100108893A1 (en) * 2008-11-04 2010-05-06 Array Optronix, Inc. Devices and Methods for Ultra Thin Photodiode Arrays on Bonded Supports
US8188460B2 (en) * 2008-11-26 2012-05-29 Board Of Regents, The University Of Texas System Bi-layer pseudo-spin field-effect transistor
JP2010135631A (ja) 2008-12-05 2010-06-17 Fujitsu Microelectronics Ltd 配線構造及びその形成方法、並びに半導体装置
US8193455B2 (en) * 2008-12-30 2012-06-05 Hitachi Global Storage Technologies Netherlands B.V. Graphene electronics fabrication
US8147704B2 (en) * 2009-07-10 2012-04-03 Korea University Research And Business Foundation Wide area stamp for antireflective surface
JP5395542B2 (ja) 2009-07-13 2014-01-22 株式会社東芝 半導体装置
JP5439120B2 (ja) 2009-11-02 2014-03-12 株式会社東芝 半導体装置およびその製造方法
KR101129919B1 (ko) * 2010-04-15 2012-03-23 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
US8946903B2 (en) 2010-07-09 2015-02-03 Micron Technology, Inc. Electrically conductive laminate structure containing graphene region
JP2012080005A (ja) * 2010-10-05 2012-04-19 Toshiba Corp グラフェン配線およびその製造方法
JP5637795B2 (ja) * 2010-10-05 2014-12-10 株式会社東芝 装置
US8404588B2 (en) * 2010-10-06 2013-03-26 Electronics And Telecommunications Research Institute Method of manufacturing via electrode
US8716863B2 (en) * 2011-07-13 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for high performance interconnect
US8361813B1 (en) * 2011-12-09 2013-01-29 Intermolecular, Inc. Method for generating graphene structures
JP5801221B2 (ja) * 2012-02-22 2015-10-28 株式会社東芝 半導体装置の製造方法および半導体装置
JP5755618B2 (ja) * 2012-09-06 2015-07-29 株式会社東芝 半導体装置
JP5624600B2 (ja) * 2012-12-27 2014-11-12 株式会社東芝 配線及び半導体装置の製造方法
JP6246676B2 (ja) * 2014-08-20 2017-12-13 株式会社東芝 半導体装置
CN205110253U (zh) * 2015-09-25 2016-03-30 无锡市博阳超声电器有限公司 一种消噪型超声波清洗装置
CN205275791U (zh) 2016-01-06 2016-06-01 济南中乌新材料有限公司 一种金刚石单晶人工生长装置

Also Published As

Publication number Publication date
WO2012005851A3 (en) 2012-03-29
US8946903B2 (en) 2015-02-03
US9997461B2 (en) 2018-06-12
US20190326225A1 (en) 2019-10-24
KR20150096528A (ko) 2015-08-24
US10381308B2 (en) 2019-08-13
US20180261548A1 (en) 2018-09-13
JP2013529859A (ja) 2013-07-22
CN103003921B (zh) 2015-11-25
US10679943B2 (en) 2020-06-09
US20150145135A1 (en) 2015-05-28
US20190067202A1 (en) 2019-02-28
US10879178B2 (en) 2020-12-29
US20190244910A1 (en) 2019-08-08
SG186976A1 (en) 2013-02-28
KR101650281B1 (ko) 2016-08-30
CN103003921A (zh) 2013-03-27
TWI463627B (zh) 2014-12-01
US10141262B2 (en) 2018-11-27
JP5714104B2 (ja) 2015-05-07
TW201205765A (en) 2012-02-01
WO2012005851A2 (en) 2012-01-12
US20120006580A1 (en) 2012-01-12

Similar Documents

Publication Publication Date Title
US10879178B2 (en) Electrically conductive laminate structures
US9941199B2 (en) Two step metallization formation
US7666781B2 (en) Interconnect structures with improved electromigration resistance and methods for forming such interconnect structures
US8232196B2 (en) Interconnect structure having a via with a via gouging feature and dielectric liner sidewalls for BEOL integration
EP2847792B1 (en) Graphene cap for copper interconnect structures
US9330970B2 (en) Structure and method for high performance interconnect
JP5089575B2 (ja) 相互接続構造体及びその製造方法
US7867895B2 (en) Method of fabricating improved interconnect structure with a via gouging feature absent profile damage to the interconnect dielectric
US9177858B1 (en) Methods for fabricating integrated circuits including barrier layers for interconnect structures
US20070257368A1 (en) Dielectric spacers for metal interconnects and method to form the same
JP2005203476A (ja) 半導体装置の配線構造及びその製造方法
KR20170066297A (ko) 상호접속 구조물 및 상호접속 구조물의 형성 방법
US8039390B2 (en) Method of manufacturing semiconductor device
US7319065B1 (en) Semiconductor component and method of manufacture
TWI544575B (zh) 半導體結構及其製造方法

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E90F Notification of reason for final refusal
E601 Decision to refuse application
AMND Amendment
A107 Divisional application of patent
WITB Written withdrawal of application