KR20130065724A - 광대역 온도 보상 공진기 및 광대역 ｖｃｏ - Google Patents

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Abstract

VCO 의 공진기는 미세 튜닝 메인 버랙터 회로, 보조 버랙터 회로, 및 인덕턴스와 병렬로 커플링되는 코어스 튜닝 커패시터 뱅크 회로를 포함한다. 메인 버랙터 회로는 개별적으로 디스에이블링될 수 있는 복수의 회로 부분들을 포함한다. 각각의 회로 부분 내에는 회로 부분 내의 버랙터 제어 노드 상에 미세 튜닝 제어 신호 (FTAVCS) 또는 온도 보상 제어 신호 (TCAVCS) 중 선택된 하나를 공급하는 멀티플렉싱 회로가 있다. 회로 부분이 인에이블되면 FTAVCS 는 제어 노드 상에 공급되어, 회로 부분이 미세 튜닝에 사용된다. 회로 부분이 디스에이블되면, TCAVCS 는 제어 노드에 공급되어 회로 부분이 온도의 함수로서 VCO 주파수 드리드트를 방지하는 데 사용된다. TCAVCS 의 전압이 온도에 따라 변화하는 방식은 디지털 방식으로 프로그래밍가능하다.

Description

광대역 온도 보상 공진기 및 광대역 ＶＣＯ{WIDEBAND TEMPERATURE COMPENSATED RESONATOR AND WIDEBAND VCO}
본 발명은 버랙터들을 포함하는 공진기들에 관한 것이고, 더 구체적으로는, 광대역 전압 제어 발진기들 (VCOs) 에서 사용 가능한 공진기들과 같은, 버랙터들을 포함하는 광대역 온도 보상 공진기들에 관한 것이다.
공진기들은 다양한 여러 타입들의 전자 회로들에서 사용된다. 일 타입의 공진기는 용량성 엘리먼트와 병렬로 커플링되는 유도성 엘리먼트를 포함한다. 이러한 공진기의 응용은, 위상 공정 루프 (PLL) 에서 발견되는 전압 제어 발진기 (VCO) 와 같은 VCO 이다. 도 1 (종래 기술) 은 하나의 이러한 유형의 VCO (31) 의 도이다. VCO (301) 는 발진 VCO 출력 신호를 생성한다. 예시된 실시예에서, 발진 VCO 출력 신호는 도선 (302) 상의 신호 VOUT- 및 도선 (303) 상의 신호 VOUT+ 를 포함하는 차동 정현파 신호 (differential sinusoidal signal) 이다. 발진 VCO 출력 신호의 주파수는 도선들 (304) 상에 수신되는 멀티비트 디지털 코어스 튜닝 (coarse tune) 제어 워드 및 도선 (305) 상에 수신되는 미세 튜닝 아날로그 제어 신호 VTUNE 에 의해 결정된다. 디지털 제어 워드가 고정되는 것으로 상정하면, 발진 VCO 출력 신호의 주파수는 아날로그 입력 신호 VTUNE 을 적절히 증가 또는 감소시킴으로써 미세 튜닝될 수 있다.
도 2 (종래기술) 는 이러한 VCO 의 일 실시예의 더 상세한 도이다. 공진기 탱크 (306) 는 용량성 엘리먼트들과 병렬로 커플링되는 인덕터 (307) 를 포함한다. 용량성 엘리먼트들 중 하나가 프로그래밍가능 커패시터 뱅크 (308) 이다. 제 2 의 용량성 엘리먼트는 메인 버랙터 회로 (309) 이다. 일 실시예에서, 메인 버랙터 회로 (309) 는 다수의 버랙터 서브회로들을 포함하는 프로그래밍가능 버랙터이다. 버랙터 서브회로들의 각각은 프로그래밍가능 버랙터 엘리먼트의 유효 튜닝가능 용량을 감소시키도록 디스에이블될 수 있다. 이 타입의 프로그래밍가능 버랙터에 대한 추가 정보를 위해 미국 특허 제 7,612,626 호를 참조한다. 도 2 의 VCO 의 나머지 트랜지스터들 (310-313) 은 증폭기를 형성한다. VCO 에 공급되는 디지털 제어 워드가 고정되고, VCO 에 공급되는 VTUNE 아날로그 입력 전압이 고정되면, VCO 출력 신호 VOUT+, VOUT- 의 개방 루프 발진 주파수는 고정 주파수인 것이 바람직하다. 불운하게도, VCO 출력 신호의 개방 루프 발진 주파수는 온도에 따라 변하는 것으로 알려져 있다. 발진 주파수는, 예를 들어 온도가 증가함에 따라 하강할 수도 있다. 이것은 바람직하지 못하다.
도 3 (종래기술) 은 VCO 의 VCO 출력 신호의 개방 루프 발진 주파수에서의 온도 의존적 변화 특성들을 제거하는 회로를 구비한 하나의 종래 VOC 회로 (314) 의 회로도이다. 메인 버랙터 (315) 및 코어스 튜닝 커패시터 뱅크 (316) 외에도, 보조 버랙터 (317) 이 제공된다. 이러한 보조 버랙터에 대한 추가 상세를 위해, 미국 특허 출원 공개 제 US2009/0261917 호를 참조한다. 보조 버랙터 (317) 가 VTUNE 신호를 수신하여 보조 버랙터의 커패시턴스가 VTUNE 의 함수로서 조절되도록 하는 것이 아니라, 그 대신에, 보조 버랙터는 아날로그 제어 전압 VCOMP 을 수신하도록 제작된다. VCOMP 는 온도 보상 전압 생성 회로 (318) 에 의해 생성되는 제어 전압이다. VCOMP 는 보조 버랙터 (317) 의 커패시턴스에서의 초래된 변화들이 VCO 출력 신호 주파수에 미치는 나머지 VCO 의 효과들에 의존하여 다른 온도에 반응하는 경향이 있도록 온도의 함수로서 변화하도록 제작된다. 그 결과, 온도의 함수로서 VCO 의 발진 주파수의 개방 로프 주파수 드리드트가 감소할 수 있다.
도 4 (종래 기술) 는 VCO 의 발진 주파수의 주파수 드리드트를 방지하는 회로를 구비한 다른 종래의 VCO 회로 (319) 의 회로도이다. 코어스 튜닝 커패시터 뱅크 (320) SMS 다수의 부분들 (321-323) 을 포함한다. 커패시터 뱅크의 개별 부분의 회로는 인덕터 (324) 와 병렬인 커패시턴스에 스위칭하도록 인에이블될 수 있고, 또는 개별 부분의 회로는 커패시턴스가 인덕터와 병렬로 커플링되지 않도록 디스에이블될 수 있다. 디스에이블 상태에서, 디스에이블된 부분의 기생 다이오드들의 역바이어스 정도가 조절되어, 디스에이블된 커패시턴스가 온도의 함수로서 조절되게 하는 회로가 제공된다. 디스에이블 부분들에 공급되는 아날로그 제어 전압 VCOMP 의 적절한 조절에 의해, 온도의 함수로서 VCO 의 개방 루프 주파수 드리드가 감소할 수 있다. 추가 세부사항을 위해, 미국 특허 제 7,116,183 호를 참조한다. 제공되는 온도 보상의 양은 소정 시간에 디스에이블된 커패시터 뱅크의 부분들의 수의 함수이다. 저주파수들에서, 커패시터 뱅크의 모든 부분들 (321-323) 이 사용될 때, 어떠한 온도 보상도 존재하지 않는다.
광대역 전압 제어 발진기 (VCO) 내의 온도 보상 공진기는 미세 튜닝 메인 버랙터 회로, 보조 버랙터 회로, 및 코어스 튜닝 커패시터 뱅크 회로를 포함한다. 이들 회로들은 인덕턴스와 병렬로 함께 커플링된다. 메인 버랙터 회로의 개별적인 회로 부분들은 디지털 제어 하에 (예를 들어, 디지털 제어 비트들 S1[1-3] 의 제어 하에) 인에이블 또는 디스에이블될 수 있다. 보조 버랙터 회로의 개별 회로 부분들은 디지털 제어 하에 (예를 들어, 디지털 제어 비트들 S2[1-3] 의 제어 하에) 인에이블 또는 디스에이블될 수 있다. 코어스 튜닝 커패시터 뱅크 회로의 개별 회로 부분들은 디지털 제어 하에 (예를 들어, 디지털 제어 비트들 S3[1-3] 의 제어 하에) 인에이블 또는 디스에이블될 수 있다.
각각의 메인 버랙터 회로 부분 내에는, 미세 튜닝 아날로그 전압 제어 신호 (FTAVCS) 또는 제 1 온도 보상 아날로그 전압 제어 신호 (TCAVCS) 중 선택 가능한 하나를 메인 버랙터 회로 부분의 제어 노드 상에 공급하는 멀티플렉싱 회로이다. FTAVCS 는 VCO 가 일부분이 되는 위상 고정 루프 (PLL) 의 루프 필터로부터 수신된 VTUNE 전압 제어 신호일 수도 있다. 메인 버랙터 회로 부분이 (예를 들어, 디지털 제어 비트들 S1[1-3] 중의 적절한 하나에 의해) 인에이블되면, FTAVCS 는 제어 노드에 공급되어, 메인 버랙터 회로 부분이 VCO 의 발진 주파수의 미세 튜닝에 사용되게 한다. 메인 버랙터 회로 부분이 디스에이블되면, 제 1 TCAVCS 신호 (예를 들어, V1(T)) 는 제어 노드에 공급되어, 메인 버랙터 회로 부분이 온도의 함수로서 VCO 주파수 드리드트를 방지하도록 하는 데 사용된다. 제 1 TCAVCS 신호의 전압이 온도에 따라 변화하는 방식은 (예를 들어 디지털 제어 비트들의 TC1[1-2] 의 적절한 설정에 의해) 디지털 방식으로 프로그래밍 가능하다. 예를 들어, 온도의 함수로서 V1(T) 의 전압 변화의 슬로프는 여러 상이한 슬로프들을 갖도록 디지털 방식으로 프로그래밍될 수 있다.
보조 버랙터 회로에서, 임의의 인에이블된 보조 버랙터 회로 부분들의 제어 노드들은 제 2 온도 보상 아날로그 제어 전압 (예를 들어, V2(T)) 을 공급받는다. 이 제 2 온도 보상 아날로그 제어 전압 신호의 전압이 온도에 따라 변화하는 방식은 (예를 들어, 디지털 제어 비트들 TC2[1-2] 의 설정에 의해) 디지털 방식으로 프로그래밍가능하다. 디스에이블된 임의의 보조 버랙터 회로 부분들의 제어 노드들은 다른 온도 보상 아날로그 제어 전압 신호를 공급받는다. 일 실시예에서, 디스에이블된 보조 버랙터 회로 부분들의 제어 노드들 상에 공급되는 다른 온도 보상 아날로그 제어 전압 신호는 디스에이블된 메인 버랙터 회로 부분들의 제어 노드들 상에 공급되는 동일한 제 1 TCAVCS 신호 (예를 들어, V1(T)) 이다.
코어스 튜닝 커패시터 뱅크 회로의 개별적인 부분들은 인에이블 또는 디스에이블될 수 있다. 일 실시예에서, 각각의 커패시터 뱅크 회로 부분은 중간 스위칭 트랜지스터 및 커패시터들의 쌍을 포함한다. 커패시터 뱅크 회로 부분이 (예를 들어 디지털 제어 비트들 S3[1-3] 중 적절한 하나에 의해) 인에이블되면, 스위칭 트랜지스터는 커패시터들이 공진기의 2 개의 노드들 사이에 함께 직렬로 커플링되도록 온으로 제어된다. 얼마나 많은 커패시터 뱅크 회로 부분들이 이 방식으로 인에이블되는지는 코어스 튜닝 커패시터 뱅크의 커패시턴스가 설정되는 방식을 결정한다. 코어스 튜닝 커패시터 뱅크 회로 부분이 디스에이블되면, 제 3 온도 보상 아날로그 제어 신호 (예컨대, V3(T)) 가 스위칭 트랜지스터의 소스 및 드레인 상에 공급된다. 이 제어 신호의 크기는 스위칭 트랜지스터의 역바이어스된 소스 및 드레인 PN 전합들의 기생 커패시턴스를 조절하도록 사용 가능하다. 온도의 함수로서 제 3 온도 보상 아날로그 제어 전압을 적절히 조절함으로써, 디스에이블된 커패시터 뱅크 회로 부분들의 커패시턴스는 온도의 함수로서 VCO 주파수 드리드트를 방지하는 데 유용하게 제조된다. 제 3 온도 보상 아날로그 제어 전압이 온도에 따라 변화하는 방식은 (예를 들어, 디지털 제어 비트들 TC3[1-2] 의 설정에 의해) 디지털 방식으로 프로그래밍가능하다.
따라서, 일 실시예에서, 모든 디스에이블된 메인 버랙터 회로 부분들, 모든 디스에이블된 보조 버랙터 회로 부분들, 및 모든 디스에이블된 커패시터 뱅크 회로 부분들은 온도 보상 목적으로 사용 가능하다. 인에이블되는 메인 버랙터 회로 부분들, 인에이블되는 보조 버랙터 회로 부분들, 인에이블되는 커패시터 뱅크 회로 부분들, 및 온도의 함수로서 변화하는 온도 보상 아날로그 전압들 V1(T), V2(T) 및 V3(T), 공진기가 일부분이 되는 VCO의 적절한 제어에 의해, 2.5 GHz 내지 5.0 GHz 의 광대역 주파수 범위에서의 임의의 VCO 출력 주파수에 대해 플러스 또는 마이너스 0.02 퍼센트보다 작은 온도 (섭씨 -30 도 내지 섭씨 +110 도) 에 따른 출력 신호 발진 주파수 변화를 갖도록 제조된다. 튜닝에 사용되지 않는 공진기 탱크 노드들에 커플링되는 모든 버랙터들이 온도 보상에 사용 가능하기 때문에, 어떠한 여분의 커패시턴스도 온도 보상에 추가되어서는 안 된다. 따라서, 공진기 탱크 노드들 상에는 기생 커패시턴스가 거의 없고, 이와 같은 공진기 탱크 노드들 상의 기생 커패시턴스 감소는 튜닝 범위 증가를 용이하게 한다.
일 실시예에서, 공진기를 제어하는 디지털 제어 값들은 디지털 기저대역 프로세서 집적회로 상에서 프로세서에 의해 결정된다. 디지털 제어 값들은 VCO 가 동작중인 주파수 범위에 대해 특정되는 값들이다. 이들 결정된 디지털 제어 값들은 디지털 기저대역 집적 회로로부터 RF 송수신기 집적 회로로 통신되고, 송수신기 집적회로 내의 공진기로 통신된다. 디지털 제어 값들은 멀티비트 디지털 제어 워드의 값들이다. 디지털 제어 값들 중 일부는 메인 버랙터 회로, 보조 버랙터 회로 및 커 패시터 뱅크 회로 의 선택된 회로 부분들을 인에이블하고 디스에이블한다. 디지털 제어 값들 중 다른 것들은 아날로그 전압들 V1(T), V2(T) 및 V3(T) 이 온도의 함수로서 변화하는 방식을 설정한다. VCO 발진 주파수의 각각의 주파수 범위에 대해, 최적의 VCO 성능을 위해 공진기를 제어하는 디지털 제어 값들의 대응하는 세트가 존재한다. 일 실시형태에서, 각각의 세트에 대응하는 VCO 주파수 범위에 대한 정보와 관련한 이들 디지털 제어 값들의 세트들은 디지털 기저대역 프로세서 집적회로 내의 프로세서 판독가능 매체에 저장된다.
전술한 사항은 개요이며, 따라서, 필요에 의해, 간략화, 일반화 및 세목 생략을 포함하며; 그 결과, 당업자는 개요가 단지 예시에 불과하고 어떠한 방식으로든 제어하고자 하는 것이 아니라는 것을 이해할 것이다. 청구범위에 의해서만 정의되는, 본 명세서에서 설명되는 디바이스들 및/또는 프로세스들의 다른 양태들, 발명 특징들, 및 이점들은 여기서 설명되는 비제한적인 상세한 설명에서 명백해질 것이다.
도 1 (종래기술) 은 종래의 VCO 의 도이다.
도 2 (종래기술) 은 도 1 의 VCO 의 회로도이다.
도 3 (종래기술) 은 도 1 의 VCO 의 제 1 실시예의 회로도이다.
도 4 (종래기술) 는 도 1 의 VCO 의 제 2 실시예의 회로도이다.
도 5 는 일 신규 양태에 따른, 광대역 온도 보상 공진기 탱크를 포함하는 이동 통신 디바이스의 도이다.
도 6 은 도 5 의 이동 통신 디바이스의 송수신기 및 안테나 파트들의 더 상세한 도이다.
도 7 은 도 6 의 RF 송수신기 집적회로 내의 로컬 발진기의 더 상세한 도이다.
도 8 은 도 7 의 로컬 발진기 내의 VCO 의 더 상세한 도이다.
도 9 는 도 8 의 VCO 에서 메인 버랙터 회로의 더 상세한 도이다.
도 10 은 도 9 의 메인 버랙터 회로의 메인 버랙터 회로 부분들 중 하나의 더 상세한 도이다.
도 11 은 도 10 의 메인 버랙터 회로 부분의 동작을 설명하는 테이블이다.
도 12 는 아날로그 제어 전압 V1(T) 이 어떻게 온도의 함수로서 변하는지를 도시한 차트이다.
도 13 은 디지털 제어 비트들 S1[1-3] 및 TC1[1-2] 이 어떻게 도 9 의 메인 버랙터 회로를 제어하도록 설정되는지를 도시한 테이블이다.
도 14 는 도 8 의 VCO 의 보조 버랙터 회로의 더 상세한 도이다.
도 15 는 온도의 함수로서 아날로그 제어 전압 V2(T) 가 어떻게 변하는지를 도시한 차트이다.
도 16 은 디지털 제어 비트들 S2[1-3] 및 TC2[1-2] 가 어떻게 도 9 의 메인 버랙터 회로를 제어하도록 설정되는지를 도시한 테이블이다.
도 17 은 도 8 의 VCO 의 코어스 튜닝 커패시터 뱅크 회로의 더 상세한 도이다.
도 18 은 디지털 제어 비트들 S3[1-3] 및 TC3[1-2] 이 어떻게 도 17 의 코어스 튜닝 커패시터 뱅크를 제어하도록 설정되는지를 도시한 테이블이다.
도 19 는 온도의 함수로서 아날로그 제어 전압 V3(T)[1-3] 이 어떻게 변하는지를 도시한 차트이다.
도 20 은 온도의 함수로서 도 17 의 코어스 튜닝 커패시터 뱅크 회로의 오프 커패시턴스 (off capacitance) 가 어떻게 변하는지를 도시한 테이블이다.
도 21 은 도 8 의 VCO, 도 3 의 VCO (종래기술), 및 도 4 의 VCO (종래기술) 의 온도 성능들에 대해 주파수 변동을 비교한 차트이다.
도 22 는 일 신규 양태에 따른 방법의 플로우차트이다.
도 5 는 제 1신규 양태에 따른 광대역 온도 보상 공진기 탱크를 포함하는 이동 통신 디바이스 (1) 의 도이다. 이 실시예에서, 이동 통신 디바이스 (1) 는 멀티대역 셀룰러 전화 핸드셋이다. 디바이스 (1) 는 (예시되지 않은 파트들 중에서) 셀룰러 전화 통신을 수신 및 송신하는 데 사용 가능한 안테나 (2), RF (무선 주파수) 송수신기 집적회로 (3), 및 디지털 기저대역 프로세서 집적회로 (4) 를 포함한다. 몇몇 실시예들에서, 송수신기 회로 및 디지털 기저대역 회로는 동일한 집적회로 상에서 구현되지만, 여기에는 예시를 위해 2 개의 집적회로 구현이 설명된다.
디지털 기저대역 집적회로 (4) 는 프로세서-실행가능 명령들의 프로그램 (6) 을 실행하는 프로세서 (5) 를 포함한다. 프로그램 (6) 은, 이 경우에 있어서 반도선 메모리인 프로세서 판독가능 매체 (7) 에 저장된다. 프로세서 (5) 는 로컬 버스 메커니즘 (8) 을 통해서 메모리 (7) 에 액세스한다. 프로세서 (5) 는 RF 송수신기 집적회로 (3) 와 상호 작용하며, 직렬 버스 인터페이스 (9), 직렬 버스 (10), 직렬 버스 인터페이스 (11), 및 제어 도선들 (12, 13) 의 그룹들에 제어 정보를 전송함으로써 RF 송수신기 집적회로 (3) 를 제어한다. 송신되는 정보는 디지털-아날로그 컨버터 (DAC)(14) 에 의해 디지털 기저대역 프로세서 집적회로 (4) 상에서 디지털 형태로 변환되며, 도선들 (15) 을 가로질러 송수신기 집적회로 (3) 의 송신기 부분 (16) 에 통신된다. 송수신기 집적회로 (3) 의 수신 체인 부분 (17) 에 의해 수신되는 데이터는 RF 송수신기 집적회로 (3) 로부터 도선들 (18) 을 가로 질러 디지털 기저대역 프로세서 집적회로 (4) 로 향하는 반대 방향으로 통신되며, 아날로그-디지털 컨버터 (ACD)(19) 에 의해 디지털 형태로 변환된다.
도 6 은 도 5 의 셀룰러 전화의 송수신기 및 안테나 파트들의 더 상세한 도이다. 셀룰러 전화의 동작에 대한 하나의 매우 간략한 설명에 있어서, 도 1 의 셀룰러 전화가 정보를 수신하는 데 사용되고 있다면, 인입 송신물 (22) 이 안테나 (2) 상에서 수신된다. 인입 신호는 정합망 (21), 듀플렉서 (22), 정합망 (23), 단자들 (24), 저잡음 증폭기 (LNA)(25), 믹서 (26), 기저대역 필터 (27), 및 도선들 (18) 을 통과하여 디지털 기저대역 프로세서 집적회로 (4) 내의 ADC (19) 에 전달된다. 로컬 발진기 (28)(주파수 합성기라고도 지칭됨) 는 수신 로컬 발진기 신호 RX LO 를 믹서 (26) 에 공급한다. 수신기가 하향 변환하는 방식은 로컬 발진기 신호 RX LO 의 주파수를 변경함으로써 제어된다.
반면, 셀룰러 전화 (1) 가 정보를 송신하는 데 사용되고 있다면, 송신되는 정보는 디지털 기저대역 프로세서 집적회로 (4) 에서 DAC (14) 에 의해 아날로그 형태로 변환된다. 아날로그 정보는 RF 송수신기 집적회로 (3) 의 송신 체인 부분 (16) 의 기저대역 필터 (29) 에 공급된다. 기저대역 필터에 의한 필터링 후, 신호는 믹서 (30) 에 의해 주파수가 상향 변환된다. 상향 변환된 신호는 드라이버 증폭기 (31), 단자 (32), 정합망 (330, 전력 증폭기 (34), 정합망 (35), 듀플렉서 (22) 를 통과하여 송신물 (36) 로서 송신을 위한 안테나 (2) 에 전달된다. 믹서 (30) 가 상향 변환하는 방식은 로컬 발진기 (37)(주파수 합성기라고도 지칭됨) 에 의해 생성된 로컬 발진기 신호 TX LO 의 주파수를 변경함으로써 제어된다.
도 7 은 도 6 의 RF 송수신기 집적회로 (3) 의 로컬 발진기 (28) 의 더 상세한 도이다. 로컬 발진기 (28) 는 도선 (39) 를 통해 기준 클록 소스로부터 기준 클록 신호 REF CLK (38) 를 수신한다. 로컬 발진기 (28) 는 도선들 (41) 상에 RX LO 신호 (40) 를 출력한다. 로컬 발진기(28) 는 디바이더 (42), 위상 고정 루프 (PLL)(43), ALC 출력 디바이더 (44) 를 포함한다. 이 경우, PLL (43) 은 아날로그 PLL DLAU, 위상 검출기 (45), 루프 필터 (46), VCO (47), 루프 디바이더 (48), 및 시그마-델타 변조기 (SDM)(49) 를 포함한다. VCO (47) 는 정현파 아날로그 차동 VCO 출력 신호 VOP 및 VON 을 각각 도선들 (50, 51) 상으로 공급한다. VCO 의 출력 신호의 발진 주파수는 아날로그 신호 VTUNE (52) 및 멀티비트 디지털 제어 워드 (53) 에 의해 결정된다. PLL 이 고정될 때, 아날로그 입력 신호 VTUNE 은 루프 필터 (46) 에 의해 조절되어, 루프 디바이더 (48) 에 의해 분압되고 위상 검출기 (45) 의 제 2 입력 리드 (54) 에 공급되는 VCO 출력 신호의 위상이, 디바이더 (42) 에 의해 분압되고 위상 검출기 (45) 의 제 1 입력 리드 (55) 상에 공급되는 기준 클록 신호 REF CLK 의 위상과 정합하도록 조절된다. 미세 튜닝 VTUNE 신호 (52) 는 대략 0.5 볼트 내지 2.0 볼트의 범위를 갖는다. 코어스 튜닝 디지털 제어 워드 (53) 는 제어 도선들 (12) 상에서 전달되는 더 큰 코어스 튜닝 디지털 제어 워드의 파트이다. 화살표 (56) 는 PLL 의 시그마-델타 변조기 (49) 에 공급되는 더 큰 코어스 튜닝 디지털 제어 워드의 부분을 나타낸다.
도 8 은 도 7 의 VCO (47) 의 더 상세한 도이다. VCO (47) 는 루프 필터 (46) 로부터 도선 (57) 를 통해 미세 튜닝 신호 VTUNE (52) 을 수신한다. VTUNE 는 또한 "Fine Tuning Analog Voltage Control Signal" (FTAVCS) 라고도 지칭된다. VCO (47) 는 직렬 버스 인터페이스 (11) 로부터 도선들 (12) 을 통해 코어스 튜닝 멀티비트 디지털 제어 워드 (53) 를 수신한다. VCO (47) 는, 노드 N2 상의 신호 VOP 를 포함하고 노드 N1 상의 신호 VON을 포함하는 VCO 출력 신호를 출력한다. 노드들 N2 및 N1 상의 VCO 출력 신호 (VOP, VON) 는 도선들 (50, 51) 을 통해 출력된다. VCO (47) 는 증폭기 부분 (58) 및 공진기 탱크 부분 (59) 을 포함한다. 이 특정 실시예에서의 증폭기 부분 (58) 은 2, 예시된 바와 같이, 개의 크로스-커플링된 P 채널 트랜지스터들 (59, 60) 및 2 개의 크로스-커플링된 N 채널 트랜지스터들 (61, 62) 을 포함한다. 공진기 탱크 부분 (59) 은 인덕터 (63), 메인 버랙터 회로 (64), 제 1 온도 보상 회로 (67), 보조 버랙터 회로 (65), 제 2 온도 보상 회로 (68), 코어스 튜닝 커패시터 뱅크 회로 (66), 및 제 3 온도 보상 회로 (69) 를 포함한다. 인덕터 (63), 메인 버랙터 회로 (64), 보조 버랙터 회로 (65), 및 코어스 튜닝 커패시터 뱅크 회로 (66) 는 노드들 N1 과 N2 사이에 병렬로 함께 커플링된다.
도 8 에는 도시되어 있지 않지만, 공진기 탱크 회로 (59) 의 노드들 N1 및 N2 와 VCO 의 출력 사이의 신호 경로에 배치되는 추가 버퍼가 존재할 수도 있다. 이러한 버퍼는, 여기에 도시되어 있지 않지만, 도 7 의 VCO 삼각형 기호 (47) 내에 위치할 것이다. 온도 보상 전압 생성 회로 (67) 는 온도에 따라 변하는 전압 V1(T) 을 생성하는 많은 수의 주지된 종래 회로들 중 하나를 포함할 수도 있다. 일 실시예에서, 회로 (67) 의 구조는 종래의 밴드갭 회로에 커플링된 종래의 PTAT (Proportional To Absolute Temperature) 회로를 포함하며, 여기서 2 개의 회로들의 상대적 세기는 결합된 출력 전압 대 온도의 슬로프가 디지털 방식으로 프로그래밍 가능하고 TC1[1-2] 의 함수가 되도록 디지털 값 TC1[1-2] 에 의해 결정되는 바와 같이 가중된다.
도 9 는 도 8 의 메인 버랙터 회로 (64) 의 더 상세한 도이다. 메인 버랙터 회로 (64) 는 복수의 메인 버랙터 회로 부분들 (70-72), 2 개의 추가 버랙터들 (73, 74) 및 2 개의 DC 바이어스 전압 저항기들 (75, 76) 을 포함한다. VCM 은 공통 모드 전압을 나타낸다. VCM 은 DC 바이어스 전압이다. 메인 버랙터 회로 부분들 (70-72) 은 예시된 바와 같이 도선들 N3 과 N4 사이에 병렬로 함께 커플링된다. 도선 및 노드 N3 은 커패시터 (77) 에 의해 도선 및 노드 N1 에 커플링되는 AC 이다. 도선 및 노드 N4 는 커패시터 (78) 에 의해 도선 및 노드, N2 에 커플링되는 AC 이다. VCO 의 증폭기 부분의 크로스-커플링된 트랜지스터들 (도 8 참조) 은 DC 바이어스 전압을 노드들 N1 및 N2 상에 놓을 수도 있다. 이 DC 바이어스는 메인 버랙터 회로의 버랙터들 상에 부과되어서는 안 된다. 따라서, 이 DC 바이어스 전압이 노드들 N3 및 N4 에 도달하지 못하도록 커패시터들 (77, 78) 이 제공된다. 그러나, 다른 실시형태들에서는, AC 커플링 커패시터들 (77, 78) 이 제공되지 않는다. 오히려, 도선 및 노드 N3 이 도선 및 노드 N1 에 직접 접속 (DC 커플링) 되어, N3 및 N1 이 실제로 하나의 노드가 되게 한다. 유사하게, 도선 및 노드 N4 가 도선 및 노드 N2 에 직접 접속 (DC 커플링) 되어, N4 및 N2 가 실제로 하나의 노드가 되게 한다.
메인 버랙터 회로 부분들 (70-72) 은, 메인 버랙터 회로 부분들 내의 버랙터들의 사이즈들이 (예를 들어) 이진 가중 방식으로 증가하도록 제작되어, 버랙터들 (79, 80) 이 버랙터들 (81, 82) 의 2 배가 되도록 하고, 그리고 버랙터들 (83, 84) 이 버랙터들 (79, 80) 의 2 배가 되도록 할 수 있다는 점에서 유사한 구조의 것이다. 3 개의 디지털 제어 비트들 S1[1-3] (85) 및 그들의 보완물들 S1[1-3]B (86) 은 도 8 의 디지털 제어 워드 (53) 의 비트들이다. 이들 비트들 S1[1-3] 및 S1[1-3]B 는 예시된 바와 같이 메인 버랙터 회로 부분들에 공급된다. 이들 디지털 비트들의 디지털 값들은 메인 버랙터 회로 부분들 중 인에블되고 디스에이블되는 부분을 결정한다. 디지털 제어 비트들 S1[1-3] 및 S1[1-3]B 를 수신하는 것 외에도, 메인 버랙터 회로 (64) 는 2 개의 다른 디지털 제어 비트들 TC1[1-2] (87) 을 수신한다. 디지털 제어 비트들 TC1[1-2] 은 또한 도 8 의 디지털 제어 워드 (53) 의 비트들이다. 디지털 제어 비트들 TC1[1-2] 의 값들은 전압 제어 신호 VT(T)(88) 의 전압이 온도에 따라 어떻게 변하는지를 결정한다. 신호 V1(T)(88) 은 온도 보상 전압 생성 회로 (67) 에 의해 생성되며, 예시된 바와 같이, 도선 (89) 를 통해 메인 버랙터 회로 부분들에 공급된다.
도 10 은 메인 버랙터 회로 부분들 (70) 중 하나의 회로도이다. 메인 버랙터 회로 부분 (70) 은 버랙터들 (81, 82) 및 멀티플렉싱 회로 (90) 를 포함한다. 버랙터 (81) 의 제 1 리드 (91) 는 노드 N3 에 커플링되고, 버랙터 (81) 의 제 2 리드 (92) 는 제어 노드 N5 에 커플링된다. 버랙터 (82) 의 제 1 리드 (93) 는 노드 N4 에 커플링되고, 버랙터 (82) 의 제 2 리드 (94) 는 제어 노드 N5 에 커플링된다. 멀티플렉싱 회로 (90) 는 미세 튜닝 아날로그 신호 VTUNE 및 온도 보상 아날로그 신호 V1(T) 중 선택된 하나를 제어 노드 N5 상에 커플링한다. 참조 부호 95 는멀티플렉싱 회로 (90) 의 출력 리드를 나타낸다. 멀티플렉싱 회로 (90) 는 상이한 방식들로 구현되고 레이아웃될 수 있고, 멀티플렉싱 회로 (90) 는 도시된 바와 같이 단일 리드에 의해 제어 노드 N5 에 접속될 필요는 없다. 도 10 의 도는 여기서 예시를 위해 제시된 일 실시예에 불과하다. N 채널 트랜지스터 또는 송신 게이트 또는 다른 적합한 회로는 P 채널 트랜지스터 (98) 대신에 사용될 수도 있다. 신호들 VTUNE 및 V1(T) 중에서 멀티플렉싱 회로 (90) 가 제어 노드 N5 상에 공급하는 신호는 디지털 제어 비트들 S1[1] 및 S1[1]B 의 값에 의해 결정된다. S1[1] 이 디지털 로직이 하이이면, N 채널 트랜지스터 (96) 는 온이고, P 채널 트랜지스터 (98) 는 오프이다. S1[1] 이 디지털 로직 하이이면, S1[1]B 는 디지털 로직 로우가 되어 P 채널 트랜지스터 (97) 는 온이다. 트랜지스터들 (96, 97) 은 온인 송신 게이트를 형성한다. 따라서, 미세 튜닝 신호 VTUNE 은 제어 노드 N5 상에 송신 게이트를 통해 커플링된다. 반면, S1[1] 이 디지털 로직 로우이면, S1[1]B 는 디지털 로직 하이이고 트랜지스터 (98) 는 온이고 트랜지스터들 (96, 97) 은 오프이고, V1(T) 는 제어 노드 N5 상에 도전성 트랜지스터 (98) 을 통해 커플링된다. S1[1] 이 디지털 로직 하이일 때, 메인 버랙터 회로 부분 (70) 은 인에이블되는 것으로 말해지며, 그 반면에, S1[1] 이 디지털 로직 로우이면, 메인 버랙터 회로 부분 (70) 은 디스에이블되는 것으로 말해진다. 메인 버랙터 회로 부분 (70) 이 인에이블되면, 버랙터들 (81, 82) 은 VTUNE 의 크기에 의해 결정되는, 10 fF 내지 30 fF 의 범위에 있는 커패시턴스들을 가질 수 있다. 메인 버랙터 회로 부분 (70) 이 디스에이블되면, 버랙터들 (81, 82) 은 V1(T) 의 크기에 의해 결정되는, 7 fF 내지 13 fF 의 범위에 있는 커패시턴스들을 가질 수 있다.
도 11 은 메인 버랙터 회로 부분 (70) 의 동작을 설명하는 테이블이다. 테이블 내의 X들은 돈 케어 (don't care) 상태들을 나타낸다. 예를 들어, S1[1] 은 도 11 의 상측 행에 나타내진 바와 같이, 디지털 로직 하이이면, 트랜지스터 (98) 는 오프이고 V1(T) 의 전압은 메인 버랙터 회로 부분 (70) 의 동작에 문제가 되지 않는다. 유사하게, S1[1] 이 도 11 의 더 낮은 행에 나타내진 디지털 로직 로우이면, 트랜지스터들 (96, 97) 은 오프이고, VTUNE 의 전압은 메인 버랙터 회로 부분 (70) 의 동작에 문제가 되지 않는다.
도 12 는 V1(T) 이 어떻게 -30℃ 내지 +110℃ 의 온도 범위에 걸친 온도 함수로서 변화하도록 제작되는지를 예시한 차트이다. V1(T) 이 온도의 함수로서 변하하는 방식은 디지털 제어 비트들 TC1[1-2]을 적절히 설정함으로써 디지털 방식으로 프로그래밍가능하다. 라인들 (99-101) 은 V1(T) 의 전압 대 TC1[1-2] 값들 11, 10, 01 및 00 에 대한 온도의 관계를 나타낸다.
도 13 은 도 8 의 일 특정 실시형태에서 상이한 VCO 출력 주파수 범위들에 대해 S1[1-3] 비트들 및 TC1[1-2] 비트들이 어떻게 설정되는지를 도시한 테이블이다. 인에이블된 메인 버랙터 회로 부분들은 (VTUNE 에 의존하여) 미세 튜닝에 사용되고, 그 반면에, 디스에이블된 메인 버랙터 회로 부분들은 (V1(T) 에 의존하여) 온도에 따른 VCO 주파수 드리드트를 방지한다.
도 14 는 도 8 의 보조 버랙터 회로 (65) 의 회로도이다. 보조 버랙터 회로 (65) 는 버랙터들 (103, 104), DC 전압 바이어싱 저항기들 (105, 106), 및 복수의 보조 버랙터 회로 부분들 (107-109) 을 포함한다. 보조 버랙터 회로 부분들 (1074-109) 은, 예시된 바와 같이, 도선들 N6 과 N7 사이에 병렬로 서로 커플링된다. 도선 및 노드 N6 은 커패시터 (110) 에 의해 도선 및 노드 N1 에 AC 커플링된다. 도선 및 노드 N7 은 커패시터 (111) 에 의해 도선 및 노드 N2 에 의 AC 커플링된다. 메인 버랙터 회로와 관련하여 전술한 바와 같이, VCO 의 증폭 부분의 크로스-커플링된 트랜지스터들은 노드들 N1 및 N2 에 직접적으로 각각 DC 커플링된다. 이 DC 바이어스는 보조 버랙터 회로의 버랙터들 상에 부과되어서는 안 된다. 커패시터들 (110, 111) 은 DC 바이어스 전압이 노드들 N6 및 N7 에 도달하지 못하도록 제공된다. 그러나, 다른 실시형태들에서, AC 커플링 커패시터들 (110, 111) 은 제공되지 않고, 오히려 노드들 N6 및 N7 D 노드들 N1 및 N2 에 각각 직접적으로 DC 커플링된다.
보조 버랙터 회로 부분들 (107-109) 의 구조는, 보조 버랙터 회로 부분들이 메인 버랙터 회로 부분들에 의해 수신되는 VTUNE 신호 (52) 대신에 아날로그 제어 전압 V2(T)(112) 를 수신한다는 점을 제외하면, 메인 버랙터 회로 부분들 (70-72) 의 구조와 유사하다. VTUNE 신호 (52) 는 보조 버랙터 회로 (65) 에 공급되지 않는다. V2(T) 는 온도 보상 전압 생성 회로 (68) 에 의해 생성되며, 예시된 바와 같이, 도선 (113) 를 통해 다양한 보조 버랙터 회로 부분들에 공급된다. 아날로그 제어 전압 신호 V2(T) 는 온도에 따라 변화하는 전압을 가진다. 전압 V2(T) 이 온도에 따라 변화하는 방식은 2 개의 디지털 제어 비트들 TC2[1-2] (114) 을 적절히 설정함으로써 디지털 방식으로 제어된다. 디지털 제어 비트들 TC2[1-2] (114) 은 디지털 제어 워드 (53) 의 2 비트들이다. 보조 버랙터 회로 부분들 (107-109) 의 각각은 디지털 제어 비트들 S2[1-3] (115) 및 S2[1-3]B (116) 에 의해 결정되는 바와 같이 인에이블되거나 디스에이블될 수 있다. 메인 버랙터 회로 부분들의 경우에서와 같이, 보조 버랙터 회로 부분들의 각각은 보조 버랙터 회로 부분의 제어 노드 상에 1 개 또는 2 개의 신호들을 선택적으로 커플링하는 멀티프플렉싱 회로를 포함한다. 보조 버랙터 회로 부분들의 경우에 있어서, 멀티플렉싱 회로들은 아날로그 제어 신호 V2(T) 또는 아날로그 제어 신호 V1(T) 중 어느 하나를 제어 노드 상에 커플링한다. 보조 버랙터 회로 부분이 인에이블되면, 멀티플렉싱 회로는 V2(T) 를 제어 노드 상에 커플링하도록 제어되고, 그 반면에 보조 버랙터 회로 부분이 디스에이블되면, 멀티플렉싱 회로는 V1(T) 를 제어 노드 상에 커플링하도록 제어된다.
도 15 는 V2(T) 가 -30℃ 내지 +110℃ 의 온도 범위에 걸친 온도의 함수로서 변화하도록 어떻게 제작되는지를 예시한 차트이다. V2(T) 가 온도의 함수로서 변하는 방식은 디지털 제어 비트들 TC2[1-2]를 적절히 설정함으로써 디지털 방식으로 프로그래밍 가능하다. 라인들 (117-120) 은 V2(T) 의 전압 대 TC2[1-2] 값들 11, 10, 01 및 00 에 대한 온도의 관계를 각각 나타낸다.
도 16 은 도 8 의 일 특정 실시형태에서 상이한 VCO 출력 주파수 범위들에 대해 S2[1-3] 비트들 및 TC2[1-2] 비트들이 어떻게 설정되는지를 도시한 테이블이다. 다양한 보조 버랙터 회로 부분들에서의 버래턱들의 사이즈들은 이진 가중된다. 단 하나의 보조 버랙터 회로 부분이 S2[1-3]=001 로 인해 인에블되면,보조 버랙터 회로에 의해 제공되는 공칭 커패시턴스는 테이블에 의해 나타내지는 바와 같이 55 fF 이다. 모든 보조 버랙터 회로 부분들이 S2[1-3]=111 로 인해 인에이블되면, 보조 버랙터 회로에 의해 제공되는 공칭 커패시턴스는 테이블에 의해 나타내지는 바와 같이 440 fF 이다. 예시된 특정 실시예에서, V2(T) 가 TC2[1-2] 에 의 해 결정되는 바와 같이 온도에 따라 변하는 방식은 모든 VCO 주파수 동작 범위들에 대해서 동일하지만, 그렇게 하여 개선된 VCO 동작 성능을 유발한 경우에, 값 TC2[1-2] 은 상이한 VCO 동작 범위들에 대해 상이한 값을 갖도록 설정될 수 있다.
도 17 은 도 8 의 코어스 튜닝 커패시터 뱅크 회로 (66) 의 회로도이다. 코어스 튜닝 커패시터 뱅크 회로 (66) 는 복수의 커패시터 뱅크 회로 부분들 (121-123) 을 포함한다. 커패시터 뱅크 회포 부분들의 각각은 유사한 구조의 것이므로, 여기서는 커패시터 뱅크 회로 부분 (121) 의 내부 구조만이 설명된다. 커패시터 뱅크 회로 부분 (121) 은 2 개의 커패시터들 (124, 125), 스위칭 트랜지스터 (126), 및 2 개의 저항기들 (127, 128) 을 포함한다. 3 개의 디지털 제어 비트들 S3[1-3] (129) 은 커패시터 뱅크 회로 부분들 중에서 인에이블되는 것 및 디스에이블되는 것을 결정한다. 도선 (129) 상의 디지털 제어 비트 S3[1] 은 커패시터 뱅크 회로 부분 (121) 을 인에이블하거나 디스에이블한다. S3[1]이 디지털 로직 하이이면, 트랜지스터 (26) 는 온이고, 커패시터들 (124, 125) 은 직렬로 커플링되어 노드들 N1 과 N2 사이에 커패시턴스를 제공한다. 커패시터 뱅크 회로 부분이 인에이블되는 이 상황에 있어서, 스위칭 트랜지스터 (126) 는 충분히 온이 되고 전도성이 될 것이다. 따라서, 도선 (130) 상의 전압은 접지 전위와 같은 저전압이도록 제어된다. 그러나, S3[1] 이 디지털 로직 로우이면, 트랜지스터 (126) 는 오프이다. 커패시터들 (124, 125) 은 노드들 N1 과 N2 사이에서 직렬로 커플링되지 않는다. 그러나, 그럼에도 불구하고, 디스에이블된 커패시터 뱅크 회로 부분 (121) 에 의해 노드들 N1 과 N2 사이에 제공되는 커패시턴스가 존재한다. 트랜지스터 (126) 의 소스 및 드레인은 PN 접합들로 인한 기생 커패시턴스들을 포함한다. 도선 (130) 상에서 전압을 증가 또는 감소시킴으로써, 이들 기생 PN 접합 다이오드들의 공핍 영역들의 폭이 증가 또는 감소할 수 있고, 이 증가 또는 감소한 공핍 영역 폭은 대응하는 증가 또는 감소한 기생 커패시턴스를 초래한다. 도선 (130) 상의 전압 V3(T)[1] 은 온도의 함수로서 조절되어, 노드들 N1 과 N2 사이에 커패시턴스 변화를 제공하도록 온도의 함수로서 조절된다. 커패시터 뱅크 회로 부분들 (121-123) 의 각각은 이를 위해 대응하는 아날로그 제어 전압 V3(T) 을 수신한다. 3 개의 V3(T)[1-3] 신호들은 온도 보상 전압 생성 회로 (69) 에 의해 생성된다. 이들 신호들의 전압 V3(T)[1-3] 이 온도에 따라 변화하는 방식은 디지털 제어 비트들 TC3[1-2](131) 을 설정함으로써 디지털 방식으로 프로그래밍 가능하다.
도 18 은 도 8 의 일 특정 실시형태에서 S3[1-3] 비트들 및 TC3[1-2] 비트들이 어떻게 상이한 VCO 출력 주파수 범위들에 대해 설정되는지를 도시한 테이블이다. 인에이블된 커패시터 뱅크 부분들은 (디지털 제어 워드 (53) 에 의존하여) 코어스 튜닝에 사용되고, 그 반면, 디스에이블된 커패시터 뱅크 회로 부분들은 (V3(T)[1-3] 에 의존하여) 온도에 따른 VCO 주파수 드리드트를 방지하는 데 사용된다.
도 19 는 -30℃ 내지 +110℃ 의 온도 범위에 걸친 온도의 함수로서 신호들 V3(T) 신호들 중 하나를 나타내는 신호의 전압이 어떻게 변하게 되는지를 예시하는 차트이다. 라인들 (132-135) 은 V3(T)[1] 의 전압 대 11, 10, 01 및 00 의 TC3[1] 값들에 대한 온도의 관계를 각각 나타낸다.
도 20 은 트랜지스터 (126) 이 오프일 때 커패시터 뱅크 회로 부분 (121) 에 의해 제공되는 커패시턴스가 V3(T)[1] 의 함수로서 어떻게 변경될 수 있는지를 예시한 차트이다. 라인들 (136-139) 은 각각 11, 10, 01 및 00 의 V3(T)[1] 값들에 대한 오프 커패시턴스를 나타낸다. 전술한 바와 같이, 커패시턴스는 트랜지스터 (126) 의 소스 및 드레인의 역 바이어스된 기생 PN 접합 다이오드들의 공핍 영역들로 인한 것이다. 온도의 함수로서 V3(T)[1] 을 변경하면 디스에이블된 커패시터 뱅크 회로 부분들의 이 오프 커패시턴스가 온도의 함수로서 변경된다. 오프 커패시턴스가 온도의 함수로서 변경되는 방식은 온도에 따른 VCO 주파수 드리드트를 방지하도록 설정된다.
디지털 제어 비트들 (S1[1-3] 및 TC1[1-2]) 이 메인 버랙터 회로 (64) 를 제어하는 방식, 디지털 제어 비트들 (S2[1-3] 및 TC2[1-2]) 이 보조 버랙터 회로 (65) 를 제어하는 방식, 및 디지털 제어 비트들 (S3[1-3] 및 TC3[1-2]) 이 커패시터 뱅크 회로 (66) 를 제어하는 방식은 서로에게 독립적으로 분리되어 수행되지 않는다. 각각의 VCO 출력 신호 주파수 범위에 대해, 최상의 VCO 성능을 가져오는 제어 비트 값들의 조합이 결정되고 사용된다. 일 실시예에서, 온도 보상 관점으로 볼 때 최상인 (각각의 VCO 출력 신호 주파수 범위에 대한) 제어 비트 값들의 조합이 결정되고, 도 5 의 디지털 기저대역 집적회로 (4) 내의 프로세서 판독가능 매체 (7)(반도선 메모리) 에 저장된다. 셀룰러 전화 핸드셋 (1) 이 동작할 때, 프로세서 (5) 는 이 저장 정보를 사용하여 수신기의 로컬 발진기의 VCO (47) 가 어떻게 구성되어야 하는지를 결정한다. 그 후, 프로세서 (5) 는 직렬 버스 (10) 를 통해 디지털 제어 워드 (53) 를 설정하는 정보를 전송하여, 값들 S1[1-3], S1[1-3]B, S2[1-3], S2[1-3]B, S3[1-3], TC1[1-2], TC2[1-2] 및 TC3[1-2] 이 요망되는 VCO 출력 주파수에 대해 적절히 설정되도록 한다.
도 21 은 세로 축에 온도 (섭씨 -30도 내지 섭씨 +110도) 에 따른 VCO 출력 신호 주파수의 퍼센트 변화를 도시한 차트이다. 가로 축은 VCO 출력 신호 주파수이다. 라인 (140) 은 도 8 의 VCO (47) 의 동작을 나타낸다. 온도의 함수로서 VCO 출력 신호의 주파수 변화는 2.5 GHz 내지 5.0 GHz 의 전체 광대역 주파수 범위에 대해 플러스 또는 마이너스 0.02 퍼센트보다 작다. 라인 (141) 은 도 3 (종래기술) 의 VCO 의 동작을 나타낸다. 도 3 의 VCO 의 VCO 출력 신호 주파수는 저 VCO 출력 주파수 및 고 VCO 출력 주파수 양측 모두에 대해 플러스 또는 마이너스 0.02 퍼센트보다 실질적으로 큰 온도에 따라 변화한다. 라인 (142) 은 도 4 의 VCO (도 4) 의 VCO 의 동작을 나타낸다. 도 4 의 VCO 의 VCO 출력 신호 주파수는 저대역 VCO 출력 주파수 및 중간 대역 VCO 출력 주파수 양측 모두에 대해 플러스 또는 마이너스 0.02 퍼센트보다 실질적으로 큰 온도에 따라 변화한다.
도 22 는 일 신규 양태에 따른 방법 (200) 의 플로우차트이다. 미세 튜닝 아날로그 전압 제어 신호 (FTAVCS) 는 VCO 의 미세 튜닝 입력 리드 상에 수신된다 (단계 201). 일 실시예에서, 신호 FTAVCS 는 도 8 의 VCO (47) 의 입력 리드 상에 도선 (57) 를 통해 수신되는 VTUNE 신호 (52) 이다. VCO 는 VCO 출력 신호의 주파수의 미세 튜닝에 사용되는 메인 버랙터 회로를 포함한다. 메인 버랙터 회로는 제 1 및 제 2 메인 버랙터 회로 부분들을 포함한다. 이들 부분들은 독립적으로 인에이블 또는 디스에이블될 수 있다. 일 실시예에서, 메인 버랙터 회로는 도 8 의 메인 버랙터 회로 (74) 이다.
VCO 는 온도의 함수로서 변하는 전압을 가지는 온도 보상 아날로그 전압 제어 신호 (TCAVCS) 를 생성한다 (단계 202). 일 실시예에서, TCAVCS 는 도 8 의 온도 보상 전압 생성 회로 (67) 에 의해 생성된다.
FTAVCS 및 TCAVCS 신호들 중 선택된 하나의 신호가 제 1 메인 버랙터 회로 부분의 제어 노드 상에 공급된다 (단계 203). 일 실시예에서, 제 1 메인 버랙터 회로 부분은 도 9 의 메인 버랙터 회로 부분 (70) 이며, 제어 노드는 도 9 의 제어 노드 N5 이다.
FTAVCS 및 TCAVCS 신호들 중 선택된 하나의 신호가 제 2 메인 버랙터 회로 부분의 제어 노드 상에 공급된다 (단계 204). 일 실시예에서, 제 2 메인 버랙터 회로 부분은 도 8 의 메인 버랙터 회로 부분 (71) 이고, 제어 노드는 도 9 의 제어 노드 N9 이다. 이 방법의 일 실시예에서, 제 1 및 제 2 메인 버랙터 회로 부분들은 인에이블 또는 디스에이블되도록 독립적으로 제어된다. 메인 버랙터 회로 부분이 인에이블되면, FTAVCS (예를 들어, VTUNE 신호 (52)) 가 그것의 제어 노드 상에 공급되고, 그 반면에 메인 버랙터 회로 부분이 디스에이블되면, TCAVCS (예를 들어, 신호 V1(T)) 가 그것의 제어 노드에 공급된다.
일 신규 양태에서, 집적회로를 제조하는 방법은, 미세 아날로그 신호 입력 도선을 형성하는 단계; 제 1 버랙터 및 제 2 버랙터를 형성하여, 제 1 버랙터의 리드 (lead) 가 제어 노드에 커플링되고 제 2 노드의 리드가 제어 노드에 커플링되게 하는 단계; 제어 노드에 커플링되는 출력 및 미세 튜닝 아날로그 신호 입력 도선에 커플링되는 제 1 입력을 구비한 아날로그 멀티플렉싱 회로를 형성하는 단계; 및 아날로그 멀티플렉싱 회로의 제 2 입력에 커플링되는 출력을 구비한 온도 보상 전압 제어 회로를 형성하는 단계를 포함한다. 미세 튜닝 아날로그 신호 입력 도선, 제 1 버랙터, 제 2 버랙터, 아날로그 멀티플렉싱 회로 및 온도 보상 전압 생성 회로는 모두가 집적회로의 일부분들이며, 집적회로 제조 프로세스를 이용하여 실질적으로 동시에 제조된다.
하나 이상의 예시적 실시형태들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수도 있다. 소프트웨어로 구현되면, 기능들은 컴퓨터 판독가능 매체 상에 저장될 수도 있고 또는 하나 이상의 명령들 또는 코드를 통해 컴퓨터 판독가능 매체에 송신될 수도 있다. 컴퓨터 판독가능 매체는, 한 장소에서 다른 장소로의 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체들을 포함하는 통신 매체들 및 컴퓨터 저장 매체들 양측 모두를 포함한다. 저장 매체들은 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체들일 수도 있다. 제한이 아닌 예로서, 이러한 컴퓨터 판독가능 매체들은 RAM, ROM, EEPROM, CD-ROM, 또는 다른 광학 디스크 저장소, 자기 디스크 저장소 또는 다른 자기 저장소 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 희망 프로그램 코드를 전달하거나 저장하는 데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체들을 포함할 수 있다. 또한, 임의의 접속이 컴퓨터 판독가능 매체라고 적절히 명명된다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 연선 (twisted pair), 디지털 가입자 회선 (DSL), 또는 적외선, 라디오, 및/또는 마이크로파와 같은 무선 기술들을 이용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 송신된다면, 매체의 정의에는 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술들이 포함된다. 본 명세서에서 이용된 바와 같이, 디스크 (disk) 및 디스크 (disc) 는 컴팩트 디스크 (CD), 레이저 디스크, 광학 디스크, DVD (digital versatile disc), 플로피 디스크 및 블루-레이 디스크를 포함하는데, 여기서 디스크 (disk) 는 보통 자기적으로 데이터를 재생하는 반면, 디스크 (disc) 는 레이저를 이용하여 광학적으로 데이터를 재생한다. 상기의 조합은 또한 컴퓨터 판독가능 매체의 범위 내에 포함되어야 한다. 일 특정 실시예에서, 도 8 의 VCO (47) 는 디지털 기저대역 프로세서 집적회로 (4) 에서 실행하는 소프트웨어 및/또는 펌웨어에 의해 제어된다. 소프트웨어 및/또는 펌웨어는, 예를 들어 프로세서 판독가능 매체들 (70 에 저장된 프로세서 실행가능 명령들의 프로그램 (6) 일 수도 있다. 프로세서 (5) 는 이 명령들의 프로그램 (6) 을 실행하고, 그 결과로서, 직렬 버스 (10) 를 통해 적절한 디지털 제어 정보를 전송함으로써 RF 송수신기 집적회로 (3) 에 VCO (47) 를 실행시킨다. 공진기 (59) 를 제어하기 위한 디지털 제어 값들 (S1[1-3], S1[1-3]B, S2[1-3], S2[1-3]B, S3[1-3], TC1[1-2], TC2[1-2] 및 TC3[1-2]) 의 세트들은 디지털 기저대역 집적회로 (4) 의 메모리 (7) 에 저장될 수도 있으며, 여기서 각각의 세트는 대응하는 VCO 주파수 동작 범위와 관련하여 저장된다.
소정의 특정 실시형태들이 명령 목적으로 전술되었지만, 이 특허 문헌의 교시는 일반적인 응용성을 가지며, 전술한 특정 실시형태들로 제한되지 않는다. 온도 보상 공진기는 VCO에서 사용될 필요는 없지만, 오히려, 일반적인 응용을 보인다. 따라서, 다양한 수정, 적응, 및 전술한 특정 실시형태들의 다양한 특징들의 조합들이 후술하는 청구범위로부터 이탈하지 않고 실현될 수 있다.

Claims (40)

  1. 제 1 노드;
    제 2 노드;
    제 1 신호 입력 도선;
    제 2 신호 입력 도선; alc
    메인 버랙터 회로를 포함하는 장치로서,
    상기 메인 버랙터 회로는 제 1 메인 버랙터 회로 부분을 포함하고,
    상기 제 1 메인 버랙터 회로 부분은,
    제 1 리드 (leaf) 및 제 2 리드를 포함하는 제 1 버랙터로서, 상기 제 1 버랙터의 제 1 리드는 상기 제 1 노드에 커플링된, 상기 제 1 버랙터;
    제 1 리드 및 제 2 리드를 포함하는 제 2 버랙터로서, 상기 제 2 버랙터의 제 1 리드는 상기 제 2 노드에 커플링되고, 상기 제 2 버랙터의 제 2 리드는 제 1 제어 노드에서 상기 제 1 버랙터의 제 2 리드에 커플링된, 상기 제 2 버랙터; 및
    상기 제 1 신호 입력 도선 및 상기 제 2 신호 입력 도선 중 선택된 하나의 신호 입력 도선을 상기 제 1 제어 노드에 커플링하는 제 1 아날로그 멀티플렉싱 회로를 포함하는, 장치.
  2. 제 1 항에 있어서,
    상기 제 1 신호 입력 도선 상에 제 1 아날로그 제어 신호가 존재하고,
    상기 제 2 신호 입력 도선 상에 제 2 아날로그 제어 신호가 존재하는, 장치.
  3. 제 2 항에 있어서,
    상기 제 1 아날로그 제어 신호는 루프 필터로부터 수신된 미세 튜닝 제어 신호이고,
    상기 제 2 아날로그 제어 신호는 온도의 함수로서 변화하는 신호인, 장치.
  4. 제 1 항에 있어서,
    상기 제 2 신호 입력 도선 상에 온도 보상 아날로그 전압 제어 신호 (TCAVCS) 를 공급하는 온도 보상 전압 생성 회로로서, 상기 TCAVCS 는 온도의 함수로서 변화하는 전압을 가지는, 상기 온도 보상 전압 생성 회로를 더 포함하는, 장치.
  5. 제 4 항에 있어서,
    상기 TCAVCS 의 전압은, 상기 온도 보상 전압 생성 회로에 의해 수신되는 디지털 제어 값이 제 1 디지털 값을 갖는다면 제 1 방식으로 온도의 함수로서 변화하고, 그 반면에, 상기 TCAVCS 의 전압은, 상기 온도 보상 전압 생성 회로에 의해 수신되는 디지털 제어 값이 제 2 디지털 값을 갖는다면 제 2 방식으로 온도의 함수로서 변화하는, 장치.
  6. 제 1 항에 있어서,
    상기 메인 버랙터 회로는 제 2 메인 버랙터 회로 부분을 더 포함하고,
    상기 제 2 메인 버랙터 회로 부분은,
    제 1 리드 및 제 2 리드를 구비한 제 3 버랙터로서, 상기 제 3 버랙터의 제 1 리드는 상기 제 1 노드에 커플링된, 상기 제 3 버랙터;
    제 1 리드 및 제 2 리드를 포함하는 제 4 버랙터로서, 상기 제 4 버랙터의 제 1 리드는 상기 제 2 노드에 커플링되고, 상기 제 4 버랙터의 제 2 리드는 제 2 제어 노드에서 상기 제 3 버랙터의 제 2 리드에 커플링된, 상기 제 4 버랙터;
    상기 제 1 신호 입력 도선 및 상기 제 2 신호 입력 도선 중 선택된 하나의 신호 입력 도선을 상기 제 2 제어 노드에 커플링하는 제 2 아날로그 멀티플렉싱 회로를 포함하는, 장치.
  7. 제 6 항에 있어서,
    상기 장치는 멀티비트 디지털 튜닝 워드를 수신하는 전압 제어 발진기 (VCO) 이고,
    상기 멀티비트 디지털 튜닝 워드의 제 1 디지털 비트는 상기 제 1 아날로그 멀티플렉싱 회로를 제어하고,
    상기 멀티비트 디지털 튜닝 워드의 제 2 디지털 비트는 상기 제 2 아날로그 멀티플렉싱 회로를 제어하는, 장치.
  8. 제 1 항에 있어서,
    상기 장치는 루프 필터로부터 상기 제 1 신호 입력 도선 상으로의 미세 튜닝 아날로그 전압 제어 신호 (FTAVCS) 를 수신하는 전압 제어 발진기 (VCO) 인, 장치.
  9. 제 1 항에 있어서,
    상기 제 1 버랙터의 제 1 리드는 제 1 커패시터에 의해 상기 제 1 노드에 커플링되고,
    상기 제 2 버랙터의 제 1 리드는 제 2 커패시터에 의해 상기 제 2 노드에 커플링된, 장치.
  10. 제 1 항에 있어서,
    상기 제 1 버랙터의 제 1 리드는 상기 제 1 버랙터의 제 1 리드가 상기 제 1 노드의 일부분이 되도록 상기 제 1 노드에 직접 접속되고,
    상기 제 2 버랙터의 제 1 리드는 상기 제 2 버랙터의 제 1 리드가 상기 제 2 노드의 일부분이 되도록 상기 제 2 노드에 직접 접속된, 장치.
  11. 제 1 항에 있어서,
    상기 제 1 아날로그 멀티플렉싱 회로는,
    디지털 제어 신호가 제 1 디지털 값을 가질 때 상기 제 1 신호 입력 도선을 상기 제 1 제어 노드에 커플링하도록 도전성으로 동작하고, 상기 디지털 제어 신호가 상기 1 디지털 값과는 반대인 제 2 디지털 값을 가질 때 비도전성으로 동작하는 제 1 트랜지스터; 및
    상기 디지털 제어 신호가 제 2 디지털 값을 가질 때 상기 제 2 신호 입력 도선을 상기 제 1 제어 노드에 커플링하도록 도전성으로 동작하고, 상기 디지털 제어 신호가 상기 1 디지털 값을 가질 때 비도전성으로 동작하는 제 2 트랜지스터를 포함하는, 장치.
  12. 제 1 항에 있어서,
    보조 버랙터 회로를 더 포함하며,
    상기 보조 버랙터 회로는,
    상기 제 1 노드와 상기 제 2 노드 사이에 제 1 커패시턴스를 제공하도록 커플링된 제 1 보조 버랙터 회로 부분으로서, 상기 제 1 커패시턴스는 온도의 함수로서 변화하는, 상기 제 1 보조 버랙터 회로 부분을 포함하는, 장치.
  13. 제 12 항에 있어서,
    상기 보조 버랙터 회로는,
    상기 제 1 노드와 상기 제 2 노드 사이에 제 2 커패시턴스를 제공하도록 커플링된 제 2 보조 버랙터 회로 부분으로서, 상기 제 2 커패시턴스는 온도의 함수로서 변화하는, 상기 제 2 보조 버랙터 회로 부분을 더 포함하는, 장치.
  14. 제 13 항에 있어서,
    상기 장치는 루프 필터로부터 상기 제 1 신호 입력 도선 상으로의 미세 튜닝 아날로그 전압 제어 신호 (FTAVCS) 를 수신하는 전압 제어 발진기 (VCO) 이고,
    상기 FTAVCS 는 상기 제 1 보조 버랙터 회로 부분에 공급되지 않고 상기 제 2 보조 버랙터 회로 부분에 공급되지 않는, 장치.
  15. 제 14 항에 있어서,
    상기 제 1 보조 버랙터 회로 부분은 상기 제 1 커패시턴스의 크기를 적어도 부분적으로 결정하는 제 1 디지털 제어 비트를 수신하고,
    상기 제 2 보조 버랙터 회로 부분은 상기 제 2 커패시턴스의 크기를 적어도 부분적으로 결정하는 제 2 디지털 제어 비트를 수신하는, 장치.
  16. 제 1 항에 있어서,
    상기 제 1 노드와 상기 제 2 노드 사이에 디지털 방식으로 프로그래밍가능한 온도 의존 커패시턴스를 제공하도록 커플링된 보조 버랙터 회로로서, 상기 보조 버랙터 회로는 상기 디지털 방식으로 프로그래밍가능한 온도 의존 커패시턴스의 크기를 적어도 부분적으로 결정하는 디지털 제어 값을 수신하는, 상기 보조 버랙터 회로를 더 포함하는, 장치.
  17. 제 16 항에 있어서,
    상기 장치는 루프 필터로부터 상기 제 1 신호 입력 도선 상으로의 미세 튜닝 아날로그 전압 제어 신호 (FTAVCS) 를 수신하는 전압 제어 발진기 (VCO) 이고,
    상기 FTAVCS 는 상기 보조 버랙터 회로에 공급되지 않는, 장치.
  18. 제 1 항에 있어서,
    상기 제 1 노드와 상기 제 2 노드 사이에 디지털 방식으로 프로그래밍가능한 커패시턴스를 제공하도록 커플링된 디지털 방식으로 프로그래밍가능한 코어스 (coarse) 튜닝 커패시터 뱅크 회로를 더 포함하는, 장치.
  19. 제 1 항에 있어서,
    상기 제 1 노드와 상기 제 2 노드 사이에 디지털 방식으로 프로그래밍가능한 커패시턴스를 제공하도록 커플링된 디지털 방식으로 프로그래밍가능한 코어스 튜닝 커패시터 뱅크 회로를 더 포함하며,
    상기 디지털 방식으로 프로그래밍가능한 코어스 튜닝 커패시터 뱅크 회로는,
    상기 제 1 노드에 커플링되고 상기 제 2 노드에 커플링되며, 제 1 디지털 제어 비트를 수신하는 제 1 커패시터 뱅크 회로 부분으로서, 상기 제 1 디지털 제어 비트는 상기 제 1 커패시터 뱅크 회로 부분에 의해 상기 제 1 노드와 상기 제 2 노드 사이에 제공되는 제 1 커패시턴스를 적어도 부분적으로 결정하는, 상기 제 1 커패시터 뱅크 회로 부분; 및
    상기 제 1 노드에 커플링되고 상기 제 2 노드에 커플링되며, 제 2 디지털 제어 비트를 수신하는 제 2 커패시터 뱅크 회로 부분으로서, 상기 제 2 디지털 제어 비트는 상기 제 2 커패시터 뱅크 회로 부분에 의해 상기 제 1 노드와 상기 제 2 노드 사이에 제공되는 제 2 커패시턴스를 적어도 부분적으로 결정하는, 상기 제 2 커패시터 뱅크 회로 부분을 포함하는, 장치.
  20. 제 19 항에 있어서,
    상기 제 1 커패시터 뱅크 회로 부분은 상기 제 1 디지털 제어 비트가 제 1 디지털 값을 가질 때 온이 되는 제 1 트랜지스터를 포함하고,
    상기 제 1 디지털 제어 비트가 상기 제 1 디지털 값을 가질 때 상기 제 1 커패시터 뱅크 회로 부분에 의해 제공되는 상기 제 1 커패시턴스는 온도에 따라 제 1 방식으로 변화하고,
    상기 제 1 트랜지스터는 상기 제 1 디지털 제어 비트가 상기 제 1 디지털 값과 반대인 제 2 디지털 값을 가질 때 오프가 되고,
    상기 제 1 디지털 제어 비트가 상기 제 2 디지털 값을 가질 때 상기 제 1 커패시터 뱅크 회로 부분에 의해 제공되는 상기 제 1 커패시턴스는 온도에 따라 제 2 방식으로 변화하는, 장치.
  21. 제 20 항에 있어서,
    상기 제 2 방식으로의 상기 제 1 커패시턴스의 변화는, 적어도 부분적으로 상기 제 1 커패시터 뱅크 회로 부분 내의 역바이어스된 다이오드에 기인하고,
    상기 제 1 커패시터 뱅크 회로 부분은 상기 역바이어스된 다이오드의 커패시턴스를 적어도 부분적으로 결정하는 아날로그 전압 제어 신호를 수신하는, 장치.
  22. 미세 튜닝 아날로그 전압 제어 신호 (FTAVCS) 및 멀티비트 디지털 제어 워드를 수신하는 장치로서,
    선택적으로 인에이블 또는 디스에이블될 수 있는 복수의 메인 버랙터 회로 부분들을 포함하는 메인 버랙터 회로로서, 상기 메인 버랙터 회로 부분들은 함께 병렬로 커플링되고, 상기 복수의 메인 버랙터 회로 부분들의 각각은 상기 FTAVCS 를 수신하는, 상기 메인 버랙터 회로;
    선택적으로 인에이블 또는 디스에이블될 수 있는 복수의 보조 버랙터 회로 부분들을 포함하는 보조 버랙터 회로로서, 상기 보조 버랙터 회로 부분들은 함께 병렬로 커플링되고, 상기 복수의 보조 버랙터 회로 부분들의 각각은 온도 보상 아날로그 전압 제어 신호 (TCAVCS) 를 수신하고, 상기 보조 버랙터 회로 부분들 중 어느 것도 상기 FTAVCS 를 수신하지 않는, 상기 보조 버랙터 회로; 및
    선택적으로 인에이블 또는 디스에이블될 수 있는 복수의 커패시터 뱅크 회로 부분들을 포함하는 디지털 방식으로 프로그래밍가능한 코어스 튜닝 커패시터 뱅크 회로를 포함하고,
    상기 복수의 커패시터 뱅크 회로 부분들 중 어떠한 것도 상기 FTAVCS 를 수신하지 않고,
    상기 멀티비트 디지털 제어 워드는 상기 메인 버랙터 회로 부분들, 상기 보조 버랙터 회로 부분들, 및 상기 커패시터 뱅크 회로 부분들 중 어떠한 것이 얼마나 인에이블되는지를 결정하는, 장치.
  23. 제 22 항에 있어서,
    상기 메인 버랙터 회로 부분들 중 인에이블되지 않은 임의의 메인 버랙터 회로 부분의 커패시턴스는 온도의 함수로서 제어되고,
    상기 보조 버랙터 회로 부분들 중 인에이블되지 않은 임의의 보조 버랙터 회로 부분의 커패시턴스는 온도의 함수로서 제어되고,
    상기 커패시터 뱅크 회로 부분들 중 인에이블되지 않은 임의의 커패시터 뱅크 회로 부분의 커패시턴스는 온도의 함수로서 제어되는, 장치.
  24. 제 22 항에 있어서,
    상기 복수의 보조 버랙터 회로 부분들에 의해 수신되는 상기 TCAVCS 는 제 2 TCAVCS 이고,
    상기 장치는,
    상기 메인 버랙터 회로 부분들의 각각에 제 1 TCAVCS 를 공급하는 제 1 온도 보상 전압 생성 회로로서, 상기 제 1 TCAVCS 가 온도에 따라 변화하는 방식을 상기 멀티비트 디지털 제어 워드가 결정하는, 상기 제 1 온도 보상 전압 생성 회로;
    상기 보조 버랙터 회로 부분들의 각각에 상기 제 2 TCAVCS 를 공급하는 제 2 온도 보상 전압 생성 회로로서, 상기 보조 버랙터 회로 부분들에 공급되는 상기 제 2 TCAVCS 가 온도에 따라 변화하는 방식을 상기 멀티비트 디지털 제어 워드가 결정하는, 상기 제 2 온도 보상 전압 생성 회로; 및
    상기 커패시터 뱅크 회로 부분들의 각각에 제 3 TCAVCS 를 공급하는 제 3 온도 보상 전압 생성 회로로서, 상기 커패시터 뱅크 회로 부분들에 공급되는 상기 제 3 TCAVCS 가 온도에 따라 변화하는 방식을 상기 멀티비트 디지털 제어 워드가 결정하는, 상기 제 3 온도 보상 전압 생성 회로를 더 포함하는, 장치.
  25. 제 22 항에 있어서,
    상기 메인 버랙터 회로 부분들의 각각은 제어 노드에 커플링된 리드를 가지는 제 1 버랙터, 상기 제어 노드에 커플링된 리드를 가지는 제 2 버랙터, 및 상기 제어 노드에 신호를 공급하도록 커플링된 아날로그 멀티플렉싱 회로를 포함하는, 장치.
  26. 제 25 항에 있어서,
    상기 멀티비트 디지털 제어 워드는 상기 메인 버랙터 회로 부분들의 상기 아날로그 멀티플렉싱 회로들을 제어하는, 장치.
  27. 전압 제어 발진기 (VCO) 의 입력 도선 상으로의 미세 튜닝 아날로그 전압 제어 신호 (FTAVCS) 를 수신하는 단계;
    온도의 함수로서 변화하는 전압을 가지는 온도 보상 아날로그 전압 제어 신호 (TCAVCS) 를 생성하는 단계;
    제 1 메인 버랙터 회로 부분의 제어 노드 상에 상기 FTAVCS 및 상기 TCAVCS 중 선택된 하나를 공급하는 단계; 및
    제 2 메인 버랙터 회로 부분의 제어 노드 상에 상기 FTAVCS 및 상기 TCAVCS 중 선택된 하나를 공급하는 단계를 포함하며,
    상기 제 1 및 제 2 메인 버랙터 회로 부분들은 병렬로 서로 커플링되고 상기 VCO 의 일부분들인, 방법.
  28. 제 27 항에 있어서,
    상기 VCO 상에 멀티비트 디지털 제어 워드를 수신하는 단계를 더 포함하고,
    상기 멀티비트 디지털 제어 워드는 상기 FTAVCS 및 상기 TCAVCS 중 어느 것이 상기 제 1 메인 버랙터 회로 부분의 상기 제어 노드 상에 공급되는지를 결정하고,
    상기 멀티비트 디지털 제어 워드는 상기 FTAVCS 및 상기 TCAVCS 중 어느 것이 상기 제 2 메인 버랙터 회로 부분의 상기 제어 노드 상에 공급되는지를 결정하는, 방법.
  29. 제 27 항에 있어서,
    상기 VCO 상으로의 멀티비트 디지털 제어 워드를 수신하는 단계를 더 포함하며,
    상기 멀티비트 디지털 제어 워드는 상기 TCAVCS 가 온도의 함수로서 변화하는 방식을 결정하는, 방법.
  30. 제 27 항에 있어서,
    상기 제 1 메인 버랙터 회로 부분은,
    제 1 리드 (leaf) 및 제 2 리드를 포함하는 제 1 버랙터로서, 상기 제 1 버랙터의 제 1 리드는 제 1 노드에 커플링된, 상기 제 1 버랙터;
    제 1 리드 및 제 2 리드를 포함하는 제 2 버랙터로서, 상기 제 2 버랙터의 제 1 리드는 상기 제 2 노드에 커플링되고, 상기 제 2 버랙터의 제 2 리드는 제 1 제어 노드에서 상기 제 1 버랙터의 제 2 리드에 커플링된, 상기 제 2 버랙터; 및
    상기 FTAVCS 및 상기 TCAVCS 중 선택된 하나를 상기 제 1 제어 노드에 커플링하는 제 1 아날로그 멀티플렉싱 회로를 포함하고,
    상기 제 2 메인 버랙터 회로 부분은,
    제 1 리드 및 제 2 리드를 포함하는 제 3 버랙터로서, 상기 제 3 버랙터의 제 1 리드는 상기 제 1 노드에 커플링된, 상기 제 3 버랙터;
    제 1 리드 및 제 2 리드를 포함하는 제 4 버랙터로서, 상기 제 4 버랙터의 제 1 리드는 상기 제 2 노드에 커플링되고, 상기 제 4 버랙터의 제 2 리드는 제 2 제어 노드에서 상기 제 3 버랙터의 제 2 리드에 커플링된, 상기 제 4 버랙터; 및
    상기 FTAVCS 및 상기 TCAVCS 중 선택된 하나를 상기 제 2 제어 노드에 커플링하는 제 2 아날로그 멀티플렉싱 회로를 포함하는, 방법.
  31. 제 28 항에 있어서,
    상기 제 1 및 상기 제 2 메인 버랙터 회로 부분들은 메인 버랙터 회로의 일부분들이고,
    상기 방법은 제 2 온도 보상 아날로그 전압 제어 신호 (TCAVCS) 를 보조 버랙터 회로에 공급하는 단계를 더 포함하고,
    상기 보조 버랙터 회로는 상기 메인 버랙터 회로와 병렬로 커플링되고 상기 VCO 의 일부분이고,
    상기 보조 버랙터 회로는 상기 FTAVCS 를 수신하지 않고,
    상기 보조 버랙터 회로는 디지털 방식으로 프로그래밍가능한 온도 의존 가변 커패시턴스를 갖고,
    상기 멀티비트 디지털 제어 워드는 상기 디지털 방식으로 프로그래밍가능한 온도 의존적 가변 커패시턴스의 크기를 적어도 부분적으로 결정하는, 방법.
  32. 제 28 항에 있어서,
    상기 제 1 및 제 2 메인 버랙터 회로 부분들은 메인 버랙터 회로의 일부분들이고,
    상기 방법은 상기 메인 버랙터 회로와 병렬로 커플링된 디지털 방식으로 프로그래밍가능한 코어스 튜닝 커패시터 뱅크 회로를 제어하는 단계를 더 포함하고,
    상기 디지털 방식으로 프로그래밍가능한 코어스 튜닝 커패시터 뱅크 회로는 디지털 방식으로 프로그래밍가능한 커패시턴스를 갖고,
    상기 멀티비트 디지털 제어 워드는 상기 디지털 방식으로 프로그래밍가능한 커패시턴스의 크기를 적어도 부분적으로 결정하는, 방법.
  33. 루프 필터로부터 미세 튜닝 아날로그 전압 제어 신호 (FTAVCS) 를 수신하는 제 1 신호 입력 도선;
    온도 보상 아날로그 전압 제어 신호 (TCAVCS) 를 수신하는 제 2 신호 입력 도선으로서, 상기 TCAVCS 는 온도의 함수로서 변화하는 전압을 가지는, 상기 제 2 신호 입력 도선; 및
    제 1 디지털 제어 비트가 제 1 디지털 값을 가지면, 상기 제 1 신호 입력 도선 상의 FTAVCS 가 제 1 가변 커패시턴스를 제어하는 데 사용되고, 그 반면에 상기 제 1 디지털 제어 비트가 상기 제 1 디지털 값과는 반대인 제 2 디지털 값을 가지면, 상기 제 2 신호 입력 도선 상의 상기 TCAVCS 가 상기 제 1 가변 커패시턴스를 제어하는 데 사용되도록 제 1 노드와 제 2 노드 사이에 상기 제 1 가변 커패시턴스를 제공하는 수단을 포함하는, 장치.
  34. 제 33 항에 있어서,
    제 2 디지털 제어 비트가 제 1 디지털 값을 가지면, 상기 제 1 신호 입력 도선 상의 상기 FTAVCS 가 상기 제 2 가변 커패시턴스를 제어하는 데 사용되고, 그 반면에 상기 제 2 디지털 제어 비트가 상기 제 1 디지털 값과는 반대인 제 2 디지털 값을 가지면, 상기 제 2 신호 입력 도선 상의 TCAVCS 가 상기 제 2 가변 커패시턴스를 제어하는 데 사용되도록 제 1 노드와 제 2 노드 사이에 제 2 가변 커패시턴스를 제공하는 수단을 더 포함하는, 장치.
  35. 제 34 항에 있어서,
    상기 장치는 전압 제어 발진기 (VCO) 이고,
    상기 제 1 가변 커패시턴스를 제공하는 수단 및 상기 제 2 가변 커패시턴스를 제공하는 수단은 상기 VCO 의 메인 버랙터 회로의 일부분들인, 장치.
  36. 제 35 항에 있어서,
    상기 TCAVCS 를 생성하는 온도 보상 전압 생성 회로로서, 상기 생성하는 수단에 의해 수신된 디지털 제어 값이 제 1 디지털 값을 가지면, 상기 TCAVCS 의 전압이 제 1 방식으로 온도의 함수로서 변화하고, 그 반면에, 상기 생성하는 수단에 의해 수신된 상기 디지털 제어 값이 제 2 디지털 값을 가지면, 상기 TCAVCS 의 전압이 제 2 방식으로 온도의 함수로서 변화하도록 하는, 상기 온도 보상 전압 생성 회로를 더 포함하는, 장치.
  37. 프로세서 실행가능 명령들의 세트를 저장하는 프로세서 판독가능 매체로서,
    프로세서에 의한 프로세서 실행가능 명령들의 세트의 실행은,
    상기 프로세서로 하여금, 제 1 메인 버랙터 회로를 제어하여, 미세 튜닝 아날로그 전압 제어 신호 (FTAVCS) 및 온도 보상 아날로그 전압 제어 신호 (TCAVCS) 중 선택된 하나가 상기 제 1 메인 버랙터 회로의 제어 노드 상에 공급되도록 하는 제 1 제어 정보를 생성하게 하고,
    상기 FTAVCS 는 VCO 의 루프 필터로부터 수신되고,
    상기 TCAVCS 는 온도에 따라 변화하는 전압을 가지고,
    상기 제 1 메인 버랙터 회로는 VCO 의 일부부인, 프로세서 판독가능 매체.
  38. 제 37 항에 있어서,
    프로세서 실행가능 명령들의 세트의 실행은, 또한,
    상기 프로세서로 하여금, 제 2 메인 버랙터 회로를 제어하기 위한 제 1 제어 정보를 생성하여, 상기 FTAVCS 및 상기 TCAVCS 중 선택된 하나가 상기 제 2 메인 버랙터 회로의 제어 노드에 공급되게 하는, 프로세서 판독가능 매체.
  39. 제 37 항에 있어서,
    상기 프로세서 실행가능 명령들의 세트의 실행은, 또한,
    상기 프로세서로 하여금, 전압 생성 회로를 제어하기 위한 제 2 제어 정보를 생성하여, 상기 제 3 정보가 제 1 디지털 값을 가지면 상기 TCAVCS 의 전압이 제 1 방식으로 온도에 따라 변화하고, 그 반면에 상기 제 3 제어 정보가 제 2 디지털 값을 가지면 상기 TCAVCS 의 전압이 제 2 방식으로 온도에 따라 변화하게 하는, 프로세서 판독가능 매체.
  40. 집적회로를 제조하는 방법으로서,
    미세 튜닝 아날로그 신호 입력 도선을 제조하는 단계;
    제 1 버랙터 및 제 2 버랙터를 제조하여, 상기 제 1 버랙터의 리드가 제어 노드에 커플링되고, 상기 제 2 버랙터의 리드가 상기 제어 노드에 커플링되도록 하는 단계;
    상기 제어 노드에 커플링된 출력을 구비하고 상기 미세 튜닝 아날로그 신호 입력 도선에 커플링된 제 1 입력을 구비한 아날로그 멀티플렉싱 회로를 제조하는 단계; 및
    상기 아날로그 멀티플렉싱 회로의 제 2 입력에 커플링된 출력을 구비하는 온도 보상 전압 생성 회로를 제조하는 단계를 포함하고,
    상기 미세 튜닝 아날로그 신호 입력 도선, 상기 제 1 버랙터, 상기 제 2 버랙터, 상기 아날로그 멀티플렉싱 회로 및 상기 온도 보상 전압 생성 회로는 모두 상기 집적회로의 일부분들인, 방법.
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