KR20130060361A - 회로 장치 및 그 제조 방법 - Google Patents

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KR20130060361A
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KR
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solder
pad
alloy layer
transistor
circuit device
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KR1020137011495A
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Inventor
노부히사 오나이
마사미 모기
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세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨
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Abstract

본 발명은 땜납의 수축의 발생을 억제하여 땜납 접합부의 접속 신뢰성을 향상시킨 회로 장치 및 그 제조 방법을 제공한다. 본 형태의 회로 장치의 제조 방법에서는, 우선, 패드(18A)의 상면에 복수 개의 이격한 땜납(19)을 형성하고, 동시에 칩 부품(14B) 및 트랜지스터(14C)를 고착시킨다. 이어서, 시린지(30)를 사용하여 패드(18A)의 상면에 땜납 페이스트(31)를 공급하고, 이 땜납 페이스트(31)의 상부에 히트 싱크(14D)를 적재하며, 리플로우 공정에 의해 용융시킨다. 본 발명에서는, 패드(18A)의 상면에 이산적으로 땜납(19)을 배치하고 있으므로, 땜납(19)이 수축할 우려가 작다.

Description

회로 장치 및 그 제조 방법{CIRCUIT DEVICE AND METHOD FOR MANUFACTURING SAME}
본 발명은 회로 장치 및 그 제조 방법에 관한 것으로, 특히, 대형 회로 소자의 땜납 접속을 행하는 회로 장치의 제조 방법에 관한 것이다.
도 8을 참조하여, 종래의 회로 장치의 제조 방법을 설명한다. 여기서는, 기판(106)의 표면에 도전 패턴(108) 및 회로 소자를 형성하는 혼성 집적 회로 장치의 제조 방법을 설명한다(예를 들어, 하기 특허문헌 1을 참조).
도 8의 (A)를 참조하여, 우선, 기판(106)의 표면에 형성된 도전 패턴(108)의 표면에 땜납(109)을 형성한다. 기판(106)은 예를 들어 알루미늄 등의 금속을 포함하여 이루어지는 금속 기판이며, 도전 패턴(108)과 기판(106)은, 절연층(107)에 의해 절연되어 있다. 도전 패턴(108)에 따라, 패드(108A), 패드(108B) 및 패드(108C)가 형성되어 있다. 패드(108A)는 후속 공정에서 히트 싱크가 상부에 고착된다. 패드(108B)는 후속 공정에서 소신호의 트랜지스터가 고착된다. 패드(108C)는, 후속 공정에서 리드가 고착된다. 여기서는, 비교적 큰 패드인 패드(108A) 및 패드(108C)의 표면에 땜납(109)이 형성된다.
도 8의 (B)를 참조하여, 이어서, 소신호계의 트랜지스터(104C) 및 칩 부품(104B)을, 땜납을 통하여 고착시킨다. 이 공정에서는, 트랜지스터(104C) 등을 접속하는 땜납이 용융될 때까지 가열을 행한다. 따라서, 이전 공정에서 패드(108A) 및 패드(108C)에 형성된 땜납(109)도 용융된다.
도 8의 (C)를 참조하여, 이어서, 소신호계의 트랜지스터(104C)와 소정의 도전 패턴(108)을 세선(105B)에 의해 접속한다.
도 9의 (A)를 참조하여, 이어서, 패드(108A) 및 패드(108C) 상에 미리 형성된 땜납(109)을 용융시켜, 히트 싱크(111) 및 리드(101)을 고착시킨다. 여기서는, 상부에 파워 트랜지스터(104A)가 적재된 히트 싱크(111)를 미리 형성된 땜납(109)을 통하여 패드(108A) 상에 고착시키고 있다. 또한, 태선(105A)을 사용하여, 원하는 도전 패턴(108)과 트랜지스터(104A)를 접속한다.
도 9의 (B)를 참조하여, 기판(106)의 표면에 형성된 회로 소자 및 도전 패턴(108)이 피복되도록 밀봉 수지(102)를 형성한다. 이상의 공정에 의해, 혼성 집적 회로 장치(100)가 제조된다.
일본 특허 공개 제2002-134682호 공보
그러나, 도 10을 참조하여, 상기 종래의 제조 방법에서는 용융된 땜납(109)에 수축의 문제가 발생하고 있었다. 도 10의 (A)는 수축이 발생한 기판(106)의 평면도이고, 도 10의 (B)는 단면도이며, 도 10의 (C)는 수축이 발생한 부분을 확대한 단면도이다.
도 10의 (A) 및 도 10의 (B)를 참조하여, 「수축」이란, 패드(108A)의 전체면에 도포된 땜납을 용융시키면, 땜납(109)이 편중되어 버리는 현상이다. 특히 히트 싱크(111)가 고착되는 패드(108A)는, 예를 들어 1개의 변의 길이가 9 ㎜ 이상의 대형 직사각형으로 형성된다. 따라서, 다른 부위와 비교하면 패드(108A)에는 다량의 땜납이 상부에 부착되고, 용융된 땜납(109)에는 큰 표면 장력이 작용하여, 땜납의 수축이 발생한다.
땜납(109)의 수축이 발생하면, 수축이 발생한 부분에 있어서, 패드(108A)와 회로 소자가 접합되지 않으므로, 수축이 발생한 부분의 열저항이 상승해 버린다. 또한, 수축이 발생함으로써 땜납 접합의 강도가 저하되므로, 온도 변화에 대한 땜납 접합부의 접속 신뢰성이 저하된다.
도 10의 (C)를 참조하여, 패드(108A)와 땜납(109) 사이에 합금층(110)이 생성되는 것이, 수축이 발생하는 원인이다. 땜납 페이스트를 패드(108A)의 상부에 부착시켜 가열 용융시키면, 패드(108A)의 재료인 구리와 땜납의 재료인 주석을 포함하여 이루어지는 금속간 화합물이 형성된다. 이 도면에서는 금속간 화합물을 포함하여 이루어지는 층을 합금층(110)으로 도시하고 있다. 구체적으로는, 합금층(110)의 두께는 수 ㎛ 정도이고, 조성이 Cu6Sn5 또는 Cu3Sn인 금속간 화합물이다. 이 합금층(110)은 패드(108A)의 재료인 구리와 비교하면, 땜납의 습윤성이 지극히 불량하다. 이렇듯 땜납의 습윤성이 떨어지는 합금층(110)이 형성됨으로써, 땜납의 수축이 발생하고 있었다. 게다가, 복수 회에 걸쳐 땜납을 용융시키면, 패드(108A)의 상면에 형성되는 합금층(110)이 두꺼워지고, 이것에 의해 땜납의 습윤성은 더욱 불량해진다. 이하의 설명에서는, 구리와 주석을 포함하여 이루어지는 합금층을 Cu/Sn 합금층이라 칭한다.
한편, 최근에는 환경에의 배려에서 납이 없는 땜납이 사용되고 있다. 땜납(109A)으로서 납이 없는 땜납을 사용하면, 보다 두꺼운 합금층(110)이 형성되고, 상기한 수축의 문제가 현저히 발생한다. 이는, 납이 없는 땜납에는 납 공정 땜납보다도 다량의 주석이 포함되기 때문이다. 구체적으로는, 일반적인 납 공정 땜납에 포함되는 주석의 비율은 60 중량％ 정도인 데 비해, 납이 없는 땜납에 포함되는 주석의 비율은 90 중량％ 정도이다.
게다가, 생산성 향상 등을 목적으로서, 로진계 플럭스가 첨가된 땜납 페이스트를 채용하면, 용융된 땜납 페이스트가 젖지 않는 문제가 발생한다. 그 이유는, 수용성 플럭스와 비교하면 로진계 플럭스는 활성력이 약하기 때문이다. 또한, 구리를 포함하여 이루어지는 패드의 상면을 니켈막에 의해 피복하고, 이 니켈막의 상면에 로진계의 땜납 페이스트를 도포하여 용융시키면, 땜납 페이스트가 젖지 않는 문제가 현저해진다.
여기서, 습윤성이 불량하다란, 패드와 땜납 사이에 합금층이 형성되지 않아, 땜납이 퍼지지 않는 것을 말한다. 한편, 수축이란, 땜납과 패드 사이에 합금층이 형성되어 일시적으로 땜납은 젖어서 퍼지지만, 그 후, 땜납의 표면 장력으로 땜납이 편중되어 버리는 상태를 가리킨다. 따라서, 땜납에 수축이 발생하면, 후술하는 바와 같이 패드의 상면에 합금층이 노출되어 보이드가 발생한다.
또한, 회로 소자를 땜납 접속하는 경우에 있어서, 땜납과 패드의 경계 부분에 Cu/Sn 합금층이 두껍게 형성되면, 두꺼운 Cu/Sn층은 기계적 강도가 약하므로, 땜납 접속의 접속 신뢰성이 저하될 우려가 있다.
본 발명은 상기 문제점을 감안하여 이루어졌고, 본 발명의 주목적은, 땜납의 수축의 발생을 억제하여 땜납 접합부의 접속 신뢰성을 향상시킨 회로 장치의 제조 방법을 제공하는 데 있다.
본 발명의 회로 장치는, 기판과, 상기 기판의 상면에 형성된 패드와, 상기 패드에 땜납을 통하여 고착된 회로 소자를 구비하고, 상기 땜납과 상기 패드의 경계에는, 양자를 구성하는 금속간 화합물을 포함하여 이루어지는 합금층이 형성되며, 상기 합금층은, 제1 합금층과, 상기 제1 합금층보다도 두꺼운 제2 합금층을 갖는 것을 특징으로 한다.
본 발명의 회로 장치의 제조 방법은, 회로 기판에 배치된 패드의 상면에 복수의 제1 땜납을 서로 이격하여 형성하는 공정과, 상기 제1 땜납 및 상기 패드의 상면이 덮이도록 땜납 페이스트를 도포하는 공정과, 상기 땜납 페이스트의 상면에 회로 소자를 적재하고 가열함으로써, 상기 회로 소자를 상기 패드에 고착시키는 공정을 구비하는 것을 특징으로 한다.
본 발명의 회로 장치에서는, 회로 소자를 접속하는 땜납과 패드의 경계에 마련되는 합금층을, 두꺼운 제1 합금층과, 얇은 제2 합금층으로 구성하고 있다. 이렇게 함으로써, 얇은 합금층에 의해 접속 강도가 확보되므로, 땜납과 패드의 접속 신뢰성이 향상된다.
본 발명의 회로 장치의 제조 방법에서는, 비교적 대형 패드의 상면에 복수의 제1 땜납을 이격한 상태에서 용착시킨다. 패드의 상면에 일체화된 제1 땜납을 형성하는 것이 아니라, 이산적으로 복수 개의 제1 땜납을 패드 형상으로 설치함으로써, 개개의 제1 땜납에 작용하는 표면 장력이 저감되므로, 제1 땜납을 형성하는 공정에서의 수축이 방지된다.
또한, 제1 땜납에 수축이 발생하지 않음으로써, 제1 땜납이 형성되지 않는 영역의 패드의 상면에 Cu/Sn 합금층이 노출되지 않는다. 땜납의 습윤성이 불량한 Cu/Sn 합금층이 노출되지 않음으로써, 또한 땜납 페이스트를 용융시키는 후속 공정에서의 수축이 억제된다.
도 1은, 본 발명에 의해 제조되는 회로 장치를 도시하는 도면이고, (A)는 사시도이며, (B)는 단면도이고, (C)는 확대된 단면도이다.
도 2는, 본 발명의 회로 장치의 제조 방법을 도시하는 도면이고, (A)는 평면도이며, (B)는 단면도이다.
도 3은, 본 발명의 회로 장치의 제조 방법을 도시하는 도면이고, (A)는 단면도이며, (B)는 평면도이고, (C)는 확대된 평면도이다.
도 4는, 본 발명의 회로 장치의 제조 방법을 도시하는 도면이고, (A)는 단면도이며, (B)는 단면도이고, (C)는 단면도이다.
도 5는, 본 발명의 회로 장치의 제조 방법을 도시하는 도면이고, (A)는 평면도이며, (B)는 확대된 평면도이다.
도 6은, 본 발명의 회로 장치의 제조 방법을 도시하는 도면이고, (A)는 단면도이며, (B)는 단면도이고, (C)는 확대된 단면도이다.
도 7은, 본 발명의 회로 장치의 제조 방법을 도시하는 도면이고, (A)는 단면도이며, (B)는 단면도이다.
도 8은, 종래의 회로 장치의 제조 방법을 도시하는 도면이고, (A) 내지 (C)는 단면도이다.
도 9는, 종래의 회로 장치의 제조 방법을 도시하는 도면이고, (A)는 단면도이며, (B)는 단면도이다.
도 10은, 종래의 회로 장치의 제조 방법을 도시하는 도면이고, (A)는 평면도이며, (B)는 단면도이고, (C)는 확대된 단면도이다.
<제1 실시 형태>
본 실시 형태에서는, 도 1을 참조하여, 본 발명의 회로 장치의 일례로서 혼성 집적 회로 장치(10)의 구성을 설명한다. 도 1의 (A)는 혼성 집적 회로 장치(10)의 사시도이고, 도 1의 (B)는 그 단면도이다. 도 1의 (C)는 트랜지스터(14A)(회로 소자)가 고착되는 구조를 도시하는 단면도이다.
도 1의 (A) 및 도 1의 (B)를 참조하여, 혼성 집적 회로 장치(10)는 기판(16)의 표면에 도전 패턴(18)이 형성되고, 땜납(19)을 통하여 도전 패턴(18)에 트랜지스터 등의 회로 소자가 고착되어 있다. 그리고, 기판(16)의 적어도 표면은 밀봉 수지(12)에 의해 밀봉되어 있다.
기판(16)은 알루미늄이나 구리 등의 금속을 포함하여 이루어지는 금속 기판, 에폭시 수지 등의 수지 재료를 포함하여 이루어지는 기판이다. 기판(16)으로서 알루미늄을 포함하여 이루어지는 기판을 채용한 경우, 기판(16)의 양쪽 주면은 알루마이트 처리에 의해 생성된 양극 산화막에 의해 피복된다. 기판(16)의 구체적인 크기는, 예를 들어 세로×가로×두께=60 ㎜×40 ㎜×1.5 ㎜ 정도이다.
절연층(17)은 기판(16)의 상면 전역을 덮도록 형성되어 있다. 절연층(17)은 Al2O3 등의 필러가 고충전된 에폭시 수지 등을 포함하여 이루어진다. 이것에 의해, 내장되는 회로 소자로부터 발생한 열을, 기판(16)을 통하여 양호하게 외부에 방출할 수 있다. 절연층(17)의 구체적인 두께는, 예를 들어 50 ㎛ 정도이다.
도전 패턴(18)은 구리를 주재료로 하는 금속막을 포함하여 이루어지고, 소정의 전기 회로가 실현되도록 절연층(17)의 표면에 형성된다. 또한 도전 패턴(18)에 의해, 패드(18A), 패드(18C) 및 패드(18E)가 형성되어 있다. 각 패드의 상세한 것은 도 2을 참조하여 후술한다.
파워 트랜지스터(14A), 칩 부품(14B) 및 소신호 트랜지스터(14C) 등의 회로 소자는, 땜납(19)을 통하여 소정의 도전 패턴(18)에 고착되어 있다. 파워 트랜지스터(14A)는, 히트 싱크(14D)를 통하여 패드(18A)에 고착됨으로써, 방열성이 향상되어 있다. 칩 부품(14B)은, 양단의 전극이 땜납(19)에 의해 도전 패턴(18)에 고착되어 있다. 소신호 트랜지스터(14C)는, 땜납(19)을 통하여 이면이 패드(18C)에 고착되어 있다. 여기서, 파워 트랜지스터(14A)란, 예를 들어 1 A 이상의 전류가 흐르는 트랜지스터이며, 소신호 트랜지스터(14C)란 1 A 미만의 전류가 흐르는 트랜지스터이다. 또한, 파워 트랜지스터(14A)의 표면의 전극은, 굵기가 100 ㎛ 이상의 금속 세선인 태선(15A)에 의해 도전 패턴(18)과 접속되어 있다. 또한, 소신호 트랜지스터(14C)의 표면에 형성된 전극은, 굵기가 80 ㎛ 정도 이하의 세선(15B)을 통하여 도전 패턴(18)에 접속되어 있다.
기판(16)에 실장되는 회로 소자로서는, 트랜지스터, LSI 칩, 다이오드 등의 반도체 소자를 채용할 수 있다. 또한, 칩 저항, 칩 콘덴서, 인덕턴스, 서미스터, 안테나, 발진기 등의 칩 부품도 회로 소자로서 채용할 수 있다. 나아가, 수지 밀봉형 회로 장치도 회로 소자로서 혼성 집적 회로 장치(10)에 내장시킬 수 있다. 또한 본 형태에서는, 하면에 히트 싱크(14D)가 고착된 트랜지스터(14A)를, 하나의 회로 소자로서 간주해도 된다.
리드(11)는 기판(16)의 주변부에 설치된 패드(18E)에 고착되어, 외부와의 입력·출력을 행하는 작용을 갖는다. 여기서는, 하나의 측변에 복수 개의 리드(11)가 고착되어 있지만, 리드(11)는 기판(16)의 4변으로부터 도출시키는 것도 가능하며, 대향하는 2변으로부터 도출시키는 것도 가능하다.
밀봉 수지(12)는 열경화성 수지를 사용하는 트랜스퍼 몰드에 의해 형성된다. 도 1의 (B)를 참조하면, 기판(16)의 표면에 형성된 도전 패턴(18) 및 회로 소자가 밀봉 수지(12)에 의해 피복된다. 여기서는, 기판(16)의 측면 및 이면도 밀봉 수지(12)에 의해 피복되어 있으며, 이렇게 함으로써, 장치 전체의 내습성을 향상시킬 수 있다. 또한, 기판(16)의 방열성을 향상시키기 위해, 기판(16)의 이면을 밀봉 수지(12)로부터 노출시켜도 된다. 또한, 밀봉 수지(12) 대신에, 케이스재에 의한 밀봉을 행할 수도 있다.
도 1의 (C)를 참조하여, 히트 싱크(14D)가 패드(18A)에 용착되는 구조를 설명한다. 구체적으로는, 구리를 주재료로 하는 패드(18A)의 상면에는 땜납(19)을 통하여 히트 싱크(14D)가 고착되어 있고, 또한 히트 싱크(14D)의 상면에 트랜지스터(14A)의 하측의 전극이 고착되어 있다.
또한, 트랜지스터(14A)의 상면에 배치된 전극은 태선(15A)을 경유하여, 패드(18A)의 근방에 배치된 패드 형상의 도전 패턴(18)과 접속된다. 상기한 바와 같이, 트랜지스터(14A)와 패드(18A) 사이에 히트 싱크(14D)를 배치함으로써, 열이 전도되는 면적이 커지고, 트랜지스터(14A)로부터 방출된 열은 양호하게 기판(16)에 전도된다.
트랜지스터(14A)로서 MOSFET이 채용되었을 경우, 트랜지스터(14A)의 하면에 설치된 드레인 전극은 히트 싱크(14D)를 경유하여 패드(18A)와 접속된다. 또한, 트랜지스터(14A)의 상면에 설치된 소스 전극은, 패드(18A)의 근방에 배치된 다른 도전 패턴(18)과 태선(15A)을 경유하여 접속된다. 그리고, 트랜지스터(14A)의 상면에 배치된 게이트 전극은 태선(15A) 또는 세선을 경유하여, 패드(18A)의 주위에 배치된 다른 도전 패턴(18)과 접속된다.
패드(18A)의 상면과 땜납(19)의 경계 부분에는, 땜납 패드(18A)의 재료와 땜납(19)의 재료로 구성되는 금속간 화합물이 생성된다. 예를 들어, 패드(18A)의 재료가 구리이고, 땜납(19)의 주재료가 주석인 경우에는, 상기한 Cu/Sn 합금층이 생성된다. 특히, 땜납(19)으로서 주석을 주재료로 하는 납이 없는 땜납이 채용되었을 경우, 두꺼운 Cu/Sn 합금층이 생성되는 경향이 있다.
또한, 본 형태에서는, 패드(18A)의 상면에 고착되는 소자로서, 트랜지스터(14A)가 상면에 고착된 히트 싱크가 채용되어 있지만, 그 밖의 소자가 패드(18A)에 고착되어도 된다. 예를 들어, 트랜지스터(14A)가 직접 패드(18A)의 상면에 고착되어도 된다.
본 형태에서는, 상기한 합금층을 부분적으로 얇게 함으로써, 땜납(19)과 패드(18A)의 접속 신뢰성이 향상되는 이점이 있다. 구체적으로는, Cu/Sn 합금을 포함하여 이루어지는 합금층은 무른 성질을 구비하고 있다. 따라서, 이 합금층이 두껍게 형성되면, 사용 상황 하에 있어 합금층이 형성된 개소에서 땜납(19)과 패드(18A)가 박리되어 버릴 우려가 있다. 이를 방지하기 위해, 합금층을 부분적으로 얇게 형성하고 있다. 이렇게 함으로써, 두꺼운 합금층(22)에서는 강도가 약해지지만, 얇은 합금층(23)에서 강도가 확보되므로, 이 합금층의 부분에서 사용 상황 하에 있어 균열이 발생되는 것이 억제된다.
또한, 두꺼운 합금층(22)은 패드(18A)의 상면에 매트릭스 형상으로 배치되어 있고, 얇은 합금층(23)은 합금층(22) 사이에 격자 형상으로 형성되어 있다. 얇은 합금층(23)이 격자 형상으로 형성됨으로써, 패드(18A)의 전체면에 걸쳐 합금층(23)에서 박리가 방지된다.
게다가, 얇은 합금층(22)은 패드(18A)의 사방의 주변부에 배치되어 있으며 이것에 의해서도 땜납(19)과 패드(18A)의 박리가 억제되어 있다.
이러한 합금층은, 후술하는 바와 같이, 부분적으로 땜납을 복수 개로 나누어 형성함으로써 실현된다. 도 5의 (B)를 참조하여, 패드(18A)의 상면에 땜납(19)이 형성되는 개소가 상기한 두꺼운 합금층(22)이 형성되는 영역이다. 또한, 패드(18A)의 상면에 있어서 땜납(19)이 형성되지 않는 영역이, 얇은 합금층(23)이 형성되는 영역이다.
<제2 실시 형태>
본 실시 형태에서는, 도 2로부터 도 7을 참조하여, 상기한 혼성 집적 회로 장치(10)의 제조 방법을 설명한다.
제1 공정: 도 2 참조
본 공정에서는, 기판(16)의 표면에 도전 패턴(18)을 형성한다. 도 2의 (A)는 본 공정에서의 기판(16)의 평면도이며, 도 2의 (B)는 그 단면도이다.
도 2의 (A) 및 도 2의 (B)를 참조하여, 기판(16)의 표면에 접착된 도전박을 패터닝함으로써, 소정의 패턴 형상의 도전 패턴(18)이 형성된다. 여기서는, 도전 패턴(18)에 의해, 패드(18A 내지 18E)가 형성되어 있다. 패드(18A)는, 후속 공정에서 히트 싱크가 고착되는 패드이며, 비교적 대형으로 형성된다. 예를 들어, 패드(18A)는, 9 ㎜×9 ㎜ 이상의 사각형으로 형성된다. 패드(18B, 18C)는, 후속 공정에서 칩 콘덴서 등의 칩 소자의 양쪽 전극이 땜납을 통하여 고착되는 패드이다. 또한, 패드(18D)는, 소신호계의 트랜지스터 또는 LSI가 고착되는 패드이며, 패드(18A)와 비교하면 작게 형성된다. 예를 들어 패드(18D)의 크기는 2 ㎜×2 ㎜ 정도의 직사각형이다. 패드(18E)는, 지면 상에서 기판(16)의 상측변을 따라 복수 개가 대략 등간격으로 형성되어 있다. 이 패드(18E)는, 후속 공정에서 리드(11)가 고착된다. 또한, 각 패드를 서로 접속하도록 연장되는 배선 패턴(18F)도 형성된다.
상기한 도전 패턴(18)은 구리를 주재료로 하는 금속으로 구성되어 있다. 또한, 패드(18A) 등의 상면은 도금막 등에 의해 피복되는 일은 없으며, 도전 패턴(18)을 구성하는 금속 재료가 노출되는 면이다. 또한, 통상의 작업 분위기 하에서는, 패드(18A)의 표면은 얇은 산화막에 의해 피복되는 경우도 있지만, 이 산화막은 나중에 도포되는 땜납 페이스트에 포함되는 플럭스에 의해 제거된다.
제2 공정: 도 3 참조
본 공정에서는, 패드(18A 내지 18D)의 상면에 땜납 페이스트(21A)를 도포한다.
구체적으로는, 도 3의 (A)를 참조하여, 스크린 인쇄를 행함으로써, 패드(18A 내지 18D)의 상면에 땜납 페이스트(21A)를 도포한다. 본 공정에서는, 후속 공정에서 소신호계 소자가 실장되는 패드(18B-18D) 및 대형 패드(18A)의 상면에, 땜납 페이스트(21A)가 인쇄되어 도포된다.
도 3의 (A) 및 도 3의 (B)를 참조하여, 패드(18B, 18C)는 저항기 등의 칩 소자가 실장되는 소자이며, 상면의 거의 전역에 땜납 페이스트(21A)가 일체적으로 도포된다. 또한, 패드(18D)는, 제어용 LSI가 고착되는 것이며, 상면의 거의 전역에 땜납 페이스트(21A)가 일체적으로 도포된다.
여기서, 도 3의 (A)에서 우측 단부에 배치되는 패드(18E)는 후속 공정에서 외부 출력 단자인 리드가 고착되는 것이므로, 본 공정에서는 땜납은 용착되지 않는다.
한편, 도 3의 (C)를 참조하여, 패드(18A)의 상면에서는, 전면적으로 땜납 페이스트(21A)가 균일한 두께로 도포되는 것이 아니라, 땜납 페이스트(21A)는 이산적으로 도포되어 있다. 구체적으로는, 패드(18A)의 상면에는, 매트릭스 형상으로 3줄 3열로 합계 9개의 땜납 페이스트(21A)가 서로 이격하여 배치되어 있다. 여기서는 9개의 땜납 페이스트(21A)가 패드(18A)의 상면에 배치되어 있지만, 이 개수는 2개, 4개 또는 6개 정도이어도 된다.
우선, 땜납 페이스트(21A)가 이산하여 배치되는 패드(18A)를 평면에서 본 형상은 사각형이며, L1=4.5 ㎜ 이상 13.0 ㎜이며, L2도 동일 정도이다.
각각의 땜납 페이스트(21A)는, 평면에서 보아 사각형을 나타내고 있으며, L3=2.4 ㎜ 이상 3.4 ㎜ 이하이고, L4의 길이도 동일 정도이다. 여기서, 땜납 페이스트(21A)는 정사각형일 수도 있고 직사각형일 수도 있다. 땜납 페이스트(21A)의 1변의 길이가 너무 크면, 땜납 페이스트(21A)의 양이 많아지고, 표면 장력이 커지므로, 상기한 수축이 발생할 우려가 커진다. 한편, 반대로 땜납 페이스트(21A)의 1변의 길이가 너무 작으면, 땜납 페이스트(21A)의 양이 불충분해지고, 패드(18A)와 그 상면에 고착되는 소자의 접속 강도가 불충분해진다.
개개의 땜납 페이스트(21A)는, 용융되었을 때에 이산화된 상태를 유지하도록 서로 이격되어 있다. 땜납 페이스트(21A)끼리가 지면 상에서 세로 방향으로 이격하는 거리(L5)는, 예를 들어 0.9 ㎜ 이상 1.7 ㎜ 이하이다. 또한, 땜납 페이스트(21A)끼리가 지면 상에서 가로 방향으로 이격하는 거리(L6)도 마찬가지이다. 땜납 페이스트(21A)끼리가 이격하는 거리가 너무 짧으면, 용융한 땜납 페이스트(21)끼리가 일체화되어 버려, 그 결과 액상의 땜납에 발생하는 표면 장력이 커져 수축이 발생한다. 한편, 땜납 페이스트(21A)끼리가 이격하는 거리가 너무 길면, 땜납 페이스트(21A)의 양이 부족할 우려가 있다.
본 공정은, 스크린 인쇄 도포 또는 시린지에 의한 공급에 의해 행해진다. 스크린 인쇄에 의한 경우에는, 땜납 페이스트(21A)가 도포되는 영역에 개구부를 가진 스크린을, 기판(16)의 상면에 적재하고, 이 스크린의 개구부에 스퀴지를 사용하여 땜납 페이스트를 공급한다. 그 후, 스크린을 기판(16)로부터 이격시킴으로써, 소정의 위치에 땜납 페이스트(21A)가 도포된다.
본 공정에서 사용하는 땜납 페이스트(21A)는, 플럭스와 땜납 분말의 혼합물이다. 땜납 페이스트(21A)에 혼입되는 땜납 분말로서는, 납을 포함하는 땜납 및 납이 없는 땜납의 양쪽을 채용할 수 있다. 땜납 분말의 구체적인 조성으로서는, 예를 들어 Sn63/Pb37, Sn/Ag3.5, Sn/Ag3.0/Cu0.5, Sn/Ag2.9/Cu0.5, Sn/Ag3.0/Cu0.5, Sn/Bi58, Sn/Cu0.7, Sn/Zn9, Sn/Zn8/Bi3 등이 생각된다. 이들 숫자는 땜납 전체에 대한 중량％를 나타낸다. 납은 환경에 미치는 부하가 큰 것을 고려하면, 납이 없는 땜납을 사용하는 것이 바람직하다.
상기한 납이 없는 땜납에서도, Sn/Ag3.0/Cu0.5의 조성을 갖는 땜납이 융점의 적합함 등의 관점에서 최적이다. 여기서, 이 땜납에 함유되는 Ag의 중량％는 2.0 이상 4.0 ％ 이하이어도 되고, Cu의 중량％는 0.5 ％ 이상 0.8 ％ 이하이어도 된다.
또한, 납이 없는 땜납은 Sn(주석)을 주재료로 하는 경우가 많으므로, 패드(18A)와 땜납(19)의 경계에는, 구리와 주석을 포함하는 습윤성이 불량한 금속간 화합물층이 생성된다.
땜납 페이스트(21A)에 포함되는 플럭스로서는, 로진계 플럭스가 적용 가능하다. 본 형태에서는 리플로우의 공정이 종료된 후에, 플럭스의 잔사를 세정하여 제거하고 있다.
제3 공정: 도 4 및 도 5 참조
이어서, 파워 트랜지스터 이외의 소자(소신호계 트랜지스터 및 칩 부품)의 전기적 접속을 행하여, 패드(18A)의 상면에 이산적으로 땜납(19)을 형성한다.
우선, 도 4의 (A)를 참조하여, 본 공정에서 접속되는 소자를 땜납 페이스트(21A)에 적재한다. 구체적으로는, 패드(18B, 18C)에 도포된 땜납 페이스트(21A)의 상면에, 칩 부품(14B)을 적재하여 임시 고정한다. 마찬가지로, 패드(18D)의 상면에 도포된 땜납 페이스트(21A)의 상면에, 트랜지스터(14C)를 적재한다.
이어서, 도 4의 (B)를 참조하여, 리플로우 공정에 의해 과열시킴으로써, 상기한 땜납 페이스트(21A)를 용융시켜 땜납(19)을 형성하고 있다. 이것에 의해, 칩 부품(14B)의 양단의 전극은 땜납(19)을 통하여, 패드(18B, 18C)에 고착된다. 또한, 트랜지스터(14C)의 이면도, 땜납(19)을 통하여 패드(18D)의 상면에 고착된다. 본 공정의 리플로우에서, 패드(18A)의 상면에 도포된 땜납 페이스트(21A)도 용융되어, 땜납(19)(제1 땜납)이 된다.
도 4의 (C)를 참조하여, 이어서, 세선(15B)을 통하여, 트랜지스터(14C)의 상면에 배치된 전극을, 패드(18D)의 주위에 배치된 도전 패턴을 포함하여 이루어지는 패드와 접속한다. 여기서, 세선(15B)으로서는, 굵기가 80 ㎛ 정도 이하의 금, 구리 또는 알루미늄을 포함하여 이루어지는 금속 세선이다.
본 공정이 종료된 후의 기판(16)의 상태를 도 5에 도시한다. 도 5의 (A)는 본 공정이 종료한 후의 기판(16)의 상면을 도시하는 평면도이며, 도 5의 (B)는 패드(18A)를 도시하는 확대 평면도이다.
도 5의 (A) 및 도 5의 (B)를 참조하여, 패드(18A)의 상면에는, 3줄 3열로 합계 9개의 땜납(19)이 서로 이격하여 배치되어 있다. 개개의 땜납(19)의 평면적인 크기는 도 3의 (C)를 참조하여 설명한 경우보다도 약간 커져 있으며, 그 형상은 약간 부풀어 오른 사각형을 나타내고 있다. 이는, 땜납 페이스트가 용융되어 외부에 퍼진 것에 의한다. 또한, 각 땜납(19)끼리가 이격하는 거리(L5, L6)는, 도 3의 (C)에 도시했을 경우와 비교하면, 약간 거리가 짧아져 있다. 그러나, 본 공정을 거쳐도, 땜납(19)끼리는 이격한 상태를 유지하고 있다.
본 형태에서는, 이렇듯 패드(18A)의 상면에 이산적으로 소형의 땜납(19)을 설치함으로써, 땜납 수축이 방지된다.
구체적으로는, 상기한 바와 같이, 후속 공정에서 히트 싱크가 실장되는 패드(18A)는, 예를 들어 1변이 9 ㎜ 이상인 대형 것이다. 따라서, 패드(18A)의 상면 전역에 땜납 페이스트를 도포하여 용융시키면, 대량의 액상의 땜납에 대하여 큰 표면 장력이 작용한다. 이렇게 되면, 표면 장력의 작용으로 땜납(19)이 수축되어 버린다. 또한, 땜납(19)이 수축된 부분에서는, 패드(18A)와 땜납(19)으로 생성되는 Cu/Sn 합금이 노출된다. 이 Cu/Sn 합금이 노출되는 면에서는, 땜납의 습윤성이 지극히 불량하므로, 후속 공정에서 이 영역에 땜납이 용착되지 않고 보이드가 발생한다.
본 형태에서는, 소형의 땜납(19)을 패드(18A)의 상면에 이격적으로 형성함으로써, 표면 장력을 작게 한 결과, 땜납(19)은 수축이 방지된 상태에서 패드(18A)의 상면에 용착되어 있다. 따라서, 땜납(19)이 형성되지 않는 영역의 패드(18A)의 상면에는, Cu/Sn층은 노출되지 않는다. 즉, 이 영역에서는, 패드(18A)의 재료인 구리 등의 금속 재료가 노출된다. 이것에 의해, 이 영역에서 땜납의 습윤성이 저하되는 것이 방지되어 있다.
제4 공정: 도 6 참조
도 6을 참조하여, 이어서, 트랜지스터(14A)가 고착된 히트 싱크(14D)를, 패드(18A)의 상면에 고착시킨다.
도 6의 (A)를 참조하여, 우선, 패드(18A)의 상면에 새로이 땜납 페이스트(31)를 공급한다. 본 공정에서는, 기판(16)의 상면에 칩 부품(14B) 등의 회로 소자가 이미 배치되어 있으며, 스크린 인쇄가 곤란하므로, 시린지(30)를 사용하여 땜납 페이스트(31)를 패드(18A)의 상면에 공급하고 있다. 본 공정에서는, 이미 패드(18A)의 상면에 형성된 땜납(19) 사이를 메우도록 경단 형상으로 땜납 페이스트(31)를 공급한다. 본 공정에서 사용되는 땜납 페이스트(31)의 조성은, 도 3의 (A)에 도시하는 땜납 페이스트(21A)와 마찬가지이어도 좋다.
본 공정에서는, 땜납 페이스트(31)는 땜납(19)이 형성되지 않은 영역의 패드(18A)의 상면에 접촉한다. 또한, 땜납(19)의 표면은 땜납 페이스트(31)에 피복된다.
도 6의 (B)를 참조하여, 이어서, 파워계의 트랜지스터(14A)가 고착된 히트 싱크(14D)를, 땜납(19)의 상면에 적재한다. 여기서는, 미리 히트 싱크(14D)의 상면에 트랜지스터(14A)가 땜납을 통하여 고착되어 있지만, 히트 싱크(14D)를 패드(18A)에 고착한 후에, 트랜지스터(14A)를 히트 싱크(14D)에 고착시켜도 된다.
이 상태에서, 리플로우 공정을 행함으로써, 패드(18A)의 상면에 형성된 땜납(19)과, 땜납 페이스트(31)가 용융된다. 이 결과, 미리 형성된 땜납(19)과 땜납 페이스트(31)가 용융되고 혼합되어, 도 6의 (C)에 도시하는 새로운 땜납(19)(제2 땜납)을 통하여 히트 싱크(14D)가 패드(18A)의 상면에 고착된다. 또한, 칩 부품(14B)과 트랜지스터(14C)를 고착시키는 땜납(19)도 본 공정에서 용융된 후에 고화된다.
여기서, 땜납(19)이 용착되지 않은 영역의 패드(18A)의 상면은, 패드(19A)의 재료인 구리가 노출되는 면이다. 즉, 땜납의 습윤성이 불량한 Cu/Sn 합금층이 이 영역에 노출되지 않는다. 따라서, 본 형태에서 생성되는 땜납은 이 영역에 양호하게 밀착되어, 보이드의 발생은 억제되어 있다.
도 6의 (C)를 참조하여, 땜납(19)을 통한 히트 싱크(14D)의 고착이 종료된 후에, 트랜지스터(14A)의 상면에 배치된 전극을, 태선(15A)를 통하여 도전 패턴(18)과 접속한다.
본 공정에서, 땜납 페이스트를 용융시켜 땜납(19)을 형성함으로써, 패드(18A)와 땜납(19) 사이에 상기한 합금층이 생성된다. 구체적으로는, 패드(18A)와 땜납(19)의 경계 부분에는, 두께가 다른 2종류의 합금층(22, 23)이 생성된다.
합금층(22)은 상기한 땜납(19)이 이산적으로 배치되는 개소에 있고, 땜납의 용융이 2회 행해지므로, 비교적 두꺼운 합금층이 된다. 바꾸어 말하면, 합금층(22)은 도 4에 도시하는 공정에서 생성된 합금층과, 본 공정에서 생성된 합금층을 포함하는 것이다.
한편, 합금층(23)은 본 공정만으로(즉 1회만의 용융) 생성된 것이며, 그 두께는, 예를 들어 합금층(22)의 절반 이하 정도이다. 도 6의 (A)를 참조하여, 두께가 불균일한 합금층은, 최초에 형성되는 땜납(19)을 부분적으로 형성하고, 재형성되는 땜납 페이스트(31)를 전체적으로 널리 퍼지게 함으로써 설치된다.
본 형태에서는, 상기한 바와 같이 최초에 이산적으로 땜납을 설치하고, 그 후 다시 땜납 페이스트(31)를 공급하여 땜납(19)을 형성함으로써, 히트 싱크(14D)를 실장하기 위하여 충분한 땜납량이 확보됨과 아울러, 이 땜납의 수축을 방지할 수 있는 2가지의 효과가 얻어진다.
제5 공정: 도 7 참조
본 공정에서는, 리드(11)의 고착 및 밀봉 수지(12)의 형성을 행한다.
도 7의 (A)를 참조하여, 우선 패드(18E)의 상부에 땜납 페이스트(21A)를 도포하여 리드(11)를 적재한 후에, 땜납 페이스트(21A)를 용융시켜 리드(11)를 고착시킨다.
도 7의 (B)를 참조하여, 이어서, 기판(16)의 표면에 고착된 회로 소자가 피복되도록 밀봉 수지(12)를 형성한다. 본 형태에서는, 기판(16)의 측면 및 이면도 피복되도록 밀봉 수지(12)가 형성되어 있다. 여기서, 기판(16)의 이면을 외부에 노출시켜 밀봉 수지(12)를 형성할 수도 있다. 또한, 케이스재를 사용하여 기판(16)의 표면을 밀봉할 수도 있다.
상술한 공정에 의해, 도 1에 도시한 바와 같은 혼성 집적 회로 장치(10)가 형성된다.
10: 혼성 집적 회로 장치
11: 리드
12: 밀봉 수지
14A: 트랜지스터
14B: 칩 부품
14C: 트랜지스터
14D: 히트 싱크
15A: 태선
15B: 세선
16: 기판
17: 절연층
18: 패턴
18A: 패드
18B: 패드
18C: 패드
18D: 패드
18E: 패드
18F: 배선 패턴
19: 땜납
21: 땜납 페이스트
21A: 땜납 페이스트
22: 합금층
23: 합금층
30: 시린지
31: 땜납 페이스트

Claims (11)

  1. 기판과,
    상기 기판의 상면에 형성된 패드와,
    상기 패드에 땜납을 통하여 고착된 회로 소자를 구비하고,
    상기 땜납과 상기 패드의 경계에는, 양자를 구성하는 금속간 화합물을 포함하여 이루어지는 합금층이 형성되며,
    상기 합금층은, 제1 합금층과, 상기 제1 합금층보다도 두꺼운 제2 합금층을 갖는 것을 특징으로 하는 회로 장치.
  2. 제1항에 있어서,
    상기 제1 합금층은, 서로 이격하여 매트릭스 형상으로 배치되는 것을 특징으로 하는 회로 장치.
  3. 제2항에 있어서,
    상기 제1 합금층은, 상기 제2 합금층 사이에 격자 형상으로 형성되는 것을 특징으로 하는 회로 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 회로 소자는, 상면에 반도체 소자가 고착된 히트 싱크인 것을 특징으로 하는 회로 장치.
  5. 회로 기판에 배치된 패드의 상면에 복수의 제1 땜납을 서로 이격하여 형성하는 공정과,
    상기 제1 땜납 및 상기 패드의 상면이 덮이도록 땜납 페이스트를 도포하는 공정과,
    상기 땜납 페이스트의 상면에 회로 소자를 적재하고 가열함으로써, 상기 회로 소자를 상기 패드에 고착시키는 공정,
    을 구비하는 것을 특징으로 하는 회로 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 땜납은 상기 패드의 상면에 직접 형성되고, 상기 땜납 페이스트는 상기 제1 땜납의 표면 및 상기 패드의 상면에 도포되는 것을 특징으로 하는 회로 장치의 제조 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 제1 땜납을 상기 패드의 상면에 매트릭스 형상으로 배치하는 것을 특징으로 하는 회로 장치의 제조 방법.
  8. 제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 땜납과 상기 패드의 경계 부분에는 제1 합금층이 생성되고,
    상기 땜납 페이스트를 용융시킴으로써 형성된 제2 땜납과 상기 패드의 경계 부분에는 제2 합금층이 생성되며,
    상기 제2 합금층은, 상기 제1 합금층보다도 얇은 것을 특징으로 하는 회로 장치의 제조 방법.
  9. 제5항 내지 제8항 중 어느 한 항에 있어서,
    상기 제1 땜납은 평면에서 보아, 1변의 길이가 3 ㎜ 이하인 사각형으로 형성되는 것을 특징으로 하는 회로 장치의 제조 방법.
  10. 제5항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 땜납을 형성하는 공정에서는, 칩 소자 또는 소신호 트랜지스터를, 땜납을 통하여 상기 회로 기판의 상면에 고착시키는 것을 특징으로 하는 회로 장치의 제조 방법.
  11. 제5항 내지 제10항 중 어느 한 항에 있어서,
    상기 회로 소자는, 상면에 트랜지스터가 고착된 히트 싱크인 것을 특징으로 하는 회로 장치의 제조 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102212559B1 (ko) 2014-08-20 2021-02-08 삼성전자주식회사 반도체 발광소자 및 이를 이용한 반도체 발광소자 패키지
USD836073S1 (en) * 2017-01-25 2018-12-18 Shindengen Electric Manufacturing Co., Ltd. Solid state relay
CN109599334A (zh) * 2017-09-30 2019-04-09 株洲中车时代电气股份有限公司 用于绝缘栅双极晶体管的制造方法
JP7192523B2 (ja) * 2019-01-23 2022-12-20 富士通株式会社 半導体パッケージ及び電子装置
CN113894398A (zh) * 2021-10-25 2022-01-07 智新半导体有限公司 提高ntc电阻焊接可靠性的方法及装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58132941A (ja) * 1982-02-02 1983-08-08 Sharp Corp 部品搭載基板のリ−ド接続方法
US4748085A (en) * 1985-11-16 1988-05-31 Narumi China Corporation Multilayer ceramic circuit board fired at a low temperature
US4775917A (en) * 1985-12-03 1988-10-04 Wells Manufacturing Company Thermal compensated circuit board interconnect apparatus and method of forming the same
JP3141364B2 (ja) * 1992-05-06 2001-03-05 住友電気工業株式会社 半導体チップ
JPH0690078A (ja) * 1992-09-07 1994-03-29 Harima Chem Inc プリコート基板の製造方法
US6444563B1 (en) * 1999-02-22 2002-09-03 Motorlla, Inc. Method and apparatus for extending fatigue life of solder joints in a semiconductor device
JP2002134682A (ja) 2000-10-26 2002-05-10 Sanyo Electric Co Ltd 混成集積回路装置の製造方法
CN1445049A (zh) * 2002-03-19 2003-10-01 日本胜利株式会社 焊锡膏、焊接成品及焊接方法
US20040238925A1 (en) * 2003-05-23 2004-12-02 Paul Morganelli Pre-applied thermoplastic reinforcement for electronic components
JP3918779B2 (ja) * 2003-06-13 2007-05-23 松下電器産業株式会社 非耐熱部品のはんだ付け方法
US20050230842A1 (en) 2004-04-20 2005-10-20 Texas Instruments Incorporated Multi-chip flip package with substrate for inter-die coupling
JP2006100752A (ja) * 2004-09-30 2006-04-13 Sanyo Electric Co Ltd 回路装置およびその製造方法
US20060108402A1 (en) * 2004-11-19 2006-05-25 Tessera, Inc. Solder ball formation and transfer method
JP4817418B2 (ja) * 2005-01-31 2011-11-16 オンセミコンダクター・トレーディング・リミテッド 回路装置の製造方法
JP4812429B2 (ja) * 2005-01-31 2011-11-09 三洋電機株式会社 回路装置の製造方法
US7851916B2 (en) * 2005-03-17 2010-12-14 Taiwan Semiconductor Manufacturing Co., Ltd. Strain silicon wafer with a crystal orientation (100) in flip chip BGA package
JP2007059485A (ja) * 2005-08-22 2007-03-08 Rohm Co Ltd 半導体装置、基板及び半導体装置の製造方法
US20090085207A1 (en) * 2007-09-28 2009-04-02 Texas Instruments, Inc. Ball grid array substrate package and solder pad
US20090218124A1 (en) * 2008-02-28 2009-09-03 Motorola, Inc. Method of filling vias with fusible metal

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