JP4730181B2 - 半導体装置 - Google Patents

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本発明は、第１の導体部材と第２の導体部材との間に半導体素子を介在させ、半導体素子とその上下の導体部材とをはんだ接続してなる半導体装置に関する。
従来より、この種の半導体装置としては、第１の導体部材の上に第１のはんだを介して半導体素子を搭載し、この半導体素子の上に第２のはんだを介して第２の導体部材を搭載した状態で、第１および第２のはんだをリフローさせることにより、半導体素子とその上下の導体部材とをはんだ接続するようにした半導体装置が提案されている（例えば、特許文献１参照）。
このものによれば、半導体素子の両面から放熱がなされるため、半導体素子としてＩＧＢＴ、パワーＭＯＳＦＥＴ、パワートランジスタなどのパワー素子を採用することができる。
特開２００１−２７４１７７号公報
ここで、半導体素子となるパワー素子としては、オン抵抗やスイッチング特性などの点から薄型化する傾向にある。このような状況において、本発明者の検討によれば、以下のような問題が生じることがわかった。
図９は、この問題点を説明するための概略断面図であり、本発明者が従来の半導体装置に基づいて試作した半導体装置の要部を示す図である。第１の導体部材２１の上に第１のはんだ３１を介して半導体素子１１が接続され、この半導体素子１１の上に第２のはんだ３２を介して第２の導体部材２２が接続されている。
ここで、半導体素子１１は、図示しないけれども、通常シリコン基板を本体とし、その上にＡｌなどの配線が形成され、この配線の上にＮｉなどの電極が形成されているものである。
図９に示されるように、薄いパワー素子などの半導体素子１１を用いる場合、はんだ接合時に、半導体素子１１内のバイメタル効果により生じる熱応力により半導体素子１１が大きく反る。すると、この半導体素子１１の反りによって、半導体素子１１の端部は、その下側に位置する第１のはんだ３１から離れる形となり、この端部にて第１のはんだ３１の濡れ不良が起こる。
ここで、はんだ３１が半導体素子１１の全面に濡れないということは、半導体素子１１の放熱面積が小さくなることを意味し、ひいては設計値よりも熱抵抗が大きくなり、期待される放熱が行えなくなるという問題を引き起こす。
本発明は、上記問題に鑑みてなされたものであり、第１の導体部材と第２の導体部材との間に半導体素子を挟み込み、半導体素子とその上下の導体部材とをはんだ接続してなる半導体装置において、はんだリフロー時に下側となる第１のはんだと半導体素子の端部との濡れ性を向上させることを目的とする。
上記目的を達成するため、上記図９に示される問題について検討を行った。その結果、次に述べるようなメカニズムを推定するに至った。
従来の工程では、上記図９に示される半導体素子１１の上下のはんだ３１、３２は同一材料であり、これらはんだ３１、３２の凝固点以上においては、半導体素子１１内のＳｉなどの基板とＡｌ、Ｎｉなどの電極材料との間に熱応力による半導体素子１１の反りが生じる。
また、はんだ３１、３２の凝固点以上の温度においては、第２の導体部材２２の荷重が作り出す力Ｆ１は、はんだ３１、３２を押し拡げようとする２つの力Ｆ２、Ｆ３に分散される。
ここで、はんだ３１、３２が凝固点以上の場合において、液状のはんだ３１、３２がスポンジ効果をもたらすため、半導体素子１１を押し下げ第１のはんだ３１の濡れを押し進めようとする力Ｆ３が、弱くなり、その結果、半導体素子１１の端部とその下の第１のはんだ３１との濡れが不十分になる。また、このスポンジ効果は、第２のはんだ３２が厚いほど顕著に現れるため、反り量が大きいほどその影響は大きくなる。
請求項１に記載の発明は、このような検討結果に基づいて創出されたものであり、半導体素子（１１、１２）の下側の第１のはんだ（３１）の凝固点が、上側の第２のはんだ（３２）の凝固点よりも低いものであり、第１の導体部材（２１）の上面のうち半導体素子（１１、１２）の端部が重なる部位には、第１のはんだ（３１）を盛り上げる突起（２１ａ）が設けられていることを特徴とする。
それによれば、はんだ接合時、半導体素子（１１、１２）の上下の両はんだ（３１、３２）はリフローされて液状となり、次に、凝固点の高い上側の第２のはんだ（３２）が凝固するため、半導体素子（１１、１２）の反りが抑制されるとともに上側の第２の導体部材（２２）からの荷重は、第２のはんだ（３２）で分散されることなく、半導体素子（１１、１２）に加わる。そのため、はんだリフロー時に下側となる第１のはんだ（３１）と半導体素子（１１、１２）の端部との濡れ性を向上させることができる。また、第１の導体部材（２１）の上面のうち半導体素子（１１、１２）の端部が重なる部位に、上記突起（２１ａ）を設けていることにより、第１の導体部材（２１）の上に第１のはんだ（３１）を配設したときに、この突起（２１ａ）によって第１のはんだ（３１）が盛り上がった状態となることから、半導体素子（１１、１２）の端部に位置する第１のはんだ（３１）の厚みを稼ぐことができるため、半導体素子（１１、１２）と第１のはんだ（３１）との濡れ性の向上のためには好ましい。
また、請求項２に記載の発明のように、請求項１に記載の半導体装置において、第１の導体部材（２１）の上面のうち突起（２１ａ）よりも半導体素子（１１、１２）の端部の外側に位置する部位に、溝部（２１ｂ）を設けてもよい。また、半導体素子（１１、１２）の厚さが１５０μｍ以内である場合に、半導体素子（１１、１２）において上記の反りが生じやすいため、本発明の有効性が高まる。
また、このような構成においては、第２の導体部材（２２）の上に第３のはんだ（３３）を介して、第３の導体部材（２３）をはんだ接続した場合、第３のはんだ（３３）の凝固点を、第１のはんだ（３１）の凝固点および第２のはんだ（３２）の凝固点よりも低いものにできる。
それによれば、第２の導体部材（２２）の上に第３のはんだ（３３）を介して第３の導体部材（２３）をはんだ接続する場合、第１のはんだ（３１）および第２のはんだ（３２）が溶けることが防止される。
なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。
図１は、本発明の実施形態に係る半導体装置１００の概略断面図であり、（ａ）は装置１００の全体概略断面図、（ｂ）は装置１００の要部、すなわちＩＧＢＴ素子１１近傍の概略断面図である。なお、本実施形態では、ダイオード１２についても図１（ｂ）と同様の構成である。
図１に示されるように、本半導体装置１００は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）素子１１と、ダイオード１２とを備える。本実施形態では、これらＩＧＢＴ素子１１及びダイオード１２が、ペアで回路を構成しており、本発明でいう半導体素子に相当する。
ここにおいて、ＩＧＢＴ素子１１およびダイオード１２は、その厚さｔ（図１（ｂ）参照）が１５０μｍ以下と薄いものである。そして、これら半導体素子１１、１２は、第１の導体部材としての第１のリード２１の内面すなわち第１のリード２１の上に搭載されている。
この第１のリード２１は、たとえば銅などの金属に代表される導電性材料よりなる板状のものである。図１（ａ）に示されるように、各半導体素子１１、１２と第１のリード２１との間には、第１のはんだ３１が介在しており、この第１のはんだ３１を介して、各半導体素子１１、１２と第１のリード２１とがはんだ接続されている。
また、各半導体素子１１、１２の上には、第２のはんだ３２を介して、それぞれ第２の導体部材としてのターミナル２２が搭載され、第２のはんだ３２によりはんだ接続されている。
このターミナル２２は、例えば銅などの金属に代表される導電性材料よりなるブロック状のものである。さらに、各ターミナル２２の上には、第３のはんだ３３を介して、例えば板状の銅などよりなる第２のリード２３が接合されている。なお、本例では、第１のリード２１は、ＩＧＢＴ素子のコレクタ側のリードであり、第２のリード２２はエミッタ側のリードである。
ここで、本実施形態の半導体装置１００において、第１のはんだ３１の凝固点Ｔ１は第２のはんだ３２の凝固点Ｔ２よりも低くなっており、さらに、第３のはんだ３３の凝固点Ｔ３は、第１のはんだ３１の凝固点Ｔ１および第２のはんだ３２の凝固点Ｔ２よりも低いものとなっている。
つまり、第１のはんだ３１の凝固点Ｔ１、第２のはんだ３２の凝固点Ｔ２、第３のはんだ３３の凝固点Ｔ３の間には、Ｔ２＞Ｔ１＞Ｔ３という凝固点の関係がある。これら各はんだ３１〜３３については、従来よりあるはんだ材料を採用でき、これらはんだ材料の中から当該凝固点の関係を満たすように、選択すればよい。なお、本実施形態の各はんだ３１〜３３の具体的な材質については、後述する。
また、この半導体装置１００においては、外部の部材と電気的に接続するための外部リード４０が備えられており、この外部リード４０とＩＧＢＴ素子１１とは、ＡｕやＡｌ等のボンディングワイヤ５０により結線され、電気的に接続されている。
また、上記のように組み付けられた各部材１１〜５０は、例えばエポキシ樹脂等よりなるモールド樹脂６０により、包み込まれるように封止されており、外部環境から保護されている。また、両リード２１、２３の外面は、モールド樹脂６０より露出しており、放熱面となっている。
こうして、本半導体装置１００では、両半導体素子１１、１２により回路が構成され、また、両リード２１、２３は電極としての機能も有する。従って、半導体素子１１、１２と外部との信号のやり取りは、各リード２１、２３、ボンディングワイヤ５０及び外部リード４０を介して行われる。
また、両リード２１、２３は、半導体素子１１、１２の放熱を図る放熱部材としても機能し、例えば、図示しないが、両リード２１、２３の外面に、絶縁部材を介して冷却部材を配置する等により、放熱を促進するようになっている。
次に、本実施形態における半導体装置１００の製造方法を説明する。図２（ａ）〜（ｅ）は、本製造方法を上記図１に沿った断面にて示す工程図である。なお、図２では、半導体素子１１、１２のうちＩＧＢＴ素子１１を示しているが、ダイオード１２についても同様である。
まず、図２（ａ）に示されるように、第１のリード２１の上に第１のはんだ３１を介して半導体素子１１、１２を搭載し、この半導体素子１１、１２の上に第２のはんだ３２を介してターミナル２２を搭載する。ここで、各はんだ３１、３２としては、はんだ箔やはんだペーストなどを採用できる。
次に、このものを炉などに投入し、各はんだ３１、３２のリフローを行う。図３は、本製造方法に採用される、はんだリフロー工程における温度プロファイルの一例を示す図である。
このはんだリフロー工程では、まず、図３に示されるように、第１のはんだ３１の凝固点Ｔ１および第２のはんだ３２の凝固点Ｔ２よりも高い温度まで、温度を上昇させ、これら第１および第２のはんだ３１、３２をリフローさせ、液状とする。このときピーク温度をＴｐとする。このピーク温度Ｔｐは、例えば、第２のはんだ３２の凝固点Ｔ２よりも２０〜６０℃に設定することが望ましい。
次に、図３に示されるように、ピーク温度Ｔｐから温度を降下させ、第２のはんだ３２の凝固点Ｔ２よりも低く且つ第１のはんだ３１の凝固点Ｔ１よりも高い状態とする。この状態において、図２（ｂ）に示されるように、半導体素子１１、１２の上側に位置する第２のはんだ３２が凝固し、半導体素子１１、１２とターミナル２２とが第２のはんだ３２を介して固着する。
次に、図３に示されるように、温度をさらに降下させ、第１のはんだ３１の凝固点Ｔ１よりも低い状態とする。この状態において、図２（ｃ）に示されるように、第２のはんだ３２が凝固したままの状態で、半導体素子１１、１２の下側に位置する第１のはんだ３１が凝固し、半導体素子１１、１２と第１のリード２１とが第１のはんだ３１を介して固着する。
また、図２（ａ）〜（ｃ）に示されるように、当該はんだリフロー工程においては、上述したように、半導体素子１１、１２は、当該半導体素子１１、１２内のバイメタル効果により生じる熱応力により、反った状態となり、この状態で、上下の導体部材２１、２２とはんだ接続される。
なお、図３では、ピーク温度Ｔｐからの温度の下降パターンが破線の場合と実線の場合との２パターン示されているが、本実施形態においては、どちらのパターンを採用してもよい。ただし、実線で示されるパターン２のように、凝固点Ｔ２からその下の凝固点Ｔ１への降温速度が緩やかな方が好ましい。
このようにして、図２（ｃ）に示されるように、第１のリード２１とターミナル２２との間に半導体素子１１、１２がはんだ接続された状態で挟み込まれたワーク１１０ができあがる。
続いて、図２（ｄ）に示されるように、このワーク１１０を、ターミナル２２側を下方に位置させた状態で、第３のはんだ３３を介して、第３の導体部材としての第２のリード２３の上に搭載する。この第３のはんだ３３としても、はんだ箔やはんだペーストなどを採用できる。
次に、図２（ｅ）に示されるように、第３のはんだ３３をリフローさせることにより、ターミナル２２と第２のリード２３とを、第３のはんだ３３を介して固着させる。こうして、ワーク１１０と第２のリード２３とのはんだ接続が完了する。
ここで、上述したように、第３のはんだ３３の凝固点Ｔ３は、第１のはんだ３１の凝固点Ｔ１および第２のはんだ３２の凝固点Ｔ２よりも低いため、第３のはんだ３３のリフロー温度は、当該第３のはんだ３３の凝固点Ｔ３よりも高く且つ第１のはんだ３１の凝固点Ｔ１よりも低い温度とする。
それにより、第３のはんだ３３のリフロー工程では、第１のはんだ３１および第２のはんだ３２は溶融せずに固着状態を維持したまま、第３のはんだ３３によるリフロー・固着がなされる。
こうして、各導体部材２１〜２３および半導体素子１１、１２がこれら各部間に介在するはんだ３１〜３３を介して接合されたはんだ接合体ができあがる。続いて、本実施形態では、当該はんだ接合体を、モールド樹脂６０にて封止することにより、上記図１に示される半導体装置１００ができあがる。
なお、外部リード４０とのボンディングワイヤ５０による接続は、上記製造工程における適時に行えばよいが、例えば、上記ワーク１１０を形成した後であって第２のリード２３とのはんだ接続を行う前に、当該ワーク１１０におけるＩＧＢＴ素子１１に対して行えばよい。
このように、本実施形態の半導体装置１００は、第１のリード２１の上に第１のはんだ３１を介して半導体素子１１、１２を搭載し、この半導体素子１１、１２の上に第２のはんだ３２を介してターミナル２２を搭載した状態で、第１および第２のはんだ３１、３２をリフローさせることにより、半導体素子１１、１２とその上下の両導体部材２１、２２とをはんだ接続するようにしたものである。
そして、かかる半導体装置１００においては、第２のはんだ３２の凝固点Ｔ２が第１のはんだ３１の凝固点Ｔ１よりも高いため、上記第１および第２のはんだ３１、３２の接合時に次のような作用が発揮される。
上記製造方法の第１および第２のはんだ３１、３２の接合工程では、ピーク温度Ｔｐにおいて、半導体素子１１、１２の反りが最も小さい状態にある。また、このピーク温度Ｔｐにおいて、半導体素子１１、１２の上下に位置する第１および第２のはんだ３１、３２ともに液状である。
これを、高凝固点側である第２のはんだ３２の凝固点Ｔ２まで下げることによって、半導体素子１１、１２の反りが小さい状態で、第２のはんだ３２と半導体素子１１、１２とを固着させることできるため、従来に比べて、半導体素子１１、１２の反りを抑制することができる。
さらに、上記図３において温度が凝固点Ｔ２と凝固点Ｔ１の間では、半導体素子１１、１２の反りが小さい状態を維持したまま、低凝固点側である第１のはんだ３１の濡れを拡げることができる。
これは、半導体素子１１、１２と第２のはんだ３２とターミナル２２とが固着して一体化しているため、従来構造の第２のはんだ３２に存在していた横方向へ分散する力Ｆ２（図９参照）をほぼゼロにすることが可能となることによる。
そして、この効果により従来問題となっていた第２のはんだ３２におけるスポンジ効果を無くすことができ、上側のターミナル２２からの荷重Ｆ１は、第２のはんだ３２にて分散されることなく、半導体素子１１、１２に加わる（図２（ｃ）参照）。
そのため、半導体素子１１、１２を押し下げ第１のはんだ３１の濡れを押し進めようとする力が、従来に比べて弱まることなく、第１のはんだ３１に加わる。その結果、第１のはんだ３１と半導体素子１１、１２の端部との濡れ性を向上させることができる。
なお、これらのことから、上記図３において温度の下降パターンは、破線で示される急峻なパターン１よりも実線で示される緩やかなパターン２の方が好ましい。また、温度が凝固点Ｔ２と凝固点Ｔ１の間では、第１のはんだ３１の濡れ性を拡げるような荷重を別途加えてもよい。
また、本実施形態では、上述したように、ターミナル２２と第２のリード２３とを接続する第３のはんだ３３の凝固点Ｔ３を、第１および第２のはんだ３１、３２の凝固点Ｔ１、Ｔ２よりも低いものとしているため、第１および第２のはんだ３１、３２を溶融させずに第３のはんだ３３による固着がなされる。
そのため、上記した効果、すなわち、第１のはんだ３１および第２のはんだ３２による半導体素子１１、１２の反りの抑制および第１のはんだ３１の濡れの確保という効果を、維持したまま、つまり、第１および第２のはんだ３１、３２の形状を崩さずに、第３のはんだ３３による接続が可能となる。
本実施形態のように、第１のはんだ３１の凝固点Ｔ１の方が第２のはんだ３２の凝固点Ｔ２よりも低い構成とする場合、具体的に、各はんだ３１、３２の凝固点は、本半導体装置１００に用いる半導体素子１１、１２に発生する反りの状態を考慮して設計する。この設計の一例について述べる。
本発明者は、半導体素子としてのＩＧＢＴ素子１１についてＦＥＭ（有限要素法）解析を行い、当該ＩＧＢＴ素子１１の温度とその反り量との関係を求めた。図４は、この解析に用いたＩＧＢＴ素子１１のモデルを示す図であり、（ａ）は当該モデルの斜視図、（ｂ）は当該モデルの部分的な断面図である。
ＩＧＢＴ素子１１のモデルとしては、図４（ａ）に示されるように、表面積が□１３ｍｍ×１３ｍｍの矩形状のモデルチップ１１を用いた。このチップ１１は、図４（ｂ）に示されるように、一般的なＩＧＢＴ素子１１と同様に、Ｓｉよりなる基板１１ａの表面上にＡｌよりなる配線１１ｂ、さらに、その配線１１ｂの上にＮｉよりなる電極１１ｃが設けられた構成とした。
ここで、基板１１ａの厚さｔａ（つまり、Ｓｉ厚）は、５０、１００、１５０μｍの３水準とし、配線１１ｂの厚さｔｂは４μｍとし、電極１１ｃの厚さｔｃは３、４、５μｍの３水準とし、ＩＧＢＴ素子１１の温度を変えたときの当該素子の反り量を解析した。ここで、反り量は、最も反りの大きい素子端部におけるＺ方向（素子の厚さｔ方向）の変位量である。
なお、ここでは、Ａｌよりなる配線１１ｂの塑性変形は無いものとし、Ｎｉよりなる電極１１ｃとしては、一番応力がかかり反りが大きくなる純金属よりなるものを用いた場合として、解析を行った。また、基板１１ａの裏面電極は薄いため、その影響は実質的に無いものとした。
図５、図６、図７は、この図４に示されるモデルチップ１１を用いた半導体素子１１における温度と反り量との関係についての解析結果を示す図であり、それぞれ基板１１ａの厚さｔａ（Ｓｉ厚）としては、図５は５０μｍの場合、図６は１００μｍの場合、図７は１５０μｍの場合を示す。
ここで、反り量は、ピーク温度からの反り量の差である。また、図５〜図７においては、各温度にて各Ｎｉ電極１１ｃの厚さ３μｍ、４μｍ、５μｍに対する反り量が示されているが、この反り量とともに、各温度における各反り量の最大値と最小値との差を、反りばらつきとして示してある。
図５〜図７からわかるように、２８０℃をピーク温度とした時、この２８０℃から温度を下げていくと、各材料の熱膨張係数差に準じ反り量が大きくなっていき、また、反りばらつきも大きくなっていく。また、実質的にＩＧＢＴ素子１１の厚さに相当する基板１１ａの厚さが１５０μｍから、１００μｍ、５０μｍと薄くなるにつれて、これら反り量および反りばらつきが大きくなっていく。
つまり、本発明者の検討によれば、半導体素子１１、１２の厚さが、少なくとも１５０μｍ以下の範囲は、その反りが問題となる程度の範囲にあるといえる。
そして、図５〜図７に示されるように、基板１１ａの厚さが最も薄い５０μｍの場合において、反り量および反りばらつきともに最も大きく、ＩＧＢＴ素子１１内に発生するバイメタル効果よる応力を最も受けることがわかる。
本実施形態の構造は、高凝固点側の第２のはんだ３２を固着させることで半導体素子１１、１２の反りの抑制を行うが、この第２のはんだ３２と低凝固点側の第１のはんだ３１との凝固点の差が大きすぎると、半導体素子１１、１２に発生する熱応力が第２のはんだ３２に加わって、はんだ剥れが生じたり、また、半導体素子１１、１２にかかる残留応力が大きくなるため、上記凝固点の差を限定する必要がある。
この図４に示されるようなモデルを用いた場合、半導体素子の温度間における反り量の差は、実用的には４０μｍ以下が望ましい。また、反りばらつきについては、実用上、２０μｍ以下が望ましい。これらの値は、たとえば製造上の歩留まり等を考慮して決められる仕様値である。
このような仕様値を満足するという観点から、図５〜図７の各図において、第１および第２のはんだ３１、３２の両凝固点Ｔ１、Ｔ２の差に相当する望ましい温度範囲の一例をΔＴとして示してある。もちろん、これらの温度範囲ΔＴは一例であり、上記温度間での反り量の差が４０μｍ以下、反りばらつきが２０μｍ以下ならば、これに限定されるものではない。
図５〜図７に示されているΔＴの例に基づいて述べると、仮に２４０℃に凝固点があるはんだ材を、高凝固点側の第２のはんだ３２として用いる場合には、低凝固点側の第１のはんだ３１は、基板１１ａの厚さが５０μｍでは、２００℃までの凝固点を持つものを用い（図５参照）、基板１１ａの厚さが１００μｍでは、１８０℃までの凝固点を持つものを用い（図６参照）、基板１１ａの厚さが１５０μｍでは、１４０℃までの凝固点を持つものを用いればよい（図７参照）。
そして、この範囲内において、第１のはんだ３１として、極力低い凝固点のものを選ぶことで、本実施形態の効果がよりよく得られる。このようにして、本実施形態では、半導体素子１１、１２の反り量を考慮して、第１のはんだ３１および第２のはんだ３２を選定する。
本実施形態における上記はんだ３１、３２を選定するうえでの具体的なはんだ材を、以下に示す。共晶ハンダとしては、Ｓｎを主成分としてＡｇ、Ｃｕ、Ｎｉ、Ｉｎ、Ｂｉ、Ｓｂ、Ａｕ、Ｐｂ、Ｚｎなどを混ぜ合わせたものがあるが、代表例として以下のようなものが挙げられる。凝固点毎に分類して示す。
２８０℃帯：Ａｕを主成分としたもの。例えば、ＳｎＡｕ８０など。
２３０℃帯：Ｓｂなどを織り交ぜたもの。例えば、ＳｎＣｕ２．０Ｓｂ０．８Ａｇ０．２、ＳｎＳｂ５、Ｓｎ、ＳｎＣｕ０．７など。
２２０℃帯：ＳｎＡｇＣｕ組成を元にするもの。例えば、ＳｎＡｇ２．５Ｃｕ０．８Ｓｂ０．５、ＳｎＡｇ４．０Ｃｕ０．５、ＳｎＡｇ３．９Ｃｕ０．６、ＳｎＡｇ３．５、ＳｎＡｇ２．５Ｂｉ１．０Ｃｕ０．５、ＳｎＡｇ３．０Ｃｕ０．５、ＳｎＡｇ３．８Ｃｕ０．７、ＳｎＡｇ３．５Ｃｕ０．７、ＳｎＡｇ２．０Ｂｉ３．０Ｃｕ０．７５、ＳｎＡｇ３．５Ｃｕ０．９など。
２１０℃帯：ＳｎＡｇベースにＩｎ、Ｂｉを混ぜたもの。例えば、ＳｎＩｎ４．０Ａｇ３．５Ｂｉ０．５、ＳｎＡｇ３．４Ｂｉ４．８、ＳｎＢｉ７．５Ａｇ２．０など。
２００℃帯：ＳｎＡｇベースにＩｎ、Ｂｉ、Ｚｎを混ぜたもの。例えば、ＳｎＩｎ８．０Ａｇ３．５Ｂｉ０．５、ＳｎＺｎ９ ＳｎＺｎ８Ｂｉ３など。
１８０℃帯：ＳｎＡｇベースに多量のＩｎを混ぜたもの。例えば、ＳｎＩｎ２０Ａｇ２．８や従来のＳｎＰｂ３７など。
１４０℃帯：Ｓｎベースに多量のＢｉを混ぜたもの。例えば、ＳｎＢｉ５７Ａｇ１、ＳｎＢｉ５８など。
また、共晶はんだでなくとも、その組成を変えたα固溶体、β固溶体を用いたときその粘度から半導体素子１１、１２の反り抑制に同様の効果を得られるものであればそれでもよい。
（他の実施形態）
図８（ａ）は、本発明の他の実施形態にかかる半導体装置の要部の概略断面構成を示す図であり、図８（ｂ）は（ａ）に示される構成の形成方法を示す概略断面図である。なお、この図８（ａ）において、図示しない部分は上記第１実施形態の半導体装置と同様である。
図８（ａ）に示されるように、第１の導体部材である第１のリード２１の上面のうちＩＧＢＴ素子１１の端部が重なる部位に、突起２１ａを設ける。なお、この突起２１ａは、ダイオード１２側の部位についても同様に設けてよい。
この突起２１ａは、図８（ｂ）に示されるように、第１のリード２１の上面のうちＩＧＢＴ素子１１の端部が重なる部位に、治具Ｋによりプレス加工を行うことにより形成することができる。
このプレス加工により、溝部２１ｂが形成されるとともに、溝部２１ｂを挟んで左右に突起が発生し、一方の突起２１ａがＩＧＢＴ素子１１の端部が重なる部位に位置するようにする。
この突起２１ａによれば、第１のリード２１の上に第１のはんだ３１を配設したときに、この突起２１ａによって第１のはんだ３１が盛り上がった状態となる。そのため、ＩＧＢＴ素子１１の端部に位置する第１のはんだ３１の厚みを稼ぐことができ、ＩＧＢＴ素子１１と第１のはんだ３１との濡れ性の向上が期待できる。
また、図８の場合、はんだ接合時には、第１のはんだ３１のうちの過剰分は、溝部２１ｂに吸収されて、それ以上濡れ広がるのを抑制できるため、過剰なはんだがＩＧＢＴ素子１１の上面まで回り込んで短絡などを引き起こすのを防止できる。
ここで、突起２１ａの高さｈ（図８（ｂ）参照）は、ＩＧＢＴ素子１１の反り量と同等以下が望ましく、溝部２１ｂの長さは、ＩＧＢＴ素子１１の反りばらつきにより想定される過剰ハンダ量を考慮して求めればよい。
また、上記実施形態では、ＩＧＢＴ素子１１とダイオード１２の両方について、上記図１（ｂ）に示したような、はんだ３１、３２の構成を採用したが、ＩＧＢＴ素子１１のみ、またはダイオード１２のみが上記のはんだ構成でもよい。
また、上記実施形態では、半導体素子は複数個設けられたものであったが、複数個の場合、上記したＩＧＢＴ素子とダイオードとの組合せに限定されるものではなく、例えばパワートランジスタ素子であってもよい。また、半導体素子は複数個ではなく、１個であってもよい。
さらに、上記実施形態では、半導体装置はモールド樹脂６０で封止されていたが、モールド樹脂で封止されていないものでもよい。具体的には、上記図１（ａ）においてモールド樹脂６０を省略した構成のものであってもよい。
また、半導体装置としては、第１の導体部材と第２の導体部材との間に半導体素子を挟み込み、半導体素子とその上下の導体部材とをはんだ接続してなるものであればよく、さらに第３の導体部材および第３のはんだがないものであってもよい。
例えば、上記図１（ａ）において、ターミナル２２および第３のはんだ３３を省略し、半導体素子１１、１２を第２のはんだ３２を介して直接、第２のリード２３に接続してもよく、この場合には、第２のリード２３が第２の導体部材として構成される。
本発明の実施形態に係る半導体装置を示す図であり、（ａ）は全体概略断面図、（ｂ）は要部概略断面図である。 上記実施形態に係る半導体装置の製造方法を示す工程図である。 図２に示される製造方法に採用される、はんだリフローの温度プロファイルの一例を示す図である。 本発明者の行った解析に用いた半導体素子のモデルを示す図であり、（ａ）は斜視図、（ｂ）は断面図である。 図４に示されるモデルを用いた半導体素子における温度と反り量との関係について、Ｓｉ厚が５０μｍの場合の解析結果を示す図である。 図４に示されるモデルを用いた半導体素子における温度と反り量との関係について、Ｓｉ厚が１００μｍの場合の解析結果を示す図である。 図４に示されるモデルを用いた半導体素子における温度と反り量との関係について、Ｓｉ厚が１５０μｍの場合の解析結果を示す図である。 本発明の他の実施形態を示す図である。 本発明者の試作品としての半導体装置の要部を示す概略断面図である。
符号の説明
１１…半導体素子としてのＩＧＢＴ素子、１２…半導体素子としてのダイオード、
２１…第１の導体部材としての第１のリード、２１ａ…突起、
２２…第２の導体部材としてのターミナル、
２３…第３の導体部材としての第３のリード、
３１…第１のはんだ、３２…第２のはんだ、３３…第３のはんだ。

Claims (4)

  1. 第１の導体部材（２１）の上に第１のはんだ（３１）を介して半導体素子（１１、１２）を搭載し、この半導体素子（１１、１２）の上に第２のはんだ（３２）を介して第２の導体部材（２２）を搭載した状態で、前記第１および第２のはんだ（３１、３２）をリフローさせることにより、前記半導体素子（１１、１２）と前記両導体部材（２１、２２）とをはんだ接続するようにした半導体装置において、
    前記第１のはんだ（３１）の凝固点が、前記第２のはんだ（３２）の凝固点よりも低いものであり、
    前記第１の導体部材（２１）の上面のうち前記半導体素子（１１、１２）の端部が重なる部位には、前記第１のはんだ（３１）を盛り上げる突起（２１ａ）が設けられていることを特徴とする半導体装置。
  2. 前記第１の導体部材（２１）の上面のうち前記突起（２１ａ）よりも前記半導体素子（１１、１２）の端部の外側に位置する部位には、溝部（２１ｂ）が設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体素子（１１、１２）の厚さは１５０μｍ以内であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記第２の導体部材（２２）の上に第３のはんだ（３３）を介して第３の導体部材（２３）がはんだ接続されており、
    前記第３のはんだ（３３）の凝固点は、前記第１のはんだ（３１）の凝固点および前記第２のはんだ（３２）の凝固点よりも低いことを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
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