KR20130050870A - 핀 구조 및 이러한 핀 구조의 핀 연결 구조 - Google Patents

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Abstract

본 발명 개시는 전도성 연결 구조에 대한 것이고, 보다 구체적으로는, 핀(pin) 구조 및 이러한 핀 구조의 핀 연결 구조에 대한 것이다. 핀 구조는 이방성 전도막의 적어도 한쪽상에 배치된다. 복수의 전도 입자는 이방성 전도막의 내부 위에 분배된다. 핀 구조는 간극이 있는(interspaced) 복수의 컬럼을 포함하고, 전도 입자는 컬럼의 주변에 배치된다. 본 발명 개시에 의해 제공되는 핀 구조 및 핀 연결 구조는 간극이 있는 복수의 컬럼을 포함하는 핀 구조를 이용한다. 이방성 전도막이 핀 구조를 적층시키기 위해 이용될 때, 좌우측 인접 핀 구조들 사이에 흐르는 전도 입자의 개수를 감소시키도록 인접 컬럼들 간의 공간(spacing)이 전도 입자를 포함할 수 있어서, 좌우측 인접 핀 구조의 단락의 발생을 감소시킬 수 있게 된다.

Description

핀 구조 및 이러한 핀 구조의 핀 연결 구조{PIN STRUCTURE AND PIN CONNECTION STRUCTURE THEREOF}
본 발명 개시는 전도 연결 구조에 대한 것이다. 보다 구체적으로, 본 발명 개시는 핀 구조 및 이러한 핀 구조의 핀 연결 구조에 대한 것이다.
오늘날의 급하게 변화하는 정보 시대에서, 전자 제품은 인간의 생활 및 일에 밀접하게 되어 왔다. 전자 제품의 무게, 소형화, 정밀도 및 휴대성에 초점을 맞추어, 가요성 인쇄 회로 기판(flexible printed circuit; FPC), 집적회로(integrated circuit; IC), 액정 디스플레이(liquid crystal display; LCD), 및 터치 패널 등의 회로 또는 핀 연결부의 용접을 위해 고온 Pb-Sn을 활용할 수 없는 컴포넌트, 이방성 전도 물질과, 이러한 것들의 관련 핀 연결 방법이 전자 제품의 다양한 회로 연결 문제를 해결하기 위해 점차 탐구되어 왔다.
이방성 전도막(anisotropic conductive film; ACF)은 절연 접착 물질의 내부 위에 대량의 미세 전도 물질을 균등하게 분배시키고, 그런 다음, 가열 및 가압 공정을 통해 복수의 전도 입자가 압축되는 방향에서만 전도 효과를 발생시키고 비압축 방향에서는 어떠한 전도 효과도 발생시키지 않게 함으로써 형성된다.
도 1 및 도 2를 동시에 참조하면, 도 1은 종래의 핀 연결 구조의 입체적 도면이고, 도 2는 조립하기 전에 기존의 핀 연결 구조의 개략도이다. 도 1 및 도 2에 도시된 바와 같이, 핀 연결 구조(9)는 이방성 전도막(93), 제1 연결부(91)와, 제2 연결부(92)를 포함한다. 이방성 전도막(93)은 절연 접착 물질(932)과 복수의 전도 입자(931)를 포함하고, 이방성 전도막(93)은 제1 연결부(91)와 제2 연결부(92)사이에 배치된다. 복수의 제1 핀 구조(916)는 제1 연결부(91) 아래에 배치되고, 각각의 제1 핀 구조(916)는 제1 전도 와이어(911)를 통해 전기 신호를 전송한다. 복수의 제2 핀 구조(926)는 제2 연결부(92) 위에 배치되고, 각각의 제2 핀 구조(926)는 제2 전도 와이어(921)를 통해 전기 신호를 전송한다. 이방성 전도막(93)은 복수의 제1 핀 구조(916)과 복수의 제2 핀 구조(926) 사이에 배치된다.
도 3을 도 1 및 도 2와 동시에 참조하면, 도 3은 조립 후에 종래의 핀 연결 구조의 개략도이다. 도 3에 도시된 바와 같이, 이방성 전도막(93)은 제1 연결부(91)와 제2 연결부(92) 사이에 배열되고, 이러한 연결부들은 수직으로 클램핑되고(clamped), 가열되고 가압된다. 이방성 전도막(93)은 온도 및 압력에 의해 영향을 받을 때, 제1 핀 구조(916)를 대응하는 제2 핀 구조(926)에 연결시킨다. 핀 연결 구조(9)의 조립이 완료된 후에, 이방성 전도막(93)은 수직 방향으로 전도 효과를 가질 수 있으나, 수평 방향으로는 어떠한 전도 효과도 가질 수 없다. 이방성 전도막(93)은 서로 대응되는, 제1 핀 구조(916)와 제2 핀 구조(926) 사이에 전류를 전송할 수 있다. 그러므로, 서로 대응하는, 제1 전도 와이어(911)와 제2 전도 와이어(921)는 서로 인접한, 제1 핀 구조(916)와 제2 핀 구조(926)를 통해 서로 전도될 수 있다. 한편, 서로 수평으로 인접한 복수의 제1 핀 구조들(916)은 자신들 사이에 어떠한 전기 전도도 가지지 않을 것이고, 동일한 현상이 서로 수평으로 인접한 복수의 제2 핀 구조(926)에 대해 또한 적용가능할 것이다.
비록 이방성 전도막(93)이 일부 응용 이점을 가지지만, 이러한 막의 연결 전도 회로와 제1 핀 구조(916) 또는 제2 핀 구조(926) 사이의 거리가 비교적 작으로므로, 이방성 전도막(93)이 가열되고 가압되고 있을 때, 복수의 전도 입자(931)는 수평으로 인접한 제1 핀 구조들(916) 사이의 틈 안으로 압출될 수 있음에 따라, 수평으로 인접한 제1 핀 구조들(916) 사이에 단락이 발생하게 한다. 확실히, 유사한 문제점이 복수의 수평으로 인접한 제2 핀 구조들(926) 사이에서 또한 나타날 수 있다.
그러므로, 전술된 문제점을 극복하기 위한 방법이 당업자가 시도하고 있는 목표이다.
본 발명개시의 목적은 이방성 전도막이 적층하기 위해 이용될 때, 인접한 컬럼들 간의 공간이 전도 입자를 포함하게 되도록 간극이 있는(interspaced) 복수의 컬럼을 포함하는 핀 구조를 이용함으로써, 수평으로 인접한 핀 구조들 사이에 흐르는 전도 입자의 개수를 감소시키고, 수평으로 인접한 핀 구조의 단락의 발생을 또한 감소시키는 것이다.
위의 목적을 달성하도록, 본 발명 개시는 이방성 전도막의 한쪽상에 배치된 핀 구조를 제공한다. 복수의 전도 입자는 이방성 전도막의 내부 위에 분배되고, 핀 구조는 간극이 있는 복수의 컬럼들을 포함하고, 전도 입자는 컬럼들 주변에 있다.
상기 목적을 달성하도록, 본 발명 개시는 제1 연결부, 제2 연결부와, 이방성 전도막을 포함하는 핀 연결 구조를 또한 제공한다. 제1 연결부는 복수의 제1 핀 구조를 포함하고, 적어도 하나의 제1 핀 구조는 간극이 있는 복수의 제1 컬럼들을 포함한다. 제2 연결부는 복수의 제2 핀 구조를 포함하고, 각각의 제2 핀 구조는 제1 핀 구조의 복수의 제1 컬럼에 대응한다. 복수의 전도 입자는 이방성 전도막의 내부 위에 분배되고, 이방성 전도막은 대응하는 제1 핀 구조 및 제2 핀 구조를 연결 및 전도시키기 위해, 제1 핀 구조와 제2 핀 구조 사이에 배치된다.
따라서, 본 발명 개시는 핀 구조와, 이러한 핀 구조를 이용하는 핀 연결 구조를 설명한다. 핀 구조는 이방성 전도막이 적층시키기 위해 이용될 때, 인접 컬럼들 사이의 공간이 전도 입자를 포함하도록 간극이 있는 복수의 컬럼들을 포함함에 따라, 인접 핀 구조들 사이에 흐르는 전도 입자의 개수를 감소시키고, 복수의 인접 핀 구조의 단락의 발생을 또한 감소시킨다.
본 발명 개시의 특징과 기술적 양상을 더욱 이해하도록, 도면들을 동반하는 다수의 설명이 이하에서 자세히 설명된다. 하지만, 첨부된 도면들은 참조와 사양(specification)의 목적만을 위한 것이지, 본 발명 개시를 제한하기 위한 것이 아니다.
도 1은 종래의 핀 연결 구조의 입체도이다.
도 2는 조립하기 전에 종래의 핀 연결구조의 개략도이다.
도 3은 조립한 후에 종래의 핀 연결 구조의 개략도이다.
도 4는 본 발명 개시의 제1 실시예에 따라 핀 연결 구조의 입체도이다.
도 5는 본 발명 개시의 제1 실시예에 따라 조립하기 전에 핀 연결 구조의 개략도이다.
도 6은 본 발명 개시의 제1 실시예에 따라 조립한 후의 핀 연결 구조의 개략도이다.
도 7은 도 6의 부분 확대도이다.
도 8은 본 발명개시의 제2 실시예에 따라 핀 연결 구조의 부분 확대도이다.
도 9는 본 발명 개시의 제3 실시예에 따라 핀 연결 구조의 입체도이다.
도 10은 본 발명 개시의 제3 실시예에 따라 조립한 후의 핀 연결 구조의 개략도이다.
도 11은 도 10의 부분 확대도이다.
도 12는 본 발명개시의 제4 실시예에 따라 핀 연결 구조의 부분 확대도이다.
제1 실시예
도 4는 본 발명 개시의 제1 실시예에 따라 핀 연결 구조의 입체도이다. 도 4에 도시된 바와 같이, 핀 연결 구조(1)는 이방성 전도막(ACF, 13), 제1 연결부(11)와, 제2 연결부(12)를 포함한다. 복수의 핀 구조는 핀 연결 구조(1)상에 배치되고, 적어도 하나의 핀 구조는 간극이 있는 복수의 컬럼들을 포함한다. 핀 구조는 제1 연결부(11) 및/또는 제2 연결부(12)상에 배치될 수 있다. 이하에서 더 쉽게 구별되고 식별되도록, 제1 연결부(11)상의 "핀 구조" 및 "컬럼"은 제1 핀 구조(116)와 제1 컬럼(117)으로서 명명된다. 유사하게, 제2 연결부(12)상의 "핀 구조" 및 "컬럼"은 제2 핀 구조(126)와 제2 컬럼(127)으로서 명명된다.
다른 말로 하면, 제1 연결부(11)상의 복수의 제1 핀 구조(116)는 이방성 전도막(13)의 한쪽상에 배치되며, 이방성 전도막(13)은 절연 접착 물질(132)과 복수의 전도 입자(131)를 포함한다. 전도 입자(131)는 이방성 전도막(13)의 절연 접착 물질(132)의 내부 위에 분배된다. 적어도 하나의 제1 핀 구조(116)는 간극이 있는 복수의 제1 컬럼들(117)을 포함한다. 일 실시예에서, 제1 핀 구조(116)는 이방성 전도막(13)을 통해 적층 및 전기 전도를 위해 다른 전도체에 연결될 수 있다.
도 5는 본 발명 개시의 제1 실시예에 따라 조립하기 전에 핀 연결 구조의 개략도이다. 상기 언급된 핀 구조는 핀 구조(1) 내에서 이용될 수 있다. 도 4 및 도 5에 도시된 바와 같이, 핀 연결 구조(1)의 제1 연결부(11)는 복수의 제1 핀 구조(116)를 포함한다. 또한, 적어도 하나의 제1 핀 구조(116)는 간극이 있는(interspaced) 복수의 제1 컬럼(117)을 포함하고, 핀 연결 구조(1)의 제2 연결부(12)는 복수의 제2 핀 구조(126)를 포함하고, 각각의 제2 핀 구조(126)는 제1 핀 구조(116)의 복수의 제1 컬럼(117)에 대응한다. 이방성 전도막(13)은 인접하는 제1 핀 구조(116)와 제2 핀 구조(126)를 연결 및 전도시키기 위해 제1 핀 구조(116)와 제2 핀 구조(126) 사이에 배열된다.
제1 연결부(11)는 제1 플레이트(115)와 복수의 제1 전도 와이어(111)를 더 포함한다. 제1 핀 구조(116)는 제1 플레이트(115)의 하부에 나란히 배치되고, 각각의 제1 핀 구조(116)는 제1 전도 와이어(111)를 통해 전기 신호를 전송한다. 제2 연결부(12)는 제2 플레이트(125)와 복수의 제2 전도 와이어(121)를 더 포함한다. 제2 핀 구조(126)는 제2 플레이트(125)의 하부에 나란히 배치되고, 제2 플레이트(125)의 상부는 제1 플레이트(115)의 하부에 대응되게 배치된다. 이방성 전도막(13)은 제1 플레이트(115)의 하부와 제2 플레이트(125)의 상부 사이에 배열된다. 각각의 제2 핀 구조(126)는 제2 전도 와이어(121)를 통해 전기 신호를 전송한다. 본 발명 개시의 일 실시예에서, 제1 연결부(11)는 터치 패널일 수 있고, 제2 연결부(12)는 제어기(미도시)에 연결된 가요성 인쇄회로 (flexible printed circuit; FPC)일 수 있다. 신호 전송은 핀 연결 구조(1)를 통해 터치 패널과 제어기 사이에서 수행될 수 있다.
또한, 도 5에 도시된 바와 같이, 제1 핀 구조(116)는 복수의 제1 컬럼(117)을 포함하고, 제1 컬럼(17)은 빗 모양(comb-like) 또는 톱니 형태로 인접하게 병치되지만, 이러한 형태에 제한되지는 않는다. 각각의 제2 핀 구조(126)는 제1 핀 구조(116)의 복수의 제1 컬럼(117)에 대응한다. 제1 컬럼(117)은 직사각형 또는 평행사변형 컬럼일 수 있지만, 이러한 형태에 제한되지는 않는다.
본 발명 개시의 실시예에서, 제1 연결부(11)의 복수의 제1 핀 구조(116)와 제2 연결부(12)의 복수의 제2 핀 구조(126)는 동일 간격으로 배치될 수 있다. 제1 핀 구조(116)의 복수의 제1 컬럼(117)은 동일 수평 라인상에 인접하게 병치되고, 동일 제1 핀 구조(116)의 복수의 제1 컬럼(117)의 크기 및 형태는 동일하다. 확실히, 제1 연결부(11)의 복수의 제1 핀 구조(116)는 동일하지 않은 간격으로 또한 배치될 수 있다. 대안적으로, 복수의 제1 핀 구조(116)는 동일하지 않은 높이로 배치될 수 있다. 유사하게, 제2 연결부(12)의 복수의 제2 핀 구조(126)는 동일하지 않은 간격으로 또한 배치될 수 있다. 대안적으로, 복수의 제2 핀 구조(126)는 동일하지 않은 높이로 배치될 수 있다. 그러므로, 제1 연결부(11)와 제2 연결부(12)는 상이한 기능의 소프트웨어 및 하드웨어 적용하기 위한 구조적 설계에서 더 유연하거나, 상이한 유형의 칩 또는 전자 컴포넌트 내로 조립될 수 있다. 또한, 복수의 제1 컬럼(117)은 핀 구조(116)에서와 동일하게, 상이한 크기, 상이한 길이, 상이한 두께, 및 상이한 거리로서 또한 설계될 수 있다.
도 6 및 도 7을 참조하면, 도 6은 본 발명 개시의 제1 실시예에 따라 조립한 후의 핀 연결 구조의 개략도이고, 도 7은 도 6의 부분 확대도이다. 도 6 및 도 7에 도시된 바와 같이, 조립할 때, 각각의 제1 핀 구조(116)는 수직으로 대응하는 상태로서 제2 핀 구조(126)에 대응한다. 이방성 전도막(13)은 제1 연결부(11)의 제1 플레이트(115)와 제2 연결부(12)의 제2 플레이트(125) 사이에 배열되고, 제1 연결부(11)와 제2 연결부(12)는 서로 근접하게 배치되고, 클램핑되고, 가열되고, 수직 방향으로 가압된다. 따라서, 제1 연결부(11)와 제2 연결부(12)는 이방성 전도막(13)을 통해 서로 적층된다. 도 7에 도시된 바와 같이, 제1 연결부(11)와 제2 연결부(12)를 조립한 후에, 절연 접착 물질(132)과 전도 입자(131)는 제1 핀 구조(116)와 제2 핀 구조(126) 사이에 균등하게 분배된다. 또한, 제1 컬럼(117)은 수평 폭(H1)을 갖는다. 수평 폭(H1)은 도 7에 도시된 바와 같이, 제1 컬럼(117)의 측면도의 수평적 절편(intercept)이다. 공간(H2)은 두 개의 인접 제1 컬럼(117) 사이에 경계가 정해 진다. 제1 컬럼(117)의 수평 폭(H1)은 전도 입자(131)의 직경(D1)과 동일하고, 두 개의 제1 컬럼(117) 사이의 공간(H2)은 전도 입자(131)의 직경(D1)과 동일하다. 그러므로, 가열 및 가압된 후에, 인접 제1 컬럼들(117) 간의 공간(H2)은 인접 제1 핀 구조(116)와 인접 제2 핀 구조(126) 사이에 흐르는 전도 입자(131)의 개수를 감소시키도록 전도 입자(131)를 포함할 수 있어서, 복수의 인접 제1 핀 구조(116)와 복수의 인접 제2 핀 구조(126) 사이에서 단락의 발생을 감소 또는 방지하게 된다. 또한, 전도 입자(131)의 일부는 제1 핀 구조(116)와 제2 핀 구조(126) 사이의 전류를 수직 방향으로 전송하기 위해 제1 컬럼(117)과 제2 핀 구조(126) 사이에서 클램핑된다(clamped). 이하 설명에서, 전도 입자(131)의 절연 및 포함을 제외한, 절연 접착 물질(312)의 기능들은 제1 연결부(11)와 제2 연결부(12)를 접착 및 적층시키는 것을 또한 포함한다.
또한, 본 발명 개시의 핀 연결 구조(1)는 간극이 있는 복수의 제1 컬럼(117)을 포함한다. 이방성 전도막(13)이 적층하기 위해 이용될 때, 이방성 전도막(13)은 온도 및 압력에 의해 연화되고 변형된다. 절연 접착 물질(132)과 전도 입자(131)는 복수의 제1 컬럼(117)의 공간(H2) 안으로 균등하게 흐르고 분배될 수 있어서, 핀 연결 구조(1)의 변형이 비교적 회피될 수 있고, 적층 후의 핀 구조의 편평도가 향상되게 된다. 또한, 조립 후에, 제1 핀 구조(116) 및 제2 핀 구조(126)의 전도 입자와의 접촉 상태가 일정하여, 제1 핀 구조(116)와 제2 핀 구조(126)가 수직으로 전도됨으로써 단절될 위험이 감소되는 것을 보장한다는 것이 인접 제1 컬럼들(117)간의 공간으로부터 관찰가능하다. 그러므로, 핀 연결 구조(1)의 크기는 설계시에 더 작게 될 때, 단락, 단절, 편평도 등의 상기 언급된 단점이 남지 않게 되어, 가요성 인쇄 회로(FPC), 집적회로(IC), 액정 디스플레이(LCD), 터치 패널 등의 회로 또는 핀 연결부에서와 같이, 용접(welding)하기 위해 고온 Pb-Sn을 활용할 수 없는 상황에서 핀 연결 구조(1)가 적용되게 한다.
제2 실시예
도 8을 참조하면, 도 8은 본 발명 개시의 제2 실시예에 따른 핀 연결 구조의 부분적 확대도이고, 이런 구조는 전술된 실시예의 구조와 유사하고, 따라서 여기서는 다시 설명되지 않는다. 도 8에 도시된 바와 같이, 전도 입자(131)의 직경(D2)은 제1 컬럼(117)의 수평 폭(H1)보다 작고, 또한 간격(H2)보다도 작다. 그러므로, 각각의 공간(H2)은 복수의 전도 입자(131)를 동시에 포함할 수 있다. 또한, 더 많은 전도 입자(131)가 제1 컬럼(117)과 제2 핀 구조(126) 사이에 분배될 수 있어서, 제1 핀 구조(116)와 제2 핀 구조(126)의 전류 전도가 증가한다.
제3 실시예
도 9 내지 도 11을 참조하면, 도 9는 본 발명 개시의 제3 실시예에 따라 핀 연결 구조의 입체도이고, 도 10은 본 발명 개시의 제3 실시예에 따라 조립된 후에 핀 연결 구조의 개략도이고, 도 11은 도 10의 부분 확대도이며, 이러한 구조들은 전술된 실시예의 구조와 유사하므로, 여기서 다시 설명되지 않는다. 도 9 내지 도 11에 도시된 바와 같이, 연결부(12)는 제2 플레이트(125)와 복수의 핀 구조(126)를 포함하고, 각각의 제2 핀 구조(126)는 간극이 있는 복수의 제2 컬럼(127)을 포함하고, 제2 컬럼(127)은 인접한 제1 컬럼(117)에 대응한다. 제2 핀 구조(126)의 복수의 제2 컬럼(127)은 빗 모양 또는 톱니 형태로 동일 수평선상에 인접하게 병치될 수 있다. 또한, 제2 컬럼(127)의 수평 폭(H3)은 전도 입자(131)의 직경(D2) 이상이다. 인접한 제2 컬럼들(127)은 자기 자신들 사이에 공간(H4)을 가지고, 이러한 간격은 전도 입자(131)의 직경(D2) 이상이다.
조립할 때, 각각의 제1 핀 구조(116)는 제2 핀 구조(126)에 대응하여, 각각의 제1 컬럼(117)은 제2 컬럼(127)의 주변에 적어도 인접하고, 각각의 제2 컬럼(127)은 제1 컬럼(117)의 주변에 적어도 인접하게 배치된다. 즉, 제1 컬럼(117)과 제2 컬럼(127)은 서로에 대해 수직으로 대응하고 인접하게 배치된다. 그러므로, 이방성 전도막(13)은 제1 플레이트(115)와 제2 플레이트(125) 사이에 배치될 수 있고, 제1 연결부(11)와 제2 연결부(12)는 이방성 전도막(13)을 가압시키기 위해 서로 인접하고, 수직 방향으로 클램핑된다. 클램핑되고 가압된 후에, 도 11에 도시된 바와 같이, 절연 접착 물질(132)과 전도 입자(131)는 제1 컬럼(117)과 제2 컬럼(127) 사이에 균등하게 분배될 수 있다. 따라서, 인접 제1 컬럼들(117) 사이의 공간(H2)이 전도 입자(131)를 포함할 수 있을 뿐만 아니라, 인접 제2 컬럼들(127) 사이의 공간(H4)도 전도 입자(131)를 또한 포함할 수 있어서, 단락의 발생 및 단절의 위험을 감소시키고, 편평도(flatness)의 기능을 향상시킨다.
제4 실시예
도 12를 참조하면, 도 12는 본 발명 개시의 제4 실시에에 따라 핀 연결 구조의 부분적 확대도이다. 도 12에 도시된 바와 같이, 제1 핀 구조(116)는 복수의 제1 컬럼(117)을 가지고, 제2 핀 구조(126)는 복수의 제2 컬럼(127)을 가지고, 제1 핀 구조(116)와 제2 핀 구조(126)는 서로에 대해 수직으로 인접하고 대응한다. 서로 인접하고 대응하는 제1 컬럼(117) 및 제2 컬럼(127)의 크기 및 형태는 동일하거나 동일하지 않을 수 있다. 서로 인접하고 대응하는 제1 컬럼(117) 및 제2 컬럼(127)의 동일하지 않은 크기 및 형태는, 이러한 컬럼들의 개수, 길이, 두께, 공간, 윤곽 또는 형태가 동일하지 않은 것을 의미한다. 이에 따라, 본 발명 개시는 전술된 기능을 달성할 수 있다.
결론적으로, 본 발명 개시의 핀 구조를 채용하는 핀 구조 및 핀 연결 구조는, 인접 컬럼들 사이의 공간을 적층시키기 위해 이용되는 이방성 전도막이 전도 입자를 포함할 수 있을 때 이용될 수 있으며, 인접 핀들 사이에 흐르는 전도 입자의 개수가 감소됨에 따라, 복수의 인접 제1 핀 구조 및 복수의 인접 제2 핀 구조의 단락의 발생을 감소시킨다. 또한, 전도 입자 및 핀의 접촉 상태가 복수의 컬럼의 핀들 사이의 공간으로부터 관찰될 수 있어서, 단절의 위험을 감소시킨다. 절연 접착 물질 및 전도 입자가 복수의 제1 컬럼(117)의 공간(H2)에서와, 복수의 제2 컬럼(127)의 공간(H4) 내로 균등하게 흐르고, 이 공간 내에서 분배될 수 있으므로, 핀들은 변형을 방지하기 위해 동그랗게 구부러져서(arched), 적층된 후에 핀들의 편평도를 향상시킨다.
특정 실시예가 도시되고 설명되었지만, 다양한 수정 및 대체가 본 발명 개시의 정신 및 범위로부터 이탈하지 않으면서 이러한 실시예에 대해 수행될 수 있다. 그러므로, 본 발명 개시는 예증으로써 설명되는 것이지 제한하는 것이 아니라는 것을 이해해야 한다.

Claims (8)

  1. 복수의 전도 입자를 갖는 이방성 전도막의 적어도 한쪽상에 배치된 핀(pin) 구조에 있어서,
    간극이 있는(interspaced) 복수의 컬럼을 포함하고, 상기 전도 입자는 상기 복수의 컬럼의 주변에 있는 것인, 핀 구조.
  2. 제1항에 있어서, 상기 컬럼의 수평 폭 또는 두 개의 인접 컬럼 사이의 간격은 상기 전도 입자의 직경 이상인 것인, 핀 구조.
  3. 제1항에 있어서, 상기 복수의 컬럼은 빗 모양(comb-like) 또는 톱니 형태(indented conformation)로 인접하게 병치되는 것인, 핀 구조.
  4. 핀 연결 구조에 있어서,
    복수의 제1 핀 구조를 포함하는 제1 연결부 - 적어도 하나의 제1 핀 구조는 간극이 채워지는 복수의 제1 컬럼을 포함함 -;
    복수의 제2 핀 구조를 포함하는 제2 연결부 - 각각의 제2 핀 구조는 제1 핀 구조의 복수의 제1 컬럼에 대응함 -; 및
    내부에 복수의 전도 입자가 분배된 이방성 전도막을
    포함하고,
    상기 이방성 전도막은 대응하는 제1 핀 구조와 제2 핀 구조를 연결 및 전도시키기 위해, 상기 제1 핀 구조와 상기 제2 핀 구조 사이에 배치되는 것인, 핀 연결 구조.
  5. 제4항에 있어서, 적어도 하나의 제2 핀 구조는 간극이 있는 복수의 제2 컬럼을 포함하고, 각각의 제2 컬럼은 상기 인접한 제1 컬럼에 대응하는 것인, 핀 연결 구조.
  6. 제5항에 있어서, 상기 제1 컬럼의 수평 폭은 상기 제2 컬럼의 수평 폭과 동일하지 않고, 상기 제1 컬럼과 제2 컬럼은 인접하고, 서로 대응하는 것인, 핀 연결 구조.
  7. 제5항에 있어서, 상기 제1 핀 구조의 상기 복수의 제1 컬럼 또는 상기 제2 핀 구조의 상기 복수의 제2 컬럼은 빗 모양 또는 톱니 형태로 인접하게 병치되는 것인, 핀 연결 구조.
  8. 제5항에 있어서, 상기 제1 연결부는 제1 플레이트를 또한 포함하고, 상기 제1 핀 구조는 상기 제1 플레이트의 하부상에 나란히 배치되고, 상기 제2 연결부는 제2 플레이트를 또한 포함하고, 상기 제2 프레이트의 상부는 상기 제1 플레이트의 하부에 대응되게 배치되고, 상기 제2 핀 구조는 상기 제2 플레이트의 상부상에 나란히 배치되고, 상기 이방성 전도막은 상기 제1 플레이트의 하부와 상기 제2 플레이트의 상부 사이에 배치되는 것인, 핀 연결 구조.
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