KR20130044790A - 반도체 소자 및 반도체 결정 성장 방법 - Google Patents

반도체 소자 및 반도체 결정 성장 방법 Download PDF

Info

Publication number
KR20130044790A
KR20130044790A KR1020110109021A KR20110109021A KR20130044790A KR 20130044790 A KR20130044790 A KR 20130044790A KR 1020110109021 A KR1020110109021 A KR 1020110109021A KR 20110109021 A KR20110109021 A KR 20110109021A KR 20130044790 A KR20130044790 A KR 20130044790A
Authority
KR
South Korea
Prior art keywords
substrate
pattern
forming
base substrate
silicon carbide
Prior art date
Application number
KR1020110109021A
Other languages
English (en)
Inventor
황민영
김무성
Original Assignee
엘지이노텍 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지이노텍 주식회사 filed Critical 엘지이노텍 주식회사
Priority to KR1020110109021A priority Critical patent/KR20130044790A/ko
Priority to PCT/KR2012/004674 priority patent/WO2012177014A2/en
Priority to EP12802555.8A priority patent/EP2724362B1/en
Priority to US14/128,967 priority patent/US9525030B2/en
Publication of KR20130044790A publication Critical patent/KR20130044790A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02378—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means

Abstract

실시예에 따른 반도체 소자는, 베이스 기판; 상기 베이스 기판 상에 형성되는 패턴; 및 상기 베이스 기판 상에 형성되는 에피층을 포함하고, 상기 베이스 기판은 상기 베이스 기판 상에 홈을 형성하여 상기 패턴을 형성하고, 상기 에피층은 상기 패턴 사이에 노출된 기판 면에 형성된다.
실시예에 따른 반도체 결정 성장 방법은, 탄화규소 기판을 세정하는 단계; 상기 탄화규소 기판에 패턴을 형성하는 단계; 및 상기 탄화규소 기판에 에피층을 형성하는 단계를 포함하고, 상기 패턴을 형성하는 단계는, 상기 탄화규소 기판 상에 산화막을 형성하는 단계 및 상기 산화막을 제거하는 단계를 포함한다.

Description

반도체 소자 및 반도체 결정 성장 방법{SEMICONDUCTOR DEVICE AND METHOD FOR GROWING SEMICONDUCTOR CRYSTAL}
본 기재는 반도체 소자 및 반도체 결정 성장 방법에 관한 것이다.
반도체 소자를 지지하는 반도체 소자에 있어서, 기판 위에 성장되는 반도체층의 결정 결함을 줄이고 반도체층의 결정성을 향상시키는 것이 반도체 소자의 효율 및 특성 향상을 위한 가장 큰 연구 과제이다.
그러나, 탄화규소를 포함하는 베이스 기판은 격자의 기저면으로부터 생성된 결함, 격자의 틀어짐으로 인한 결함 및 상기 베이스 기판의 표면에서 생성된 결함들이 존재할 수 있다. 상기 결함들은 상기 에피층 성장 시 반도체 소자에 악영향을 미칠 수 있다. 또한, 추후 스위칭 소자의 동작에서도 악영향을 미칠 수 있다.
특히, 탄화규소를 포함하는 베이스 기판은 기저면 전위 결함(Basal Plane Dislocation)(BPD)을 포함한다. 이러한 기저면 전위 결함(BPD)은 반도체 소자의 신뢰성에 많은 영향을 주기 때문에 이를 감소시키는 것이 중요하다.
이에 따라, 종래에는, 결정 성장 과정에서 전위 결함을 줄이기 위하여 버퍼층을 형성하는데, 이 버퍼층을 위해 마스크 형성, 식각 등을 이용하여 패턴을 기판 표면에 형성시키는 단계 또는 재성장 공정 단계 등이 더 필요하다.
따라서 이러한 추가적인 공정으로 인해 공정이 복잡하고 비용이 상승하며 기판 표면의 품질이 악화되는 등의 문제점이 있다.
이에 따라, 상기 버퍼층을 형성하지 않고, 상기 베이스 기판의 전위결함 등을 제어할 수 있는 반도체 소자 및 반도체 결정 성장 방법의 필요성이 대두되고 있다.
실시예는 공정 비용을 절감하고 기판 표면의 품질을 높일 수 있는 반도체 소자 및 고효율의 반도체 결정 성장 방법을 제공하고자 한다.
실시예에 따른 반도체 소자는, 베이스 기판; 상기 베이스 기판 상에 형성되는 패턴; 및 상기 베이스 기판 상에 형성되는 에피층을 포함하고, 상기 베이스 기판은 상기 베이스 기판 상에 홈을 형성하여 상기 패턴을 형성하고, 상기 에피층은 상기 패턴 사이에 노출된 기판 면에 형성된다.
실시예에 따른 반도체 결정 성장 방법은, 탄화규소 기판을 세정하는 단계; 상기 탄화규소 기판에 패턴을 형성하는 단계; 및 상기 탄화규소 기판에 에피층을 형성하는 단계를 포함하고, 상기 패턴을 형성하는 단계는, 상기 탄화규소 기판 상에 산화막을 형성하는 단계 및 상기 산화막을 제거하는 단계를 포함한다.
실시예에 따른 반도체 소자는 탄화규소 기판 상에 홈을 형성하며 패턴을 일정한 형상 및 깊이를 가지는 패턴을 형성할 수 있다. 이러한 패턴을 통해 이 위에 형성되는 전위 결함을 억제할 수 있다. 특히, 탄화규소 기판의 기저면 전위 결함(Basal Plane Dislocation, BPD)은 반도체 소자의 신뢰성에 많은 영향을 주는데, 패턴이 형성됨으로써 이러한 전위결함을 결함 성장을 막아 고품질의 에피 박막을 얻을수 있다.
따라서, 이러한 전위 결함을 억제하기 위한 버퍼층을 따로 형성할 필요가 없어 버퍼층 형성을 위한 패터닝 공정 또는 재성장 공정 단계와 같은 추가적인 공정단계를 줄일 수 있다. 이로써 공정 비용 및 공정 시간을 줄일 수 있고, 공정 효율을 향상시킬 수 있다.
한편, 실시예에 따른 반도체 결정 성장 방법에서는, 원자간력 현미경(Atomic Force Microscope, AFM)을 이용하여 산화막 패턴을 형성한 후 상기 산화막 패턴을 제거하여 상기 베이스 기판 상에 홈을 형성하여 일정한 간격 및 깊이를 가지는 패턴을 형성시킬 수 있다. 따라서 패턴 형성 작업이 용이하며 공정 비용을 절감할 수 있다. 또한, 버퍼층 형성을 위한 추가적인 공정으로 인해 기판 표면에 주는 손상을 줄일 수 있어 반도체층의 결정성을 향상시킬 수 있다. 이로써 신뢰성을 확보할 수 있는 고품질의 반도체층을 형성할 수 있다.
도 1은 실시예에 따른 반도체 소자의 단면도이다.
도 2는 실시예에 따른 반도체 소자에서의 결함 거동을 개략적으로 도시한 도면이다.
도 3 내지 5는 실시예에 따른 반도체 결정 성장 방법을 설명하기 위한 개략도이다.
도 6 내지 도 9는 실시예에 따른 반도체 결정 성장 방법을 설명하기 위한 단면도들이다.
도 10 및 도 11은 전극이 형성된 반도체 소자의 단면도들이다.
실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 “상/위(on)”에 또는 “하/아래(under)”에 형성된다는 기재는, 직접(directly) 또는 다른 층을 개재하여 형성되는 것을 모두 포함한다. 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각 층(막), 영역, 패턴 또는 구조물들의 두께나 크기는 설명의 명확성 및 편의를 위하여 변형될 수 있으므로, 실제 크기를 전적으로 반영하는 것은 아니다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.
도 1 및 도 2를 참조하여 실시예에 따른 반도체 소자를 상세하게 설명한다.
도 1은 실시예에 따른 반도체 소자의 단면도이다. 도 2는 실시예에 따른 반도체 소자에서의 결함 거동을 개략적으로 도시한 도면이다.
도 1을 참조하면, 실시예에 따른 반도체 소자는 베이스 기판(10), 패턴(20) 및 에피층(30)을 포함할 수 있다.
상기 베이스 기판(10)은 탄화규소를 포함한다. 탄화규소는, 밴드갭이 크고 열전도율은 실리콘에 비하여 큰 한편, 캐리어의 이동도는 실리콘과 같은 정도로 크고, 전자의 포화 드리프트(drift) 속도 및 내압도 크다. 이 때문에, 고효율화, 고내압화 및 대용량화가 요구되는 반도체 소자에의 적용이 기대되는 물질이다.
상기 패턴(20)은 상기 베이스 기판(10) 상에 위치할 수 있다.
상기 패턴(20)은 상기 베이스 기판(10) 상에 홈을 형성하여 형성될 수 있다. 즉, 상기 베이스 기판은 상기 베이스 기판 상에 홈을 형성하여 상기 패턴을 형성한다.
또한, 상기 패턴(20)의 형상은 타원 형상, 사각 형상 또는 삼각 형상을 포함할 수 있다. 자세하게, 상기 베이스 기판(10) 상에 형성되는 홈의 형상은 타원 형상, 사각 형상 또는 삼각 형상을 포함할 수 있다.
상기 패턴(20)의 간격은 100㎚ 이하일 수 있다. 바람직하게는, 상기 패턴(20)의 간격은 10㎚ 내지 100㎚ 일 수 있다. 또한, 상기 패턴(20)의 깊이는 5㎚ 이상으로 형성될 수 있다. 바람직하게는, 상기 패턴(20)의 높이는 5㎚ 내지 1000㎚ 일 수 있다. 그러나 실시예가 이에 한정되는 것은 아니고, 상기 패턴(20)의 형상, 크기 및 패턴(20) 사이의 간격은 상기 베이스 기판(10)에 존재하는 결함의 분포에 따라 달라질 수 있다.
탄화규소를 포함하는 상기 베이스 기판(10)은 격자의 기저면으로부터 생성된 결함, 격자의 틀어짐으로 인한 결함 및 상기 베이스 기판(10)의 표면에서 생성된 결함들이 존재할 수 있다. 상기 결함들은 상기 에피층(30) 성장 시 반도체 소자에 악영향을 미칠 수 있다. 또한, 추후 스위칭 소자의 동작에서도 악영향을 미칠 수 있다.
특히, 탄화규소를 포함하는 베이스 기판(10)은 기저면 전위 결함(Basal Plane Dislocation)(BPD)을 포함한다. 이러한 기저면 전위 결함(BPD)은 반도체 소자의 신뢰성에 많은 영향을 주기 때문에 이를 감소시키는 것이 중요하다.
종래에는 이러한 기저면 전위 결함(BPD) 등을 억제하기 위해 베이스 기판(10)에 버퍼층을 더 형성하고, 버퍼층 위에 에피층(30)을 형성하였다. 즉, 버퍼층을 통해 베이스 기판과 에피층(30) 사이에 존재하는 격자 상수 불일치 및 열 팽창 계수 차이로 인한 결정 결함 발생을 방지하였다. 그러나 이러한 버퍼층을 형성하기 위해 추가적인 식각 등 패터닝 공정 또는 재성장 공정 단계가 더 필요하기도 하였다.
그러나 본 실시예에서는 상기 베이스 기판(10) 상에 패턴(20)을 형성하여 결함 성장을 억제할 수 있다. 즉, 도 2와 같이, 베이스 기판(10)에 포함된 상기 기저면 전위 결함(BPD)이 상기 패턴(20)에 의해 더 이상 성장하지 못할 수 있다. 본 실시예에서는 베이스 기판(10)에서 기인된 기저면 전위 결함 등을 제어함에 따라, 고품질의 에피 박막을 얻을 수 있고, 탄화규소 소자 적용시 악영향을 끼치는 전위 결합 등의 성장을 막아 고성능의 소자를 제조할 수 있다.
또한, 버퍼층을 형성하기 위한 추가적인 공정 단계를 줄여 공정 비용을 절감할 수 있고, 공정 효율을 높일 수 있다.
상기 에피층(30)은 상기 베이스 기판(10) 상에 위치할 수 있다. 상기 에피층(30)은 상기 베이스 기판(10) 및 상기 패턴(20) 내부에 노출된 상기 베이스 기판(10)의 일면에 수평 방향으로 형성되며, 상기 패턴(20) 내부의 공간을 메우면서 형성될 수 있다.
상기 패턴(20)을 통해 상기 에피층(30)에 전파되는 전위를 감소시킴으로써 결정결함으로 인한 누설전류를 크게 감소 시킬 수 있다.
이하, 도 3 내지 도 9를 참조하여 실시예에 따른 반도체 결정 성장 방법을 상세하게 설명한다. 명확하고 간략한 설명을 위하여 이미 설명한 내용에 대해서는 상세한 설명을 생략한다.
도 3 및 도 5는 실시예에 따른 반도체 결정 성장 방법을 설명하기 위한 개략도이다. 도 6 내지 도 9는 실시예에 따른 반도체 결정 성장 방법을 설명하기 위한 단면도들이다.
실시예에 따른 반도체 결정 성장 방법은, 탄화규소 기판을 세정하는 단계; 상기 탄화규소 기판에 패턴을 형성하는 단계; 및 상기 탄화규소 기판에 에피층을 형성하는 단계를 포함하고, 상기 패턴을 형성하는 단계는, 상기 탄화규소 기판 상에 산화막 패턴을 형성하는 단계 및 상기 기판 상의 산화막 패턴을 제거하는 단계를 포함한다.
상기 탄화규소 기판(10)을 세정하는 단계에서는 탄화규소 기판(10) 표면을 세정할 수 있다.
이어서, 도 3 내지 도 5를 참조하면, 상기 패턴(20)을 형성하는 단계에서는 상기 탄화규소 기판(10) 표면에 패턴(20)을 형성할 수 있다. 상기 패턴(20)을 형성하는 단계는, 상기 탄화규소 기판(10) 상에 산화막 패턴을 형성하는 단계 및 상기 기판 상의 산화막 패턴을 제거하는 단계를 포함한다.
상기 탄화규소 기판(10) 상에 산화막 패턴을 형성하는 단계는 원자간력 현미경(Atomic Force Microscope, AFM)(100)을 이용할 수 있다.
일반적으로 AFM(100)은 원자수준의 3차원 표면 영상을 얻을 수 있는 장비로서 기판의 손상 없이 기판의 표면을 형상화하는데 이용된다. 상기 AFM(100)은 기판(10) 표면과 탐침(110) 사이에 상호 작용하는 힘(전기 및 자기적 자극 등 다양한 에너지원에 의해 발생한 일체의 자극을 포괄함)을 이용하여 기판의 표면 구조를 나노스케일로 파악할 수 있다.
한편, AFM(100)의 중요한 응용분야로서 나노 리소그래피(Nano Lithography)가 있는 바, 나노 리소그래피는 탐침(110)과 기판(10) 표면 사이에 적당한 신호를 인가함으로써 기판(10)의 표면이 변형되는 만큼의 힘(전기 및 자기적 자극 등)이 가해지도록 하여 기판(10) 표면의 원자나 분자 배열을 조작하는 기술로서 기판에 초미세 패턴(20)을 형성할 수 있다. 이와 같이 AFM(100)을 이용한 리소그래피에서는 스테이지 구동 전압을 인가함으로써 스테이지에 놓인 기판(10) 또는 기판(10)을 탐침(110)에 대해 상대적으로 이동시키거나 AFM(100) 탐침(110)을 기판에 대해 상대적으로 이동시킨다. 한편, 탐침(110)이 기판상에서 상대적으로 이동하거나 AFM(100) 탐침(110)이 기판에 대해 상대적으로 이동하는 상태에서 리소그래피 전압을 인가하게 되면 탐침(110)과 기판 표면 사이에 전기장 또는 자기장 등이 발생하여 접촉식 또는 비접촉식으로 기판 표면에 힘(전기 및 자기적 자극 등)이 가해지게 되고 그 결과 기판 표면이 물리/화학적 변화로 인해 변형됨으로써 기판(10) 상에 산화막 패턴이 형성된다.
이때, 상기 기판 상에 산화막 패턴이 형성되면서 상기 산화막 패턴이 형성된 기판 부분에는 기판 표면 아래 부분까지 산화막이 형성될 수 있다. 즉, 상기 산화막 패턴은 상기 기판 상에 돌출되어 형성되는 것과 동시에, 상기 산화막 패턴이 생기는 기판 부분의 아래 부분에도 상기 산화막 패턴과 동일한 형상의 패턴이 형성된다. 이러한 특성을 컨슘 특성(consume property)이라 한다. 상기 컨슘 특성에 의해 상기 산화막 패턴이 형성된 기판의 아래 부분은 상기 기판 상에 돌출되어 형성된 산화막 패턴 높이의 절반, 즉 50% 수준의 깊이로 상기 산화막 패턴과 동일한 형상의 패턴이 형성될 수 있다.
일례로, 상기 AFM에 의해 상기 기판 상에 삼각 형상을 가지고, 10㎚ 내지 2000㎚의 높이를 가지는 산화막 패턴이 형성되는 경우, 상기 산화막 패턴이 형성된 기판의 아래 부분에도 동일한 형상인 삼각 형상을 가지고 깊이는 상기 높이의 50% 수준을 가지는 5㎚ 내지 1000㎚의 산화막 패턴이 형성될 수 있다.
이후, 상기 기판 상의 산화막 패턴을 제거하는 단계에서는 HF 계열의 용액을 이용한 습식 식각으로 상기 산화막을 제거할 수 있다. 즉, 상기 기판 상에 돌출된 형상의 산화막 및 상기 기판의 아래 부분에 형성된 산화막을 함께 제거하게 되므로, 상기 기판에는 상기 아래 부분에 홈이 형성되어 패턴(20)이 형성될 수 있다.
이러한 원리를 이용하여 상기 AFM(100)을 이용한 산화막 패턴의 형성 및 제거를 통해 상기 기판 상에 홈을 형성하는 패턴(20)을 형성할 수 있다. 이때, 상기 탄화규소 기판(10)과 상기 탐침(110) 사이에 2V 내지 25V의 전압을 가할 수 있다. 바람직하게는, 상기 탐침(110) 사이에 6V 내지 14V의 전압을 가할 수 있다. 그러나 실시예가 이에 한정되는 것은 아니고, 상기 탄화규소 기판(10)에 존재하는 결함의 분포에 따라 다양한 전압을 가하여 패턴(20)을 형성할 수 있다.
또한, 패턴(20) 형성 시, 40% 내지 90%의 습도에서 이루어질 수 있다. 습도가 이보다 낮아 건조한 분위기가 유지되면 자가 형성되는 패턴(20)의 모양이 흐트러지거나 패턴(20)의 간격이 100nm 이하이고, 깊이가 5nm 이상의 모양이 형성되지 않을 수 있다. 이어서, 상기 패턴(20)을 형성하는 단계는 상온에서 이루어질 수 있다.
상기 패턴(20)은 상기 탐침(110)에 따라 다른 형상을 가질 수 있다. 따라서, 형성하고자 하는 패턴(20)의 모양에 따라 다른 탐침(110)을 사용할 수 있다.
상기 패턴(20)을 형성하는 단계에서는 AFM(100)을 이용하여 산화막 패턴을 형성하고, HF 계열의 용액을 이용하여 산화막 패턴을 제거하므로 기판 상에 홈이 형성되는 미세 패턴(20)을 형성시킬 수 있고, 이에 따라, 패턴(20) 형성 작업이 용이하며 공정 비용을 절감할 수 있다.
이어서, 도 1 및 도 9를 참조하면, 에피층(30)을 형성하는 단계를 포함한다. 상기 에피층(30)은 상기 탄화규소 기판(10) 상에 형성될 수 있다. 상기 에피층(30)은 상기 패턴(20) 내부에 노출된 기판 면에 형성될 수 있다.
도면에 도시하지 않았으나, 이러한 에피층(30)에 불순물을 주입하여 채널 영역(미도시)을 형성할 수 있다.
상기 에피층(30)은 측면 성장 방법(epitaxial lateral over growth, ELOG)을 통해 형성된다. 이러한 측면 성장 방법은 통상의 유기금속 기상증착법(Metal Organic Chemical Vapor Deposition, MOCVD), 분자빔 성장법(Molecular Beam Epitaxy, MBE) 등의 공정을 이용할 수 있다. 유기금속 기상증착법이란 챔버 안에서 가열된 기판 표면에 증기압이 높은 금속 유기 화합물 증기를 보내어 원하는 박막을 성장시키는 방법으로 증착속도가 빨라서 공정시간을 단축시킬 수 있는 장점이 있다. 분자빔 성장법이란, 다양한 성장 재료들을 분자 형태로 쏘아서 증착시킴으로써 원하는 물질을 기판 위에 쌓는 방법으로 성장 속도는 느리지만 품질이 우수하다는 장점이 있다. 그러나 실시예가 이에 한정되는 것은 아니므로 다양한 성장 방법에 의해 에피층(30)이 형성될 수 있다.
도면에 도시하지 않았으나 상기 에피층(30)에 후막 반도체 성장층이 더 형성될 수 있다.
실시예에 따른 반도체 결정 성장 방법에서는, 결함 성장을 억제하기 위한 버퍼층 형성 등의 추가적인 공정을 생략할 수 있고, 이를 통해 기판 표면에 주는 손상을 줄일 수 있어 반도체층의 결정성을 향상시킬 수 있다. 이로써 신뢰성을 확보할 수 있는 고품질의 반도체층을 형성할 수 있다.
이하 도 10 및 도 11을 참조하여, 수직형 반도체 소자 및 수평형 반도체 소자의 구조를 설명한다. 도 10 및 도 11은 반도체 소자의 단면도들이다.
도 10에 도시한 바와 같이, 기판(10)의 하면 및 에피층(30)의 상면에 전극(40a, 50a)을 형성할 수 있다.
이러한 전극(40a, 50a)은 은(Ag), 구리(Cu), 니켈(Ni), 알루미늄(Al), 아연(Zn) 등의 금속 물질 또는 이들의 합금 중 적어도 하나를 포함할 수 있고, 진공 증착법 등의 방법으로 형성될 수 있다.
이어서, 도 11에 도시한 반도체 소자는 수평형 반도체 소자이다.
도 11을 참조하면, 상기 에피층(30)에 전극(40a, 50a)이 형성된다. 이러한 전극(40a, 50a)은 에피층(30)의 상면에 거의 수평으로 배열되는 수평 구조를 취하게 된다.
그러나 실시예가 이에 한정되는 것은 아니므로 반도체 결정 성장 방법을 이용하여 다양한 반도체 소자에 적용할 수 있음은 물론이다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (11)

  1. 베이스 기판;
    상기 베이스 기판 상에 형성되는 패턴; 및
    상기 베이스 기판 상에 형성되는 에피층을 포함하고,
    상기 베이스 기판은 상기 베이스 기판 상에 홈을 형성하여 상기 패턴을 형성하고,
    상기 에피층은 상기 패턴 사이에 노출된 기판 면에 형성되는 반도체 소자.
  2. 제 1항에 있어서,
    상기 베이스 기판은 탄화규소를 포함하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 홈은 타원 형상, 사각 형상 또는 삼각 형상을 포함하는 반도체 소자.
  4. 제 1항에 있어서,
    상기 홈의 간격은 10㎚ 내지 100㎚이고, 상기 홈의 깊이는 5㎚ 내지 1000㎚인 반도체 소자.
  5. 탄화규소 기판을 세정하는 단계;
    상기 탄화규소 기판에 패턴을 형성하는 단계; 및
    상기 탄화규소 기판에 에피층을 형성하는 단계를 포함하고,
    상기 패턴을 형성하는 단계는,
    상기 탄화규소 기판 상에 산화막을 형성하는 단계 및 상기 산화막을 제거하는 단계를 포함하는 반도체 결정 성장 방법.
  6. 제 5항에 있어서,
    상기 기판 상에 탐침부가 위치할 수 있고,
    상기 산화막을 형성하는 단계는 상기 기판 및 상기 탐침부 사이에 전압을 인가하는 반도체 결정 성장 방법.
  7. 제 6항에 있어서,
    상기 탐침부는 원자간력 현미경(Atomic Force Microscope, AFM)을 포함하는 반도체 결정 성장 방법.
  8. 제 6항에 있어서,
    상기 전압은 2V 내지 25V 인 반도체 결정 성장 방법.
  9. 제6항에 있어서,
    상기 산화막을 형성하는 단계는 40% 내지 90%의 습도에서 이루어지는 반도체 결정 성장 방법.
  10. 제 5항에 있어서,
    상기 산화막은 HF 계열의 용액을 이용하여 습식 식각하여 제거하는 반도체 결정 성장 방법.
  11. 제5항에 있어서,
    상기 에피층을 형성하는 단계는 측면 성장 방법(Epitaxy Lateral Over Growth, ELOG)에 의해 수행되는 반도체 결정 성장 방법.
KR1020110109021A 2011-06-23 2011-10-24 반도체 소자 및 반도체 결정 성장 방법 KR20130044790A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020110109021A KR20130044790A (ko) 2011-10-24 2011-10-24 반도체 소자 및 반도체 결정 성장 방법
PCT/KR2012/004674 WO2012177014A2 (en) 2011-06-23 2012-06-13 Semiconductor device and method for growing semiconductor crystal
EP12802555.8A EP2724362B1 (en) 2011-06-23 2012-06-13 Semiconductor device and method for growing semiconductor crystal
US14/128,967 US9525030B2 (en) 2011-06-23 2012-06-13 Semiconductor device and method for growing semiconductor crystal

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110109021A KR20130044790A (ko) 2011-10-24 2011-10-24 반도체 소자 및 반도체 결정 성장 방법

Publications (1)

Publication Number Publication Date
KR20130044790A true KR20130044790A (ko) 2013-05-03

Family

ID=48657115

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110109021A KR20130044790A (ko) 2011-06-23 2011-10-24 반도체 소자 및 반도체 결정 성장 방법

Country Status (1)

Country Link
KR (1) KR20130044790A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020059988A1 (ko) * 2018-09-21 2020-03-26 삼성디스플레이 주식회사 발광 표시 장치의 제조 장치 및 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020059988A1 (ko) * 2018-09-21 2020-03-26 삼성디스플레이 주식회사 발광 표시 장치의 제조 장치 및 제조 방법

Similar Documents

Publication Publication Date Title
JP5999611B2 (ja) トンネル電界効果トランジスタ、その製造方法およびスイッチ素子
WO2009132165A2 (en) Microfabrication of carbon-based devices such as gate-controlled graphene devices
Klesse et al. Preparation of the Ge (001) surface towards fabrication of atomic-scale germanium devices
CN108767108A (zh) 霍尔器件制备方法及霍尔器件
JP5238189B2 (ja) 伸張歪ゲルマニウム薄膜の作製方法、伸張歪ゲルマニウム薄膜、及び多層膜構造体
KR20130044790A (ko) 반도체 소자 및 반도체 결정 성장 방법
KR20090041062A (ko) Ｉｎ(Ａｓ)Ｓｂ 반도체의 격자 부정합 기판상 제조방법 및이를 이용한 반도체 소자
JP6054884B2 (ja) 半導体素子及び半導体結晶成長法
US9525030B2 (en) Semiconductor device and method for growing semiconductor crystal
KR101125327B1 (ko) 반도체 소자 및 반도체 결정 성장 방법
KR101088985B1 (ko) 화합물 반도체 기판, 화합물 반도체 기판의 제조 방법 및 반도체 디바이스
KR20130006811A (ko) 반도체 소자 및 반도체 결정 성장 방법
CN113555497A (zh) 一种高迁移率的SiC基石墨烯器件及其制备方法
KR20130065943A (ko) 반도체 소자 및 반도체 결정 성장 방법
KR20130065481A (ko) 반도체 소자 및 반도체 결정 성장 방법
KR20130065947A (ko) 반도체 소자 및 반도체 결정 성장 방법
JP6176064B2 (ja) Ｉｉｉ族窒化物半導体デバイス
KR20140044292A (ko) 반도체 기판, 반도체 장치 및 반도체 기판의 제조 방법
KR101189376B1 (ko) 반도체 소자 및 반도체 결정 성장 방법
KR20180134928A (ko) Iii-n 재료를 포함하는 반도체 구조
KR101256465B1 (ko) 질화물계 반도체 소자 및 그 제조 방법
US20230247918A1 (en) Superconductor-semiconductor fabrication
KR101345897B1 (ko) 하니콤 헤테로에피택시를 구비한 반도체장치
KR102288817B1 (ko) 탄화규소 에피 웨이퍼 및 이를 포함하는 반도체 소자
KR20130053744A (ko) 반도체 소자 및 반도체 결정 성장 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment