KR20130065481A - 반도체 소자 및 반도체 결정 성장 방법 - Google Patents

반도체 소자 및 반도체 결정 성장 방법 Download PDF

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조영득
김무성
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Abstract

실시예에 따른 반도체 소자는, 베이스 기판; 상기 베이스 기판 상에 형성되는 제 1 에피층; 상기 제 1 에피층 상에 형성되는 패턴홈; 및 상기 제 1 에피층 상에 형성되는 제 2 에피층을 포함한다.

Description

반도체 소자 및 반도체 결정 성장 방법{SEMICONDUCTOR DEVICE AND METHOD FOR GROWING SEMICONDUCTOR CRYSTAL}
본 기재는 반도체 소자 및 반도체 결정 성장 방법에 관한 것이다.
반도체 소자에 있어서, 기판 위에 성장되는 반도체층의 결정 결함을 줄이고 반도체층의 결정성을 향상시키는 것이 반도체 소자의 효율 및 특성 향상을 위한 가장 큰 연구 과제이다.
그러나, 탄화규소를 포함하는 베이스 기판은 격자의 기저면으로부터 생성된 결함, 격자의 틀어짐으로 인한 결함 및 상기 베이스 기판의 표면에서 생성된 결함들이 존재할 수 있다. 상기 결함들은 상기 에피층 성장 시 반도체 소자에 악영향을 미칠 수 있다. 또한, 추후 스위칭 소자의 동작에서도 악영향을 미칠 수 있다.
특히, 탄화규소를 포함하는 베이스 기판은 기저면 전위 결함(Basal Plane Dislocation)(BPD)을 포함한다. 이러한 기저면 전위 결함(BPD)은 반도체 소자의 신뢰성에 많은 영향을 주기 때문에 이를 감소시키는 것이 중요하다.
이에 따라, 종래에는, 결정 성장 과정에서 전위 결함을 줄이기 위하여 버퍼층을 형성하는데, 이 버퍼층을 위해 마스크 형성, 식각 등을 이용하여 패턴을 기판 표면에 형성시키는 단계 또는 재성장 공정 단계 등이 더 필요하다.
따라서 이러한 추가적인 공정으로 인해 공정이 복잡하고 비용이 상승하며 기판 표면의 품질이 악화되는 등의 문제점이 있다.
이에 따라, 상기 버퍼층을 형성하지 않고, 상기 베이스 기판의 전위결함 등을 제어할 수 있는 반도체 소자 및 반도체 결정 성장 방법의 필요성이 대두되고 있다.
실시예는 공정 비용을 절감하고 기판 표면의 품질을 높일 수 있는 반도체 소자 및 고효율의 반도체 결정 성장 방법을 제공하고자 한다.
실시예에 따른 반도체 소자는, 베이스 기판; 상기 베이스 기판 상에 형성되는 제 1 에피층; 상기 제 1 에피층 상에 형성되는 패턴홈; 및 상기 제 1 에피층 상에 형성되는 제 2 에피층을 포함한다.
실시예에 따른 반도체 결정 성장 방법은, 탄화규소 기판을 세정하는 단계; 상기 탄화규소 기판 상에 제 1 에피층을 형성하는 단계; 상기 제 1 에피층 상에 패턴홈을 형성하는 단계; 및 상기 제 1 에피층 상에 제 2 에피층을 형성하는 단계를 포함한다.
실시예에 따른 반도체 소자는, 제 1 에피층 상에 형성되는 패턴 홈을 통해 제 1 에피층 상에 형성되는 상기 제 2 에피층 또는 제 3 에피층 등의 다층 박막에 전파되는 전위를 감소시킴으로써 고품질의 제 2 에피층 또는 제 3 에피층 등의 고품질의 다층 박막을 제공할 수 있으며, 이에 따라, 고효율의 반도체 소자를 이룰 수 있다.
또한, 실시예에 따른 반도체 결정 성장 방법에서는, 결함 성장을 억제하기 위한 버퍼층 형성 등의 추가적인 공정을 생략할 수 있고, 이를 통해 기판 표면에 주는 손상을 줄일 수 있어 반도체층의 결정성을 향상시킬 수 있다. 이로써 신뢰성을 확보할 수 있는 고품질의 반도체층을 형성할 수 있다.
도 1은 실시예에 따른 반도체 소자의 단면도이다.
도 2 내지 도 4는 실시예에 따른 제 1 에피층 상에 패턴 홈을 형성하는 방법을 설명하기 위한 도면이다.
도 5 내지 도 9는 실시예에 따른 반도체 결정 성장 방법을 설명하기 위한 단면도들이다.
도 10 및 도 11은 전극이 형성된 반도체 소자의 단면도들이다.
실시예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 “상/위(on)”에 또는 “하/아래(under)”에 형성된다는 기재는, 직접(directly) 또는 다른 층을 개재하여 형성되는 것을 모두 포함한다. 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각 층(막), 영역, 패턴 또는 구조물들의 두께나 크기는 설명의 명확성 및 편의를 위하여 변형될 수 있으므로, 실제 크기를 전적으로 반영하는 것은 아니다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명하면 다음과 같다.
도 1을 참조하여 실시예에 따른 반도체 소자를 상세하게 설명한다. 도 1은 실시예에 따른 반도체 소자의 단면도이다.
도 1을 참조하면, 실시예에 따른 반도체 소자는 베이스 기판(10), 제 1 에피층(20), 패턴 홈(30) 및 제 2 에피층(40)을 포함할 수 있다.
상기 베이스 기판(10)은 탄화규소를 포함한다. 탄화규소는, 밴드갭이 크고 열전도율은 실리콘에 비하여 큰 한편, 캐리어의 이동도는 실리콘과 같은 정도로 크고, 전자의 포화 드리프트(drift) 속도 및 내압도 크다. 이 때문에, 고효율화, 내압화 및 대용량화가 요구되는 반도체 소자에의 적용이 기대되는 물질이다.
탄화규소를 포함하는 상기 베이스 기판(10)은 격자의 기저면으로부터 생성된 결함, 격자의 틀어짐으로 인한 결함 및 상기 베이스 기판(10)의 표면에서 생성된 결함들이 존재할 수 있다. 상기 결함들은 상기 에피층들의(20, 40) 성장 시 반도체 소자에 악영향을 미칠 수 있다. 또한, 추후 스위칭 소자의 동작에서도 악영향을 미칠 수 있다.
특히, 탄화규소를 포함하는 베이스 기판(10)은 기저면 전위 결함(Basal Plane Dislocation)(BPD)을 포함한다. 이러한 기저면 전위 결함(BPD)은 반도체 소자의 신뢰성에 많은 영향을 주기 때문에 이를 감소시키는 것이 중요하다. 종래에는 이러한 기저면 전위 결함(BPD) 등을 억제하기 위해 베이스 기판(10)에 버퍼층을 더 형성하고, 버퍼층 위에 에피층을 형성하였다. 즉, 버퍼층을 통해 베이스 기판과 에피층들 사이에 존재하는 격자 상수 불일치 및 열 팽창 계수 차이로 인한 결정 결함 발생을 방지하였다. 그러나 이러한 버퍼층을 형성하기 위해 추가적인 식각 등 패터닝 공정 또는 재성장 공정 단계가 더 필요하기도 하였다.
그러나 본 실시예에서는 상기 베이스 기판(10) 상에 제 1 에피층(20)을 형성한 후, 상기 제 1 에피층(20) 상에 패턴(20)을 형성하여 결함 성장을 억제할 수 있다.
구체적으로, 도 5 및 도 6을 참조하면, 상기 베이스 기판(10)에 규칙적으로 배열된 기저면 전위 결함(Basal Plane Dislpcation, BPD)은 상기 베이스 기판(10) 상에 형성된 제 1 에피층(30)에서 칼날 전위(Treading Edge Dislocation, TED)로 변하고, 상기 칼날 전위에 의한 상기 제 1 에피층(30) 상의 캐롯 결함(carrot defect)의 끝점에 상기 패턴 홈(30)을 형성하여, 상기 캐롯 결함을 더 이상 성장하지 못하게 할 수 있다.
이에 따라, 버퍼층을 형성하기 위한 추가적인 공정 단계를 줄여 공정 비용을 절감할 수 있고, 기판 표면의 품질을 높일 수 있다.
이하, 상기 제 1 에피층(20), 패턴 홈(30) 및 상기 제 2 에피층(40)을 설명한다.
상기 제 1 에피층(20)은 탄화규소를 포함한다. 상기 제 1 에피층(20)은 상기 베이스 기판(10) 상에 형성될 수 있다. 바람직하게, 상기 제1 에피층(20)은 상기 베이스 기판(10) 상에 10㎛ 내지 100㎛의 두께로 상기 베이스 기판(10) 상에 형성될 수 있다. 상기 제 1 에피층(20)이 10㎛ 이하의 두께 및 100㎛ 이상의 두께로 상기 베이스 기판(10) 상에 형성되면, 상기 베이스 기판(10)에 포함되는 기저면 전위 결함(BPD)이 칼날 전위(Treading Edge Dislocation, TED)로 전환되지 않으므로 전위 결함을 방지하는 역할을 하기 어려울 수 있다.
상기 제 1 에피층(20) 상에는 일정한 패턴이 형성될 수 있다. 바람직하게, 상기 제 1 에피층(20) 상에는 일정한 패턴 홈(30)이 형성될 수 있다. 상기 패턴 홈(30)은 300㎚ 이상의 깊이로 형성될 수 있다. 바람직하게는, 상기 홈의 깊이는 300㎚ 내지 1000㎚의 깊이로 형성될 수 있다.
상기 패턴 홈(30)은 상기 제 1 에피층(20)에 포함된 상기 캐롯 결함의 끝점에 위치할 수 있다. 당근 모양을 가지는 상기 캐롯 결함의 끝점에 상기 패턴 홈을 형성함으로써, 상기 캐롯 결함이 더 이상 성장하는 것을 방지할 수 있다.
따라서, 제 1 에피층(20) 상에 형성되는 패턴 홈(30)을 통해 제 1 에피층(20) 상에 형성되는 상기 제 2 에피층(40) 또는 제 3 에피층 등의 다층 박막에 전파되는 전위를 감소시킴으로써 고품질의 제 2 에피층 또는 제 3 에피층 등의 고품질의 다층 박막을 제공할 수 있으며, 이에 따라, 고효율의 반도체 소자를 이룰 수 있다.
이하, 도 2 내지 도 9를 참조하여 실시예에 따른 반도체 결정 성장 방법을 상세하게 설명한다. 명확하고 간략한 설명을 위하여 이미 설명한 내용에 대해서는 상세한 설명을 생략한다.
도 2 내지 도 4는 실시예에 따른 제 1 에피층 상에 패턴 홈을 형성하는 방법을 설명하기 위한 도면이고, 도 5 내지 도 9는 실시예에 따른 반도체 결정 성장 방법을 설명하기 위한 단면도들이다.
실시예에 따른 반도체 결정 성장 방법은, 탄화규소 기판을 세정하는 단계; 상기 탄화규소 기판 상에 제 1 에피층을 형성하는 단계; 상기 제 1 에피층 상에 패턴홈을 형성하는 단계; 및 상기 제 1 에피층 상에 제 2 에피층을 형성하는 단계를 포함한다.
상기 탄화규소 기판을 세정하는 단계에서는, 상기 베이스 기판(10) 즉, 탄화규소 기판 표면을 세정할 수 있다.
이어서, 상기 탄화규소 기판 상에 제 1 에피층을 형성할 수 있다.
도 5 및 도 6을 참조하면, 상기 탄화규소 기판 상에 제 1 에피층을 형성하는 단계에서는, 상기 탄화규소 기판 상에 10㎛ 내지 100㎛의 두께를 가지는 제 1 에피층을 형성할 수 있다. 이에 따라, 상기 탄화규소 기판(10)에 규칙적으로 배열된 기저면 전위 결함은 패턴 홈(30) 위에 형성된 제 1 에피층(20)에서 칼날 전위(Treading Edge Dislocation, TED)로 변할 수 있다.
이어서, 상기 제 1 에피층(20) 상에 패턴 홈(30)을 형성할 수 있다.
도 2 내지 도 4, 도 7 내지 도 9를 참조하면, 상기 패턴 홈(30)을 형성하는 단계에서는, 상기 제 1 에피층(20)의 표면에 패턴 홈(30)을 형성할 수 있다. 상기 패턴 홈(30)을 형성하는 단계는, 상기 탄화규소 기판 상에 패턴을 형성하는 단계 및 상기 기판 상의 패턴을 식각하는 단계를 포함한다.
상기 패턴 홈(30)을 형성하는 단계는 원자간력 현미경(Atomic Force Microscope, AFM)(100)을 이용할 수 있다.
일반적으로 AFM(100)은 원자수준의 3차원 표면 영상을 얻을 수 있는 장비로서 기판의 손상 없이 기판의 표면을 형상화하는데 이용된다. 상기 AFM(100)은 베이스 기판(10) 상에 형성된 제 1 에피층 표면과 탐침(110) 사이에 상호 작용하는 힘(전기 및 자기적 자극 등 다양한 에너지원에 의해 발생한 일체의 자극을 포괄함)을 이용하여 기판의 표면 구조를 나노스케일로 파악할 수 있다.
한편, AFM(100)의 중요한 응용분야로서 나노 리소그래피(Nano Lithography)가 있는 바, 나노 리소그래피는 탐침(110)과 제 1 에피층(20) 표면 사이에 적당한 신호를 인가함으로써 제 1 에피층(20)의 표면이 변형되는 만큼의 힘(전기 및 자기적 자극 등)이 가해지도록 하여 제 1 에피층(20) 표면의 원자나 분자 배열을 조작하는 기술로서 기판에 초미세 패턴(30)을 형성할 수 있다. 이와 같이 AFM(100)을 이용한 리소그래피에서는 스테이지 구동 전압을 인가함으로써 스테이지에 놓인 제 1 에피층(20) 또는 제 1 에피층(20)을 탐침(110)에 대해 상대적으로 이동시키거나 AFM(100) 탐침(110)을 제 1 에피층(20)에 대해 상대적으로 이동시킨다. 한편, 탐침(110)이 제 1 에피층(20) 상에서 상대적으로 이동하거나 AFM(100) 탐침(110)이 제 1 에피층(20)에 대해 상대적으로 이동하는 상태에서 리소그래피 전압을 인가하게 되면 탐침(110)과 제 1 에피층(20) 표면 사이에 전기장 또는 자기장 등이 발생하여 접촉식 또는 비접촉식으로 기판 표면에 힘(전기 및 자기적 자극 등)이 가해지게 되고 그 결과 제 1 에피층(20) 표면이 물리/화학적 변화로 인해 변형됨으로써 산화막 패턴이 형성된다.
이러한 원리를 이용하여 상기 AFM(100)을 통해 산화막 패턴을 용이하게 형성할 수 있다. 이때, 상기 제 1 에피층(20)과 상기 탐침(110) 사이에 8 V 내지 10 V 의 전압을 가할 수 있다. 그러나 실시예가 이에 한정되는 것은 아니고, 상기 제 1 에피층(20)에 존재하는 결함의 분포에 따라 다양한 전압을 가하여 패턴을 형성할 수 있다.
또한, 패턴 형성 시, 40 % 이상의 습도에서 이루어질 수 있다. 습도가 이보다 낮아 건조한 분위기가 유지되면 자가 형성되는 패턴의 모양이 흐트러질 수 있다. 이어서, 상기 패턴을 형성하는 단계는 상온에서 이루어질 수 있다.
상기 패턴은 상기 탐침(110)에 따라 다른 형상을 가질 수 있다. 따라서, 형성하고자 하는 패턴의 모양에 따라 다른 탐침(110)을 사용할 수 있다.
이때, 상기 기판 상에 산화막 패턴이 형성되면서 상기 산화막 패턴이 형성된 제 1 에피층 부분에는 제 1 에피층 표면 아래 부분까지 산화막 패턴이 형성될 수 있다. 즉, 상기 산화막 패턴은 상기 제 1 에피층 상에 돌출되어 형성되는 것과 동시에, 상기 산화막 패턴이 생기는 제 1 에피층 부분의 아래 부분에도 상기 산화막 패턴과 동일한 형상의 산화막 패턴이 형성된다. 이러한 특성을 컨슘 특성(consume property)이라 한다. 상기 컨슘 특성에 의해 상기 산화막 패턴이 형성된 제 1 에피층의 아래 부분은 상기 제 1 에피층 상에 돌출되어 형성된 산화막 패턴 높이의 절반, 즉 50% 수준의 깊이로 상기 산화막 패턴과 동일한 형상의 패턴이 형성될 수 있다.
이후, 상기 제 1 에피층(20) 상의 산화막 패턴을 제거하는 단계에서는 HF 계열의 용액을 이용한 습식 식각으로 상기 산화막 패턴을 제거할 수 있다. 즉, 상기 제 1 에피층(20) 상에 돌출된 형상의 산화막 패턴 및 상기 제 1 에피층의 아래 부분에 형성된 산화막 패턴을 함께 제거할 수 있다. 이에 따라, 상기 제 1 에피층(20)에는 상기 제 1 에피층의 표면에 홈이 형성되어 패턴 홈(30)을 형성할 수 있다.
이러한 원리를 이용하여 상기 AFM(100)을 이용한 산화막 패턴의 형성 및 식각을 통해 상기 제 1 에피층(20)에 홈을 형성하는 패턴 홈(30)을 형성할 수 있다. 상기 패턴 홈(30)을 형성하는 단계에서는 AFM(100)을 이용하여 산화막 패턴을 형성하고, HF 계열의 용액을 이용하여 산화막 패턴을 제거하므로 제 1 에피층(20) 상에 홈이 형성되는 미세 패턴을 형성시킬 수 있고, 이에 따라, 패턴 홈(30) 형성 작업이 용이해질 수 있고, 공정 비용을 절감할 수 있다.
이어서, 상기 제 1 에피층(20) 상에 상기 제 2 에피층(30)이 형성될 수 있다. 상기 제 1 에피층(20)에 형성되는 패턴 홈(30)에 의해 상기 제 1 에피층(20)에 포함되는 상기 캐롯 결함이 더 이상 성장하지 못하게 되므로, 상기 제 1 에피층(20) 상에 형성되는 상기 제 2 에피층(30) 또는 다층의 에피층들은 고품질의 에피층으로 형성될 수 있다. 이에 따라, 고효율의 반도체 소자를 이룰 수 있다.
실시예에 따른 반도체 결정 성장 방법에서는, 결함 성장을 억제하기 위한 버퍼층 형성 등의 추가적인 공정을 생략할 수 있고, 이를 통해 기판 표면에 주는 손상을 줄일 수 있어 반도체층의 결정성을 향상시킬 수 있다. 이로써 신뢰성을 확보할 수 있는 고품질의 반도체층을 형성할 수 있다.
이하, 도 10 및 도 11을 참조하여, 수직형 반도체 소자 및 수평형 반도체 소자의 구조를 설명한다. 도 10 및 도 11은 반도체 소자의 단면도들이다.
도 10에 도시한 바와 같이, 기판(10)의 하면 및 에피층의 상면에 전극(40a, 50a)을 형성할 수 있다.
이러한 전극(40a, 50a)은 은(Ag), 구리(Cu), 니켈(Ni), 알루미늄(Al), 아연(Zn) 등의 금속 물질 또는 이들의 합금 중 적어도 하나를 포함할 수 있고, 진공 증착법 등의 방법으로 형성될 수 있다.
이어서, 도 11에 도시한 반도체 소자는 수평형 반도체 소자이다.
도 11을 참조하면, 상기 에피층(30)에 전극(40b, 50b)이 형성된다. 이러한 전극(40b, 50b)은 에피층의 상면에 거의 수평으로 배열되는 수평 구조를 취하게 된다.
그러나 실시예가 이에 한정되는 것은 아니므로 반도체 결정 성장 방법을 이용하여 다양한 반도체 소자에 적용할 수 있음은 물론이다.
상술한 실시예에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예들을 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예들에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부한 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (11)

  1. 베이스 기판;
    상기 베이스 기판 상에 형성되는 제 1 에피층;
    상기 제 1 에피층 상에 형성되는 패턴 홈; 및
    상기 제 1 에피층 상에 형성되는 제 2 에피층을 포함하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 제 1 에피층은 10㎛ 내지 100㎛의 두께를 가지는 반도체 소자.
  3. 제 1항에 있어서,
    상기 베이스 기판 및 상기 에피층은 탄화규소를 포함하는 반도체 소자.
  4. 제 1항에 있어서,
    상기 패턴 홈은 300㎚ 이상의 깊이로 형성되는 반도체 소자.
  5. 탄화규소 기판을 세정하는 단계;
    상기 탄화규소 기판 상에 제 1 에피층을 형성하는 단계;
    상기 제 1 에피층 상에 패턴 홈을 형성하는 단계; 및
    상기 제 1 에피층 상에 제 2 에피층을 형성하는 단계를 포함하는 반도체 결정 성장 방법.
  6. 제 6항에 있어서,
    상기 제 1 에피층 상에 탐침부가 위치할 수 있고,
    상기 패턴 홈을 형성하는 단계는 상기 제 1 에피층 및 상기 탐침부 사이에 전압을 인가하는 반도체 결정 성장 방법.
  7. 제 6항에 있어서,
    상기 탐침부는 원자간력 현미경(Atomic Force Microscope, AFM)을 포함하는 반도체 결정 성장 방법.
  8. 제 6항에 있어서,
    상기 전압은 8 V 내지 10 V 인 반도체 결정 성장 방법.
  9. 제 6항에 있어서,
    상기 패턴 홈을 형성하는 단계는 40 % 이상의 습도에서 이루어지는 반도체 결정 성장 방법.
  10. 제 6항에 있어서,
    상기 패턴 홈을 형성하는 단계는 상온에서 이루어지는 반도체 결정 성장 방법.
  11. 제 6항에 있어서,
    상기 패턴 홈을 형성하는 단계는 식각하는 단계를 포함하는 반도체 결정 성장 방법.
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