KR20130036596A - 적층 세라믹 전자 부품 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 환원 분위기의 열처리를 요하지 않는 적층 세라믹 전자 부품 및 그 제조 방법에 관한 것이며, 내부 전극 및 외부 전극의 재료로서 도전성 산화물을 채용하고, 외부 전극 상에는 탄성을 가지는 도전층을 형성하는 것을 특징으로 한다. 본 발명에 의한 적층 세라믹 캐패시터는 대기 분위기 하에서 소성을 진행할 수 있어, 제조 공정이 단순해지고, 제조 비용이 절감될 수 있다.

Description

적층 세라믹 전자 부품 및 그 제조 방법{Multilayer Ceramic Electronic Component and Manufacturing Method thereof}
본 발명은 적층 세라믹 전자 부품 및 그 제조 방법에 관한 것으로, 구체적으로는 환원 분위기의 열처리를 요하지 않는 적층 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.
일반적으로 커패시터, 인덕터, 압전체 소자, 바리스터 또는 서미스터 등의 세라믹 재료를 사용하는 전자 부품은 세라믹 재료로 이루어진 세라믹 본체, 본체 내부에 형성된 내부 전극 및 상기 내부 전극과 접속되도록 세라믹 본체 표면에 설치된 외부 전극을 구비하고 있다.
내부 전극은 세라믹 시트 상에 인쇄하여 형성되는데, 내부 전극의 재료로는 팔라듐, 은 같은 귀금속을 사용할 수도 있으나, 이 경우 제조 비용이 너무 높아질 수 있다.
이러한 문제를 해결하고자 니켈 등의 베이스 메탈을 사용하였으나 대기 중에서 소성하는 경우 내부 전극이 산화되는 문제가 있다.
내부 전극의 산화를 방지하기 위하여 소성 분위기를 환원 분위기로 유지해야 하므로 기술적 측면 및 비용 측면에서 부담이 존재한다.
또한 유전체 층의 소결성의 차이, 열팽창 계수의 차이 등으로 인하여 금속과 세라믹 층 간에는 부정합이 발생할 수 있기 때문에 이를 제어할 수 있는 정밀한 열처리 기술이 필요하다.
또한, 반복적인 열 이력을 거치면 본질적으로 세라믹과 금속이 접하는 계면에는 열팽창계수의 차이로 인하여 크랙 등의 결함이 발생할 개연성이 항상 존재한다.
본 발명은 환원 분위기의 열처리를 요하지 않는 적층 세라믹 전자 부품 및 그 제조 방법을 제공함을 목적으로 한다.
본 발명의 일 실시 형태인 적층 세라믹 전자 부품은 세라믹 본체; 상기 세라믹 본체의 내부에 적층되어 배치되고, 제1 도전성 산화물을 포함하는 내부 전극; 및 상기 세라믹 본체의 외부면에 형성되고, 상기 내부 전극에 접속되고, 제2 도전성 산화물을 포함하는 외부 전극;을 포함할 수 있다.
상기 제1 및 제2 도전성 산화물은 인듐-주석 산화물 또는 루테늄 산화물일 수 있다.
상기 제1 및 제2 도전성 산화물은 동일한 재료로 이루어질 수 있다.
상기 외부 전극 상에 도전층이 형성될 수 있다.
상기 도전층은 도전성 금속 및 유기 중합체를 포함할 수 있다.
상기 도전성 금속은 금, 은, 구리, 니켈 및 이들의 합금으로 이루어진 그룹 중에서 선택된 어느 하나일 수 있고, 상기 유기 중합체는 에폭시 수지일 수 있으며, 더욱 구체적으로는 상기 도전층은 은-에폭시 수지층일 수 있다.
상기 도전층 상에 도금층이 형성될 수 있다.
상기 도금층은 니켈 도금층 또는 주석 도금층일 수 있다.
본 발명의 다른 실시 형태인 적층 세라믹 전자 부품의 제조 방법은 제1 도전성 산화물을 포함하는 제1 페이스트로 세라믹 그린 시트 상에 내부 전극을 형성하는 단계; 상기 세라믹 그린 시트를 적층 및 절단하여 얻은 그린 칩을 제조하는 단계; 상기 그린 칩을 소성하여 소성 칩을 제조하는 단계; 및 제2 도전성 산화물을 포함하는 제2 페이스트로 상기 소성 칩의 외부면에 외부 전극을 형성하는 단계;를 포함할 수 있다.
상기 제1 페이스트의 점도는 상기 제2 페이스트의 점도보다 작을 수 있다.
상기 내부 전극과 상기 외부 전극은 서로 다른 방식에 의하여 형성될 수 있다.
상기 내부 전극은 인쇄 방식에 의하여 형성되고, 상기 외부 전극은 디핑 방식에 의하여 형성될 수 있다.
상기 소성은 공기 중에서 수행될 수 있다.
상기 제1 및 제2 도전성 산화물은 인듐-주석 산화물 또는 루테늄 산화물일 수 있다.
상기 제1 및 제2 도전성 산화물은 동일한 재료로 이루어질 수 있다.
상기 외부 전극 상에 도전층을 형성하는 단계를 추가적으로 더 포함할 수 있다.
상기 도전층은 도전성 금속 및 유기 중합체를 포함할 수 있다.
상기 도전성 금속은 금, 은, 구리, 니켈 및 이들의 합금으로 이루어진 그룹 중에서 선택된 어느 하나일 수 있고, 상기 유기 중합체는 에폭시 수지일 수 있으며, 더욱 더욱 구체적으로는 상기 도전층은 은-에폭시 수지층일 수 있다.
상기 도전층 상에 도금층을 형성하는 단계를 추가적으로 포함할 수 있다.
상기 도금층은 니켈 도금층 또는 주석 도금층일 수 있다.
본 실시 형태의 다른 측면인 적층 세라믹 전자 부품의 제조 방법은 제1 도전성 산화물을 포함하는 제1 페이스트로 세라믹 그린 시트 상에 내부 전극을 형성하는 단계; 상기 세라믹 그린 시트를 적층 및 절단하여 그린 칩을 제조하는 단계; 제2 도전성 산화물을 포함하는 제2 페이스트로 상기 그린 칩의 외부면에 외부 전극을 형성하는 단계; 및 상기 그린 칩을 소성하는 단계;를 포함할 수 있다.
상기 제1 페이스트의 점도는 상기 제2 페이스트의 점도보다 작을 수 있다.
상기 내부 전극과 상기 외부 전극은 서로 다른 방식에 의하여 형성될 수 있다.
상기 내부 전극은 인쇄 방식에 의하여 형성되고, 상기 외부 전극은 디핑 방식에 의하여 형성될 수 있다.
상기 소성은 공기 중에서 수행될 수 있다.
상기 제1 및 제2 도전성 산화물은 인듐-주석 산화물 또는 루테늄 산화물일 수 있다.
상기 제1 및 제2 도전성 산화물은 동일한 재료로 이루어질 수 있다.
상기 외부 전극 상에 도전층을 형성하는 단계를 추가적으로 더 포함할 수 있다.
상기 도전층은 도전성 금속 및 유기 중합체를 포함할 수 있다.
상기 도전성 금속은 금, 은, 구리, 니켈 및 이들의 합금으로 이루어진 그룹 중에서 선택된 어느 하나일 수 있고, 상기 유기 중합체는 에폭시 수지일 수 있으며, 더욱 구체적으로는 상기 도전층은 은-에폭시 수지층일 수 있다.
상기 도전층 상에 도금층을 형성하는 단계를 추가적으로 포함할 수 있다.
상기 도금층은 니켈 도금층 또는 주석 도금층일 수 있다.
본 발명에 의하면 적층 세라믹 전자 부품 제조 과정 중 소성 단계에서 환원 분위기를 유지할 필요가 없어 제조 공정이 단순해 질 수 있다. 또한, 금속과 세라믹 간에 발생할 수 있는 부정합의 문제, 내부 전극의 산화 문제 등을 쉽게 해결할 수 있다.
도 1은 본 발명의 일 실시 형태인 적층 세라믹 전자 부품의 사시도이다.
도 2는 도 1의 X-X' 에 따른 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. 다만, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시 형태인 적층 세라믹 전자 부품의 사시도이다. 본 실시 형태인 적층 세라믹 전자 부품은 유전체 본체(10), 외부 전극(21a, 22b), 내부 전극(31, 32)을 포함할 수 있다.
적층 세라믹 전자 부품에는 적층 세라믹 캐패시터, 칩 인덕터, 칩 비즈 등이 있을 수 있다. 여기서는 적층 세라믹 캐패시터를 예로 들어 본 발명에 대하여 상세하게 설명하지만, 본 발명이 이에 제한되는 것은 아니다.
유전체 본체(10)는 직육면체 형상일 수 있다. 외부 전극(21a, 22b)을 연결한 방향을 '길이 방향', 상기 내부 전극(31, 32)이 적층되는 방향을 '적층 방향' 또는 '두께 방향', 상기 길이 방향 및 상기 적층 방향과 수직인 방향을 '폭 방향'이라 할 수 있다.
일반적으로 유전체 본체(10)는 길이가 폭 및 두께보다 클 수 있으며, 폭과 두께는 동일할 수도 있다.
세라믹 본체(10)는 높은 유전율을 갖는 세라믹 재료로 이루어질 수 있고, 이에 제한되는 것은 아니나, 티탄산바륨(BaTiO3)계 재료, 납 복합 페로브스카이트계 재료 또는 티탄산스트론튬(SrTiO3)계 재료 등을 사용할 수 있다.
상기 세라믹 본체(10)는 복수의 세라믹 유전체층(40)을 적층한 후에 소결시킨 것으로, 인접하는 유전체층(40)끼리는 경계를 확인할 수 없을 정도로 일체화되어 있을 수 있다.
내부 전극(31, 32)은 일단이 세라믹 본체(10)의 일면에 노출되도록 형성될 수 있다. 어느 한 내부 전극(31)의 일단이 세라믹 본체(10)의 일면에 노출되도록 형성되었으면, 그와 이웃한 내부 전극(32)의 일단은 세라믹 본체(10)의 반대편 면에 노출되도록 형성될 수 있다.
내부 전극(31, 32)은 일반적으로 도전성 금속, 바인더 및 용제을 포함하는 페이스트를 유전체 그린시트 상에 인쇄한 후 이를 소성하여 형성될 수 있다.
본 실시 형태의 내부 전극(31, 32)은 도전성 금속 대신 도전성 산화물을 포함할 수 있다. 이하에서는 내부 전극(31, 32)을 이루는 도전성 산화물을 '제1 도전성 산화물' 이라 한다.
내부 전극(31, 32)의 재료로 도전성 산화물을 채용한 이유는 다음과 같다. 즉, 내부 전극(31, 32)으로 니켈 등의 베이스 메탈을 이용하는 경우에는 소성 과정에서 니켈이 산화될 수 있고, 이로 인하여 내부 전극(31, 32)의 전기전도도가 감소하는 문제가 발생할 수 있다.
이러한 문제를 해결하기 위하여 소성 과정 중의 분위기를 환원분위기로 유지해야 하는 추가적인 부담이 뒤따를 수 있는데, 내부 전극(31, 32)에 도전성 산화물을 적용하면, 소성 분위기를 환원분위기로 유지할 필요가 없고, 대기 중에서 소성을 진행하여도 문제가 되지 않는다.
도전성 산화물의 실온 비저항은 1×10-2Ωcm 이하일 수 있다.
제1 도전성 산화물은 인듐-주석 산화물 또는 루테늄 산화물 일 수 있다. 구체적으로는 RuO2, IrO2, ReO3, SrVO3, SrRuO3, SrMoO3, CaRuO3, BaRuO3, PbRuO3, BiRuO3, LaTaO3, Bi2Ru2O7 일 수 있다.
인듐-주석 산화물, 소위 ITO(Indium Tin Oxide)는 터치 스크린 등 디스플레이 패널에서 투명 전극 물질로 많이 이용되고 있는 도전성 산화물이다.
바인더로는 폴리비닐부티랄, 에틸셀룰로오스 등의 고분자 수지를 사용할 수 있다. 내부 전극용 도전성 페이스트의 용제는 특별히 제한되지 않으며, 예를 들면, 테르피네올, 디하이드로테르피네올, 부틸카르비톨, 케로신 등을 사용할 수 있다.
내부 전극(31, 32)은 스크린 인쇄 또는 그라비아 인쇄 등의 방법으로 세라믹 그린 시트 상에 형성될 수 있다.
외부 전극(21a, 22a)은 상기 세라믹 본체(10)의 길이 방향의 양 측면에 형성될 수 있다. 외부 전극(21a, 22a)은 세라믹 본체(10)의 일면에 노출된 내부 전극(31, 32)과 전기적으로 연결될 수 있다.
본 실시 형태의 외부 전극(21a, 22a)은 도전성 산화물을 포함할 수 있다. 이하에서는 외부 전극(21a, 22a)을 이루는 도전성 산화물을 '제2 도전성 산화물'이라 한다.
일반적으로 외부 전극(21a, 22a)은 도전성 금속 및 유리 프리트를 포함하는 도전성 페이스트를 이용하여 형성될 수 있는데, 본 실시 형태에서는 도전성 금속을 도전성 산화물로 대체한 것이다.
외부 전극(21a, 22a)의 재료로서 도전성 산화물을 채용한 것은 도전성 세라믹 산화물로 이루어진 내부 전극(31, 32)과의 연결성을 안정적으로 확보하기 위한 것이다.
금속과 세라믹은 각 내부 구조 및 원자 상태가 상이하기 때문에 금속과 세라믹을 접속하여 연결하는 것은 쉽지 않다. 또한 금속과 세라믹이 접속되었다 하더라도 금속의 열팽창계수가 세라믹의 열팽창계수보다 크기 때문에 반복적인 열 이력을 거치는 경우 금속의 팽창 및 수축의 정도가 더 심하기 때문에 금속과 세라믹의 계면에서는 크랙이 발생하기 쉽고, 이로 인하여 금속과 세라믹 간의 연결성이 저하될 수 있고, 이는 캐패시터의 용량 저하로 이어질 수 있다.
제2 도전성 산화물은 인듐-주석 산화물 또는 루테늄 산화물 일 수 있다.
제1 도전성 산화물과 제2 도전성 산화물은 동일한 재료로 이루어질 수 있다.
내부 전극(31, 32)과 외부 전극(21a, 22a)이 동일한 재료로 이루어지면, 내부 전극(31, 32)과 외부 전극(21a, 22a)과의 계면에서의 부착성이 우수하고 이로 인하여 내부 전극(31, 32)과 외부 전극(21a, 22a)의 연결성을 보다 안정적으로 확보할 수 있다.
외부 전극(21a, 22a)상에는 도전층(21b, 22b)이 형성될 수 있다.
도전층(21b, 22b)은 도전성은 물론이고 탄성을 가질 수 있다. 외부 전극(21a, 22a)은 도전성 산화물로 이루어지기 때문에 외부 충격에 대하여 견디는 특성이 약하다. 이러한 약점을 보완하기 위하여 탄성을 가지는 도전층(21b, 22b)을 외부 전극 상에 도포하는 것이며, 외부 충격이 도전층(21b, 22b)에서 흡수되도록 하여 외부 전극(21a, 22a)을 보호할 수 있다.
도전층(21b, 22b)은 도전성 금속 및 유기 중합체를 포함할 수 있다.
도전성 금속은 도전층(21b, 22b)에 도전성을 부여하고, 유기 중합체는 도전층(21b, 22b)에 탄성을 부여할 수 있다.
도전성 금속은 금, 은, 구리, 니켈 및 이들의 합금으로 이루어진 그룹 중에서 선택된 어느 하나일 수 있다.
유기 중합체는 에폭시 수지일 수 있다. 다만, 도전층(21b, 22b)에 탄성을 부여할 수 있는 것이라면 다른 수지도 사용할 수 있다. 이 경우 경화제의 양을 조절하여 도전층(21b, 22b)의 탄성을 조절할 수 있다. 즉 경화제의 양이 적을수록 도전층(21b, 22b)의 탄성이 향상될 수 있다.
도전층(21b, 22b) 상에는 도금층(21c, 22c)을 형성할 수 있다. 적층 세라믹 전자 부품에 도금층(21c, 22c)을 형성함으로써, 기판에 실장할 때 외부 전극(21a, 22a)과 단자와의 납땜을 용이하게 할 수 있다.
도금층(21c, 22c)은 니켈 도금층 또는 주석 도금층 일 수 있다.
본 발명의 다른 실시 형태인 적층 세라믹 전자 부품의 제조 방법은 제1 도전성 산화물을 포함하는 제1 페이스트로 세라믹 그린 시트 상에 내부 전극(31, 32)을 형성하는 단계; 상기 세라믹 그린 시트를 적층 및 절단하여 얻은 그린 칩을 제조하는 단계; 상기 그린 칩을 소성하여 소성 칩을 제조하는 단계; 제2 도전성 산화물을 포함하는 제2 페이스트로 상기 소성 칩의 외부면에 외부 전극(21a, 22a)을 형성하는 단계;를 포함할 수 있다.
제1 페이스트의 점도는 제2 페이스트의 점도보다 작을 수 있으며, 내부 전극(31, 32)과 외부 전극(21a, 22a)은 서로 다른 방식에 의하여 형성될 수 있으며, 구체적으로는 내부 전극(31, 32)은 인쇄 방식에 의하여 형성되고 외부 전극(21a, 22a)은 디핑 방식에 의하여 형성될 수 있다.
내부 전극(31, 32)은 스크린 인쇄 방식에 의하여 형성될 수 있고, 반면에 외부 전극(21a, 22a)은 디핑 방식에 의하여 형성될 수 있다.
내부 전극(31, 32)과 외부 전극(21a, 22a)을 형성하는 공정의 특성상(스크린 인쇄 방식 vs. 디핑 방식), 내부 전극(31, 32)을 형성하는데 사용되는 제1 페이스트의 점도는 외부 전극을 형성하는데 사용되는 제1 페이스트의 점도보다 작을 수 있다.
소성은 공기 중에서 수행될 수 있다.
내부 전극(31, 32)이 도전성 산화물로 형성되기 때문에 소성 과정을 환원 분위기로 유지할 필요가 없기 때문에, 공정이 단순해 질 수 있고, 제조 비용이 절감될 수 있다.
또한, 공기 중에서 소성을 할 때 환원 분위기 하에서 유전 재료의 절연 특성 저하를 억제하기 위하여 유전 재료에 첨가되는 희토류 원소 등의 첨가제를 사용할 필요가 없다.
외부 전극(21a, 22a) 상에 도전층(21b, 22b)을 형성하는 단계를 추가적으로 더 포함할 수 있다.
또한, 도전층(21b, 22b) 상에 도금층(21c, 22c)을 형성하는 단계를 추가적으로 더 포함할 수 있다.
기타 제1 및 제2 도전성 산화물, 도전층(21b, 22b), 도금층(21c, 22c)에 관한 사항은 앞에서 설명한 바와 동일하다.
본 실시 형태의 다른 측면의 적층 세라믹 전자 부품의 제조 방법은 제1 도전성 산화물을 포함하는 제1 페이스트로 세라믹 그린 시트 상에 내부 전극(31, 32)을 형성하는 단계; 상기 세라믹 그린 시트를 적층 및 절단하여 그린 칩을 제조하는 단계; 제2 도전성 산화물을 포함하는 제2 페이스트로 상기 그린 칩의 외부면에 외부 전극(21a, 22a)을 형성하는 단계; 상기 그린 칩을 소성하는 단계;를 포함할 수 있다.
본 측면의 가장 큰 특징은 내부 전극(31, 32) 및 외부 전극(21a, 22a)을 동시에 소성할 수 있다는 점이다.
즉, 그린 칩을 소성한 후 소성 칩에 외부 전극(21a, 22a)을 형성하는 것이 아니라, 그린 칩에 외부 전극(21a, 22a)을 형성한 후에 이를 소성함으로써 내부 전극(31, 32)과 외부 전극(21a, 22a)을 동시에 소성할 수 있다.
제1 및 제2 페이스트의 점도, 내부 전극(31, 32) 및 외부 전극(21a, 22a)의 형성 방식, 제1 및 제2 도전성 산화물, 도전층(21b, 22b), 도금층(21c, 22c)등에 관한 사항은 앞서 설명한 바와 동일하다.
[실시예]
실시예의 적층 세라믹 캐패시터는 다음과 같은 방법에 의하여 준비하였다.
우선, 티탄산바륨 분말에 에탄올과 바인더 등의 첨가제를 혼합하여 볼 밀링하여 세라믹 분말이 고르게 분산된 세라믹 슬러리를 제조하고, 닥터 블레이드 방법을 이용하여 캐리어 필름 상에 세라믹 슬러리를 도포 및 건조하여 소결 후의 두께가 20um가 되도록 유전체 그린 시트를 제조하였다.
다음으로, ITO 분말에 용매, 바인더 등의 첨가제를 첨가하고 볼 밀링하여 ITO가 고르게 분산된 내부 전극용 페이스트를 준비하였다. 또한, 바인더의 함량을 적게 하여 점도가 낮은 외부 전극용 페이스트를 별도로 준비하였다. 이는 디핑 방식으로 외부 전극을 형성하기 위한 것이다.
내부 전극과 외부 전극의 재료는 동일하고 다만 바인더의 함량에 의하여 페이스트의 점도를 다르게 한 것이다.
다음으로, 내부 전극용 페이스트로 유전체 그린 시트 상에 스크린 인쇄법을 이용하여 내부 전극을 형성하고, 그린 시트를 적층하여 적층체를 형성하고, 적층체를 85℃에서 1,000kgf/㎠의 압력으로 등압 압축 성형(isostatic pressing) 한 후 적층체를 절단하여 그린 칩을 준비하였다.
그린 칩을 외부 전극용 페이스트에 디핑 및 건조하여 그린 칩의 외부면에 외부 전극을 형성하였다.
외부 전극이 형성된 그린 칩을 대기 분위기 하에서 230℃에서 60시간 유지하는 탈바인더 공정을 거친 후, 1200℃에서 대기 분위기에서 소성하여, 내부 전극과 외부 전극을 동시에 소성하였다.
은(Ag)-에폭시 도전성 페이스트로 외부 전극 상에 도전층을 형성하고, 도전층 상에는 전기도금에 의하여 주석 도금층을 형성하였다.
비교예에 대하여는 상기 실시예와의 차이점을 주로 하여 설명한다.
비교예 1 및 2 모두 내부 전극으로는 니켈을 사용하였으며, 외부 전극으로는 구리를 주성분으로 사용하였다.
비교예의 경우는 그린 칩을 소성하여 소성 칩을 준비한 다음, 소성 칩의 외부면에 외부 전극을 형성하였다.
비교예 1의 경우는 환원 분위기 (Ni/NiO 평형 산소 분압보다 낮은 10-11~10-10 atm) 하 900℃에서 소성하였으며, 비교에 2의 경우는 비교예 1과 동일한 온도에서 대기 분위기 하에서 소성을 실시하였다.
적층 세라믹 캐패시터는 용량이 10uF이 되도록 설계되었다.
상기와 같은 방법으로 준비된 적층 세라믹 캐패시터에 대하여, 내부 전극의 비저항 및 캐패시터의 용량을 측정 비교하여 표 1에 나타내었다.
비교예 및 실시예 각각 50개의 시편에 대하여 측정한 평균값을 나타내었다.
구분 내부전극 소성 분위기 내부전극의
비저항(Ω㎝)		 캐패시터의 용량
(uF)
비교예 1 니켈 환원 분위기 1.24 x108 10.5
비교예 2 공기 5.4 x1011 0.01
실시예 ITO 공기 1.52 x108 10.1
표 1을 참조하면, 비교예 1은 내부 전극으로 니켈을 사용하고 환원 분위기에서 소성을 한 경우로서, 내부 전극의 비저항은 1.24 x108 Ω㎝ 이고, 캐패시터의 용량은 10.5 uF 이다.
반면에, 비교예 2는 내부 전극으로 니켈을 사용하고 공기 중에서 소성을 한 경우로서, 내부 전극의 비저항은 5.4 x1011 Ω㎝ 이고, 용량은 0.01 uF 이다. 비교예 2에서는 캐패시터의 용량 거의 형성되지 않았다.
비교예 2는 비저항의 값이 비교예 1보다 약 103 정도 더 크게 측정되었으며, 이는 공기 중에서 소성하였기 때문에 내부 전극으로 사용된 니켈이 산화되었기 때문으로 유추된다. 또한, 이로 인하여 캐패시터의 정전 용량 또한 거의 형성될 수 없었음을 확인할 수 있다.
실시예는 내부 전극으로 도전성 산화물인 ITO를 사용하고 공기 중에서 소성을 한 경우로서, 내부 전극의 비저항은 1.52 x108 Ω㎝ 이고, 캐패시터의 용량은 10.1 uF 이다.
비교예 1과 비교하면 실시예의 경우 비록 공기 중에서 소성을 실시하였지만, 내부 전극의 비저항이나 캐패시터의 용량에 있어서 별 큰 차이가 없다. 내부 전극으로 도전성 산화물인 ITO를 사용했기 때문에 내부 전극의 산화로 인한 저항 증가가 발생하지 않은 점에 기인한다고 유추할 수 있다.
실시예의 비저항이 비교예 1보다 다소 큰 이유는 도전성 산화물 자체의 도전성이 니켈 금속보다 작은 점에 기인한다고 유추된다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 세라믹 본체
21, 22: 단자 전극
21a, 22a: 외부 전극
21b, 22b: 도전층
21c, 22c: 도금층
31, 32: 내부 전극

Claims (37)

  1. 세라믹 본체;
    상기 세라믹 본체의 내부에 적층되어 배치되고, 제1 도전성 산화물을 포함하는 내부 전극; 및
    상기 세라믹 본체의 외부면에 형성되고, 상기 내부 전극에 접속되고, 제2 도전성 산화물을 포함하는 외부 전극;
    을 포함하는 적층 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 제1 및 제2 도전성 산화물은 인듐-주석 산화물 또는 루테늄 산화물인 적층 세라믹 전자 부품.
  3. 제1항에 있어서,
    상기 제1 및 제2 도전성 산화물은 동일한 재료로 이루어진 적층 세라믹 전자 부품.
  4. 제1항에 있어서,
    상기 외부 전극 상에 도전층이 형성된 적층 세라믹 전자 부품.
  5. 제4항에 있어서,
    상기 도전층은 도전성 금속 및 유기 중합체를 포함하는 적층 세라믹 전자 부품.
  6. 제4항에 있어서,
    상기 도전성 금속은 금, 은, 구리, 니켈 및 이들의 합금으로 이루어진 그룹 중에서 선택된 어느 하나인 적층 세라믹 전자 부품.
  7. 제5항에 있어서,
    상기 유기 중합체는 에폭시 수지인 적층 세라믹 전자 부품.
  8. 제4항에 있어서,
    상기 도전층은 은-에폭시 수지층인 적층 세라믹 전자 부품.
  9. 제4항에 있어서,
    상기 도전층 상에 도금층이 형성된 적층 세라믹 전자 부품.
  10. 제9항에 있어서,
    상기 도금층은 니켈 도금층 또는 주석 도금층인 적층 세라믹 전자 부품.
  11. 제1 도전성 산화물을 포함하는 제1 페이스트로 세라믹 그린 시트 상에 내부 전극을 형성하는 단계;
    상기 세라믹 그린 시트를 적층 및 절단하여 얻은 그린 칩을 제조하는 단계;
    상기 그린 칩을 소성하여 소성 칩을 제조하는 단계; 및
    제2 도전성 산화물을 포함하는 제2 페이스트로 상기 소성 칩의 외부면에 외부 전극을 형성하는 단계;
    를 포함하는 적층 세라믹 전자 부품의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 페이스트의 점도는 상기 제2 페이스트의 점도보다 작은 적층 세라믹 전자 부품의 제조 방법.
  13. 제11항에 있어서,
    상기 내부 전극은 인쇄 방식에 의하여 형성되는 적층 세라믹 전자 부품의 제조 방법.
  14. 제11항에 있어서,
    상기 외부 전극은 디핑 방식에 의하여 형성되는 적층 세라믹 전자 부품의 제조 방법.
  15. 제11항에 있어서,
    상기 소성은 공기 중에서 수행되는 적층 세라믹 전자 부품의 제조 방법.
  16. 제11항에 있어서,
    상기 제1 및 제2 도전성 산화물은 동일한 재료로 이루어진 적층 세라믹 전자 부품의 제조 방법.
  17. 제11항에 있어서,
    상기 외부 전극 상에 도전층을 형성하는 단계를 추가적으로 더 포함하는 적층 세라믹 전자 부품의 제조 방법.
  18. 제17항에 있어서,
    상기 도전층은 도전성 금속 및 유기 중합체를 포함하는 적층 세라믹 전자 부품의 제조 방법.
  19. 제18항에 있어서,
    상기 도전성 금속은 금, 은, 구리, 니켈 및 이들의 합금으로 이루어진 그룹 중에서 선택된 어느 하나인 적층 세라믹 전자 부품의 제조 방법.
  20. 제18항에 있어서,
    상기 유기 중합체는 에폭시 수지인 적층 세라믹 전자 부품의 제조 방법.
  21. 제17항에 있어서,
    상기 도전층은 은-에폭시 수지층인 적층 세라믹 전자 부품의 제조 방법.
  22. 제17항에 있어서,
    상기 도전층 상에 도금층을 형성하는 단계를 추가적으로 포함하는 적층 세라믹 전자 부품의 제조 방법.
  23. 제22항에 있어서,
    상기 도금층은 니켈 도금층 또는 주석 도금층인 적층 세라믹 전자 부품의 제조 방법.
  24. 제1 도전성 산화물을 포함하는 제1 페이스트로 세라믹 그린 시트 상에 내부 전극을 형성하는 단계;
    상기 세라믹 그린 시트를 적층 및 절단하여 그린 칩을 제조하는 단계;
    제2 도전성 산화물을 포함하는 제2 페이스트로 상기 그린 칩의 외부면에 외부 전극을 형성하는 단계; 및
    상기 그린 칩을 소성하는 단계;
    를 포함하는 적층 세라믹 전자 부품의 제조 방법.
  25. 제24항에 있어서,
    상기 제1 페이스트의 점도는 상기 제2 페이스트의 점도보다 작은 적층 세라믹 전자 부품의 제조 방법.
  26. 제24항에 있어서,
    상기 내부 전극은 인쇄 방식에 의하여 형성되는 적층 세라믹 전자 부품의 제조 방법.
  27. 제24항에 있어서,
    상기 외부 전극은 디핑 방식에 의하여 형성되는 적층 세라믹 전자 부품의 제조 방법.
  28. 제24항에 있어서,
    상기 소성은 공기 중에서 수행되는 적층 세라믹 전자 부품의 제조 방법.
  29. 제24항에 있어서,
    상기 제1 및 제2 도전성 산화물은 인듐-주석 산화물 또는 루테늄 산화물인 적층 세라믹 전자 부품의 제조 방법.
  30. 제24항에 있어서,
    상기 제1 및 제2 도전성 산화물은 동일한 재료로 이루어진 적층 세라믹 전자 부품의 제조 방법.
  31. 제24항에 있어서,
    상기 외부 전극 상에 도전층을 형성하는 단계를 추가적으로 더 포함하는 적층 세라믹 전자 부품의 제조 방법.
  32. 제31항에 있어서,
    상기 도전층은 도전성 금속 및 유기 중합체를 포함하는 적층 세라믹 전자 부품의 제조 방법.
  33. 제32항에 있어서,
    상기 도전성 금속은 금, 은, 구리, 니켈 및 이들의 합금으로 이루어진 그룹 중에서 선택된 어느 하나인 적층 세라믹 전자 부품의 제조 방법.
  34. 제32항에 있어서,
    상기 유기 중합체는 에폭시 수지인 적층 세라믹 전자 부품의 제조 방법.
  35. 제31항에 있어서,
    상기 도전층은 은-에폭시 수지층인 적층 세라믹 전자 부품의 제조 방법.
  36. 제31항에 있어서,
    상기 도전층 상에 도금층을 형성하는 단계를 추가적으로 포함하는 적층 세라믹 전자 부품의 제조 방법.
  37. 제36항에 있어서,
    상기 도금층은 니켈 도금층 또는 주석 도금층인 적층 세라믹 전자 부품의 제조 방법.
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