KR20120119512A

KR20120119512A - 반도체 집적회로

Info

Publication number: KR20120119512A
Application number: KR1020110037482A
Authority: KR
Inventors: 이강설; 이재진; 임재혁
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2011-04-21
Filing date: 2011-04-21
Publication date: 2012-10-31
Also published as: KR101211046B1; US20120267790A1; US8564138B2; CN102751258A; CN102751258B

Abstract

3D(three dimensional) 스택 패키지 구조를 가지는 반도체 집적회로에 관한 것으로, 수직으로 스택된 다수의 반도체 칩과, 각각의 반도체 칩마다 대응하는 다수의 제1 위치에 수직 방향으로 관통하며 제1 전원을 인터페이스하기 위한 다수의 제1 칩관통비아와, 다수의 반도체 칩 중 최상위에 스택된 반도체 칩의 상부에 구비되며 다수의 제1 칩관통비아를 수평 방향으로 접속시키기 위한 제1 공통 도전층과, 제1 공통 도전층과 다수의 제1 칩관통비아를 실질적으로 접속시키기 위한 다수의 제1 콘택트부와, 각각의 반도체 칩마다 대응하는 다수의 제2 위치에 수직 방향으로 관통하며 제2 전원을 인터페이스하기 위한 다수의 제2 칩관통비아와, 최상위에 스택된 반도체 칩의 상부에 구비되며 다수의 제2 칩관통비아를 수평 방향으로 접속시키기 위한 제2 공통 도전층과, 제2 공통 도전층과 다수의 제2 칩관통비아를 실질적으로 접속시키기 위한 다수의 제2 콘택트부를 포함하는 반도체 집적회로가 제공된다.

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}

본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 3D(three dimensional) 스택 패키지 구조를 가지는 반도체 집적회로에 관한 것이다.

일반적으로, 반도체 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에 들어서는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 스택(stack) 패키지에 대한 다양한 기술들이 개발되고 있다.

반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 패키지에 의하면, 예컨대 반도체 메모리 장치의 경우는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. 또한, 스택 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 이점을 갖기 때문에 스택 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.

스택 패키지는 크게 개별 반도체 칩들을 스택한 후에, 한번에 스택된 반도체 칩들을 패키징해주는 방법과, 패키징된 개별 반도체 칩들을 스택하는 방법으로 제조할 수 있으며, 스택 패키지의 개별 반도체 칩들은 금속 와이어 또는 관통 실리콘 비아(Through Silicon Via; TSV) 등을 통하여 전기적으로 연결된다. 특히, 관통 실리콘 비아(TSV)를 이용한 스택 패키지는 반도체 칩 내에 관통 실리콘 비아(TSV)를 형성해서 관통 실리콘 비아(TSV)에 의해 수직으로 반도체 칩들 간에 물리적 및 전기적 연결이 이루어지도록 한 구조이다.

도 1에는 종래기술에 따른 반도체 집적회로의 측단면도가 도시되어 있고, 도 2에는 도 1에 도시된 제4 반도체 칩의 평면도가 도시되어 있다.

도 1 및 도 2를 함께 참조하면, 반도체 집적회로(100)는 수직으로 스택된 제1 내지 제4 반도체 칩(110, 120, 130, 140)과, 각각의 반도체 칩(110, 120, 130, 140)마다 대응하는 다수의 제1 위치에 수직으로 관통하며 제1 전원을 인터페이스하기 위한 다수의 제1 칩관통비아(150A, 150B, 150C)와, 각각의 반도체 칩(110, 120, 130, 140)마다 대응하는 다수의 제2 위치에 수직으로 관통하며 제2 전원을 인터페이스하기 위한 다수의 제2 칩관통비아(160A, 160B, 160C)와, 각각의 반도체 칩(110, 120, 130, 140)마다 대응하는 다수의 제3 위치에 수직으로 관통하며 신호를 인터페이스하기 위한 다수의 제3 칩관통비아(170A, 170B, 170C, 170D, 170E)와, 각각의 칩관통비아(150A, 150B, 150C, 160A, 160B, 160C, 170A, 170B, 170C, 170D, 170E) 사이에 구비되며 대응하는 칩관통비아를 전기적으로 접속시키기 위한 다수의 접속 패드(BP11, BP12, BP13)를 포함한다.

여기서, 제1 내지 제4 반도체 칩(110, 120, 130, 140)은 모두 동일한 공정에 의해 제조될 수 있으며, 이러한 경우 가장 하위에 위치한 제1 반도체 칩(110)이 마스터 칩으로써의 역할을 수행하고 나머지 반도체 칩들(120, 130, 140)이 슬레이브 칩으로써의 역할을 수행하게 된다.

그리고, 다수의 제1 내지 제3 칩관통비아(150A, 150B, 150C, 160A, 160B, 160C, 170A, 170B, 170C, 170D, 170E)는 전원 또는 신호를 인터페이스하기 때문에 전도성이 우수한 금속으로 이루어지는 것이 좋다. 예컨대, 통상적으로 구리(Cu)가 많이 이용된다. 이러한 다수의 제1 내지 제3 칩관통비아(150A, 150B, 150C, 160A, 160B, 160C, 170A, 170B, 170C, 170D, 170E)는 관통 실리콘 비아(Through Silicon Via; TSV)를 포함한다.

또한, 다수의 접속 패드(BP11, BP12, BP13)는 통상의 범프(bump) 패드를 말한다.

이와 같은 반도체 집적회로(100)에 따르면, 다수의 제1 내지 제3 칩관통비아(150A, 150B, 150C, 160A, 160B, 160C, 170A, 170B, 170C, 170D, 170E)를 통해 각종 신호 또는 각종 전원을 인터페이스함으로써 전류 소모 및 신호 지연을 최소화할 수 있으면서도 향상된 대역폭(bandwidth)으로 인해 동작 성능이 우수해진다.

그러나, 종래기술에 따른 반도체 집적회로(100)는 다음과 같은 문제점이 있다.

제1 내지 제4 반도체 칩(110, 120, 130, 140)은 각각 상부 표면에 활성층(active layer)이 존재하며, 그 활성층에는 각종 회로들이 구비된다. 그런데, 고집적화 추세에 따라 제1 내지 제4 반도체 칩(110, 120, 130, 140)의 사이즈를 줄이기 위해 최소한의 필요한 회로만을 남겨두고 불필요한 회로들이 제거되고 있다. 그 중에는 인터페이스되는 전원을 안정화시켜주기 위한 회로, 예컨대 리저브 캡(reservoir capacitor) 등이 많이 제거되고 있다. 아울러, 전원을 인터페이스하기 위한 다수의 제1 및 제2 칩관통비아(150A, 150B, 150C, 160A, 160B, 160C)가 각각 수직으로 연결되는 구조를 가짐에 따라 저항 전압 강하(ohmic drop)에 취약한 구조를 가진다. 즉, 스택되는 반도체 칩의 개수가 늘어날수록 그에 대응하여 수직으로 연결되는 칩관통비아의 개수도 늘어나게 되므로, 상층부에 스택되는 칩관통비아일수록 전원 공급능력이 떨어지는 저항 전압 강하(ohmic drop)가 야기될 수밖에 없는 것이다. 이러한 경우, 불안정한 신호 전송으로 오동작이 유발되며, 불안정한 비동기 특성으로 인해 고속 동작이 어려운 문제점이 있다.

또한, 종래기술에 따른 반도체 집적회로(100)는 패키지 상태에서 다수의 제3 칩관통비아(170A, 170B, 170C, 170D, 170E)를 통해 인터페이스되는 신호들의 불량분석이 어려운 문제점이 있다.

본 발명은 사이즈를 늘리지 않으면서 전원이 안정화된 반도체 집적회로를 제공하는데 그 목적이 있다.

본 발명의 다른 목적은 패키지 상태에서 신호 모니터링을 통해 정확한 불량분석이 가능한 반도체 집적회로를 제공하는 것이다.

본 발명의 일 측면에 따르면, 본 발명은 반도체 칩; 반도체 칩을 수직 방향으로 관통하며, 제1 전원을 인터페이스하기 위한 다수의 제1 칩관통비아; 및 반도체 칩의 상부에 구비되며, 다수의 제1 칩관통비아를 수평 방향으로 접속시키기 위한 제1 공통 도전층을 포함한다. 그리고, 본 발명은 제1 공통 도전층과 다수의 제1 칩관통비아를 실질적으로 접속시키기 위한 다수의 제1 콘택트부를 더 포함한다.

본 발명의 다른 측면에 따르면, 본 발명은 수직으로 스택된 다수의 반도체 칩; 스택된 다수의 반도체 칩을 수직 방향으로 관통하며, 제1 전원을 인터페이스하기 위한 다수의 제1 칩관통비아; 및 스택된 다수의 반도체 칩 중 최상위에 스택된 반도체 칩의 상부에 구비되며, 다수의 제1 칩관통비아를 수평 방향으로 접속시키기 위한 제1 공통 도전층을 포함한다. 그리고, 본 발명은 제1 공통 도전층과 다수의 제1 칩관통비아를 실질적으로 접속시키기 위한 다수의 제1 콘택트부를 더 포함한다.

본 발명의 또 다른 측면에 따르면, 본 발명은 수직으로 스택된 다수의 반도체 칩; 각각의 반도체 칩마다 대응하는 제1 위치에 수직 방향으로 관통하며, 제1 전원을 인터페이스하기 위한 다수의 제1 칩관통비아; 다수의 반도체 칩 중 최상위에 스택된 반도체 칩의 상부에 구비되며, 다수의 제1 칩관통비아를 수평 방향으로 접속시키기 위한 제1 공통 도전층; 각각의 반도체 칩마다 대응하는 제2 위치에 수직 방향으로 관통하며, 신호를 인터페이스하기 위한 다수의 제2 칩관통비아; 및 제1 공통 도전층과 동일한 층에 배치되며, 다수의 제2 칩관통비아와 각각 접속되는 다수의 접속 패드를 포함한다. 그리고, 본 발명은 제1 공통 도전층과 다수의 제1 칩관통비아를 실질적으로 접속시키기 위한 다수의 제1 콘택트부; 및 다수의 제2 칩관통비아와 다수의 접속 패드를 실질적으로 접속시키기 위한 다수의 제2 콘택트부를 더 포함한다.

본 발명은 스택된 반도체 칩들의 최상부에 동일한 전원용 칩관통비아들을 하나의 도전층으로 연결시킴으로써, 사이즈를 늘리지 않으면서도 효과적인 파워 메쉬(power mesh)가 가능하다. 따라서, 전체 사이즈를 종전과 동일하게 가져가면서도 파워 노이즈에 강인성을 가지기 때문에, 안정된 신호 전송으로 인해 오동작이 방지되며 고속 동작이 가능해져 동작 성능이 우수해지는 효과가 있다.

또한, 본 발명은 파워 메쉬(power mesh)를 위한 도전층과 함께 테스트를 위한 패드 - 도전층과는 전기적으로 분리됨 - 를 구비함으로써, 패키지 상태에서도 신호 불량분석이 가능해진다. 따라서, 잠재적인 불량을 미리 파악할 수 있기 때문에, 반도체 집적회로의 개발기간을 단축할 수 있고 반도체 집적회로의 동작 신뢰성을 향상시킬 수 있는 효과가 있다.

도 1은 종래기술에 따른 반도체 집적회로의 측단면도.
도 2는 도 1에 도시된 제4 반도체 칩의 평면도.
도 3은 본 발명의 제1 실시예에 따른 반도체 집적회로의 측단면도.
도 4는 도 3에 도시된 제1 및 제2 공통 도전층을 포함하는 최상위층의 평면도.
도 5는 본 발명의 제2 실시예에 따른 반도체 집적회로의 측단면도.
도 6은 도 5에 도시된 제1 및 제2 공통 도전층과 다수의 패드를 포함하는 최상위층의 평면도.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.

본 발명의 실시예에서는 4 개의 반도체 칩이 스택된 것을 예로 들어 설명한다.

도 3에는 본 발명의 제1 실시예에 따른 반도체 집적회로가 측단면도로 도시되어 있고, 도 4에는 도 3에 도시된 제1 및 제2 공통 도전층을 포함하는 최상위층의 평면도가 도시되어 있다.

도 3 및 도 4를 함께 참조하면, 반도체 집적회로(100)는 수직으로 스택된 제1 내지 제4 반도체 칩(210, 220, 230, 240)과, 각각의 반도체 칩(210, 220, 230, 240)마다 대응하는 다수의 제1 위치에 수직 방향으로 관통하며 제1 전원을 인터페이스하기 위한 다수의 제1 칩관통비아(250A, 250B, 250C)와, 제1 내지 제4 반도체 칩(210, 220, 230, 240) 중 최상위에 스택된 제4 반도체 칩(240)의 상부에 구비되며 다수의 제1 칩관통비아(250A, 250B, 250C)를 수평 방향으로 접속시키기 위한 제1 공통 도전층(280A)과, 제1 공통 도전층(280A)과 다수의 제1 칩관통비아(250A, 250B, 250C)를 접속시키기 위한 다수의 제1 콘택트부(291A, 291B, 291C)와, 각각의 반도체 칩(210, 220, 230, 240)마다 대응하는 다수의 제2 위치에 수직 방향으로 관통하며 제2 전원을 인터페이스하기 위한 다수의 제2 칩관통비아(260A, 260B, 260C)와, 제4 반도체 칩(240)의 상부에 구비되며 다수의 제2 칩관통비아(260A, 260B, 260C)를 수평 방향으로 접속시키기 위한 제2 공통 도전층(280B)과, 제2 공통 도전층(280B)과 다수의 제2 칩관통비아(260A, 260B, 260C)를 접속시키기 위한 다수의 제2 콘택트부(293A, 293B, 293C)와, 각종 신호를 인터페이스하기 위한 다수의 제3 칩관통비아(270A, 270B, 270C, 270D, 270E)와, 각각의 칩관통비아(250A, 250B, 250C, 260A, 260B, 260C, 270A, 270B, 270C, 270D, 270E) 사이에 구비되며 대응하는 칩관통비아를 전기적으로 접속시키기 위한 다수의 범프 패드(BP21, BP22, BP23)를 포함한다.

여기서, 제1 내지 제4 반도체 칩(210, 220, 230, 240)은 모두 동일한 공정에 의해 제조될 수 있으며, 이러한 경우 가장 하위에 위치한 제1 반도체 칩(210)이 마스터 칩으로써의 역할을 수행하고 나머지 제2 내지 제4 반도체 칩들(220, 230, 240)이 슬레이브 칩으로써의 역할을 수행하게 된다. 즉, 제1 반도체 칩(210)은 외부로부터 인가된 각종 신호 및 전원을 제2 내지 제4 반도체 칩(220, 230, 240)으로 전달하고, 제2 내지 제4 반도체 칩(220, 230, 240)은 제1 반도체 칩(210)의 제어에 따라 예정된 동작을 수행하는 것이다.

그리고, 다수의 제1 내지 제3 칩관통비아(250A, 250B, 250C, 260A, 260B, 260C, 270A, 270B, 270C, 270D, 270E)는 전원 또는 신호를 인터페이스하기 때문에 전도성이 우수한 금속으로 이루어지는 것이 좋다. 예컨대, 통상적으로 구리(Cu)가 많이 이용된다. 이러한 다수의 제1 내지 제3 칩관통비아(250A, 250B, 250C, 260A, 260B, 260C, 270A, 270B, 270C, 270D, 270E)는 관통 실리콘 비아(Through Silicon Via; TSV)를 포함한다. 한편, 다수의 제1 칩관통비아(250A, 250B, 250C), 다수의 제2 칩관통비아(260A, 260B, 260C), 및 다수의 제3 칩관통비아(270A, 270B, 270C, 270D, 270E)는 각각의 반도체 칩(210, 220, 230, 240)마다 3개, 3개, 5개가 구비되고 있지만, 반드시 이에 한정되는 것은 아니며, 실질적으로 수백 개에서 수천 개가 구비된다.

또한, 제1 및 제2 공통 도전층(280B)은 동일한 층, 즉 동일한 높이에 구비된다. 그리고, 제1 및 제2 공통 도전층(280B)은 각각, 도 4에 도시된 바와 같이 예정된 간격(D1)만큼 이격되어 구비된다. 즉, 제1 및 제2 공통 도전층(280B)은 서로 전기적으로 분리되어 있는 것이다. 이때, 제1 및 제2 공통 도전층(280B) 사이는 요철 형상의 간격(D1)이 구비되는데, 이는 다수의 제1 및 제2 칩관통비아(250A, 250B, 250C, 260A, 260B, 260C)가 일방향으로 나란하게 구비됨에 따라 다수의 제1 및 제2 칩관통비아(250A, 250B, 250C, 260A, 260B, 260C)를 전원별로 분리시키는 동시에 같은 전원끼리 연결시키기 위함이다. 이와 같은 제1 및 제2 공통 도전층(280B)은 수직 방향으로 연결되는 다수의 제1 및 제2 칩관통비아(250A, 250B, 250C, 260A, 260B, 260C)를 수평 방향으로 연결하기 위한 파워 메쉬(power mesh) 수단으로써 구비되고 있는 것이다.

또한, 다수의 제1 및 제2 콘택트부(291A, 291B, 291C, 293A, 293B, 293C)는 다수의 제1 및 제2 칩관통비아(250A, 250B, 250C, 260A, 260B, 260C)와 1대1 대응되어 구비되며, 다수의 제1 및 제2 칩관통비아(250A, 250B, 250C, 260A, 260B, 260C)와 제1 및 제2 공통 도전층(280B)을 실질적으로 연결하는 역할을 수행한다. 이와 같은 다수의 제1 및 제2 콘택트부(291A, 291B, 291C, 293A, 293B, 293C)는 제1 및 제2 공통 도전층(280B)과 함께 금속으로 이루어지는 것이 좋다.

상기와 같은 구성을 가지는 제1 실시예의 반도체 집적회로(100)에 따르면, 수직 방향으로 연결된 칩관통비아 구조에서 전원 소오스 - 예컨대, 제1 반도체 칩(210)에 공급되는 전원을 말함 - 로부터 가장 멀리 떨어진 칩관통비아들을 공통의 도전층을 이용하여 수평 방향으로 연결함으로써, 효과적인 파워 메쉬가 가능해지는 이점이 있다. 다시 말해, 수직 방향으로 연결된 칩관통비아 구조는 종단으로 갈수록 저항 전압 강하(ohmic drop)에 의해 전원 공급능력이 떨어지게 되므로, 가장 종단에 위치한 칩관통비아들을 수평 방향의 공통 도전층으로 연결시켜 주기만 하면 등가 저항(equivalent resistance)의 감소로 인해 전원 공급능력이 향상되는 것이다. 또한, 본 발명은 제1 및 제2 공통 도전층 사이에 기생 캡(parasitic capacitor)이 형성되며, 제1 및 제2 공통 도전층과 제4 반도체 칩의 최상위 금속층 사이에 기생 캡(parasitic capacitor)이 형성된다. 이렇게 형성된 기생 캡(parasitic capacitor)은 파워 메쉬와 함께 전원 안정화에 기여하게 된다. 즉, 기생 캡(parasitic capacitor)은 리저브 캡(reservoir capacitor)과 동일한 기능을 수행하는 것이다.

한편, 본 발명의 제1 실시예에서는 최상위층에만 제1 및 제2 공통 도전층이 구비되는 것을 예로 들어 설명하였지만, 반드시 이에 한정되는 것은 아니며, 반도체 칩 사이에도 제1 및 제2 공통 도전층이 구비될 수 있다. 물론, 전원별로 대응하는 범프 패드들이 제1 또는 제2 공통 도전층와 연결되어야 하는 것은 당연하다. 이러한 경우, 더욱 효과적인 파워 메쉬가 가능해지며, 더욱이 동일한 공정을 통해 제1 및 제2 공통 도전층을 포함하는 반도체 칩의 제조가 가능해지는 이점이 있다.

도 5에는 본 발명의 제2 실시예에 따른 반도체 집적회로가 측단면도로 도시되어 있고, 도 6에는 도 5에 도시된 제1 및 제2 공통 도전층과 다수의 접속 패드를 포함하는 최상위층의 평면도가 도시되어 있다.

본 발명의 제2 실시예는 본 발명의 제1 실시예에 더하여 신호 불량분석도 가능한 기술적 특징이 개시된다. 이에 따라, 본 발명의 제2 실시예는 설명의 편의를 위해 본 발명의 제1 실시예와 다른 구성에 대해서만 설명하도록 한다. 즉, 본 발명의 제1 실시예와 대응하는 구성에 대해서는 그 설명을 생략하도록 한다.

도 5 및 도 6을 함께 참조하면, 제4 반도체 칩(340)의 상부에 배치되며 각종 신호를 인터페이스하기 위한 다수의 제3 칩관통비아(370A, 370B, 370C, 370D, 370E)와 접속되는 다수의 접속 패드(381C, 383C, 385C, 387C, 389C)와, 다수의 접속 패드(381C, 383C, 385C, 387C, 389C)와 다수의 제3 칩관통비아(370A, 370B, 370C, 370D, 370E)를 실질적으로 접속시키기 위한 다수의 제3 콘택트부(395A, 395B, 395C, 395D, 395E)를 포함한다.

여기서, 다수의 접속 패드(381C, 383C, 385C, 387C, 389C)는 제1 및 제2 공통 도전층(380A, 380B)과 동일한 층에 배치되되, 도 6에 도시된 바와 같이 제1 및 제2 공통 도전층(380A, 380B)과 전기적으로 분리되도록 배치된다. 이때, 다수의 접속 패드(381C, 383C, 385C, 387C, 389C)는 프로브 테스트를 위한 패드로써 이용되므로, 프로브 테스트가 가능한 사이즈로 구비되는 것이 좋다.

그리고, 다수의 제3 콘택트부(395A, 395B, 395C, 395D, 395E)는 다수의 접속 패드(381C, 383C, 385C, 387C, 389C) 및 다수의 제3 칩관통비아(370A, 370B, 370C, 370D, 370E) 사이에 1대1 대응되어 구비되며, 다수의 접속 패드(381C, 383C, 385C, 387C, 389C)와 다수의 제3 칩관통비아(370A, 370B, 370C, 370D, 370E)를 실질적으로 접속시켜 주는 역할을 한다. 이와 같은 다수의 제3 콘택트부(395A, 395B, 395C, 395D, 395E)는 다수의 접속 패드(381C, 383C, 385C, 387C, 389C)와 함께 금속으로 이루어지는 것이 좋다.

상기와 같은 구성을 가지는 제2 실시예의 반도체 집적회로에 따르면, 패키지 상태에서도 다수의 신호용 칩관통비아와 각각 전기적으로 접속된 접속 패드들을 통해 프로브 테스트를 실시할 수 있다. 다시 말해, 패키지 상태에서도 신호 모니터링을 통해 정확한 불량분석이 가능해지므로, 잠재적인 불량을 미리 파악하여 반도체 집적회로의 개발기간 단축 및 반도체 집적회로의 동작 신뢰도가 향상되는 이점이 있다.

한편, 본 발명의 제2 실시예에서는 최상위층에만 제1 및 제2 공통 도전층이 구비되는 것을 예로 들어 설명하였지만, 반드시 이에 한정되는 것은 아니며, 반도체 칩 사이에도 제1 및 제2 공통 도전층이 구비될 수 있다. 이러한 경우, 더욱 효과적인 파워 메쉬가 가능해지는 이점이 있다.

본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.

200 : 반도체 집적회로 210 : 제1 반도체 칩
220 : 제2 반도체 칩 230 : 제3 반도체 칩
240 : 제4 반도체 칩 BP21 : 제1 범프 패드
BP22 : 제2 범프 패드 BP23 : 제3 범프 패드
280A : 제1 공통 도전층 280B : 제2 공통 도전층
291A ~ 291C : 제1 콘택트부 293A ~ 293C : 제 콘택트부

Claims

반도체 칩;
상기 반도체 칩을 수직 방향으로 관통하며, 제1 전원을 인터페이스하기 위한 다수의 제1 칩관통비아; 및
상기 반도체 칩의 상부에 구비되며, 상기 다수의 제1 칩관통비아를 수평 방향으로 접속시키기 위한 제1 공통 도전층
을 포함하는 반도체 집적회로.
제1항에 있어서,
상기 제1 공통 도전층과 상기 다수의 제1 칩관통비아를 실질적으로 접속시키기 위한 다수의 제1 콘택트부를 더 포함하는 반도체 집적회로.
제2항에 있어서,
상기 제1 공통 도전층과 상기 다수의 제1 콘택트부는 금속으로 이루어진 반도체 집적회로.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 반도체 칩을 수직 방향으로 관통하며, 제2 전원을 인터페이스하기 위한 다수의 제2 칩관통비아; 및
상기 반도체 칩의 상부에 구비되며, 상기 다수의 제2 칩관통비아를 수평 방향으로 접속시키기 위한 제2 공통 도전층을 더 포함하는 반도체 집적회로.
제3항에 있어서,
상기 제2 공통 도전층과 상기 다수의 제2 칩관통비아를 실질적으로 접속시키기 위한 다수의 제2 콘택트부를 더 포함하는 반도체 집적회로.
제2항에 있어서,
상기 제2 공통 도전층과 상기 다수의 제2 콘택트부는 금속으로 이루어진 반도체 집적회로.
제4항에 있어서,
상기 제1 및 제2 공통 도전층은 예정된 간격만큼 이격되며, 그 간격은 일정한 거리를 유지하는 반도체 집적회로.
제4항에 있어서,
상기 제1 및 제2 공통 도전층은 동일한 층에 구비되는 반도체 집적회로.
제8항에 있어서,
상기 제1 및 제2 공통 도전층은 예정된 간격만큼 이격되며, 그 간격은 일정한 거리를 유지하는 반도체 집적회로.
제9항에 있어서,
상기 제1 및 제2 공통 도전층 사이는 요철 형상의 간격이 구비되는 반도체 집적회로.
제4항에 있어서,
상기 다수의 제1 및 제2 칩관통비아는 관통 실리콘 비아(Through Silicon Via : TSV)를 포함하는 반도체 집적회로.
수직으로 스택된 다수의 반도체 칩;
상기 스택된 다수의 반도체 칩을 수직 방향으로 관통하며, 제1 전원을 인터페이스하기 위한 다수의 제1 칩관통비아; 및
상기 스택된 다수의 반도체 칩 중 최상위에 스택된 반도체 칩의 상부에 구비되며, 상기 다수의 제1 칩관통비아를 수평 방향으로 접속시키기 위한 제1 공통 도전층
을 포함하는 반도체 집적회로.
제12항에 있어서,
상기 제1 공통 도전층과 상기 다수의 제1 칩관통비아를 실질적으로 접속시키기 위한 다수의 제1 콘택트부를 더 포함하는 반도체 집적회로.
제13항에 있어서,
상기 제1 공통 도전층과 상기 다수의 제1 콘택트부는 금속으로 이루어진 반도체 집적회로.
제12항 내지 제14항 중 어느 한 항에 있어서,
상기 스택된 다수의 반도체 칩을 수직 방향으로 관통하며, 제2 전원을 인터페이스하기 위한 다수의 제2 칩관통비아; 및
상기 최상위에 스택된 반도체 칩의 상부에 구비되며, 상기 다수의 제2 칩관통비아를 수평 방향으로 접속시키기 위한 제2 공통 도전층을 더 포함하는 반도체 집적회로.
제15항에 있어서,
상기 제2 공통 도전층과 상기 다수의 제2 칩관통비아를 실질적으로 접속시키기 위한 다수의 제2 콘택트부를 더 포함하는 반도체 집적회로.
제16항에 있어서,
상기 제2 공통 도전층과 상기 다수의 제2 콘택트부는 금속으로 이루어진 반도체 집적회로.
제15항에 있어서,
상기 제1 및 제2 공통 도전층은 예정된 간격만큼 이격되며, 그 간격은 일정한 거리를 유지하는 반도체 집적회로.
제18항에 있어서,
상기 제1 및 제2 공통 도전층은 동일한 층에 구비되는 반도체 집적회로.
제19항에 있어서,
상기 제1 및 제2 공통 도전층은 예정된 간격만큼 이격되며, 그 간격은 일정한 거리를 유지하는 반도체 집적회로.
제20항에 있어서,
상기 제1 및 제2 공통 도전층 사이는 요철 형상의 간격이 구비되는 반도체 집적회로.
제15항에 있어서,
상기 다수의 제1 및 제2 칩관통비아는 관통 실리콘 비아(Through Silicon Via : TSV)를 포함하는 반도체 집적회로.
수직으로 스택된 다수의 반도체 칩;
각각의 반도체 칩마다 대응하는 제1 위치에 수직 방향으로 관통하며, 제1 전원을 인터페이스하기 위한 다수의 제1 칩관통비아;
상기 다수의 반도체 칩 중 최상위에 스택된 반도체 칩의 상부에 구비되며, 상기 다수의 제1 칩관통비아를 수평 방향으로 접속시키기 위한 제1 공통 도전층;
상기 각각의 반도체 칩마다 대응하는 제2 위치에 수직 방향으로 관통하며, 신호를 인터페이스하기 위한 다수의 제2 칩관통비아; 및
상기 제1 공통 도전층과 동일한 층에 배치되며, 상기 다수의 제2 칩관통비아와 각각 접속되는 다수의 접속 패드
를 포함하는 반도체 집적회로.
제23항에 있어서,
상기 제1 공통 도전층과 상기 다수의 제1 칩관통비아를 실질적으로 접속시키기 위한 다수의 제1 콘택트부를 더 포함하는 반도체 집적회로.
제23항에 있어서,
상기 다수의 제2 칩관통비아와 상기 다수의 접속 패드를 실질적으로 접속시키기 위한 다수의 제2 콘택트부를 더 포함하는 반도체 집적회로.
제25항에 있어서,
상기 제1 공통 도전층, 상기 다수의 제1 및 제2 콘택트부는 금속으로 이루어진 반도체 집적회로.
제23항 내지 제26항 중 어느 한 항에 있어서,
상기 다수의 접속 패드는 프로브 테스트용 패드인 반도체 집적회로.
제27항에 있어서,
상기 각각의 반도체 칩마다 대응되는 제3 위치에 수직 방향으로 관통하며, 제2 전원을 인터페이스하기 위한 다수의 제2 칩관통비아; 및
상기 최상위에 스택된 반도체 칩의 상부에 구비되며, 상기 다수의 제2 칩관통비아를 수평 방향으로 접속시키기 위한 제2 공통 도전층을 더 포함하는 반도체 집적회로.
제28항에 있어서,
상기 제1 및 제2 공통 도전층은 동일한 층에 구비되는 반도체 집적회로.
제29항에 있어서,
상기 제1 및 제2 공통 도전층, 그리고 상기 다수의 접속 패드는 서로 예정된 간격만큼 이격되며, 그 간격은 일정한 거리를 유지하는 반도체 집적회로.
제28항에 있어서,
상기 다수의 제1 및 제2 칩관통비아는 관통 실리콘 비아(Through Silicon Via : TSV)를 포함하는 반도체 집적회로.