KR20120105989A - 반도체 패키지 제조방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 제조방법에 관한 것으로, 상기 제조방법은 리드 프레임용 금속판의 일면에 칩 탑재 영역과 와이어 본딩 영역을 구획하기 위해 하프 에칭하는 단계; 칩을 탑재하는 단계; 와이어 본딩하는 단계, 몰딩하는 단계 및 상기 금속판의 타면을 하프 에칭하여 와이어 본딩 영역을 전기적으로 단락시키는 단계를 포함하는 반도체 패키지 제조방법에 있어서, 상기 칩을 탑재하는 단계 이전에, 리드 프레임의 하프 에칭 영역에 선택적으로 거친 도금층을 형성하는 단계와; 리드 프레임의 와이어 본딩 영역에 PPF 도금층 및/또는 AG 도금층을 형성하는 단계를 더 포함하는 것을 특징으로 한다. 상기 반도체 패키지 제조방법에 따를 때, 와이어 본딩 영역에는 기존의 PPF 도금을 하고, 몰딩 수지와 결합되는 하프 에칭 영역에는 거친 도금층을 형성함으로써, 작업성 및 패키지 신뢰성을 동시에 확보할 수 있다.

Description

반도체 패키지 제조방법{MANUFACTURING METHOD OF SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 제조방법에 관한 것으로, 상세하게는 QFN(Quad Flat Non-lead) 반도체 패키지 제조방법에 관한 것이다.
최근 전자기기는 고기능화 및 소형화가 강하게 요구됨에 따라, 전자기기에 탑재되는 반도체 칩 패키지도 고집적화 및 소형화가 요구되고 있다. 이에 따라 반도체 칩 패키지의 개발은, 종래의 DIP(Dual In-Line) 패키지와 같은 삽입실장형 패키지에서, QFN(Quad Flat Non-lead), TSOP(Thin Small Out-line Package), TQFP(Thin Quad Flat Package), BGA(Ball Grid Array)와 같은 표면실장형 패키지로 급속히 전환되고 있다.
상기 표면실장형 패키지 중 특히 QFN은 일반적인 반도체 패키지와 같이 리드 프레임(lead frame)을 사용하면서도 반도체 패키지의 크기와 무게를 현저히 줄일 수 있고 고품질의 패키지 신뢰도를 확보할 수 있어 주목받고 있다.
한편 최근에는 종전의 QFN 패키지와 비슷한 사이즈에서 더 많은 I/O를 구현하기 위하여 새로운 형태의 QFN 패키지 디자인이 시도되고 있으며, 그 대표적인 예로 ASE社(Advanced Semiconductor Engineering Co. Ltd)에서 양산하고 있는 aQFNTM 상표명의 반도체 패키지가 알려져 있다.
도 1은 상기 aQFNTM 반도체 패키지(100)의 단면 구조도를 나타낸다. 칩 스케일의 얇은 금속 박판(110)을 대상으로 박판 주변의 와이어 본딩 영역(114)을 제외하고 박판 중심부의 칩 탑재 영역(112) 및 상기 와이어 본딩 영역(114) 사이를 하프 에칭(half etching)하여 구획되어 있다. 상기 반도체 패키지(100)는, 칩 탑재 영역(112)에 칩(120)을 탑재한 후, 본딩 와이어(130)를 이용하여 상기 칩(120)과 상부로 돌출되어 있는 와이어 본딩 영역(114)을 전기적으로 접속하고, 금형(도면 미도시)을 이용하여 칩이 탑재된 금속 박판(110)의 상부를 수지(140) 등을 이용하여 일체로 몰딩한 후, 금속 박판(110)의 하면을 추가로 하프 에칭하여 몰딩된 수지(140)을 노출시켜 상기 와이어 본딩 영역(114)을 전기적으로 단락시킴으로써 제조된다.
이 경우, 반도체 패키지의 내구성은 금속판(110)의 하프 에칭 영역과 몰딩 수지(140) 간의 결합력에 의해 좌우되는데 상기 aQFNTM 반도체 패키지는 그 결합력이 상대적으로 약하여 이에 대한 개선이 요구되고 있다.
이러한 금속판(110)의 하프 에칭 영역과 몰딩 수지(140)가 서로 분리되는 현상을 줄이기 위하여 금속판(110)의 하프 에칭 영역을 각각 앵커(anchor) 형상으로 가공하여 수지(140)와의 계합부를 형성하는 시도가 있으나, 이러한 형상으로 하프 에칭하기가 곤란한 문제가 있다.
본 발명의 목적은, 와이어 본딩 과정에서의 작업성을 저해하지 않으면서도 패키지 신뢰성이 향상된 QFN 반도체 패키지 제조방법을 제공하는 것이다.
상기한 해결과제와 관련된 본 발명의 요지는 다음과 같다.
(1) 리드 프레임용 금속판의 일면에 칩 탑재 영역과 와이어 본딩 영역을 구획하기 위해 하프 에칭하는 단계; 칩을 탑재하는 단계; 와이어 본딩하는 단계, 몰딩하는 단계 및 상기 금속판의 타면을 하프 에칭하여 와이어 본딩 영역을 전기적으로 단락시키는 단계를 포함하는 반도체 패키지 제조방법에 있어서, 상기 칩을 탑재하는 단계 이전에, 리드 프레임의 하프 에칭 영역에 선택적으로 거친 도금층을 형성하는 단계와; 리드 프레임의 와이어 본딩 영역에 PPF 도금층 및/또는 AG 도금층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
(2) 상기 하프 에칭 영역에 대한 거친 도금층의 선택적 형성 단계는, 하프 에칭이 수행된 금속판 면 전체에 대해 거친 도금층을 형성한 후, 상기 와이어 본딩 영역 위의 거친 도금층을 제거하는 방식으로 수행되는 것을 특징으로 하는 상기 (1)에 따른 반도체 패키지 제조방법.
(3) 상기 와이어 본딩 영역 위의 거친 도금층을 제거하는 단계는, 리소그래피 공정을 통해 상기 와이어 본딩 영역 위의 거친 도금층을 노출시킨 후 에칭하는 방식으로 수행되는 것을 특징으로 하는 상기 (2)에 따른 반도체 패키지 제조방법.
(4) 상기 와이어 본딩 영역 위의 거친 도금층을 제거하는 단계는, 표면 연마 방식으로 수행되는 것을 특징으로 하는 상기 (2)에 따른 반도체 패키지 제조방법.
(5) 상기 하프 에칭 영역에 대한 거친 도금층의 선택적 형성 단계는, 금속판에 대한 하프 에칭 과정에서 사용된 감광성 필름을 상기 와이어 본딩 영역에 잔류시킨 상태에서 하프 에칭이 수행된 영역에 대해서만 거친 도금층을 형성한 후, 상기 잔류 감광성 필름을 제거하는 방식으로 수행되는 것을 특징으로 하는 상기 (1)에 따른 반도체 패키지 제조방법.
(6) 상기 와이어 본딩 영역에 대한 PPF 도금층 및/또는 AG 도금층의 형성은, 상기 리소그래피 공정에 형성된 잔류 PR를 마스크로 하는 것을 특징으로 하는 상기 (3)에 따른 반도체 패키지 제조방법.
(7) 상기 와이어 본딩 영역에 대한 PPF 도금층 및/또는 AG 도금층의 형성은, 별도의 리소그래피 공정을 통해 상기 와이어 본딩 영역을 노출시켜 수행되는 것을 특징으로 하는 상기 (4) 또는 (5)에 따른 반도체 패키지 제조방법.
본 발명에 의한 반도체 패키지 제조방법에 따를 때, 와이어 본딩 영역에는 기존의 PPF(Palladium Pre-Plated Frame) 도금을 하고, 몰딩 수지와 결합되는 하프 에칭 영역에는 거친 도금층을 형성함으로써, 작업성 및 패키지 신뢰성을 동시에 확보할 수 있다.
도 1은 종래 aQFN 반도체 패키지의 단면 구조도.
도 2 내지 도 3은 본 발명의 실시예들에 따른 반도체 패키지의 제조 공정도.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예에 대하여 상세히 설명한다. 도면에서 동일 또는 균등물에 대해서는 동일 또는 유사한 참조번호를 부여하였으며, 또한 명세서 전체에서, 어떤 부분이 어떤 구성요소를 '포함'한다고 할 때, 이는 특별히 반대되는 기재가 없는 한, 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 도면에서 반도체 패키지의 구성 각부에 대해서는 설명의 편의상 간략히 도시하거나 과장되어 도시하였다.
이하의 본 발명에 따른 반도체 패키지 제조방법에 관한 실시예에서는 상기 도 1에 따른 단면 구조를 갖는 aQFN 반도체 패키지를 예로 하여 설명한다. 상술한 바와 같이, 상기 반도체 패키지(100)의 제조공정은, 박판 주변의 와이어 본딩 영역(114)을 제외하고 박판 중심부의 칩 탑재 영역(112) 및 상기 와이어 본딩 영역(114) 사이를 하프 에칭(half etching)하여 구획되어 있는 금속판(110)을 대상으로 하여, 상기 칩 탑재 영역(112)에 칩(120)을 탑재한 후, 본딩 와이어(130)를 이용하여 상기 칩(120)과 상부로 돌출되어 있는 와이어 본딩 영역(114)을 전기적으로 접속하고, 금형을 이용하여 칩이 탑재된 금속 박판(110)의 상부를 몰딩 수지(EMC, 140)를 이용하여 일체로 몰딩한 후, 금속 박판(110)의 하면을 추가로 하프 에칭하여 몰딩된 수지(140)의 하부를 노출시켜 상기 와이어 본딩 영역(114)을 상호간에 전기적으로 단락시키는 과정으로 수행된다.
본 발명은 기본적으로, 이러한 패키지 제조공정 중 칩 탑재 공정 및 그 후속 공정 전에 그 전처리 과정으로서, 리드 프레임용 금속판(110)의 하프 에칭 영역에 대해서만 선택적으로 거친 도금층(150)을 형성하여 수지(140)와 하프 에칭 영역 사이의 결합력을 증가시키는 한편, 리드 프레임용 금속판(110)의 와이어 본딩 영역(114), 즉 랜드(land) 영역에 PPF 도금층(160) 및/또는 AG 도금층을 형성하여 패키지 작업성을 저해하지 않는 것을 특징으로 한다.
상기 하프 에칭 영역(112)에 대해서만 선택적으로 거친 도금층(150)을 형성하는 방법에 있어서는, 하프 에칭 영역 및 와이어 본딩 영역(114)을 포함한 금속판(110) 면 전체에 대해 거친 도금층(150)을 형성한 후 와이 본딩 영역(114) 위에 형성된 거친 도금층(150)을 선택적으로 제거하는 방식으로 수행될 수 있다.
이러한 방식의 일예를 나타내고 있는 도 2을 참조할 때, 리드 프레임용 금속판(110)이 하프 에칭된 상태로 제공되고, 중심부에 함몰 형성된 칩 탑재 영역(112) 주위로 복수열의 와이어 본딩 영역(114)이 돌출 형성되는 구조를 갖는다(도 2의 (a) 및 (b)).
먼저, 상기 하프 에칭된 금속판(110) 면 전체에 대해 거친 도금층(150)을 형성한다(도 2의 (c)). 이러한 거친 도금층(150)을 형성하는 목적은 반도체 조립공정에서 몰딩 수지(EMC)와의 결합력을 증가시키기 위함이다. 한편, 본 발명에서는 후술하는 바와 같이 와이어 본딩 영역(114)에서는 거친 도금층(150)의 조도가 제거되기 때문에 거친 도금층의 사양이 정밀하게 제어될 필요는 없다. 거친 도금층(150)을 형성하는 방법은 통상의 도금 방식으로 수행될 수 있으며, 도금층(150)의 재질은 Cu, Ni이 사용될 수 있다. 또한, 거친 도금층의 조도(Roughness) 정도는 Brightness 값으로 대체하여 표현할 수 있는데 본 발명에서는 0.3~0.6가 바람직하며 최대 0.95까지 가능하다.
다음으로, 포토레지스트(PR: PhotoResist, 180)을 도포한 후, 노광 및 현상에 의한 리소그래피 공정으로 금속판(110) 상면의 거친 도금층(150) 및 하면 영역 중에 PPF 도금층(160) 및/또는 AG 도금층이 형성될 영역에 대해서만 선택적으로 노출시킨다(도 2의 (d)). 구체적으로는, 상면에서는 와이어 본딩 영역(114) 위에 형성된 거친 도금층(150)을 하면에서는 상기 와이어 본딩 영역(114)에 대응하는 부분 및 칩 탑재 영역(112)에 대응하는 부분을 각각 노출시킨 후, 와이어 본딩 영역(114) 위에 형성된 거친 도금층(150)을 에칭속도가 빠른 soft 에칭용액 또는 알카리 에칭 및 기존 산성 에칭용액으로 제거함으로써 금속판(110) 상면에서는 하프 에칭 영역에 대해서만 거친 도금층(150)을 잔류시킨다(도 2의 (e)).
다음으로, 상기 리소그래피 공정에 의해 노출된 금속판(110)의 상면 및 하면 부분에 대해서 PPF 도금(160) 및/또는 Ag 도금을 수행한 후 PR(180)을 박리한다(도 2의 (f) 및 (g)).
계속하여, 칩(120)을 상기 영역 112에 탑재한 후 본딩 와이어(130)을 이용하여 상기 영역 114에 칩(120)을 전기적으로 접속하고, 수지(140) 등을 이용하여 일체로 몰딩한 후, 금속 박판(110)의 하면을 추가로 하프 에칭하여 몰딩된 수지(140)을 노출시켜 상기 와이어 본딩 영역(114)을 전기적으로 단락시킴으로써 패키지 제조공정을 완료한다(도 2의 (h) 및 (i)).
상기 실시예에서, 와이어 본딩 영역(114)에는 거친 도금층을 제거하고 기존의 PPF 도금(160) 및/또는 Ag 도금을 하여 와이어 본딩시 거친 표면의 형태로 인해 본딩 캐필러리가 빠르게 마모되는 것을 억제하는 한편, 몰딩 수지(140)와 결합되는 하프 에칭 영역에는 거친 도금층(150)을 이용하여 표면 조도(Roughness)를 형성하여 몰딩 수지와의 계면접착력 및 수분민감도레벨(MSL: Moisture Sensitivity Level)을 향상시킴으로써, 작업성 및 패키지 신뢰성을 동시에 확보할 수 있다.
도 3은 하프 에칭 영역 및 와이어 본딩 영역(114)을 포함한 금속판(110) 면 전체에 대해 거친 도금층(150)을 형성한 후 와이 본딩 영역(114) 위에 형성된 거친 도금층(150)을 선택적으로 제거하는 방식의 다른 실시예를 나타낸다.
이 경우에도 금속판(110)에 대한 하프 에칭 과정 및 상기 하프 에칭된 금속판(110) 면 전체에 대해 거친 도금층(150)을 형성하는 과정(도 3의 (a) ~ (c))은 도 2에 따른 실시예에서와 동일하다.
도 3의 실시예에서는, 상기 와이어 본딩 영역(114) 위에 형성된 거친 도금층(150)을 제거하는 방법에 있어서 정면기 등을 이용한 표면 연마 방식으로 수행되는 것을 특징으로 한다(도 3의 (d)). 이에 따라 금속판(110) 상면에서는 하프 에칭 영역에 대해서만 거친 도금층(150)을 잔류된다.
다음으로, PR을 도포한 후, 노광 및 현상에 의한 리소그래피 공정으로 금속판(110) 상면의 거친 도금층(150) 및 하면 영역 중에 PPF 도금층(160) 및/또는 AG 도금층이 형성될 영역에 대해서만 선택적으로 노출시킨다(도 3의 (e)). 이 경우 노출되는 영역은 도 2의 (d)에서와 동일하다.
다음으로, 상기 리소그래피 공정에 의해 노출된 금속판(110)의 상면 및 하면 부분에 대해서 PPF 도금(160) 및/또는 Ag 도금을 수행한 후 PR(180)을 박리한다(도 3의 (f) 및 (g)).
계속하여, 도 2에서와 마찬가지로, 칩(120)을 상기 영역 112에 탑재한 후 본딩 와이어(130)을 이용하여 상기 영역 114에 칩(120)을 전기적으로 접속하고, 수지(140) 등을 이용하여 일체로 몰딩한 후, 금속 박판(110)의 하면을 추가로 하프 에칭하여 몰딩된 수지(140)을 노출시켜 상기 와이어 본딩 영역(114)을 전기적으로 단락시킴으로써 패키지 제조공정을 완료한다(도 3의 (h) 및 (i)).
도 3의 실시예에 있어서도, 와이어 본딩 영역(114)에는 기존의 PPF 도금(160) 및/또는 Ag 도금을 하고, 몰딩 수지(140)와 결합되는 하프 에칭 영역에는 거친 도금층(150)을 형성함으로써, 작업성 및 패키지 신뢰성이 동시에 확보될 수 있다. 한편, 도 2의 실시예에서와 달리 본 실시예에서는 와이어 본딩 영역(114)에 대한 거친 도금층(150)을 제거하기 위해 별도의 PR 패턴닝을 요하지 않기 때문에, 즉 와이어 본딩 영역(114)에 바로 PPF 및/또는 Ag 도금 가능하기 때문에 노광 및 도금 공차를 없앨 수 있어 정밀도 향상을 기대할 수 있고 공정을 단순화시킬 수 있다.
도 4는 본 발명의 또 다른 실시예로서, 하프 에칭 영역에 거친 도금층(150)을 형성하여 표면 조도를 구현하는 방법에 있어서, 하프 에칭 과정에서 제공되는 감광성 필름(DFR; Dry Film Photoresist, 170)을 마스크로 하여 하프 에칭 영역에 대해서만 직접적으로 거친 도금층(150)을 형성하는 방법에 대해 개시하고 있다.
즉, 하프 에칭 과정에서 제공된 DFR(170)을 제거하지 않은 상태에서 거친 도금층(150)을 형성함으로써 하프 에칭 영역에 대해서만 거친 도금층(150)을 형성하는 것이 가능하다(도 4의 (a) ~ (c) 참조). 이 경우, 도 3의 실시예에서와 같이, 와이어 본딩 영역(114)에 대한 거친 도금층(150)을 제거하는 과정에서 별도의 PR 패턴닝을 요하지 않기 때문에 노광 및 도금 공차를 없앨 수 있어 정밀도 향상을 기대할 수 있고 공정을 단순화시킬 수 있다.
도 4의 실시예에서, DFR(170)을 제거한 후 하프 에칭 영역에 대한 거친 도금층(150)의 선택적 도금 이후의 공정(도 4의 (d) ~ (h))은 도 3의 실시예에서와 동일하며, 이 경우에도 와이어 본딩 영역(114)에 대한 PPF 도금(160) 및 몰딩 수지(140)와 결합되는 하프 에칭 영역에서의 거친 도금층(150)의 형성 과정을 통해, 패키지의 신뢰성 및 작업성이 도모될 수 있다.
이상의 설명은, 본 발명의 구체적인 실시예에 관한 것이다. 다만, 본 발명에 따른 상기 실시예들에서는 설명의 목적으로 개시된 사항이나 본 발명의 범위를 제한하는 것으로 이해되지는 않으며, 해당 기술분야에서 통상의 지식을 가진 자라면 본 발명의 본질을 벗어나지 아니하고 다양한 변경 및 수정이 가능한 것으로 이해되어야 한다. 따라서, 이러한 모든 수정과 변경은 특허청구범위에 개시된 발명의 범위 또는 이들의 균등물에 해당하는 것으로 이해될 수 있다.
100: 반도체 패키지 110: 금속판
112: 칩 탑재 영역 114: 와이어 본딩 영역
120: 칩 130: 본딩 와이어
140: 수지 150: 거친(ROUGH) 도금층
160: PPF 도금층 170: DFR
180: PR

Claims (7)

  1. 리드 프레임용 금속판의 일면에 칩 탑재 영역과 와이어 본딩 영역을 구획하기 위해 하프 에칭하는 단계; 칩을 탑재하는 단계; 와이어 본딩하는 단계, 몰딩하는 단계 및 상기 금속판의 타면을 하프 에칭하여 와이어 본딩 영역을 전기적으로 단락시키는 단계를 포함하는 반도체 패키지 제조방법에 있어서,
    상기 칩을 탑재하는 단계 이전에, 리드 프레임의 하프 에칭 영역에 선택적으로 거친 도금층을 형성하는 단계와; 리드 프레임의 와이어 본딩 영역에 PPF 도금층 및/또는 AG 도금층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  2. 제 1 항에 있어서, 상기 하프 에칭 영역에 대한 거친 도금층의 선택적 형성 단계는, 하프 에칭이 수행된 금속판 면 전체에 대해 거친 도금층을 형성한 후, 상기 와이어 본딩 영역 위의 거친 도금층을 제거하는 방식으로 수행되는 것을 특징으로 하는 반도체 패키지 제조방법.
  3. 제 2 항에 있어서, 상기 와이어 본딩 영역 위의 거친 도금층을 제거하는 단계는, 리소그래피 공정을 통해 상기 와이어 본딩 영역 위의 거친 도금층을 노출시킨 후 에칭하는 방식으로 수행되는 것을 특징으로 하는 반도체 패키지 제조방법.
  4. 제 2 항에 있어서, 상기 와이어 본딩 영역 위의 거친 도금층을 제거하는 단계는, 표면 연마 방식으로 수행되는 것을 특징으로 하는 반도체 패키지 제조방법.
  5. 제 1 항에 있어서, 상기 하프 에칭 영역에 대한 거친 도금층의 선택적 형성 단계는, 금속판에 대한 하프 에칭 과정에서 사용된 감광성 필름을 상기 와이어 본딩 영역에 잔류시킨 상태에서 하프 에칭이 수행된 영역에 대해서만 거친 도금층을 형성한 후, 상기 잔류 감광성 필름을 제거하는 방식으로 수행되는 것을 특징으로 하는 반도체 패키지 제조방법.
  6. 제 3 항에 있어서, 와이어 본딩 영역에 대한 PPF 도금층 및/또는 AG 도금층의 형성은, 상기 리소그래피 공정에 형성된 잔류 PR를 마스크로 하는 것을 특징으로 하는 반도체 패키지 제조방법.
  7. 제 4 항 또는 제 5 항에 있어서, 와이어 본딩 영역에 대한 PPF 도금층 및/또는 AG 도금층의 형성은, 별도의 리소그래피 공정을 통해 상기 와이어 본딩 영역을 노출시켜 수행되는 것을 특징으로 하는 반도체 패키지 제조방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102602234B1 (ko) * 2022-03-11 2023-11-16 해성디에스 주식회사 파워 모듈 패키지

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080042012A (ko) * 2006-11-08 2008-05-14 산요덴키가부시키가이샤 소자 탑재용 기판, 그 제조 방법, 반도체 모듈 및 휴대기기
US8124447B2 (en) 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
JP5195647B2 (ja) * 2009-06-01 2013-05-08 セイコーエプソン株式会社 リードフレームの製造方法及び半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105702656A (zh) * 2014-12-10 2016-06-22 意法半导体私人公司 在引线互连点上具有镀层的集成电路器件及其形成方法

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