KR20120064865A - 적층 세라믹 캐패시터 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 적층 세라믹 캐패시터 및 그 제조 방법에 관한 것으로, 본 발명의 일 실시예에 따른 적층 세라믹 캐패시터는 제1 전극 물질을 포함하는 내부 전극 및 유전체층이 교대로 적층된 적층 캐패시터 본체; 캐패시터 본체의 외부 표면에 형성되어 상기 내부 전극과 전기적으로 연결되며, 제1 전극 물질을 포함하고 두께가 1μm 내지 10μm인 확산 방지층; 및 확산 방지층을 덮도록 형성되며, 상기 제1 전극 물질보다 산소에 대한 반응성이 낮은 제2 전극 물질을 포함하는 제1 외부 전극;을 포함한다.

Description

적층 세라믹 캐패시터 및 그 제조 방법 {THE MULTILAYER CERAMIC CAPACITOR AND A FABRICATING METHOD THEREOF}
본 발명은 적층 세라믹 캐패시터 및 그 제조 방법에 관한 것으로, 보다 구체적으로 외부 전극의 접촉성 불량 및 미도금 문제를 해결하고, 외부 전극에서 내부 전극으로의 지나친 확산을 방지하여 칩의 크랙 발생 및 신뢰성이 저하되는 문제를 방지할 수 있는 적층 세라믹 캐패시터 및 그 제조방법에 관한 것이다.
일반적으로 다층 세라믹 캐패시터는 복수의 세라믹 유전체 시트와 이 복수의 세라믹 유전체 시트 사이에 삽입된 내부 전극을 포함한다. 이러한 다층 세라믹 캐패시터는 크기가 소형이면서도, 높은 정전 용량을 구현할 수 있고 기판 상에 용이하게 실장될 수 있어 다양한 전자 장치의 용량성 부품으로 널리 사용되고 있다.
최근 전자제품이 소형화되고 다기능화됨에 따라 칩 부품도 소형화 및 고기능화되는 추세이므로, 다층 세라믹 캐패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다. 따라서, 근래에는 유전체층의 두께가 20μm이하 이면서 적층수가 500층 이상인 적층 세라믹 캐패시터가 제조되고 있다.
이러한 세라믹 캐패시터의 측단면 중 내부 전극이 노출되어 있는 측단면에 외부 전극이 설치되는데, 일반적으로 외부 전극 형성을 위해 사용되는 종래의 도전성 페이스트는 통상적인 구리 분말을 함유하며, 이 분말에 유리 프리트(firt), 베이스 수지 및 유기 비이클(vehicle) 등이 혼합된다.
세라믹 캐패시터의 측단면에 상기 외부 전극 페이스트를 도포하고 외부 전극 페이스트가 도포된 세라믹 캐패시터를 소성하여 외부 전극 페이스트 내의 금속분말을 소결시킴으로써 외부 전극을 형성한다.
저적층 세라믹 캐패시터의 경우, 외부 전극과 내부 전극간 확산층이 충분히 형성되더라도 외부 전극에서 내부 전극으로의 확산에 의한 크랙이 발생하지 않으므로 연마기술, 외부 전극 페이스트 조성, 외부 전극 소성에서 주요 기술 중 하나로 외부 전극과 내부 전극간의 접촉성을 최대한 좋게 하여 정전용량 편차를 줄이는 것이 주요 관심사였다.
하지만, 초고용량 고적층 세라믹 캐패시터의 경우에는, 외부전극과 내부전극간의 접촉성을 좋게 할 경우에도 저적층 세라믹 캐패시터에서는 발생하지 않았던 심각한 문제점이 발생한다. 구체적으로, 고적층 세라믹 캐패시터의 외부전극으로부터 내부전극으로의 확산이 심하게 발생하게 되면, 내부전극의 부피팽창으로 인하여 크랙이 발생하고 발생된 크랙으로 인한 휨강도 저하 및 크랙을 통한 도금액 침투로 제품의 신뢰성이 저하되는 문제가 있다.
본 발명의 목적은 정전용량을 확보하면서 외부 전극의 접촉성 불량 및 미도금 문제를 해결하고, 전극 물질 확산에 따른 내부전극의 크랙 발생 및 칩의 신뢰성이 저하되는 문제를 방지할 수 있는 적층 세라믹 캐패시터 및 그 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 적층 세라믹 캐패시터는 제1 전극 물질을 포함하는 내부 전극 및 유전체층이 교대로 적층된 적층 캐패시터 본체; 캐패시터 본체의 외부 표면에 형성되어 상기 내부 전극과 전기적으로 연결되며, 제1 전극 물질을 포함하고 두께가 1μm 내지 10μm인 확산 방지층; 및 확산 방지층을 덮도록 형성되며, 상기 제1 전극 물질보다 산소에 대한 반응성이 낮은 제2 전극 물질을 포함하는 제1 외부 전극;을 포함한다.
상기 제1 전극 물질은 Ni, Pd 및 이들의 합금일 수 있다.
상기 제2 전극 물질은 Cu, Ag, Pt 및 이들의 합금일 수 있다.
상기 제1 외부 전극 위에 도금 방식으로 형성되며 니켈을 포함하는 제2 외부 전극을 더 형성할 수 있다.
상기 제2 외부 전극 위에 도금 방식으로 형성되며 주석을 포함하는 제3 외부 전극을 더 형성할 수 있다.
상기 확산 방지층과 제1 외부 전극을 합한 두께는 22㎛이하일 수 있다.
본 발명의 다른 실시예에 따른 적층 세라믹 캐패시터 제조방법은 제1 전극 물질을 포함하는 내부 전극 및 유전체층을 교대로 적층하여 캐패시터 본체를 형성하는 단계; 캐패시터 본체의 외부 표면에 형성되어 상기 내부 전극과 전기적으로 연결되며, 제1 전극물질을 포함하는 도전성 페이스트를 도포하여 확산 방지층을 형성하는 단계; 캐패시터 본체와 확산 방지층을 동시 소성하는 단계; 및 확산 방지층을 덮도록, 제1 전극물질보다 산소에 대한 반응성이 낮은 제2 전극 물질을 포함하는 외부 전극 페이스트를 도포 및 소성하여 제1 외부 전극을 형성하는 단계;를 포함한다.
상기 확산 방지층의 두께가 1μm 내지 10μm일 수 있다.
상기 제1 외부 전극을 형성하는 단계 뒤에 제1 외부 전극 위에 도금 방식으로 니켈을 포함하는 제2 외부 전극을 형성하는 단계를 더 포함할 수 있다.
상기 제2 외부 전극을 형성하는 단계 뒤에 제2 외부 전극 위에 도금 방식으로 주석을 포함하는 제3 외부 전극을 형성하는 단계를 더 포함할 수 있다.
상기 제1 전극 물질은 Ni, Pd 및 이들의 합금일 수 있다.
상기 제2 전극 물질은 Cu, Ag, Pt 및 이들의 합금일 수 있다.
상기 확산 방지층과 제1 외부 전극을 합한 두께는 22㎛이하일 수 있다.
본 발명의 일 실시예에 따르면 외부 전극의 접촉성 불량 및 미도금 문제를 해결하고, 외부 전극에서 내부 전극으로의 지나친 확산을 방지하여 칩의 크랙 발생 및 신뢰성이 저하되는 문제를 방지할 수 있는 적층 세라믹 캐패시터 및 그 제조 방법을 제공할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 적층 세라믹 캐패시터의 사시도이다.
도 2는 도 1의 A-A'를 따라 절단한 단면도이다.
도 3a는 도 1의 B-B'를 따라 절단한 단면도이다.
도 3b는 본 발명의 제2 실시예에 따른 적층 세라믹 캐패시터의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예를 상세하게 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할 때 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 또한, 어떤 구성요소를 '포함'한다는 것은, 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
이하 도 1 내지 도 3을 참조하여, 본 발명의 실시예에 따른 적층 세라믹 캐패시터 및 그 제조 방법에 대하여 설명한다.
도 1은 본 발명의 제1 실시예에 따른 적층 세라믹 캐패시터를 개략적으로 도시한 사시도이고, 도 2는 도 1의 A-A'를 따라 절단한 단면도이며, 도 3a는 도 1의 B-B'를 따라 절단한 단면도이다. 그리고, 도 3b는 본 발명의 제2 실시예에 따른 적층 세라믹 캐패시터의 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 적층 세라믹 캐패시터는 캐패시터 본체(1) 및 외부 전극(2)을 포함할 수 있다.
상기 캐패시터 본체(1)는 그 내부에 복수의 유전체층(6)이 적층되고, 상기 복수의 유전체층(6) 사이에 내부 전극(4)이 삽입될 수 있다. 이 때, 유전체층(6)은 세라믹으로 이루어진 세라믹 유전체층일 수 있다.
내부 전극(4)는 Ni, Pd 및 이들의 합금을 포함하는 제1 전극물질로 이루어져있다. 또한, 캐패시터 본체의 외부 양측 표면에 형성되어 내부 전극(4)과 전기적으로 연결되는 외부 전극(2)은 Cu, Ag, Pt 및 이들의 합금을 포함하는 제2 전극 물질로 이루어질 수 있다.
상기 외부 전극(2)은 상기 캐패시터 본체(1)의 외부 표면에 노출된 내부 전극(4)과 전기적으로 연결되도록 형성됨으로써 외부 단자 역할을 할 수 있다.
적층 세라믹 캐패시터는 내부에 유전체층(6)과 내부 전극(4)이 교대로 적층된 유효층(20)을 포함할 수 있다. 또한, 상기 유효층(20)의 상면 및 하면에는 유전체층이 적층되어 형성된 커버층(10)을 포함할 수 있다.
상기 커버층(10)은 상기 유효층(20)의 상면 및 하면에 복수의 유전체층이 연속적으로 적층되어 형성되며 상기 유효층(20)을 외부의 충격 등으로부터 보호할 수 있다.
상기 유효층(20)의 적층 세라믹 캐패시터의 용량을 확보하는 부분이다. 따라서, 유효층(20)의 두께가 두꺼울수록 고용량 캐패시터를 구현할 수 있다.
적층 세라믹 캐패시터의 경우 그 사이즈가 규격화되어 있으므로 유효층(20)의 두께를 지나치게 증가시키는 경우 그에 따라 커버층 및 외부 전극의 두께가 얇아지기 때문에 칩의 내구성이 저하되거나 칩의 불량이 발생하게 된다.
또한, 커버층 및 외부 전극의 두께를 두껍게 하면 칩의 내구성이 증가하고 안정된 칩을 구현할 수 없지만 상대적으로 유효층의 두께가 얇아지기 때문에 용량을 구현하기 어려워진다.
따라서, 유효층의 두께를 확보하면서 안정적인 구조 및 형상을 갖는 커버층 및 외부 전극을 제조할 필요가 있다.
한편, 칩 캐패시터의 제조에 있어서 유효층(20)의 내부전극(4)이 일예로 니켈(Ni)로 형성된 경우 그 열팽창 계수는 약 13 ×10-8/°C이며, 세라믹으로 형성된 유전체층(6)의 열팽창 계수는 약 8 ×10-8/°C가 된다. 이러한, 유전체층(6)과 내부전극(4) 간의 열팽창 계수의 차이로 인하여 소성 및 리플로우(reflow) 솔더 등에 의한 회로기판에서의 실장 공정 등에서 열충격이 가해지는 경우 유전체층(6)에는 응력이 가해지게 된다. 따라서, 열충격 시 이러한 응력에 의하여 유전체층(6)에 크랙이 발생할 수 있다.
또한, 외부전극(2)에서 내부전극(4)으로 확산이 심할 경우에도 내부전극(4)의 부피 팽창으로 인해 크랙이 발생할 수 있다. 상기와 같이 발생한 크랙을 통한 도금액 침투로 제품의 신뢰성이 저하될 우려가 있다.
도 3a는 도 1의 B-B'선을 따라 절단한 단면도의 일 예로서 적층 세라믹 캐패시터는 유전체층(6)과 내부전극(4)이 교대로 적층된 캐패시터 본체(1)를 포함하고 상기 캐패시터 본체(1)의 양단에는 확산 방지층(30)과 외부 전극(2)이 형성된다. 그리고, 외부 전극(2)은 제1 외부 전극(41)으로 형성될 수 있다.
확산 방지층(30)은 제2 전극 물질이 내부 전극(4)으로 확산되는 것을 방지하면서, 내부 전극(4)으로 적절한 양이 확산되어 외부 전극(2)과의 접촉성을 향상시킬 수 있다. 따라서, 본 발명의 일 실시예에 따른 적층 세라믹 캐패시터는 안정적인 정전용량의 확보와 열충격 및 내부전극(4)의 부피 팽창으로 인한 크랙 발생을 방지할 수 있다.
확산 방지층(30)은 내부 전극(4)의 양쪽 단부 중 적어도 하나에 형성되며, 외부전극(2) 내부에 형성되어 외부전극(2)의 두께에 영향을 미치지 않으면서도 외부전극(2)의 내부 전극(4) 전극으로의 확산을 방지하도록 1㎛ 내지 10㎛의 두께를 갖도록 형성될 수 있다.
상기 확산 방지층(30)의 두께가 1㎛미만이 되는 경우 외부전극(2)에서 내부 전극(4)으로의 확산을 방지할 수 없고, 10㎛ 이상이 되는 경우 외부전극(2)이 지나치게 두꺼워져 유효층의 적층수를 확보할 수 없고 그에 따라 용량을 구현하기 어려워진다.
본 발명의 일 실시예에 따르면 확산 방지층(30)은 내부 전극(4)과 동일한 물질로 이루어질 수 있으며, 예를 들면 Ni, Pd 및 이들의 합금이 확산 방지층(30)으로 사용될 수 있다.
상기 확산 방지층(30)은 도금 방법으로 제조될 수 있으며, 일 예로 Ni을 포함하는 도금액을 외부전극(2)의 양단에 도금하여 얇은 확산 방지층(30)을 형성할 수 있다. 상기 도금 방법은 이에 제한되는 것은 아니나 무전해 도금법일 수 있다.
세라믹 캐패시터 본체(1)에 확산 방지층(30)을 형성한 뒤, 제2 전극 물질, 유리 프리트(frit) 및 베이스 수지와 유기용제에서 제작되는 유기 비이클(vehicle)을 포함하는 외부전극 페이스트로 제1 외부 전극(40)을 형성할 수 있다.
상기 확산 방지층(30)은 외부 전극(2)인 제1 외부 전극(40)에서 내부 전극(4)으로 물질이 확산되는 것을 방지하는 역할을 하면서, 소정의 양만큼 확산 방지층(30)의 물질이 내부 전극(4)으로 확산되어 원하는 용량을 구현할 수 있다.
확산 방지층(30)은 니켈과 같은 전자친화도가 우수한 물질로 이루어져있으므로 쉽게 산화될 수 있다. 따라서, 확산 방지층(30)은 캐패시터 본체(1)와 동시에 소성되는 과정에서 쉽게 산화될 수 있다.
상기 확산 방지층(30)이 산화된 경우 확산 방지층(30)에 산화막이 형성될 수 있는데, 이러한 산화막으로 인해 외부 전극의 접촉성 불량 및 도금 불량이 발생한다.
그러나, 본 발명의 일 실시예에 따르면 제1 외부 전극(40)은 확산 방지층(30)보다 산소에 대한 반응성이 낮은 물질로 이루어질 수 있다. 따라서, 확산 방지층(30) 위에 형성되어 확산 방지층(30)이 산화되는 것을 방지할 수 있다.
또한 제1 외부 전극(40)을 형성하는 외부 전극 페이스트에 포함된 유기물은 제1 외부 전극의 소성 시 탈 바인더 과정을 통해 동시 소성과정에서 확산 방지층(30)에 형성된 산화막을 제거하는 역할을 한다.
따라서, 제1 외부 전극(40)은 상기 확산 방지층(30)을 보호하면서, 확산 방지층에 형성되는 산화막을 제거하여 외부 전극의 접촉성을 향상시키고 도금 불량을 방지할 수 있다.
본 발명의 일 실시예에 따르면 상기 확산 방지층(30)과 제1 외부 전극(40)을 합한 두께는 22㎛ 이하인 것이 바람직하다. 외부 전극과 확산 방지층의 두께가 두꺼워 질수록 용량을 확보할 수 있는 유효층의 두께가 얇아지기 때문이다.
도 3b는 본 발명의 제2 실시예에 다른 적층 세라믹 캐패시터의 단면도이다.
캐패시터 본체(1)는 유전체층(4)과 내부 전극(4)이 교차 적층되어 형성된다. 그리고, 캐패시터 본체(1)의 양쪽 단면에는 외부전극(2)이 각각 형성된다. 외부전극(2)과 캐패시터 본체(1) 사이에는 확산 방지층(30)이 형성되어 외부전극(2)의 확산을 방지한다. 상기 외부전극(2)은 제1 외부전극(41), 제2 외부전극(43) 및 제3 외부전극(45)으로 형성될 수 있다.
상기 제2 외부전극(43)과 제3 외부 전극(45)은 제1 외부 전극(41) 위에 도금 방식으로 형성되어, 외부 전극의 납땜성 및 내부식성을 향상시킨다.
니켈을 포함하는 제2 외부 전극(43)은 도금 방식으로 제1 외부 전극(41) 위에 형성될 수 있다. 그리고, 주석을 포함하는 제3 외부 전극(45)은 제2 외부 전극(43) 위에 도금 방식으로 형성될 수 있다.
상기 제1 외부 전극(41), 제2 외부 전극(43) 및 제3 외부 전극(45)은 외부 전극(2)을 이루어 내부 전극과 외부 소자와 전기적으로 연결하는 역할을 한다.
본 발명에 따르면, 안정적으로 정전용량을 확보하면서 전극 물질 확산에 따른 크랙을 방지할 수 있는 적층 세라믹 캐패시터 및 그 제조 방법을 제공할 수 있다.
또한, 본 발명의 일 실시예에 따르면 적층 세라믹 캐패시터의 크랙을 방지하여 이 후 도금액 침투로 인한 칩의 신뢰성이 저하되는 문제점을 해결할 수 있다.
이하, 본 발명의 일 실시예에 따르면 적층 세라믹 캐패시터의 제조 방법에 대하여 알아보자.
캐패시터 본체(1)의 유전체층(6)은 바인더, 가소제 및 유전체 물질을 포함하도록 형성한다. 상기 구성 물질을 포함하는 슬러리를 성형하여 얻은 유전체층(6)에 제1 전극 물질을 도포하여 도전성 내부 전극(4)을 인쇄한다.
내부 전극(4)이 인쇄된 유전체층(6)을 적층하여 일정 두께의 적층체인 캐패시터 본체(1)를 제작한다. 그리고 상기 캐패시터 본체(1)에 제1 전극물질을 포함하는 도전성 페이스트를 도금 방식으로 도포하여 확산 방지층(30)을 형성한다. 상기 제1 전극 물질은 이에 제한되는 것은 아니나, Ni, Pd 및 이들의 합금일 수 있다. 확산 방지층(30)이 형성된 캐패시터 본체(1)를 동시 소성하여 확산 방지층(30)과 캐패시터 본체(1)를 치밀화한다.
이 경우 확산 방지층(30)은 쉽게 산화되는 물질로 구성되어 있으므로, 확산 방지층(30) 표면에 산화막이 형성될 수 있다. 이러한 산화막은 이후 제거되지 않은 경우 외부 전극의 접촉성을 저해하고 도금 불량을 야기한다.
종래에는 이러한 산화막을 제거하는 별도의 공정을 거쳤으나, 본 발명의 일 실시예에 따르면 산화막 위에 제1 외부전극(40, 41)을 형성하고 소성함으로써 제거될 수 있다.
확산 방지층(30)과 캐패시터 본체(1)를 동시 소성한 후에, 제1 전극 물질보다 반응성이 낮은 제2 전극 물질, 유리 프릿(frit) 및 유기 비이클(vehicle)을 포함하는 외부 전극 페이스트를 확산 방지층을 덮도록 도포한다. 상기 제2 전극 물질은 확산 방지층을 보호할 수 있는 것으로 이에 제한되는 것은 아니나 Cu, Ag, Pt 및 이들의 합금일 수 있다.
그리고 제1 외부 전극(40, 41)을 소결하여 제1 외부 전극(40, 41) 내부에 포함된 유기물을 제거한다. 특히, 외부 전극 페이스트에 포함된 유기물이 탈바인더 과정에서 제거되는 동안, 확산 방지층(30) 표면에 형성된 산화막이 함께 제거될 수 있다. 이에 따라, 외부전극(2)의 접촉성을 향상시키고 도금 불량을 방지할 수 있다.
도 3b를 참조하면, 납땜성 및 내 부식성을 위해 상기 제1 외부 전극(41) 위에 니켈 도금층을 형성하여 제2 외부 전극(43)을 형성할 수 있고, 또한 제2 외부 전극(43) 위에 주석을 도금하여 제3 외부 전극(45)을 형성할 수 있다.
확산 방지층만 형성하여 적층 세라믹 캐패시터를 제작한 경우, 제1 외부 전극만 형성하여 적층 세라믹 캐패시터를 제작한 경우, 확산 방지층과 제1 외부 전극을 모두 형성하여 적층 세라믹 캐패시터를 제작한 경우 적층 세라믹 캐패시터의 특성을 비교하여 보았다.
상기 확산 방지층은 니켈을 사용하였고, 제1 외부 전극은 구리를 사용하여 적층 세라믹 캐패시터를 제작하였고, 확산 방지층의 두께를 조절해가며 적층 세라믹 패시터의 특성을 비교하여 보았다.
확산 방지층
(㎛)		 제1 외부전극
(㎛)		 용량
(㎌)		 용량
(Cpk)		 크랙빈도
(불량/시료)		 신뢰성
(불량/시료)		 미도금
(불량/시료)
비교예1 0 12 1.09 2.92 3/30 1/40 0/2000
비교예 2 10 0 0.74 0.65 0/30 0/40 1500/2000
실시예 1 0.5 12 1.09 2.94 3/30 1/40 0/2000
실시예 2 1 12 1.08 2.84 0/30 0/40 0/2000
실시예 3 3 12 1.12 3.02 0/30 0/40 0/2000
실시예 4 5 12 1.11 2.95 0/30 0/40 0/2000
실시예 5 10 12 1.08 2.91 0/30 0/40 0/2000
제1 외부 전극만 형성된 비교예 1의 경우 크랙 빈도수가 증가하여 제품의 신뢰성이 저하되었다. 이 경우 제1 외부 전극에서 내부 전극으로 지나친 확산이 이루어져 내부 전극에서 크랙이 발생하였기 때문에 용량은 구현되더라도 제품의 신뢰성이 저하됨을 알 수 있었다.
확산 방지층만 형성된 비교예 2의 경우 용량이 구현되지 않았고, 캐패시터 본체의 소성 과정에 있어서 확산 방지층에 산화막이 형성되어 도금 불량이 발생하는 것을 알 수 있었다.
확산 방지층과 제1 외부 전극을 모두 형성한 실시예의 경우 일정 수준의 정전용량을 유지하면서 크랙 빈도수를 낮출 수 있었으나, 확산 방지층이 0.5㎛ 이하인 실시예 1의 경우 즉, 확산 방지층의 두께가 1㎛ 이하인 경우 제1 외부 전극의 내부 전극으로의 확산을 충분히 방지하지 못하여 크랙이 형성되는 것을 알 수 있었다.
따라서, 본 발명의 일 실시예에 따르면 확산 방지층과 외부 전극의 두께가 모두 22㎛이하일 수 있다. 즉, 얇은 두께를 갖는 외부 전극을 형성하면서도 제1 외부 전극에서 내부 전극으로의 확산을 충분히 방지하여 내부 전극의 크랙 생성을 방지할 수 있었고, 확산 방지층에 형성된 산화막을 제거하여 도금 불량이 발생하는 것을 방지할 수 있었다.
본 발명의 일 실시예에 따르면 22㎛이하의 두께를 갖도록 확산 방지층과 외부전극을 형성하여, 캐패시터 내부의 유효층을 확보하여 용량을 확보하면서 칩의 불량률을 낮출 수 있다.

Claims (13)

  1. 제1 전극 물질을 포함하는 내부 전극 및 유전체층이 교대로 적층된 적층 캐패시터 본체;
    상기 캐패시터 본체의 외부 표면에 형성되어 상기 내부 전극과 전기적으로 연결되며, 제1 전극 물질을 포함하고 두께가 1μm 내지 10μm인 확산 방지층; 및
    상기 확산 방지층을 덮도록 형성되며, 상기 제1 전극 물질보다 산소에 대한 반응성이 낮은 제2 전극 물질을 포함하는 제1 외부 전극;
    을 포함하는 적층 세라믹 캐패시터.
  2. 제1항에 있어서,
    상기 제1 전극 물질은 Ni, Pd 및 이들의 합금인 적층 세라믹 캐패시터.
  3. 제1항에 있어서,
    상기 제2 전극 물질은 Cu, Ag, Pt 및 이들의 합금인 적층 세라믹 캐패시터.
  4. 제1항에 있어서,
    상기 제1 외부 전극 위에 도금 방식으로 형성되며 니켈을 포함하는 제2 외부 전극을 더 형성되는 적층 세라믹 캐패시터.
  5. 제4항에 있어서,
    상기 제2 외부 전극 위에 도금 방식으로 형성되며 주석을 포함하는 제3 외부 전극을 더 형성되는 적층 세라믹 캐패시터.
  6. 제1항에 있어서,
    상기 확산 방지층과 제1 외부 전극을 합한 두께는 22㎛이하인 적층 세라믹 캐패시터.
  7. 제1 전극 물질을 포함하는 내부 전극 및 유전체층을 교대로 적층하여 캐패시터 본체를 형성하는 단계;
    상기 캐패시터 본체의 외부 표면에 형성되어 상기 내부 전극과 전기적으로 연결되며, 제1 전극물질을 포함하는 도전성 페이스트를 도포하여 확산 방지층을 형성하는 단계;
    상기 캐패시터 본체와 확산 방지층을 동시 소성하는 단계; 및
    상기 확산 방지층을 덮도록, 제1 전극 물질보다 산소에 대한 반응성이 낮은 제2 전극 물질을 포함하는 외부 전극 페이스트를 도포 및 소성하여 제1 외부 전극을 형성하는 단계;
    를 포함하는 적층 세라믹 캐패시터 제조방법.
  8. 제7항에 있어서,
    상기 확산 방지층의 두께가 1μm 내지 10μm인 적층 세라믹 캐패시터 제조방법.
  9. 제7항에 있어서,
    상기 제1 외부 전극을 형성하는 단계 뒤에
    상기 제1 외부 전극 위에 도금 방식으로 니켈을 포함하는 제2 외부 전극을 형성하는 단계를 더 포함하는 적층 세라믹 캐패시터 제조방법.
  10. 제9항에 있어서,
    상기 제2 외부 전극을 형성하는 단계 뒤에
    상기 제2 외부 전극 위에 도금 방식으로 주석을 포함하는 제3 외부 전극을 형성하는 단계를 더 포함하는 적층 세라믹 캐패시터 제조방법.
  11. 제7항에 있어서,
    상기 제1 전극 물질은 Ni, Pd 및 이들의 합금인 적층 세라믹 캐패시터 제조방법.
  12. 제7항에 있어서,
    상기 제2 전극 물질은 Cu, Ag, Pt 및 이들의 합금인 적층 세라믹 캐패시터 제조방법.
  13. 제7항에 있어서,
    상기 확산 방지층과 제1 외부 전극을 합한 두께는 22㎛이하인 적층 세라믹 캐패시터 제조방법.
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