KR20120053686A - 플로팅 게이트형 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 플로팅 게이트형 비휘발성 메모리 소자에 관한 것으로서, 본 발명은 플로팅 게이트형 비휘발성 메모리 소자에 있어서, 터널절연막; 상기 터널절연막 상에 형성된 플로팅 게이트; 상기 플로팅 게이트 상에 형성된 콘트롤 게이트 전극; 상기 플로팅 게이트 및 상기 콘트롤 게이트 전극 사이에 개재된 전하차단막; 및 상기 전하차단막 및 상기 콘트롤 게이트 전극 사이 또는 상기 플로팅 게이트 및 상기 전하차단막 사이에 개재된 정공차단막을 포함을 포함한다.
본 발명에 따르면, 전하차단막의 두께를 감소시키더라도, 프로그램 동작시, 콘트롤 게이트 전극의 정공이 전하차단막의 질화막으로 이동되어 질화막에 트랩된 전하와 재결합되는 것을 방지할 수 있다. 즉, 프로그램 포화 현상을 방지할 수 있다.
본 발명에 따르면, 전하차단막의 두께를 감소시키더라도, 프로그램 동작시, 콘트롤 게이트 전극의 정공이 전하차단막의 질화막으로 이동되어 질화막에 트랩된 전하와 재결합되는 것을 방지할 수 있다. 즉, 프로그램 포화 현상을 방지할 수 있다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 플로팅 게이트형 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원 공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자로서, 데이터 저장 방식에 따라 크게 전하트랩형과 플로팅 게이트형으로 나누어진다. 여기서, 전하트랩형은 전하트랩막 내의 깊은 준위 트랩 사이트(deep level trap site)에 전하를 트랩하거나 방출하여 데이터를 저장하고, 플로팅 게이트형은 플로팅 게이트의 전도성 밴드 내에 전하를 저장 또는 방출시킴으로써 데이터를 저장한다.
종래기술에 따른 플로팅 게이트형 비휘발성 메모리 소자는 기판상에 형성된 터널절연막, 플로팅 게이트, 전하차단막 및 콘트롤 게이트 전극을 포함한다. 여기서, 터널절연막은 F-N 터널링(Fowler-Nordheim tunneling)을 위한 에너지 장벽으로 제공되며, 플로팅 게이트은 전도성 밴드 내에 전하를 저장 또는 방출하는 실질적인 데이터 저장소로서 제공된다. 또한, 전하차단막은 플로팅 게이트 내에 저장된 전하가 콘트롤 게이트 전극으로 이동되는 것을 방지하기 위한 차단막으로서 제공된다.
이와 같은 구조에 따르면, 콘트롤 게이트 전극에 프로그램 전압을 인가하면 F-N 터널링에 의해 채널 내의 전하가 터널절연막을 통해 플로팅 게이트으로 주입되고, 플로팅 게이트으로 주입된 전하에 의해 메모리 셀의 문턱 전압이 상승된다. 따라서, 메모리 셀의 문턱 전압을 리드함으로써, 각 메모리 셀에 저장된 데이터 '0' 또는 '1'을 리드할 수 있다.
그런데, 최근 메모리 소자의 집적도 향상에 따른 셀 면적 감소로 인하여, 비휘발성 메모리 소자의 특성이 저하되는 문제점이 유발되고 있다. 특히, 플로팅 게이트형 비휘발성 메모리 소자의 경우, 셀 면적 감소에 따른 커플링 비 감소로 인하여 프로그램 특성이 저하되는 문제가 심각하다. 전하트랩막을 이용하여 데이터를 저장하는 전하트랩형 비휘발성 메모리 소자의 경우에는 커플링 비가 문제되지 않으나, 플로팅 게이트을 이용하여 데이터를 저장하는 플로팅 게이트형 비휘발성 메모리 소자는 커플링 비가 감소될 경우 프로그램 특성이 저하되는 심각한 문제점이 있다. 이하, 그래프를 참조하여 종래기술에 따른 플로팅 게이트형 비휘발성 메모리 소자의 문제점을 살펴보도록 한다.
도 1은 종래기술에 따른 플로팅 게이트형 비휘발성 메모리 소자의 셀 면적 감소에 따른 커플링 비의 변화를 시뮬레이션한 그래프이다. 여기서, X축은 전하차단막의 두께를 나타내고, Y축은 커플링 비를 나타낸다. 또한, A,B,C는 집적도를 나타내는데, A에서 C로 갈수록 집적도가 증가된다(A<B<C).
그래프를 통해, 집적도가 증가될수록 커플링 비가 감소함을 확인할 수 있다. 또한, 전하차단막을 감소시켜 커플링 비를 어느 정도 개선할 수는 있으나, 집적도 향상에 따른 플로팅 게이트형 비휘발성 메모리 소자의 커플링 비 감소가 심각함을 확인할 수 있다.
따라서, 종래기술은 플로팅 게이트형 비휘발성 메모리 소자의 커플링 비를 향상시키기 위하여 아래와 같은 방안들을 제안한다.
첫째, 플로팅 게이트의 높이를 증가시키거나, 터널절연막의 두께를 감소시키는 방안을 제안한다. 그러나, 플로팅 게이트의 높이를 증가시키는 것은 메모리 소자의 집적도 향상 측면에서 바람직하지 못하다. 또한, 터널절연막의 두께를 감소시킬 경우, 플로팅 게이트에 저장된 전하가 유출되어 데이터 리텐선 특성이 저하되고, 메모리 소자의 싸이틀링 특성이 저하되는 문제점이 있다.
둘째, 종래기술은 전하차단막의 두께를 감소시키는 방안을 제안한다. 그러나, 전하차단막의 두께를 감소시킬 경우, 플로팅 게이트과 콘트롤 게이트 전극 사이의 누설 전류가 증가되어 전하 저장 능력이 저하되고, 절연 파괴 전압이 낮아져 높은 전압을 이용하는 프로그램 동작을 수행하는데 어려움이 있다.
일반적으로, 전하차단막은 하부 산화막, 질화막 및 상부 산화막(ONO)의 적층 구조로 이루어지는데, 커플링 비 증가를 위해 전하차단막의 두께를 감소시킬 경우, 프로그램 동작시 전하차단막이 제 역할을 다하지 못하게 된다. 즉, 프로그램 동작시 플로팅 게이트에 저장된 전하가 전하차단막으로 이동되어 전하차단막의 질화막에 트랩되거나, 전하차단막을 통과하여 콘트롤 게이트 전극으로 이동되어 메모리 셀의 문턱 전압이 제대로 증가하지 않게 된다.
이러한 현상을 프로그램 포화(program saturation) 현상이라 하며, 콘트롤 게이트 전극에 아무리 높은 프로그램 전압을 인가하더라도 일정 값 이상에서는 메모리 셀의 문턱 전압이 더 이상 증가하지 않게 된다. 또한, 전하차단막의 두께가 감소될수록 누설 전류가 더욱 증가되기 때문에, 프로그램 포화 현상이 발생되는 프로그램 전압, 즉, 프로그램 포화 전압(program saturation voltage)이 점점 더 낮아지게 된다.
도 2a 및 도 2b는 종래기술에 따른 플로팅 게이트형 비휘발성 메모리 소자의 전하차단막의 에너지 밴드 다이어그램을 나타낸 것으로, 특히, 전하차단막이 하부 산화막, 질화막 및 상부 산화막(O/N/O)으로 형성된 경우를 나타낸다.
도 2a는 플로팅 게이트에 저장된 전하가 하부 산화막을 통과하여 질화막에 트랩된 경우를 나타낸다. 이때, 트랩된 전하는 상부 산화막을 통과하여 콘트롤 게이트 전극으로 이동될 수 있다. 물론, 질화막에 트랩된 전하에 의해 하부 산화막의 밴드 갭 에너지가 증가되어 플로팅 게이트으로부터의 전하 유출이 일시적으로 어느 정도 감소될 수 있다.
도 2b는 콘트롤 게이트 전극에 더 높은 전압이 인가되어 전하차단막에 걸리는 전계가 증가된 경우를 나타낸다. 이때, 전하차단막에 걸린 높은 전기장에 의해 플로팅 게이트에 저장된 전하가 콘트롤 게이트 전극으로 이동된다. 또한, 콘트롤 게이트 전극으로부터 전하차단막으로 정공이 주입(injection)되며, 주입된 정공은 상부 산화막을 통해 질화막으로 이동되어 질화막에 트랩된 전하와 재결합(recombination)된다. 그에 따라, 하부 산화막의 밴드 갭 에너지가 다시 낮아지게 되며, 플로팅 게이트에 저장된 전하가 계속적으로 콘트롤 게이트 전극으로 유출된다. 즉, 프로그램 포화 현상이 유발되며, 프로그램 포화 전압이 점점 더 낮아지게 된다.
특히, 이와 같은 프로그램 포화 현상은 전하차단막의 두께를 감소시킬수록 더욱 심화된다. 결국, 전하차단막의 두께를 감소시켜 커플링 비는 증가시킬 수 있으나, 프로그램 포화 현상이 심화되기 때문에, 높은 레벨의 프로그램 전압이 요구되는 MLC(Multi Level Cell) 프로그램 구동이 불가능하다.
한편, 메모리 소자의 집적도 향상에 따른 셀 면적 감소로 인하여 인접한 메모리 셀들 간의 간격이 감소된다. 따라서, 종래기술은 갭 필(gap fill) 마진 확보를 위해 전하차단막의 두께를 감소시키는 방안을 제안한다. 그러나, 앞서 설명한 바와 같이, 전하차단막의 두께를 감소시킬수록 누설 전류가 더욱 증가되기 때문에, 프로그램 포화 전압이 더욱 낮아져 전술한 문제점들이 더욱 심화된다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 커플링 비를 향상시키면서 동시에 프로그램 포화 현상을 방지하는데 적합한 구조의 플로팅 게이트형 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 제안된 본 발명은 플로팅 게이트형 비휘발성 메모리 소자에 있어서, 터널절연막; 상기 터널절연막 상에 형성된 플로팅 게이트; 상기 플로팅 게이트 상에 형성된 콘트롤 게이트 전극; 상기 플로팅 게이트 및 상기 콘트롤 게이트 전극 사이에 개재된 전하차단막; 및 상기 전하차단막 및 상기 콘트롤 게이트 전극 사이 또는 상기 플로팅 게이트 및 상기 전하차단막 사이에 개재된 정공차단막을 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 플로팅 게이트형 비휘발성 메모리 소자 제조 방법에 있어서, 기판 상에 터널절연막 및 플로팅 게이트용 도전막 패턴을 형성하는 단계; 상기 플로팅 게이트용 도전막 패턴이 형성된 결과물의 전면을 따라 전하차단막을 형성하는 단계; 및 상기 전하차단막 상에 콘트롤 게이트 전극용 도전막을 형성하는 단계를 포함하고, 상기 플로팅 게이트용 도전막 패턴을 형성하는 단계 후에 또는 상기 전하차단막을 형성하는 단계 후에, 정공차단막을 형성하는 단계를 더 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 플로팅 게이트형 비휘발성 메모리 소자의 전하차단막과 콘트롤 게이트 전극 사이에 정공차단막을 개재시킴으로써 콘트롤 게이트 전극으로부터 전하차단막으로 정공이 주입되는 것을 방지할 수 있다. 따라서, 전하차단막의 두께가 감소되더라도, 프로그램 동작시, 콘트롤 게이트 전극의 정공이 전하차단막의 질화막으로 이동되어 질화막에 트랩된 전하와 재결합되는 것을 방지할 수 있다. 즉, 프로그램 포화 현상을 방지할 수 있다.
특히, Al2O3막으로 형성된 정공차단막을 적용함으로써, 전하차단막의 두께를 감소시켜 커플링 비를 향상시키면서 동시에 프로그램 포화 현상을 효과적으로 방지할 수 있다. 따라서, 플로팅 게이트형 비휘발성 메모리 소자의 MLC 구동 또한 가능해진다.
도 1은 종래기술에 따른 플로팅 게이트형 비휘발성 메모리 소자의 셀 면적 감소에 따른 커플링 비 변화를 시뮬레이션한 그래프
도 2a 및 도 2b는 종래기술에 따른 플로팅 게이트형 비휘발성 메모리 소자의 전하차단막의 에너지 밴드 다이어그램
도 3은 본 발명의 일 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자의 레이아웃도
도 4a 내지 도 7b는 본 발명의 일 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정 단면도
도 8a 및 도 8b는 본 발명의 제1 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자를 나타내는 단면도
도 9a 및 도 9b는 본 발명의 제2 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자를 나타내는 단면도
도 10a 및 도 10b는 본 발명의 제3 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자를 나타내는 단면도
도 11a 및 도 11b는 본 발명의 제4 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자를 나타내는 단면도
도 12a 및 도 12b는 본 발명의 제5 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자를 나타내는 단면도
도 13은 본 발명의 제6 실시예에 따른 3차원 구조의 플로팅 게이트형 비휘발성 메모리 소자를 나타내는 단면도
도 14는 정공차단막으로 사용가능한 물질들의 각 특성을 나타내는 그래프
도 15는 본 발명의 일 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자의 프로그램 동작 수행시의 에너지 밴드 다이어그램
도 16은 본 발명의 일 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자의 프로그램 동작 수행시 메모리 셀의 문턱 전압 변화를 나타내는 그래프
도 2a 및 도 2b는 종래기술에 따른 플로팅 게이트형 비휘발성 메모리 소자의 전하차단막의 에너지 밴드 다이어그램
도 3은 본 발명의 일 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자의 레이아웃도
도 4a 내지 도 7b는 본 발명의 일 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정 단면도
도 8a 및 도 8b는 본 발명의 제1 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자를 나타내는 단면도
도 9a 및 도 9b는 본 발명의 제2 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자를 나타내는 단면도
도 10a 및 도 10b는 본 발명의 제3 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자를 나타내는 단면도
도 11a 및 도 11b는 본 발명의 제4 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자를 나타내는 단면도
도 12a 및 도 12b는 본 발명의 제5 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자를 나타내는 단면도
도 13은 본 발명의 제6 실시예에 따른 3차원 구조의 플로팅 게이트형 비휘발성 메모리 소자를 나타내는 단면도
도 14는 정공차단막으로 사용가능한 물질들의 각 특성을 나타내는 그래프
도 15는 본 발명의 일 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자의 프로그램 동작 수행시의 에너지 밴드 다이어그램
도 16은 본 발명의 일 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자의 프로그램 동작 수행시 메모리 셀의 문턱 전압 변화를 나타내는 그래프
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 3은 본 발명의 일 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자의 레이아웃도이다.
도시된 바와 같이, 필드 영역(F)에 형성된 라인 형태의 소자분리막에 의해 활성 영역(A)이 정의된다. 기판상에는 제1방향(A-A')으로 비트 라인이 구비되고, 상기 제1방향과 교차하는 제2방향(B-B')으로 워드 라인이 구비된다.
도 4a 내지 도 7b는 본 발명의 일 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 공정 단면도이다. 각 번호의 a도는 도 1의 제1방향(A-A') 단면도이고, 각 번호의 b도는 도 1의 제2방향(B-B') 단면도이다.
도 4a 및 도 4b에 도시된 바와 같이, 기판(10) 상에 터널절연막(11)을 형성한다. 일 예로, 터널절연막(11)은 산화막으로 형성한다.
이어서, 터널절연막(11) 상에 플로팅 게이트용 도전막(12)을 형성한다. 일 예로, 플로팅 게이트용 도전막(12)은 폴리실리콘막으로 형성한다. 이어서, 플로팅 게이트용 도전막(12) 상에 하드마스크 층(13)을 형성한다. 일 예로, 하드마스크 층(13)은 기 형성된 막들과의 식각선택비를 고려하여 질화막으로 형성한다.
이어서, 하드마스크 층(13) 상에 제1방향으로 연장되는 라인 타입의 소자분리 마스크 패턴(14)을 형성한다.
도 5a 및 도 5b에 도시된 바와 같이, 소자분리 마스크 패턴(14)을 식각 베리어로 하드마스크 층(13), 플로팅 게이트용 도전막(12) 및 터널절연막(11)을 식각한 후, 기판(10)을 소정 깊이 식각하여, 소자분리 트렌치를 형성한다. 이어서, 소자분리 트렌치의 절연막을 매립하여 소자분리막(15)을 형성한다. 이로써, 활성 영역과 필드 영역이 정의된다. 이때, 소자분리막(250)을 소정 깊이 식각하여 유효 필드 산화막 높이(Effective Field oxide Height;EFH)를 조절함으로써, 후속 공정에 의해 형성되는 전하차단막과 접하는 플로팅 게이트의 면적을 증가시키는 것이 바람직하다.
본 도면에서는 소자분리 트렌치 형성 과정에서 식각된 기판은 도면 부호 '10A'로 나타내고, 식각된 터널절연막은 도면 부호 '11A'로 나타내고, 식각된 플로팅 게이트용 도전막은 도면 부호 '12A'로 나타내고, 식각된 하드마스크 층은 도면 부호 '13A'로 나타내었다.
도 6a 및 도 6b에 도시된 바와 같이, 하드마스크 층(13A)을 제거하여 플로팅 게이트용 도전막(12A)의 표면을 노출시킨 후, 결과물의 전면에 전하차단막(16)을 형성한다. 물론, 하드마스크 층(13A)을 제거하지 않고 전하차단막(16)을 형성하는 것도 가능하다. 또한, 본 발명의 제4 실시예에 따르면, 전하차단막(16)을 형성하기에 앞서 플로팅 게이트용 도전막(12A)의 표면을 질화 처리할 수 있다. 플로팅 게이트용 도전막(12A) 표면의 질화 처리는 열 질화 공정 또는 플라즈마 질화 공정에 의해 수행될 수 있다. 예를 들어, 플라즈마 질화 공정을 이용하는 경우, 약 400 내지 600℃의 온도, 0.1 내지 0.2Torr의 압력, 1000 내지 2000W의 파워, 농도 약 15%의 조건에서 아르곤 가스/질소가스를 약 1/0.2L로 이용하여 수행될 수 있다.
여기서, 전하차단막(16)은 하부 산화막, 질화막 및 상부 산화막이 적층된 ONO막인 것이 바람직하며, 본 도면에서는 설명의 편의를 위해 하나의 막으로 도시하였다. 하부 산화막 및 상부 산화막은 SiO2막으로 형성되고, 질화막(23B)은 Si3N4막으로 형성될 수 있다.
이어서, 전하차단막(16) 상에 정공차단막(17)을 형성한다. 여기서, 정공차단막(17)은 후속 공정에 의해 형성되는 콘트롤 게이트 전극으로부터 전하차단막(16)으로 정공이 주입되는 것을 차단하기 위한 것으로서, 전하차단막(16)에 비해, 특히, 산화막에 비해 밸런스 밴드 오프셋(valance band offset)이 큰 물질로 이루어지는 것이 바람직하다. 또는, 전하차단막(16)에 비해, 특히, 산화막 및 질화막에 비해 유전상수가 큰 물질로 형성되는 것이 바람직하다. 예를 들어, 정공차단막(17)은 Al2O3막으로 형성될 수 있다.
정공차단막(17)은 350 내지 500℃의 온도에서, TMA(Trimethyl-Aluminum) 가스, Ar 가스 및 O3 가스를 이용하여 원자층증착(ALD) 방식에 의해 형성될 수 있다.
이어서, 열처리 공정을 수행할 수 있다. 여기서, 열처리 공정은 퍼니스를 이용하거나 RTA(Rapid Thermal Annealing) 방식에 의해 700 내지 1100℃에서 수해되는 것이 바람직하다. 열처리 공정을 통해, 정공차단막(17)의 조직을 치밀하게 함으로써, 누설 전류를 보다 효율적으로 차단할 수 있다. 물론, 후속 콘트롤 게이트 전극용 도전막(18) 형성 단계 이후에 열처리 공정을 수행하는 것 또한 가능하다.
도 7a 및 도 7b에 도시된 바와 같이, 정공차단막(17)이 형성된 결과물의 전체 구조 상에 콘트롤 게이트 전극용 도전막(18)을 형성한 후, 콘트롤 게이트 전극용 도전막(18) 상에 콘트롤 게이트 전극 예정 영역을 노출시키면서 제2방향으로 연장되는 콘트롤 게이트 마스크 패턴(미도시)을 형성한다.
이어서, 상기 콘트롤 게이트 마스크 패턴을 식각 베리어로 콘트롤 게이트 전극용 도전막(18), 정공차단막(17), 전하차단막(16), 플로팅 게이트용 도전막(12A) 및 터널절연막(11A)을 식각한다. 이로써, 터널절연막(11B), 플로팅 게이트(12B), 전하차단막(16A), 정공차단막(17A) 및 콘트롤 게이트 전극(18)으로 이루어지는 게이트 패턴이 형성된다.
본 실시예에서는 기판(10) 상에 터널절연막(11) 및 플로팅 게이트 전극용 도전막(12)을 형성한 후, 플로팅 게이트용 도전막(12) 및 터널절연막(11)을 패터닝하여 소자분리막(15)을 형성하는 경우에 대해 설명하였으나, 이 밖에도 기판 내에 소자분리막을 먼저 형성한 후에 터널절연막 및 플로팅 게이트용 도전막을 형성하는 것 또한 가능하다.
또한, 본 실시예에서는 전하차단막(16)의 전면을 감싸도록 정공차단막(17)을 형성하는 경우에 대해 설명하였으나, 이 밖에도 플로팅 게이트(12B)의 양 측벽에 대응되는 영역에 한해 정공차단막(17)을 형성하거나, 정공차단막(17) 상에 추가로 산화막을 형성하는 것 또한 가능하다. 플로팅 게이트(12B)의 양 측벽에 대응되는 영역에 한해 정공차단막(17)을 형성하기 위해서는, 전하차단막(16)의 전면을 감싸도록 정공차단막(17)을 형성한 후, 플로팅 게이트(12B)의 양 측벽에 대응되는 영역에 한해 정공차단막(17)이 잔류하도록 식각공정을 수행함으로써 형성한다.
또한, 본 실시예에서는 전하차단막(16)의 상부에 정공차단막(17)을 형성하는 경우에 대해 설명하였으나, 전하차단막(16)의 하부에 정공차단막(17)을 형성하는 것 또한 가능하다.
도 8a 및 도 8b는 본 발명의 제1 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자를 나타내는 단면도로서, 게이트 패턴의 구조를 보다 구체적으로 도시하였다. 여기서, 도 8a는 제1방향(A-A') 단면도를 나타내고, 도 8b는 제2방향(B-B') 단면도를 나타낸다.
도 8a 및 도 8b에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자는 소스/드레인 영역(S/D)이 구비된 기판(20)상의 터널절연막(21), 터널절연막(21) 상의 플로팅 게이트(22), 플로팅 게이트(22) 상의 콘트롤 게이트 전극(25), 플로팅 게이트(22)과 콘트롤 게이트 전극(25) 사이에 개재된 전하차단막(23) 및 전하차단막(23)의 전면을 덮으면서 전하차단막(23)과 콘트롤 게이트 전극(25) 사이에 개재된 정공차단막(24)을 포함한다. 물론, 정공차단막(24)은 플로팅 게이트(22)과 전하차단막(23) 사이에 개재될 수도 있다.
일 예로, 전하차단막(23)은 하부 산화막, 질화막 및 상부 산화막의 적층 구조로 이루어지고, 30 내지 300Å의 두께(D2)를 갖는다. 특히, 하부 산화막(23A)은 10 내지 100Å의 두께를 갖고, 질화막(23B)은 10 내지 100Å의 두께를 갖고, 상부 산화막(23C)은 10 내지 100Å의 두께를 갖는다. 또한, 정공차단막(24)은 Al2O3막으로 형성되고, 1 내지 50Å의 두께를 갖는다. 또한, 전하차단막(23)과 정공차단막(24)의 두께의 합(D2+D3)은 30 내지 350Å인 것이 바람직하다.
이와 같이, 전하차단막(23)과 콘트롤 게이트 전극(25) 간에 전하차단막(23)을 전면으로 감싸는 정공차단막(24)을 개재시킴으로써, 콘트롤 게이트 전극(25)으로부터 정공이 주입되는 것을 방지할 수 있다. 특히, 전하차단막(23)의 두께를 감소시키더라도, 정공차단막(24)을 통해 플로팅 게이트(22)과 콘트롤 게이트 전극(25) 간의 누설 전류를 방지할 수 있다.
도 9a 및 도 9b는 본 발명의 제2 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자를 나타내는 단면도로서, 게이트 패턴의 구조를 보다 구체적으로 도시하였다. 여기서, 도 9a는 제1방향(A-A') 단면도를 나타내고, 도 9b는 제2방향(B-B') 단면도를 나타낸다.
도 9a 및 도 9b에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자는 소스/드레인 영역(S/D)이 구비된 기판(30)상의 터널절연막(31), 터널절연막(31) 상의 플로팅 게이트(32), 플로팅 게이트(32) 상의 콘트롤 게이트 전극(35), 플로팅 게이트(32)의 양 측벽 및 상부를 덮으면서 플로팅 게이트(32)과 콘트롤 게이트 전극(35) 사이에 개재된 전하차단막(33), 전하차단막(33) 상에 형성되되 플로팅 게이트(32)의 양 측벽에 대응되는 영역에 한해 형성된 정공차단막(34)을 포함한다.
물론, 정공차단막(34)은 플로팅 게이트(32)과 전하차단막(33) 사이에 개재될 수도 있다. 예를 들어, 플로팅 게이트(32)이 형성된 결과물의 전면을 따라 정공차단막을 형성한 후, 플로팅 게이트(32)의 양 측벽에 대응되는 영역에 한해 정공차단막이 잔류하도록 건식 식각 공정을 수행함으로써 정공차단막(34)을 형성할 수 있다. 또는, 전하차단막(33)이 형성된 결과물의 전면을 따라 정공차단막을 형성한 후, 플로팅 게이트(32)의 양 측벽에 대응되는 영역에 한해 정공차단막이 잔류하도록 건식 식각 공정을 수행함으로써 정공차단막(34)을 형성할 수 있다.
이와 같이, 플로팅 게이트(32)의 양 측벽에 해당되는 영역에 한해 정공차단막(34)을 형성하는 경우, 플로팅 게이트(32)과 콘트롤 게이트 전극(35) 간의 누설 전류를 효율적으로 차단할 수 있다. 전하차단막(33)은 일반적으로 적층 방식으로 형성되기 때문에, 플로팅 게이트의 양 측벽에 상대적으로 얇은 두께의 전하차단막(33)이 형성된다. 따라서, 대부분의 누설 전류는 플로팅 게이트(32)의 양 측벽에서 유발되는데, 제2 실시예와 같이 플로팅 게이트(32)의 양 측벽에 한해 정공차단막(34)을 형성함으로써, 누설 전류를 효과적으로 차단할 수 있다.
도 10a 및 도 10b는 본 발명의 제3 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자를 나타내는 단면도로서, 게이트 패턴의 구조를 보다 구체적으로 도시하였다. 여기서, 도 10a는 제1방향(A-A') 단면도를 나타내고, 도 10b는 제2방향(B-B') 단면도를 나타낸다.
도 10a 및 도 10b에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자는 소스/드레인 영역(S/D)이 구비된 기판(40)상의 터널절연막(41), 터널절연막(41) 상의 플로팅 게이트(42), 플로팅 게이트(42) 상의 콘트롤 게이트 전극(45), 플로팅 게이트(42)과 콘트롤 게이트 전극(45) 사이에 개재된 전하차단막(43), 전하차단막(43) 상의 정공차단막(44) 및 정공차단막(44) 상의 산화막(47)을 포함한다.
여기서, 산화막(47)은 증착 공정에 의해 형성되거나, 열처리 공정에 의해 형성될 수 있다. 산화막(47)의 두께는 30Å 이하인 것이 바람직하다.
이와 같이, 정공차단막(44)의 상부에 산화막(47)을 추가로 형성하는 경우, 플로팅 게이트(42)와 콘트롤 게이트 전극(45) 간의 누설 전류을 효과적으로 차단할 수 있다.
도 11a 및 도 11b는 본 발명의 제4 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자를 나타내는 단면도로서, 게이트 패턴의 구조를 보다 구체적으로 도시하였다. 여기서, 도 11a는 제1방향(A-A') 단면도를 나타내고, 도 11b는 제2방향(B-B') 단면도를 나타낸다.
제4 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자는 앞서 제2 실시예에서 설명한 소자와 동일한 구조를 갖되, 플로팅 게이트(52)과 전하차단막(53)의 사이에, 플로팅 게이트(52)의 표면을 질화처리하여 형성된 질화막(52A)을 더 포함하는 것을 특징으로 한다.
여기서, 플로팅 게이트(52) 표면의 질화 처리는 열 질화 공정 또는 플라즈마 질화 공정에 의해 수행될 수 있다. 예를 들어, 플라즈마 질화 공정을 이용하는 경우, 약 400 내지 600℃의 온도, 0.1 내지 0.2Torr의 압력, 1000 내지 2000W의 파워, 농도 약 15%의 조건에서 아르곤 가스/질소가스를 약 1/0.2L로 이용하여 수행될 수 있다.
이와 같이, 플로팅 게이트(52)의 표면을 질화 처리하여, 플로팅 게이트(52)과 전하차단막(53) 사이에 질화막(52A)을 개재시키는 경우, 소자분리막(56) 또는 플로팅 게이트(52)으로부터의 물질 확산에 따른 오염을 방지하여 소자의 신뢰성을 개선할 수 있다. 또한, 후속 열처리 공정에서 버즈 빅(bird's beak)이 발생되는 것을 방지할 수 있다. 물론, 앞서 설명한 제1,제3 실시예에 본 실시예를 적용하는 것 또한 가능하다.
도 12a 및 도 12b는 본 발명의 제5 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자를 나타내는 단면도로서, 게이트 패턴의 구조를 보다 구체적으로 도시하였다. 여기서, 도 12a는 제1방향(A-A') 단면도를 나타내고, 도 12b는 제2방향(B-B') 단면도를 나타낸다.
제5 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자는 앞서 제2 실시예에서 설명한 소자와 동일한 구조를 갖되, 플로팅 게이트(62)의 상부에 하드마스크층(67)을 더 포함하는 것을 특징으로 한다.
여기서, 하드마스크층(67)은 소자분리용 트렌치 형성을 위해 사용된 하드마스크층(67)으로서, 질화막으로 형성될 수 있다(도 5a 및 도 5b 참조). 잔류되는 하드마스크층(67)의 두께는 10 내지 200Å인 것이 바람직하다.
이와 같이, 플로팅 게이트(52)의 상부에 하드마스크층(67)을 잔류시키는 경우, 종래에 플로팅 게이트(52)의 상부가 라운드화되면서 폭이 감소되어 전계가 상부로 집중되는 문제점을 해결할 수 있다. 즉, 하드마스크층(67)을 잔류시킴으로써, 플로팅 게이트(52)의 상부 폭이 감소되는 것을 방지하여 플로팅 게이트(52)의 상부로 전계가 집중되는 것을 방지할 수 있다. 물론, 앞서 설명한 제1,제3,제4 실시예에 본 실시예를 적용하는 것 또한 가능하다.
도 13은 본 발명의 제6 실시예에 따른 3차원 구조의 플로팅 게이트형 비휘발성 메모리 소자를 나타내는 단면도이다.
도 13에 도시된 바와 같이, 본 발명의 제6 실시예에 따른 3차원 구조의 플로팅 게이트형 비휘발성 메모리 소자는 기판(70) 상에 교대로 적층된 복수의 콘트롤 게이트 전극(75) 및 복수의 층간절연막(71)을 구비하며, 층간절연막(72)이 리세스된 영역 내에 매립된 플로팅 게이트(75)을 구비한다. 또한, 플로팅 게이트(75)과 콘트롤 게이트 전극(72) 사이에는 전하차단막(74) 및 정공차단막(73)이 구비된다.
이와 같은 구조의 소자 제조 방법을 간단히 살펴보면 다음과 같다. 먼저, 기판(70)상에 복수의 층간절연막(71) 및 복수의 콘트롤 게이트 전극용 도전막(72)을 교대로 형성한 후, 이들을 식각하여 채널용 트렌치를 형성한다. 이어서, 채널용 트렌치의 내벽에 노출된 복수의 층간절연막(71)을 일부 두께 리세스하여 플로팅 게이트 영역을 형성한 후, 채널용 트렌치의 전면을 따라 정공차단막(73) 및 전하차단막(74)을 형성한다. 이어서, 플로팅 게이트 영역 내에 도전막을 매립하여 플로팅 게이트(75)을 형성한 후, 채널용 트렌치의 내벽에 터널절연막(76)을 형성한다. 이어서, 채널용 트렌치 내에 채널(77)을 형성한다.
이로써, 기판(70)으로부터 돌출된 채널(77)을 따라 적층되며, 전하차단막(74)과 콘트롤 게이트 전극(72) 사이에 정공차단막(73)이 개재된 복수의 메모리 셀이 형성된다.
이 밖에도, 희생막을 이용하여 소자를 제조하는 것 또한 가능하다. 먼저, 기판 상에 복수의 층간절연막 및 복수의 희생막을 교대로 형성한 후, 이들을 식각하여 채널용 트렌치를 형성한다. 이어서, 채널용 트렌치의 내벽에 노출된 층간절연막일 일부 두께 리세스하여 플로팅 게이트 영역을 형성한 후, 플로팅 게이트 영역 내에 도전막을 매립하여 플로팅 게이트을 형성한다. 이어서, 채널용 트렌치의 내벽에 터널절연막을 형성한 후, 채널용 막을 매립하여 채널을 형성한다. 이어서, 복수의 층간절연막 및 복수의 희생막을 식각하여 트렌치를 형성한 후, 트렌치의 내벽에 의해 노출된 희생막을 제거하여 콘트롤 게이트 영역을 형성한다. 이어서, 트렌치의 전면을 따라 전하차단막 및 정공차단막을 형성한 후, 콘트롤 게이트 영역 내에 도전막을 매립하여 콘트롤 게이트 전극을 형성한다.
이와 같이, 3차원 구조의 플로팅 게이트형 비휘발성 메모리 소자에 정공차단막(73)을 적용하여 누설 전류를 효과적으로 차단함으로써, 메모리 소자의 특성을 향상시킬 수 있다.
도 14는 정공차단막으로 사용가능한 물질들의 각 특성을 나타내는 그래프이다. 각 물질의 명칭 아래에 유전 상수를 나타내었으며, Y축에 의해 밴드 갭 에너지 및 밸런스 밴드 오프셋을 나타내었다.
앞서 설명한 바와 같이, 정공차단막은 전하차단막에 비해 밸런스 밴드 오프셋(valance band offset)이 큰 물질 또는 전하차단막에 비해 유전상수가 큰 물질로 형성되는 것이 바람직하며, 이를 통해, 효과적으로 정공 주입을 차단할 수 있다.
특히, 종래에 전하차단막의 상부 산화막으로 주로 사용되는 SiO2막에 비해 밸런스 밴드 오프셋(valance band offset)이 큰 물질 또는 유전상수가 큰 물질로 정공차단막을 형성하는 것이 바람직한데, Al2O3막의 경우, SiO2막에 비해 유전 상수가 약 2.3배 크기 때문에, 동일한 물리적 두께를 갖더라도 커플링 비를 훨씬 향상시킬 수 있다. 따라서, 원하는 커플링 비를 구현함에 있어서, 전하차단막에 비해 유전 상수가 큰 정공차단막을 형성함으로써, 종래에 비해 전하차단막의 두께를 감소시킬 수 있다.
또한, Al2O3막의 경우, SiO2막에 비해 밴드 갭이 0.2eV 낮지만, 밸런스 밴드 오프셋이 SiO2막에 비해 0.5eV 크다. 따라서, 콘트롤 게이트 전극으로부터 전하차단막으로 정공이 주입되는 것을 차단하기 위한 장벽 마진(barrier margin)이 그만큼 증가된다. 이와 같이, 전하차단막(23)에 비해 밸런스 밴드 오프셋이 큰 물질로 정공차단막을 형성함으로써, 정공의 주입을 효율적으로 차단할 수 있다. 따라서, 메모리 소자의 데이터 리텐션 특성 및 싸이클링 특성을 향상시킬 수 있다.
즉, 플로팅 게이트형 비휘발성 메모리 소자에 Al2O3막으로 이루어진 정공차단막을 적용하는 경우, 전하차단막과 정공차단막의 총 두께(D2+D3)는 종래의 전하차단막의 두께보다 작은 값을 갖도록 하면서 장벽 마진을 증가시킬 수 있다. 결과적으로, 플로팅 게이트형 비휘발성 메모리 소자의 커플링 비를 증가시키면서 동시에 누설 전류에 따른 프로그램 포화 현상을 방지할 수 있다.
도 15는 본 발명의 일 실시예에 따른 정공차단막을 플로팅 게이트형 비휘발성 메모리 소자에 적용함에 따른 효과를 나타내는 그래프로서, 프로그램 동작 수행시의 에너지 밴드 변화를 나타낸다.
여기서, 실선은 본 발명의 일 실시예에 따른 소자에 관한 것으로, 전하차단막의 질화막, 상부 산화막, 및 정공차단막(N/O/Al2O3)의 에너지 밴드 다이어그램을 나타낸다. 또한, 점선은 정공차단막이 적용되지 않은 종래기술에 따른 소자에 관한 것으로서, 전하차단막의 질화막, 상부산화막(N/O)의 에너지 밴드 다이어그램을 나타낸다.
다이어그램에 도시된 바와 같이, 전하차단막만이 형성된 경우(점선 참조)에는 상부 산화막의 밸런스 밴드 오프셋이 작기 때문에 장벽 마진이 작아 콘트롤 게이트 전극으로부터 전하차단막으로 정공이 주입되며, 주입된 정공이 상부 산화막을 통과하여 질화막로 이동한 후, 질화막에 트랩된 전하와 재결합된다. 이는 하부 산화막의 밴드 갭 에너지를 낮춰 플로팅 게이트에 저장된 전하가 계속적으로 콘트롤 게이트 전극으로 유출되어 프로그램 포화 현상을 유발하게 된다.
반면에, 본 발명의 일 실시예에 따른 정공차단막을 형성하는 경우(실선 참조)에는 장벽 마진이 증가되어 콘트롤 게이트 전극으로부터의 정공 주입을 차단할 수 있다. 따라서, 정공 주입에 따른 문제점을 방지할 수 있다.
도 16은 본 발명의 일 실시예에 따른 플로팅 게이트형 비휘발성 메모리 소자의 프로그램 동작 수행시 메모리 셀의 문턱 전압 변화를 나타내는 그래프이다. 여기서, X축은 프로그램 전압을 나타내며, Y축은 프로그램된 메모리 셀의 문턱 전압을 나타낸다. 또한, 실선은 본 발명의 일 실시예에 따른 정공차단막이 적용된 경우를 나타내며, 점선은 정공차단막이 적용되지 않은 경우를 나타낸다.
그래프를 통해, 전하차단막만이 형성된 경우(점선 참조)에는 프로그램 전압이 일정 값 이상으로 증가되면 메모리 셀의 문턱 전압이 더 이상 증가되지 않는 프로그램 포화 현상이 유발됨을 확인할 수 있다. 그러나, 본 발명의 일 실시예에 따른 정공차단막이 적용된 경우(실선 참조)에는 프로그램 포화 현상이 유발되지 않는 것을 확인할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11: 터널절연막
12: 플로팅 게이트용 도전막 13: 하드마스크 층
14: 소자분리 마스크 패턴 15: 소자분리막
16: 전하차단막 17: 정공차단막
18: 콘트롤 게이트 전극용 도전막
20: 기판 21: 터널절연막
22: 플로팅 게이트 23A: 하부 산화막
23B: 질화막 23C: 상부 산화막
23: 전하차단막 24: 정공차단막
25: 콘트롤 게이트 전극 26: 소자분리막
30: 기판 31: 터널절연막
32: 플로팅 게이트 33A: 하부 산화막
33B: 질화막 33C: 상부 산화막
33: 전하차단막 34: 정공차단막
35: 콘트롤 게이트 전극 36: 소자분리막
40: 기판 41: 터널절연막
42: 플로팅 게이트 43A: 하부 산화막
43B: 질화막 43C: 상부 산화막
43: 전하차단막 44: 정공차단막
45: 콘트롤 게이트 전극 46: 소자분리막
47: 산화막
50: 기판 51: 터널절연막
52: 플로팅 게이트 52A: 질화막
53A: 하부 산화막 53B: 질화막
53C: 상부 산화막 53: 전하차단막
54: 정공차단막 55: 콘트롤 게이트 전극
56: 소자분리막
60: 기판 61: 터널절연막
62: 플로팅 게이트 63A: 하부 산화막
63B: 질화막 63C: 상부 산화막
63: 전하차단막 64: 정공차단막
65: 콘트롤 게이트 전극 66: 소자분리막
67: 하드마스크 층
70: 기판 71: 층간절연막
72: 콘트롤 게이트 전극용 도전막 73: 정공차단막
74: 전하차단막 75: 플로팅 게이트
76: 터널절연막 77: 채널
12: 플로팅 게이트용 도전막 13: 하드마스크 층
14: 소자분리 마스크 패턴 15: 소자분리막
16: 전하차단막 17: 정공차단막
18: 콘트롤 게이트 전극용 도전막
20: 기판 21: 터널절연막
22: 플로팅 게이트 23A: 하부 산화막
23B: 질화막 23C: 상부 산화막
23: 전하차단막 24: 정공차단막
25: 콘트롤 게이트 전극 26: 소자분리막
30: 기판 31: 터널절연막
32: 플로팅 게이트 33A: 하부 산화막
33B: 질화막 33C: 상부 산화막
33: 전하차단막 34: 정공차단막
35: 콘트롤 게이트 전극 36: 소자분리막
40: 기판 41: 터널절연막
42: 플로팅 게이트 43A: 하부 산화막
43B: 질화막 43C: 상부 산화막
43: 전하차단막 44: 정공차단막
45: 콘트롤 게이트 전극 46: 소자분리막
47: 산화막
50: 기판 51: 터널절연막
52: 플로팅 게이트 52A: 질화막
53A: 하부 산화막 53B: 질화막
53C: 상부 산화막 53: 전하차단막
54: 정공차단막 55: 콘트롤 게이트 전극
56: 소자분리막
60: 기판 61: 터널절연막
62: 플로팅 게이트 63A: 하부 산화막
63B: 질화막 63C: 상부 산화막
63: 전하차단막 64: 정공차단막
65: 콘트롤 게이트 전극 66: 소자분리막
67: 하드마스크 층
70: 기판 71: 층간절연막
72: 콘트롤 게이트 전극용 도전막 73: 정공차단막
74: 전하차단막 75: 플로팅 게이트
76: 터널절연막 77: 채널
Claims (26)
- 터널절연막;
상기 터널절연막 상에 형성된 플로팅 게이트;
상기 플로팅 게이트 상에 형성된 콘트롤 게이트 전극;
상기 플로팅 게이트 및 상기 콘트롤 게이트 전극 사이에 개재된 전하차단막; 및
상기 전하차단막 및 상기 콘트롤 게이트 전극 사이 또는 상기 플로팅 게이트 및 상기 전하차단막 사이에 개재된 정공차단막
을 포함하는 플로팅 게이트형 비휘발성 메모리 소자.
- 제1항에 있어서,
상기 정공차단막은,
상기 플로팅 게이트의 양 측벽에 대응되는 영역에 한해 형성된
플로팅 게이트형 비휘발성 메모리 소자.
- 제1항에 있어서,
상기 전하차단막은,
하부 산화막, 질화막 및 상부 산화막이 적층된 구조를 갖는
플로팅 게이트형 비휘발성 메모리 소자.
- 제1항에 있어서,
상기 정공차단막은 상기 전하차단막에 비해 밸런스 밴드 오프셋(valence band offset)이 큰 물질로 형성된
플로팅 게이트형 비휘발성 메모리 소자.
- 제1항에 있어서,
상기 정공차단막은 상기 전하차단막에 비해 유전상수가 큰 물질로 형성된
플로팅 게이트형 비휘발성 메모리 소자.
- 제1항에 있어서,
상기 정공차단막은 Al2O3막으로 형성된
플로팅 게이트형 비휘발성 메모리 소자.
- 제1항에 있어서,
상기 플로팅 게이트의 표면은 질화 처리된
플로팅 게이트형 비휘발성 메모리 소자.
- 제1항에 있어서,
상기 정공차단막 상에 형성된 산화막
을 더 포함하는 플로팅 게이트형 비휘발성 메모리 소자.
- 제1항에 있어서,
상기 플로팅 게이트 및 상기 전하차단막 사이에 개재되되, 상기 플로팅 게이트의 상부에 한해 형성된 하드마스크
를 더 포함하는 플로팅 게이트형 비휘발성 메모리 소자.
- 제1항에 있어서,
상기 전하차단막의 두께는 30 내지 300Å인
플로팅 게이트형 비휘발성 메모리 소자.
- 제1항에 있어서,
상기 정공차단막의 두께는 1 내지 50Å인
플로팅 게이트형 비휘발성 메모리 소자.
- 제1항에 있어서,
상기 전하차단막과 상기 정공차단막의 두께의 합은 30 내지 350Å인
플로팅 게이트형 비휘발성 메모리 소자.
- 기판 상에 터널절연막 및 플로팅 게이트용 도전막 패턴을 형성하는 단계;
상기 플로팅 게이트용 도전막 패턴이 형성된 결과물의 전면을 따라 전하차단막을 형성하는 단계; 및
상기 전하차단막 상에 콘트롤 게이트 전극용 도전막을 형성하는 단계
를 포함하고,
상기 플로팅 게이트용 도전막 패턴을 형성하는 단계 후에 또는 상기 전하차단막을 형성하는 단계 후에, 정공차단막을 형성하는 단계를 더 포함하는
플로팅 게이트형 비휘발성 메모리 소자 제조 방법.
- 제13항에 있어서,
상기 정공차단막을 형성하는 단계는,
상기 플로팅 게이트용 도전막 패턴이 형성된 결과물 또는 상기 전하차단막이 형성된 결과물의 전면을 따라 정공차단막을 형성하는 단계; 및
상기 플로팅 게이트용 도전막 패턴의 양 측벽에 대응되는 영역에 한해 상기 정공차단막이 잔류하도록 상기 정공차단막을 식각하는 단계를 포함하는
플로팅 게이트형 비휘발성 메모리 소자 제조 방법.
- 제13항에 있어서,
상기 전하차단막이을 형성하는 단계는,
하부 산화막, 질화막 및 상부 산화막을 차례로 형성하는
플로팅 게이트형 비휘발성 메모리 소자 제조 방법.
- 제13항에 있어서,
상기 정공차단막 형성 단계 후에,
상기 정공차단막 상에 산화막을 형성하는 단계
를 더 포함하는 플로팅 게이트형 비휘발성 메모리 소자 제조 방법.
- 제13항에 있어서,
상기 정공차단막은,
상기 전하차단막에 비해 밸런스 밴드 오프셋(valence band offset)이 큰 물질로 형성된
플로팅 게이트형 비휘발성 메모리 소자 제조 방법.
- 제13항에 있어서,
상기 정공차단막은 상기 전하차단막에 비해 유전상수가 큰 물질로 형성된
플로팅 게이트형 비휘발성 메모리 소자 제조 방법.
- 제13항에 있어서,
상기 정공차단막은 Al2O3막으로 형성된
플로팅 게이트형 비휘발성 메모리 소자 제조 방법.
- 제13항에 있어서,
상기 플로팅 게이트용 도전막 패턴을 형성하는 단계 후에,
상기 플로팅 게이트용 도전막 패턴의 표면을 질화 처리하는 단계
를 더 포함하는 플로팅 게이트형 비휘발성 메모리 소자 제조 방법.
- 제20항에 있어서,
상기 질화 처리 단계는,
400 내지 600℃의 온도, 0.1 내지 0.2Torr의 압력, 1000 내지 2000W의 파워 조건에서, Ar 가스 및 N2 가스를 이용한 플라즈마 질화 공정에 의해 수행되는
플로팅 게이트형 비휘발성 메모리 소자 제조 방법.
- 제13항에 있어서,
상기 플로팅 게이트용 도전막 패턴을 형성하는 단계 후에,
상기 플로팅 게이트용 도전막 상부에 한해 마스크 패턴을 형성하는 단계
를 더 포함하는 플로팅 게이트형 비휘발성 메모리 소자 제조 방법.
- 제13항에 있어서,
상기 정공차단막을 형성하는 단계 후에,
상기 플로팅 게이트용 도전막 패턴의 양 측벽에 대응되는 영역에 한해 잔류하도록 상기 정공차단막을 식각하는 단계
를 더 포함하는 플로팅 게이트형 비휘발성 메모리 소자 제조 방법.
- 제13항에 있어서,
상기 플로팅 게이트용 도전막 패턴을 형성하는 단계 후에,
상기 플로팅 게이트용 도전막 패턴 상에 하드마스크를 형성하는 단계;
상기 하드마스크를 식각베리어로 상기 플로팅 게이트용 도전막, 상기 터널절연막 및 상기 기판을 식각하여 소자분리용 트렌치를 형성하는 단계; 및
상기 소자분리용 트렌치 내에 절연막을 매립하여 소자분리막을 형성하는 단계
를 더 포함하고,
상기 하드마스크가 잔류하는 상태에서 상기 전하차단막을 형성하는
플로팅 게이트형 비휘발성 메모리 소자 제조 방법.
- 제13항에 있어서,
상기 정공차단막 형성 단계 후에,
열처리 공정을 수행하는 단계
를 더 포함하는 플로팅 게이트형 비휘발성 메모리 소자 제조 방법.
- 제25항에 있어서,
상기 열처리 공정 수행 단계는,
퍼니스를 이용하거나 RTA(Rapid Thermal Annealing) 방식에 의해 700 내지 1100℃에서 수행되는
플로팅 게이트형 비휘발성 메모리 소자 제조 방법.
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| KR20090053034A (ko) * | 2007-11-22 | 2009-05-27 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
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- 2011-11-18 CN CN2011103677636A patent/CN102569303A/zh active Pending
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