KR20120042636A

KR20120042636A - 멀티채널 타임?인터리빙된 ａｄｃ에서 손상의 캘리브레이션

Info

Publication number: KR20120042636A
Application number: KR1020110085062A
Authority: KR
Inventors: 선더 에스. 키담비
Original assignee: 인터실 아메리카스 인코포레이티드
Priority date: 2010-08-27
Filing date: 2011-08-25
Publication date: 2012-05-03
Also published as: US20120075129A1; TW201220709A

Abstract

M-채널 타임-인터리빙된 아날로그-디지털 컨버터(ADC)에서 컴포넌트 미스매치들을 정정하기 위한 기법들. 다수, M개,의 클록 신호들이 선택된 복수의 다른 클록 위상들을 갖는 상응하는 다수의 메인 ADC 요소들을 구동한다. ADC들의 각각은 오프셋 정정 입력, 이득 정정 입력, 또는 위상 정정 입력 중 적어도 하나를 가진다. ADC들에 의해 출력되는 M개의 디지털 값들은 입력 신호의 디지털 표현을 형성하도록 인터리빙된다. 동시에 M개의 클록 신호들 중 적어도 하나에 응답해서 기준 디지털 값들을 출력하는 기준 ADC가 역시 제공된다. 기준 ADC의 출력은 오프셋, 이득 또는 위상의 추정치를 제공하도록 메인 ADC들 중 선택된 하나로부터의 출력과 비교되고 및/또는 결합된다. 에러는 오프셋, 이득 또는 위상의 상응하는 정정을 결정하도록 누산되고 그것은 그때 상응하는 메인 ADC의 각각의 입력에 다시 피딩된다.

Description

멀티채널 타임?인터리빙된 ＡＤＣ에서 손상의 캘리브레이션{CALIBRATION OF IMPAIRMENTS IN A MULTICHANNEL TIME-INTERLEAVED ADC}

본 발명은 M-채널 타임-인터리빙된 아날로그-디지털 컨버터(ADC)에서 컴포넌트 미스매치들을 정정하기 위한 기법들에 관한 것이다.

본 출원은 2010년 01월 21일에 출원된, 미국 특허 출원 제 12/691,449호(대리인 관리 번호: 3575.1049-001)에 관한 것이고, 2011년 03월 31일에 출원된, 미국 출원 제 13/077,471호의 계속출원이며, 2010년 08월 27일에 출원된, 미국 가출원 제 61/377,756호의 혜택을 청구한다. 위의 출원들의 전체 교시는 참조에 의해 여기서 병합된다.

매우 높은 샘플 레이트들(단일 아날로그-디지털 컨버터(ADC)에 의해 제공될 수 없는 레이트들)을 제공하는 효과적인 방법은 타임-인터리빙된 패션에서 더 느린 ADC들 동작의 병렬 연결을 사용하는 것이다. 그러한 소위 M-채널 타임 인터리빙된 ADC(MCTIADC)는 M ADC들, 전체 시스템 샘플 레이트의 1/M인 샘플 레이트에서 동작하는 각각을 포함한다. ADC들 사이에서 임의 손상들 또는 미스매치(mismatch) 에러들의 부재에서, 즉, 모든 ADC들이 이상적(ideal)이거나 또는 정확하게 동일한 특성들을 가지는 것으로 가정할 때, 출력 샘플들은 시스템 샘플 주파수에서 동작하는 단일 ADC의 심리스(seamless) 이미지를 생성하는 방법으로 동일하게 이격된 간격들에서 나타난다.

그러나 실제에서는 MCTIADC 시스템의 성능을 심각하게 저하시키는 다른 ADC들 사이에 컴포넌트 미스매치들이 있다. 일반적으로 발생하는 미스매치들은 오프셋, 이득 및 샘플 인스턴트(instant)들이다. 달리 말해서, 모든 ADC들의 오프셋들 및 이득들은 동일하지 않고 ADC들은 시스템 샘플 주파수의 유니폼(uniform) 샘플 인스턴트들에서 샘플링하지 않는다. 이들 미스매치들은 MCTIADC 시스템의 성능을 현저하게 감소시키는 신호의 스펙트럼에서 불필요한 주파수 톤(tone)들 또는 스퍼(spur)들을 발생시킨다.

신호대잡음비(SNR)의 일반적인 배리에이션(variation)이 도 1에서 도시되고 톤이 다양한 미스매치 에러들에 대해 시뮬레이팅된 MCTIADC 시스템의 샘플 레이트의 거의 절반까지 저주파수로부터 스위핑된다(swept). 도면에서 보여질 수 있는 바와 같이, 4-채널 ADC의 성능은 이들 에러들 때문에 심각하게 방해받을 수 있다. 따라서, MCTIADC 시스템의 성능을 개선하기 위해 이들 에러들을 추정하고 정정하는 것이 중요해지고 있다.

본 발명의 목적은 MCTIADC 시스템의 성능을 개선하기 위해 위에서 언급된 에러들을 추정하고 정정하는 데 있다.

기준 ADC로 불리는, 엑스트라 ADC가 적응적(adaptive) 방법으로 이들 에러들을 적절하게 추정하고 정정하는 것에 의해 MCTIADC에서 오프셋, 이득 및 샘플-타임 미스매치들의 효과들을 최소화하기 위해 사용될 수 있다. 부가적으로, 적응적 방법이 블라인드 모드에서 사용될 수 있고 임의 소정 캘리브레이션 신호의 사용이 회피될 수 있다. 달리 말해서, 입력 신호는 그 자체가 미스매치 에러들을 추정하고 정정하기 위한 캘리브레이팅 신호로서 역할한다.

더 구체적으로, 바람직한 실시예에서, M-채널 타임-인터리빙된 아날로그-디지털 컨버터(MCTIADC)에서 오프셋, 이득 및 타이밍 에러들의 추정 및 정정은 기준 ADC로서 사용된 엑스트라 ADC를 사용하는 것에 의해 수행될 수 있다. 실제적 목적들을 위해 본 실시예에서는 엑스트라 ADC의 워드길이가 MCTIADC 시스템에서의 ADC들의 것보다 더 작거나 또는 동일하다고 가정한다.

개념은 도 2에서 도시된 모델을 토대로 한다. M ADC들, MCTIADC 시스템 샘플 주파수의 1/M차 샘플 레이트에서 동작하는 각각이 있다. (R≤N)과 동일한 워드길이를 갖는 단일 기준 ADC(ADC _r )가 있고 N은 MCTIADC에서 ADC들의 워드길이이다. 캘리브레이팅되는 임의 ADC _K 에 대한 입력, 여기서 k=1,2,…,M, 역시 ADC _r 에 연결된다. 이 방법으로, ADC _k 의 손상들의 추정 및 정정이 ADC _r 의 손상들과 관련해서 수행된다.

각각의 ADC _k 오프셋 에러를 획득하기 위해, ADC _k 를 통과하는 신호 역시 ADC _r 을 통해 통과된다.

샘플들의 총계는 ADC _k 및 ADC _r 둘 모두의 출력들로부터 평균된다(또는 합계된다). ADC _k 로부터의 신호들의 합계 또는 평균을 X _k 라 부르고 ADC _r 로부터의 신호들의 합계 또는 평균을 X _r 이라 부른다. 오프셋 에러의 기호(sign), 즉, 기호(X _r - X _k ),는 ADC _k 의 오프셋 값이 ADC _r 의 것에 근접한 것과 같은 이러한 에러를 최소화하고 적응적 알고리즘을 구동하도록 사용된다. 이 절차는 각 k에 대해 반복되고 여기서 k=1,2,…M이다. 따라서, MCTIADC 시스템에서 모든 ADC들에서의 오프셋 에러들은 ADC _r 의 것과 관련해서 최소화될 것이다.

각 ADC _k 에서 이득 에러를 추정하기 위해, 위에서 언급된 바와 동일한 구성이 채택되었다. ADC _k 및 ADC _r 둘 모두의 출력들이 제곱되고 N _g 샘플들의 평균(또는 합계)이 획득되었다. ADC _k 로부터의 신호들의 제곱된 값들의 합계 또는 평균이 Y _k 가 되게 하고 ADC _r 로부터의 것이 Y _r 이 되게 한다. 이득 에러의 기호, 즉, 기호(Y _r - Y _k ),는 ADC _k 의 이득이 ADC _r 의 것에 근접한 것과 같은 이러한 에러를 최소화하는 적응적 알고리즘을 구동하도록 사용된다. 이 절차는 각 k에 대해 반복되고 여기서 k=1,2,…,M이다. 따라서 MCTIADC 시스템에서 모든 ADC들에서의 이득 에러들은 ADC _r 의 이득 에러와 관련해서 최소화될 것이다.

각 ADC _k 에서 샘플-타임 에러를 획득하기 위해, N _p 샘플들에 대해 ADC _k 와 ADC _r 로부터의 출력들 사이의 상관(correlation)이 일차로 획득된다. 이 상관의 슬로프에 기반한 적응적 알고리즘이 ADC _r 과 ADC _k 사이의 샘플링 에러를 최저치로 구동하도록 그때 사용된다. 다시, 이 절차는 각 k에 대해 반복되고 여기서 k=1,2,…,M이다. 따라서, MCTIADC 시스템에서 모든 ADC들에서의 샘플-타임 에러들이 ADC _r 의 샘플-타임 에러와 관련해서 최소화될 것이다.

본 발명에서 오프셋, 이득 및/또는 샘플 타이밍 또는 위상 미스매치 에러들의 추정 및 정정이 M-채널 타임-인터리빙된 아날로그-디지털(MCTIADC) 시스템에서 제공된다.

앞서 말한 것은 본 발명의 예시적인 실시예들의 다음의 더 상세한 설명으로부터 명백할 것이고, 첨부된 도면들에서 도시된 바와 같이, 동일한 참조 문자들은 다른 뷰(view)들에 대해 동일한 부분들을 나타낸다. 도면들은 반드시 축척에 따라 그려지지 않고, 대신에 본 발명의 실시예들을 설명할 때 놓여지는 것을 강조한다.
도 1은 다양한 미스매치 에러들에 대해 일반적인 선행 기술 4-채널 타임-인터리빙된 아날로그-디지털 컨버터의 입력 주파수를 갖는 신호대잡음비(SNR) 변동을 도시한다.
도 2는 일 실시예에 따른 참조와 같이 엑스트라 ADC를 사용하여 M-채널 타임-인터리빙된 ADC의 블록 다이어그램 레벨 모델이다.
도 3은 4-채널 타임-인터리빙된 ADC에서 정정 전에 오프셋 미스매치 에러를 갖는 단일 톤 신호의 스펙트럼을 도시한다.
도 4a는 오프셋 에러가 추정되는 방법을 도시하는 스키매틱이다.
도 4b는 오프셋 정정을 이펙팅하기(effecting) 위한 재귀적(recursive) 구조를 나타내는 스키매틱이다.
도 5는 4-채널 타임-인터리빙된 ADC에서 정정 후에 오프셋 미스매치 에러를 갖는 단일 톤 신호의 스펙트럼을 도시한다.
도 6은 4-채널 타임-인터리빙된 ADC에서 정정 전에 이득 미스매치 에러를 갖는 단일 톤 신호의 스펙트럼을 도시한다.
도 7a는 이득 에러가 추정되는 방법을 도시하는 스키매틱이다.
도 7b는 이득 정정을 이펙팅하기 위한 재귀적 구조를 나타내는 스키매틱이다.
도 8은 4-채널 타임-인터리빙된 ADC에서 정정 후에 이득 미스매치 에러를 갖는 단일 톤 신호의 스펙트럼을 도시한다.
도 9는 4-채널 타임-인터리빙된 ADC에서 정정 전에 위상 미스매치 에러를 갖는 단일 톤 신호의 스펙트럼을 도시한다.
도 10a는 위상 에러를 추정하는 방법을 도시하는 스키매틱이다.
도 10b는 위상 정정을 이펙팅하기 위한 재귀적 구조를 나타내는 스키매틱이다.
도 11은 4-채널 타임-인터리빙된 ADC에서 정정 후에 위상 미스매치 에러를 갖는 단일 톤 신호의 스펙트럼을 도시한다.
도 12는 4-채널 타임-인터리빙된 ADC에서 정정 전에 오프셋, 이득 및 위상 미스매치 에러들을 갖는 단일 톤 신호의 스펙트럼을 도시한다.
도 13은 4-채널 타임-인터리빙된 ADC에서 정정 후에 오프셋, 이득 및 위상 미스매치 에러를 갖는 단일 톤 신호의 스펙트럼을 도시한다.
도 14는 4-채널 타임-인터리빙된 ADC에서 정정 전에 오프셋, 이득 및 위상 미스매치 에러들을 갖는 광대역 신호의 스펙트럼을 도시한다.
도 15는 4-채널 타임-인터리빙된 ADC에서 정정 후에 오프셋, 이득 및 위상 미스매치 에러를 갖는 광대역 신호의 스펙트럼을 도시한다.
도 16은 ADC 시스템을 사용할 수 있는 디지털 리시버의 하이 레벨 다이어그램이다.

예시적인 실시예들의 설명은 다음과 같다. 본 발명은 이 문서의 끝에 나타난 청구항들에 의해 단독으로 정의되고 그러므로 다른 형식들로 실시예에 대한 감수성이 있을 수 있는 반면에, 하나 이상의 실시예들이 도면들로 나타나 있고, 그리고 그것은 본 개시가 본 발명의 원칙들의 단지 하나의 예증(exemplification)으로 간주되어야 한다는 이해와 함께 여기서 구체적으로 설명될 것이다. 여기서 구체적으로 도시되고 설명된 것으로 본 발명을 한정하려는 어떠한 의도도 없다는 것이 또한 이해되어야 한다. 그러므로 본 문서에서 발생할 수 있는 본 "발명"에 대한 임의 참조들은 청구된 본 발명(들)의 단지 일 측면의 하나의 소정 예시적인 실시예에 대한 참조로서만 해석되어야 한다.

바람직한 실시예들에서, 오프셋, 이득 및/또는 샘플 타이밍 또는 위상 미스매치 에러들의 추정 및 정정이 M-채널 타임-인터리빙된 아날로그-디지털(MCTIADC) 시스템에서 제공된다. 여기서, 추정이 디지털 도메인에서 이루어지고 반면에 정정은 아날로그 도메인에서 수행된다. 다양한 에러들이 기준 ADC, 즉, ADC _r 을 포함하는 모든 ADC들의 출력들 상의 신호 프로세싱 동작들을 수행하는 것에 의해 추정되고, 반면에 상응하는 정정 값들이 디지털-아날로그 컨버터(DAC)들을 통해 모든 ADC들로 전달된다. DAC들은 적절한 전압들 또는 전류들을 제공하고 다른 미스매치 에러들에 대해 ADC들의 각각의 정정을 직접적으로 또는 간접적으로 둘 중 어느 하나로 제어한다.

도 2는 MCTIADC 시스템(100)의 하이 레벨 스키매틱을 나타내고 각 "메인" ADC(102-1, 102-2,..., 102-M)는 F _s /M 샘플링 레이트에서 동작하고 적절한 위상

에서 클록킹된다. 다른 ADC들로 인가된 다른 위상들은 ADC(102)들의 수(M)에 의존적이다. 바람직한 실행에서 각 ADC에 인가된 위상들 사이의 인크리먼트(increment)는 2π/M이다. 예를 들어, 만일 M=4이고 제 1 ADC(102-1)에 인가된 위상이 Ω이면, 그때 ADC(102-2, 102-3, 102-4) 각각에 인가된 위상들은 Ω+90, Ω+180, 및 Ω+270도(degree)이다.

클록킹 동작은 MCTIADC 시스템에서 모든 ADC(102)들을 통해 입력 신호 x(t)를 사이클링하는 디스트리뷰터 회로(104)에 의해 제어된다. "메인" ADC(102)들 중 선택된 하나에 대한 입력, ADC _k 로 불리는, (102-k) 역시 "기준" ADC(102-r), 즉, ADC _r 에 입력된다. ADC _k (102-k) 및 ADC _r (102-r)로부터의 출력들은 ADC _k 의 오프셋, 이득 및 샘플-타임 미스매치들을 추정하고 정정하도록 사용된다. 커뮤테이터(commutator)(108)는 샘플 레이트 F _s 에서 동작하고 F _s 에서 출력 y(n)를 제공하도록 매 ADC(102-1, 102-2,...102-k,...,102-M)의 출력을 통해 사이클링한다. 언급될 수 있는 바와 같이, 커뮤테이터(108)는 디스트리뷰터(104)의 반대 기능을 수행한다. 기준 ADC(102-r)로부터의 출력은 물론, 각 ADC(102-1, 102-2,...,102-k,...,102-M)로부터의 출력들이 적절한 방법으로 디지털 신호 프로세서(DSP)(110)에 입력된다. DSP(110)는 모든 에러들의 추정을 수행하고 모든 ADC(102-1, 102-2,...,102-k,...,102-M)들로 그때 각각 피딩되는(fed), O _k , G _k , 및 P _k 의해 나타나는 오프셋, 이득, 및 위상 정정에 상응하는 신호들을 제공한다. 이들 정정 값들은 디지털-아날로그 커넥터(DAC)(112)들의 세트(set)를 통해 ADC들로 포워딩된다(forwarded). 이하에서 우리는 기준 ADC의 출력과 관련해서, 각 ADC의 출력들을 사용하여 DSP(110)에 의해 오프셋, 이득, 및 위상 미스매치 에러들의 추정을 그리고 DSP 내에 수행되는 적응적 알고리즘들을 사용하여 그것들의 정정을 설명할 것이다. 일반적으로 k=1 내지 m에 있어서, O_k, G_k 및 P_k 정정 입력들의 각각과 연관되는 DAC(112)가 일반적으로 있다(예를 들어, 총 3배인 M DAC(112)들이 일반적으로 있다).

오프셋 정정

ADC(102)들의 다른 오프셋 값들 때문에, 오프셋 스퍼들은 kF _s /M 주파수들에서 나타난다. 도 3은 1 GHz에서 4-채널 타임-인터리빙된 ADC 시스템 샘플링에서 110 MHz 톤의 시뮬레이션으로부터 초래하는 스펙트럼을 나타내고 여기서 오프셋 스퍼들이 DC, 250 MHz 및 500 MHz,에서 나타난다. 앞서 언급된 바와 같이, 이 경우에 오프셋 스퍼들은 각 ADC의 샘플 주파수의 멀티플들 즉, 250MHz의 멀티플들에서 발생한다. 이들 스퍼들의 진폭(amplitude)을 최소화하기 위해, 각 ADC의 오프셋들이 결정되어야만 한다. 각 ADC의 오프셋 미스매치 에러를 획득하는 것에 포함되는 프로세스는 다음과 같다. 선택된 ADC _k 에 대한 입력 역시 기준 ADC(102-r), 즉, ADC _r 에 입력된다. 이들 ADC(102-k, 102-r)들 둘 모두로부터의 출력은 이들 두개의 ADC들의 다른 오프셋들 때문에 다를 것이다. 이 시점에서 영(0)으로 MCTIADC 시스템에서 모든 ADC(102)들의 오프셋들을 감소시키는 것이 필요하지 않다는 점이 언급되어야만 한다. 기준 ADC(102-r)의 오프셋과 관련해서 MCTIADC 시스템에서 각 ADC(102-1, 102-2,...,102-M)의 오프셋 사이의 차이를 최소화하는 것만이 중요하다. 이 방법으로, 모든 ADC들이 정정 후에 동일한 오프셋을 적절하게 가질 것이다.

다음의 논의가 다양한 정정 값들이 도출되는(derived) 방법을 구체화하고, 복수형 제 1 인칭으로 논의하는 수학적 도출들에서 일반적인 바와 같이 대명사 "우리(we)"를 사용한다는 점에 유의하길 바란다. 그러나 여기서 대명사 "우리"의 사용은 이 소정 특허의 한 명보다 많은 발명자가 있다는 것을 내포하는 것을 의미하지 않는다.

각 ADC의 오프셋 에러를 추정하는 것에 대해, 우리는 다음과 같은 ADC_k의 출력의 평균 값을 정의한다.

여기서 x _k (n)는 ADC _k 로부터의 샘플들을 나타내고, N _o 는 평균 X_k를획득하도록 수집된 샘플들의 수이고 k=1,2,…M이다. ADC _k 에 대한 신호 입력 역시 ADC _r 에 입력되고 따라서 우리는 다음과 같이 ADC _r 의 출력의 평균 값을 정의한다.

우리는 다음과 같이 ADC _k 에 대한 오프셋 에러를 정의하고

여기서 k=1,2,…M이다.

그러한 오프셋 에러는 도 4a에서 도시된 회로에 의해 추정될 수 있다. 셀렉터(120)는 M ADC 출력들 중 어느 것이 시간의 임의 지점에서 ADC _k 인지를 선택한다. 선택된 ADC _k 는 차이를 획득하기 위해 ADC_r (102-r)에서 122가 그때 감산된다. 차이는

을 획득하기 위해

샘플들에 대해 섬머(124) 및 지연(126)에 의해 그때 누산된다. 누산은

의 다음 추정을 획득하기 위해 다른 회로(미도시)에 의해 그때 재설정된다.

위의 수학식들에서 구체화되고 도 4a에서 미도시된

동작에 의한 나눗셈(division)이 필요하지 않다는 점이 언급되어야만 한다. 이것은 이해될 바와 같이 그것이 실제로 단지 정정을 위해 사용된 결과의 기호이기 때문이다.

우리는 이제

에 기반한 각 ADC _k 에서 오프셋 에러를 정정하기 위한 적응적 알고리즘을 제공하고 여기서 k=1,2,…M이다. 알고리즘의 일 실행은 도 4b에서 도시된다.

도입의 방법에 의해, 0 DAC _k 가 ADC _k 에 오프셋 정정을 제공하는 DAC(112-O-k)(도 2)가 되게 한다.

가 0 DAC _k 의 범위가 되게 한다. 예를 들어, 8 비트 0 DAC _k 에 있어서,

이다. 적응적 알고리즘의 수렴(convergence)을 제어하는 스텝 사이즈는

차 반복(iteration)에서 ADC _k 에 대한

에 의해 나타내어진다.

의 값은 범위

에 있도록 제한된다.

가 0 DAC _k 에 대한값 입력이 되게 한다. 예를 들어, 8-비트 0 DAC _k 에 있어서,

의 값들은 [-128, 127] 사이에서 또는 [0, 255] 사이에서 변할 수 있다. 상수

는 특정 바이어스와 관련해서 이루어지는 정정을 허용하는 값이다. 예를 들어, 0 DAC _k 에 대한 입력이 범위 [0, 255]에 놓여 있을 때 0 _bias = R _o /2=128이다. 다른 한편으로 0 DAC _k 입력 값들의 범위가 [-128, 127]에 있을 때,

는 영(0)의 값을 가정할 수 있다.

는

차 반복에서 ADC _k 와 연관된 0 DAC _k 입력

에 대한 정정을 제공하는 변수를 나타내도록 한다. 우리는 이제 다음과 같이 오프셋 정정을 위한 적응적 알고리즘을 작성할 수 있다.

여기서

,

이고,

는 임의의 아비트레리(arbitrary) 양의 수이다. 수렴이 매

차 반복에서 값을 변경하는 것에 의해

에 의해 제어될 수 있다.

도 4b에서, 오프셋 정정을 수행하는 적응적 알고리즘을 위한 스키매틱이 묘사된다. 각

의 기호(401)는 적응 스텝-사이즈에 의해 곱해지고(402) 섬머(404) 및 지연(405)에 의해 누산된다. 각 반복에서 누산된 값은 가장 근사한 정수 값으로 라운딩되고(406)

에 오프셋 정정 값

을 제공하도록 오프셋 바이어스,

에 더해진다(408).

(112-o-k)로부터의 출력은 도 2에서 묘사된 바와 같이, ADC _k 상의 오프셋 설정을 직접적으로 또는 간접적으로 제어한다. 그러한 적응적 프로세스가 ADC _r 에서의 오프셋과 관련해서 ADC _k 에서의 오프셋을 최소화하는 최적 값으로 수렴한다.

도 5는 정정 후에 도 3에서 언급된 시뮬레이팅된 톤의 스펙트럼을 나타낸다. 도면에서 보여질 수 있듯이, 250 MHz 및 500 MHz에서 오프셋 스퍼들은 현저하게 감소된다. 이 시뮬레이션에서, 각 ADC _k 의 워드 길이는 14비트이고 반면에 ADC _r 의 것은 10비트라는 점이 언급되어야만 한다.

이득 정정

ADC(102-1, 102-2,…,102-k,…,102-M)들에서 이득 차이들은 ±F _in +kF _s /M 주파수들에서 이득 스퍼들을 생성하고, 여기서 F _in 은 입력 주파수들의 세트이고 k=1,2,…,M이다. 도 6은 1GHz에서 4-채널 타임-인터리빙된 ADC 샘플링에서 시뮬레이팅된 110 MHz 톤의 시뮬레이팅된 스펙트럼을 나타내고 여기서 이득 스퍼들이 140 MHz, 360 MHz 및 390 MHz에서 나타난다. 이들 스퍼들의 진폭을 최소화하기 위해, 각 ADC(102-1, 102-2,..., 102-k,...,102-M)로부터의 신호들의 파워가 결정되고 기준 ADC의 것과 비교되어야만 한다. 다시, 오프셋 미스매치 추정의 경우에서와 같이, ADC _k 에 대한 입력 역시 ADC _r 을 통해 통과하게 된다. 이들 ADC들 둘 모두로부터의 출력은 두개의 ADC(ADC _k 및 ADC _r )들의 이득에서의 차이들 때문에 다를 것이다. 다른 ADC들 사이의 이득들에서 차이를 최소화하는 프로세스에서, 우리는 ADC _r 의 이득과 각 ADC _k 의 이득을 비교하고 차이를 최소화하기 위해 적응적 알고리즘을 사용한다. 이 방법으로, 모든 ADC들은 동일한 이득을 적절하게 갖도록 결국 조절될 것이다.

모든 ADC들의 이득들에서 차이를 최소하기 위해, 우리는 다음을 정의한다.

여기서

은 ADC _k 로부터의 샘플들을 나타내고, N _g 는 Y _k 를 획득하도록 수집된 샘플들의 수이고, k=1,2,…M이다. 동일한 입력이 ADC _r 을 통해 통과되기 때문에, 우리는 다음을 정의한다.

우리는 이제 다음과 같이 각 ADC _k 에 대한 이득 에러를 정의하고

=Y _r - Y _k

여기서 k=1,2,…M이다.

이하에서 우리는

에 기반해서 각 ADC _k 에서 이득 에러를 정정하기 위한 적응적 알고리즘을 개괄하고 여기서 k=1,2,…M이다.

를 결정하기 위한 일 실시예의 흐름도가 도 7a에서 도시된다. 이 실행은 수학식(7, 8, 9)에 의해 구체화되는 바와 같이 제곱들의 합의 차가 일차로 제곱들을 취하고 그런 후에 차이를 취하는 것에 의해 결정될 수 있다는 사실을 이용한다. 셀렉터(140)는 ADC _k 로서 ADC 출력들 중 하나를 선택하고 그것은 그때 제곱된다(142). ADC _k 의 출력이 (144)에서 그때 제곱된다. 제곱들의 차이가 감산기(146)에 의해 결정되고 그런 후에 섬머(147) 및 지연(148)에 의해 누산된다. 누산된 출력이

를 제공한다. 이득 결정에 대해서와 같이, 결과의 기호가 단지 정정을 위해 사용되기 때문에 N _g 에 의한 나눗셈은 이 실행에서 필요하지 않다.

일단 이득 에러가 결정되면, 다음 단계는 정정의 양을 결정하는 것이다. 도 2에 관해 다시 언급할 때, GDAC _k 가 ADC _k 에 이득 정정을 제공하는 DAC(112-G-k)가 되게 한다. R _G 가 GDAC _k 의 범위가 되게 한다. 이득 정정과 연관된 적응적 알고리즘의 수렴을 제어하는 스텝 사이즈가

차 반복에서 ADC _k 에 대해

에 의해 나타내진다.

의 값은 범위

에 놓여진다.

가 GDAC _k 에 대한 값 입력이 되게 한다. 다시, 만일

이면,

는 정정이 특정 바이어스와 관련해서 이루어지도록 허용하는 값이다. 그 경우에

=R _G /2=128일 때, GDAC _k 에 대한 입력은 범위 [0, 255]에 놓여진다. 반대로, GDAC _k 입력 값들의 범위가 [-128, 127]에 있을 때,

=0이다.

는

차 반복에서 ADC _k 와 연관된 GDAC _k 입력

에 정정을 제공하는 변수를 나타낸다. 우리는 이제 다음과 같은 이득 정정을 위한 적응적 알고리즘을 작성할 수 있다.

여기서

,

이고,

는 임의의 아비트레리 양의 수이다. 수렴은 매

차 반복에서 값을 변경하는 것에 의해

에 의해 제어될 수 있다.

도 7b에서, 이득 정정을 수행하는 적응적 알고리즘을 위한 스키매틱이 도시된다. 각

의 기호(700)가 적응 스텝-사이즈에 의해 곱해지고(702) 누산된다(704, 706). 각 반복에서 누산된 값이 가장 근사한 정수 값으로 라운딩되고(708) GDAC _k (112-G-k)에 이득 정정 값을 제공하기 위해 이득 바이어스(

)에 가산된다(710). GDAC _k 의 출력은 선택된 ADC _k 상의 이득 설정을 직접적으로 또는 간접적으로 제어한다. 위의 적응적 프로세스는 각 ADC _k 에서 이득 에러를 최소화하는 최적 값으로 수렴한다.

도 8은 이득 미스매치 정정 후에 도 6에서 언급된 시뮬레이팅된 톤의 스펙트럼을 나타낸다. 도면에서 보여질 수 있는 바와 같이, 140 MHz, 360 MHz 및 390 MHz에서 이득 스퍼들이 최소화된다. 오프셋 미스매치 추정 및 정정에 대한 시뮬레이션에서와 같이, 각 ADC _k 의 워드길이가 14비트이고 반면에 ADC _r 의 것은 10비트이다.

위상 정정

모든 ADC(102-1, 102-2,...,102-k,...,102-M)들이 MCTIADC의 샘플링 주파수에 대한 참조에서 유니폼 샘플 인스턴트들을 갖지 않기 때문에, 타이밍 또는 위상 스퍼들은 이득 에러들 때문에 저들과 동일한 주파수들에서 나타난다. 하나의 차이는 이득 스퍼들이 위상 스퍼들에 대해 직교라는 점이다. 부가적으로, 도 1에서 보여질 수 있는 바와 같이, 스퍼는 입력 신호의 주파수에 의존적이다. 도 9는 위상 스퍼들을 갖는 1 GHz에서 4-채널 타임-인터리빙된 ADC 샘플링에서 110 MHz 톤의 시뮬레이션 스펙트럼을 나타낸다. 보여질 수 있는 바와 같이, 위상 스퍼들은 도 6에서 도시된 것들과 동일한 주파수들에서 발생한다. 이들 스퍼들의 진폭을 최소화하기 위해, 각 ADC _k (102-1, 102-2,...,102-k,...,102-M)의 위상이 ADC _r (102-r)의 위상과 비교되고 차이가 최소화된다. 오프셋과 이득의 경우에서와 같이, 선택된 ADC _k 에 대한 입력 역시 기준 ADC, 즉, ADC _r 에 입력된다. 이들 두개의 ADC들의 샘플 타이밍들에서의 차이를 최소화하는 것의 개념이 이하에서 설명될 것이다.

우리는 다음을 정의하고

여기서

는 평균

를 획득하도록 수집된 샘플들의 수이고, k=1,2,…M이다. 위상을 갖는 Z_k의 배리에이션이 이차(quadratic) 곡선을 따른다는 것이 발견된다. 따라서, Z_k의 최저치가 이차 곡선의 최저치로서 획득된다. 이러한 결론을 위해, 우리는 다음과 같이 ADC _k 에 대한 위상 에러를 정의하고

여기서 그것은 수학식(13)으로부터 Z_k를 미분하는(differentiating) 것에 의해 획득된다.

도 10a는 위상 에러가 일 실행에서 결정될 수 있는 방법을 도시하는 흐름도이다. 셀렉터(170)에 의한 ADC _k 출력은 (172)에서 ADC _r 로부터 감산된다. ADC _k 역시 지연(174) 및 감산기(176)로 피딩된다. 감산기(176) 및 차이(172)의 출력들이 서로에 의해 곱해지고 그런 후에 섬머(178) 및 지연(179)에 의해 누산된다. 결과는

를 제공한다. 오프셋 및 이득 에러 측정에서와 같이, 단지 결과의 기호가 사용될 것이고, 그래서

에 의한 나눗셈은 도시된 실제 실시예에서 필요하지 않다.

우리는 이제 결정된

에 기반해 각 ADC _k 에서 위상 에러를 정정하는 적응적 알고리즘을 제공하고 여기서 k=1,2,…M이다.

PDAC _k 가 ADC _k 에 타이밍 또는 위상 정정을 제공하는 DAC(112-P-k)가 되게 한다. R _p 가 PDAC _k 의 범위가 되게 한다. 위상 정정과 연관된 적응적 알고리즘의 수렴을 제어하는 스텝 사이즈는

차 반복에서 ADC _k 에 대해

에 의해 나타내진다.

의 값은 범위

에 있도록 제한된다.

가 PDAC _k 에 대한 값 입력이 되게 한다. 만일 R _p =256이라면

는 특정 바이어스와 관련해서 이루어지는 정정을 허용하는 값이다. 그 경우에 대해

=R _p /2=128일 때, PDAC _k 에 대한 입력은 범위 [0, 255]에 놓여진다. 다른 한편으로, PDAC _k 입력 값들의 범위가 [-128, 127]에 있을 때,

이다.

가

차 반복에서 ADC _k 와 연관된 PDAC _k 입력

에 대한 정정을 제공하는 변수를 나타내게 한다. 우리는 이제 다음과 같이 위상 정정을 위한 적응적 알고리즘을 작성할 수 있고

여기서

,

이고,

는 임의 아비트레리 양의 수이다. 적응적 알고리즘의 수렴이 매

차 반복에서 값을 변경하는 것에 의해

에 의해 제어된다.

도 10b에서, 위상 정정을 수행하는 적응적 알고리즘을 위한 스키매틱이 도시된다. 각

의 기호(1000)는 적응 스텝-사이즈

에 의해 곱해지고(1001) 누산된다(1002, 1004). 각 반복에서 누산된 값은 가장 근사한 정수 값으로 라운딩되고(1006)

(112-P-K)에 위상 정정 값을 제공하기 위해 위상 바이어스(

)에 더해진다(1010).

로부터의 출력은

상의 위상 설정을 직접적으로 또는 간접적으로 제어한다.

도 11은 위상 정정 후에 도 9에서 언급된 톤의 시뮬레이팅된 스펙트럼을 나타낸다. 도면에서 보여질 수 있는 바와 같이, 140 MHz, 360 MHz 및 390 MHz에서 위상 스퍼들은 최소화된다. 다시, 각

의 워드 길이가 14비트이고 반면에

의 것은 10비트이다.

이제까지 우리는 소정 미스매치 에러들에 관련된 적응적 알고리즘들을 설명했다. 모든 미스매치들, 즉, 오프셋, 이득 및 위상 미스매치들의 존재 하에, 적응적 알고리즘들은 각

에 대해 오프셋, 그런 후에 이득 그리고 그런 후에 위상과 함께 시작하는 라운드-로빈 방식 또는 모든 미스매치들이 동시에 추정되고 정정되는 병렬 패션 둘 중 하나로 동작하거나, 또는 하이브리드 접근 등과 같은 것으로 동작하는데, 그때 주어진

에 대한 모든 조정들이 동시에 결정되고 정정되거나 또는 모든 m 오프셋들, 그때 이득, 그때 위상이 동시에 결정된다.

도 12는 모든 미스매치 에러들을 갖는 시뮬레이팅된 톤의 스펙트럼을 나타내고 반면에 도 13은 모든 미스매치 에러들이 최소화된 후의 스펙트럼을 나타낸다. 도면에서 보여질 수 있는 바와 같이, 140 MHz, 360 MHz 및 390 MHz에서 이득 및 위상 스퍼들은 물론, 250 MHz 및 500 MHz에서 오프셋 스퍼들이 최소화된다.

따라서 이제까지 설명된 적응적 알고리즘들은 입력이 단일 톤일 때인 경우에 대해 동작하도록 나타난다. 알고리즘들의 동일한 세트가 입력 신호가 광대역일 때인 경우에 대해 동작할 것으로 나타내질 수 있다. 도 14는 오프셋, 이득 및 위상 미스매치 에러들의 존재 하에 많은 시누소이드(sinusoid)들로 구성되는 시뮬레이팅된 광대역 신호의 스펙트럼을 나타낸다. 이 시뮬레이션에서, 우리는 F _s /8 내지 3F _s /8 사이에서 스펙트럼을 파퓰레이팅하는(populating) 오프셋, 이득 및 위상 미스매치 스퍼들을 시각화하기 위해 영(0)과 F _s /8 사이에서 100톤을 갖고 그리고 3F _s /8 내지 F _s /2 사이에서 또 다른 100톤을 갖는 신호를 선택한다. 미스매치 스퍼들이 현저하게 감소되는 것이 도 15에서 보여질 수 있다.

하이 샘플 레이트, 위에서 설명된 바와 같은 그러한 타임 인터리빙된 ADC들은 시스템들의 많은 다른 유형들에서 어플리케이션을 발견할 수 있다. 하나의 그러한 어플리케이션은 디지털 라디오 리시버에 있다. 그러한 리시버들은 저주파수에 이르기까지 입력 신호 스펙트럼의 작은 일부(portion)를 복조하도록 아날로그 튜너 디바이스들을 역사적으로 사용해왔다. 상대적으로 말하면, 튜너 출력은 낮은 중심(center) 주파수 및 낮은 총 대역폭을 가지고, 따라서 로우 스피드 아날로그-디지털 컨버터가 데이터를 디지털라이징 하도록 사용되는 것을 허용한다. 하이 스피드 ADC 시스템(100)들을 사용하여, 디지털 시스템들의 유연성이 유지되는 동안, 총 대역폭이 증가될 수 있다.

ADC 시스템(100)의 일 소정 사용은 도 16에서 일반적으로 도시되는 바와 같이 디지털 라디오 리시버를 실행하는 것이다. 라디오 주파수(RF) 신호는 라디오 주파수 RF 증폭기(504)로 피딩된다. 무선 어플리케이션에서, RF 신호는 안테나(502)로부터 수신될 수 있고; 케이블 모뎀과 같은 그러한 다른 어플리케이션들에서, 그것은 와이어를 통해 수신될 수 있다. 증폭된 RF 신호는 중간 주파수(IF)로 증폭된 RF 신호를 다운-컨버팅하기(down-convert) 위해 RF 트랜슬레이터(506)로 그때 피딩된다. RF 트랜슬레이터(506)(선택적일 수 있음) 후에 ADC(510)(위에서 설명된 ADC 시스템(100)과 같이 실행될 수 있음)가 뒤이은 프로세싱 동안 디지털 샘플들로 RF 입력을 디지털라이징하기 위해 그때 사용될 수 있다. 디지털 로컬 오실레이터(511)가 그것의 위상 및 쿼드러처(quadrature) 샘플들로 제공하도록 디지털 믹서(512-i, 512-q)들을 동작시킬 수 있다. 디지털 로우 패스 필터(520)는 소망된 대역폭으로 결과(resulting) 신호의 주파수 양(content)를 제한한다. 복조기(530)는 동일한 사용으로부터 오리지널 모듈레이팅된 신호를 그때 복원한다(recover). 디지털 로컬 오실레이터(511), 믹서(512)들, 로우 패스 필터(520) 및/또는 복조기(530)의 하나 이상의 동작들은 디지털 신호 프로세서(DSP)(550)에서 실행될 수 있다. 복원된 신호는 디지털 리시버에 대한 소정 최종 용도(end use)에 따라, 아날로그 기저대역 신호 또는 그와 유사한 것으로 다시 컨버팅되도록 그때 더 프로세싱될 수 있다.

본 발명이 그것의 예시적인 실시예들에 대한 참조와 함께 상세하게 도시되고 설명되는 반면에, 형식 및 세부사항들에서의 다양한 변경들이 첨부된 청구항들에 의해 포함되는 본 발명의 범위에서 벗어남 없이 그안에서 이루어질 수 있다는 것이 해당 기술분야의 당업자에 의해 이해될 것이다.

104: 디스트리뷰터
108: 커뮤테이터
110: 디지털 신호 프로세서
112: 디지털-아날로그 커넥터
120, 140, 170: 셀렉터
401, 700, 1000: 기호
406, 708, 1006: 라운드
504: RF 증폭기
506: RF 트랜슬레이터
510: A/D 컨버터
511: 디지털 로컬 오실레이터
520: 디지털 로우 패스 필터
530: 복조기

Claims

복수(M)의 클록 신호들을 발생시키기 위한 클록 신호 발생기로서, 클록 신호들의 적어도 일부는 M에 의해 결정된 양에 의해 오프세팅되는 선택된 복수의 클록 위상들 중 서로 다른 하나를 갖는 상기 클록 신호 발생기;
상기 클록 신호 발생기에 결합되고 상기 M개의 클록 신호들 중 각각의 하나에 응답해서 M개의 디지털 값들로서 ADC 출력의 세트로 입력 신호를 컨버팅하기 위한 복수(M)의 아날로그-디지털 컨버터(ADC)들로서, 각각은 오프셋 정정 입력, 이득 정정 입력, 또는 위상 정정 입력 중 적어도 하나를 갖는 상기 복수(M)의 아날로그-디지털 컨버터들;
상기 입력 신호의 디지털 표현을 형성하도록 상기 ADC들에 의해 출력되는 상기 M개의 디지털 값들을 인터리빙하기 위한 멀티플렉서;
상기 클록 신호 발생기 및 상기 입력 신호에 결합되고, 적어도 하나의 상기 M개의 클록 신호들에 응답해서 기준 디지털 값을 출력하기 위한 적어도 하나의 기준 ADC; 및
상기 ADC들 중 적어도 하나에서 오프셋, 이득 또는 위상 에러 중 적어도 하나를 추정하기 위한 적응적 프로세서로서, 그것에 응답해서,
선택된 디지털 값으로서 상기 M개의 디지털 값들 중 적어도 하나를 선택하고,
비교 결과를 생성하기 위해 상기 선택된 디지털 값 및 상기 기준 값을 비교하며,
상기 선택된 디지털 값 및 상기 기준 값의 샘플들의 미리결정된 수에 대해 상기 비교 결과의 누산에 의해 에러 추정치를 결정하고,
상기 에러 추정치로부터, 상기 ADC들의 상기 오프셋, 이득, 또는 위상 정정 입력들 중 적어도 상응하는 하나에 연결된 하나 이상의 추정된 정정 신호들에 상응해서 오프셋, 이득 또는 위상 정정 값 중 적어도 하나를 결정함으로써,
하나 이상의 정정 신호들을 발생시키기 위한 상기 적응적 프로세서;를 포함하는 것을 특징으로 하는 장치.
제 1항에 있어서,
상기 적응적 프로세서는 상기 선택된 디지털 값들의 평균과 상기 누산된 기준 값들의 평균 사이의 차이로부터 오프셋 에러 추정치를 결정하는 것을 특징으로 하는 장치.
제 1항에 있어서,
상기 적응적 프로세서는 상기 선택된 디지털 값과 상기 기준 값의 제곱들의 차이로부터 이득 에러 추정치를 결정하는 것을 특징으로 하는 장치.
제 1항에 있어서,
상기 적응적 프로세서는 상기 누산에 앞서, 상기 선택된 디지털 값들 중 두개의 연속적인 샘플들 사이의 차이로부터는 물론, 상기 선택된 디지털 값들과 상기 기준 값들 사이의 차이로부터 위상 에러 추정치를 결정하는 것을 특징으로 하는 장치.
제 1항에 있어서,
상기 오프셋, 이득, 또는 위상 정정 값들 중 적어도 하나를 수신하고, 상기 M개의 ADC들 중 선택된 하나에 인가되도록 아날로그 정정 신호를 생성하도록 연결되는, 하나 이상의 디지털-아날로그 컨버터(DAC)들을 부가적으로 포함하는 것을 특징으로 하는 장치.
제 5항에 있어서,
복수의 DAC들로서, 상기 DAC들 중 M은 상기 M개의 ADC들 중 각각의 하나로의 오프셋, 이득, 또는 위상 정정 입력의 각각과 연관된 상기 복수의 DAC들을 부가적으로 포함하는 것을 특징으로 하는 장치.
제 1항에 있어서,
상기 적응적 프로세서는 상기 M개의 ADC들의 각각에 대해 한번에 하나씩 개별적으로 오프셋, 이득, 및 위상 정정들을 더 결정하고, 단일 기준 ADC( ADC _r )는 주어진 시간에서 상기 M개의 ADC들 중 주어진 하나(ADC _k )에 대해 상기 오프셋, 이득, 및 위상 중 하나를 정정하기 위해 상기 기준 값들을 제공하는 것을 특징으로 하는 장치.
제 1항에 있어서,
복수의 기준 ADC들은 주어진 시간에서 상기 M개의 ADC들 중 두개 이상에 대해 오프셋, 이득, 및 위상의 정정들을 인에이블링하도록 두개 이상의 기준 값들을 제공하는 것을 특징으로 하는 장치.
제 1항에 있어서,
상기 적응적 프로세서는 오프셋 에러에 대해 정정하고
다음과 같이
에 대해 오프셋 에러를 더 결정하며

여기서

그리고
은
중 하나로부터 상기 선택된 디지털 값의 샘플들이고,
은
로부터 상기 기준 값의 샘플들이며, 그리고
는 k=1,2,…M 중 적어도 하나의 값에 대해, 수집된 샘플들의 수이고; 그리고
다음과 같이 상기 오프셋 에러로부터 오프셋에 대해 정정을 결정하며

여기서

그리고

그리고 여기서
는 정정이 특정 바이어스와 관련해서 이루어지도록 허용하는 상수이고,
는
입력
에 정정을 제공하는 변수이며,
,
이며,
는 임의 아비트레리 양의 수이고, 그리고 여기서 수렴은 매
차 반복에서
의 값을 변경하는 것에 의해 제어되고 여기서
는 범위
에 있도록 제한하는 것을 특징으로 하는 장치.
제 1항에 있어서,
상기 적응적 프로세서는 이득 에러에 대해 정정하고
다음과 같이 각
에 대해 이득 에러를 결정하며

여기서

그리고

그리고
는
중 하나로부터 상기 선택된 디지털 값의 샘플들이고,
은
로부터 상기 기준 값의 샘플들이며, 그리고
는 k=1,2,…M 중 적어도 하나의 값에 대해, 수집된 샘플들의 수이고; 그리고
다음과 같이 상기 이득 에러로부터 이득 정정을 결정하며

여기서

그리고

그리고 여기서
는 상기 정정이 특정 바이어스와 관련해서 이루어지는 것을 허용하는 상수이고,
는 상기
입력
에 정정을 제공하는 변수이며,
,
이고,
는 임의 아비트레리 양의 수이며, 그리고 여기서 수렴은 매
차 반복에서
의 값을 변경하는 것에 의해 제어되고 여기서
는 범위
에 있도록 제한되는 것을 특징으로 하는 장치.
제 1항에 있어서,
상기 적응적 프로세서는 위상 에러에 대해 정정하고
다음과 같이
에 대해 위상 에러를 더 결정하며

여기서
은
중 하나로부터 출력된 상기 선택된 디지털 값의 샘플들이고,
은
로부터의 상기 기준 값의 샘플들이며,
는 k=1,2,…M 중 적어도 하나의 값에 대해, 수집된 샘플들의 수이고; 그리고
다음과 같이 위상 에러에 대해 정정을 결정하며

여기서

그리고 여기서
는 상기 정정이 특정 바이어스와 관련해서 이루어지는 것을 허용하는 상수이고,
는 상기
입력
에 정정을 제공하는 변수이며,
,
이고,
는 임의 아비트레리 양의 수이며, 여기서 수렴은 매
차 반복에서
의 값을 변경하는 것에 의해 제어되고 여기서
는 범위
에 있도록 제한되는 것을 특징으로 하는 장치.
제 1항에 있어서,
통신 시스템을 위한 리시버에서 실행되는 것을 특징으로 하는 장치.
복수(M)의 클록 신호들을 발생시키는 단계로서, 클록 신호들의 적어도 일부는 선택된 복수의 클록 위상들 중 서로 다른 하나를 갖고, 선택된 클록 위상들 간의 위상 차이는 M의 값에 의존하는 상기 복수(M)의 클록 신호들을 발생시키는 단계;
M개의 디지털 신호들로서 ADC 출력들의 세트에 제공되도록 M개의 클록 신호들에 결합되는 복수(M)의 아날로그-디지털 컨버터(ADC)들로 입력 신호를 컨버팅하는 단계로서, 상기 ADC들의 각각은 오프셋 정정 입력, 이득 정정, 또는 위상 정정 입력 중 적어도 하나를 갖는 상기 복수(M)의 아날로그-디지털 컨버터(ADC)들로 입력 신호를 컨버팅하는 단계;
상기 입력 신호의 디지털 표현을 형성하기 위해 ADC들에 의해 출력되는 M개의 디지털 값들을 인터리빙하는 단계;
상기 M개의 클록 신호들 중 적어도 하나에 응답해서 기준 디지털 값들을 출력하도록 기준 ADC로 상기 입력 신호를 컨버팅하는 단계; 및
ADC 출력 샘플들의 미리결정된 수에 대해 상기 M개의 디지털 신호들 중 하나로부터 선택된 디지털 값들의 세트를 결정하고;
ADC 출력 샘플들의 미리결정된 수에 대해 기준 값들의 세트를 결정하며;
비교 결과를 생성하기 위해, 선택된 디지털 값들의 상기 세트와 기준 값들의 상기 세트를 비교하고;
에러 추정치를 제공하도록 상기 비교 결과를 누산하며; 그리고
상기 에러 추정치로부터, 상기 ADC들 중 적어도 하나의 오프셋, 이득, 또는 위상 에러 중 적어도 하나를 정정하도록 인가될 하나 이상의 정정 신호들에 상응하는 오프셋, 이득 또는 위상 정정 중 적어도 하나를 결정하는 것;에 의해
상기 ADC들 중 적어도 하나에서 오프셋, 이득, 및 위상 에러 중 적어도 하나에 대해 하나 이상의 정정 신호들을 추정하는 단계를 포함하는 것을 특징으로 하는 방법.
제 13항에 있어서,
상기 누산된 디지털 값들의 평균과 상기 누산된 기준 값들의 평균 사이의 차이로부터 오프셋 에러를 추정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 13항에 있어서,
적어도 하나의 기준 값과 디지털 값의 제곱들의 차이로부터 이득 에러를 추정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 13항에 있어서,
상기 선택된 디지털 값들 중 두개의 연속적인 샘플들 사이의 차이로부터는 물론, 상기 디지털 값들과 상기 기준 값들 사이의 차이로부터 위상 에러를 추정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 3항에 있어서,
아날로그 정정 신호를 제공하도록 상기 오프셋, 이득, 또는 위상 정정 값들 중 적어도 하나를 디지털-아날로그 컨버팅하는 단계, 및
상기 ADC들의 상기 정정 입력들 중 선택된 하나로 상기 상응하는 아날로그 정정 신호를 제공하는 단계를 부가적으로 포함하는 것을 특징으로 하는 방법.
제 17항에 있어서,
상기 M ADC들의 상기 정정 입력들 중 각각의 하나로 복수의 오프셋, 이득, 또는 위상 정정 입력을 제공하는 단계를 부가적으로 포함하는 것을 특징으로 하는 방법.
제 13항에 있어서,
시간에서 주어진 인스탄트에서 상기 ADC들의 주어진 하나(ADC _k )의 상기 오프셋, 이득, 또는 위상 정정 입력 중 하나로 피딩되도록 신호를 결정하기 위해 단일 기준 ADC(ADC _r ₎ 을 사용하여 상기 ADC들의 각각에 대해 오프셋, 이득, 및 위상 정정들을 개별적으로 결정하는 단계를 부가적으로 포함하는 것을 특징으로 하는 방법.
제 13항에 있어서,
주어진 시간에서 두개 이상의 상기 ADC들의 두개 이상의 오프셋, 이득, 및 위상 정정 입력들로 복수의 기준 신호들을 제공하는 단계를 부가적으로 포함하는 것을 특징으로 하는 방법.
제 13항에 있어서,
다음과 같이 ADC _k 에 대해 오프셋 에러를 결정하는 것에 의해 오프셋 에러에 대해 정정하는 단계를 부가적으로 포함하고:

여기서

그리고
는 ADC_k 중 하나로부터의 상기 선택된 디지털 값의 샘플들이고,
은 ADCr로부터의 상기 기준 값의 샘플들이며, 그리고
는 k=1,2,…M 중 적어도 하나의 값에 대해, 수집된 샘플들의 수이고; 그리고
다음과 같이 상기 오프셋 에러로부터 오프셋에 대한 정정을 결정하며

여기서

그리고

그리고 여기서
는 상기 정정이 특정 바이어스와 관련해서 이루어지는 것을 허용하는 상수이고,
는 상기
입력
에 정정을 제공하는 변수이며,
,
이고,
는 임의 아비트레리 양의 수이고, 여기서 수렴은 매
차 반복에서
의 값을 변경하는 것에 의해 제어되며
는 범위
에 있도록 제한되는 것을 특징으로 하는 방법.
제 13항에 있어서,
다음과 같이 각각의 ADCk에 대해 이득 에러를 결정하는 것에 의해 이득 에러에 대해 정정하는 단계를 부가적으로 포함하고:

여기서

그리고

그리고
는 ADC _k 중 하나로부터 상기 선택된 디지털 값의 샘플들이며,
은 ADC _r 로부터의 상기 기준 값의 샘플들이고, 그리고
는 k=1,2,…M 중 적어도 하나의 값에 대해, 수집된 샘플들의 수이며; 그리고
다음과 같이 상기 이득 에러로부터 이득 정정을 결정하고

여기서

그리고

그리고 여기서
는 정정이 특정 바이어스와 관련해서 이루어지도록 허용하는 상수이며,
는 상기
입력 에 수정을 제공하는 변수이고,
,
이며,
는 임의 아비트레리 양의 수이며, 여기서 수렴은 매
차 반복에서
의 값을 변경하는 것에 의해 제어되고 여기서
는 범위
에 있도록 제한되는 것을 특징으로 하는 방법.
제 13항에 있어서,
다음과 같이 ADC _k 에 대해 위상 에러를 결정하는 것에 의해 위상 에러에 대해 정정하는 단계를 부가적으로 포함하고:

여기서
는
중 하나로부터 출력되는 상기 선택된 디지털 값의 샘플들이고,
은
로부터 상기 기준 값의 샘플들이며, 그리고
는 k=1,2,…M 중 적어도 하나의 값에 대해, 수집된 샘플들의 수이며; 그리고
다음과 같이 위상 에러에 대해 정정을 결정하고

여기서

그리고 여기서
는 상기 정정이 특정 바이어스와 관련해서 이루어지도록 허용하는 상수이며,
는
입력
에 정정을 제공하는 변수이고,
,
이며, 그리고
는 임의 아비트레리 양의 수이고, 여기서 수렴은 매
차 반복에서
의 값을 변경하는 것에 의해 제어되고 여기서
는 범위
에 있도록 제한되는 것을 특징으로 하는 방법.
제 13항에 있어서,
상기 방법은 프로세스를 수신하는 통신 신호의 부분으로서 사용되는 것을 특징으로 하는 방법.
입력 라디오 주파수 신호를 수신하기 위한, 라디오 주파수 증폭기;
수신된 신호로 상기 입력 라디오 주파수 신호를 다운 컨버팅하기 위한, 트랜슬레이터;
상기 수신된 신호에 연결되고 디지털화된 수신된 신호를 제공하기 위한 M-채널 타임-인터리빙된 아날로그-디지털 컨버터(MCTIADC); 및
상기 디지털화된 수신 신호에 연결되고, 그리고 디지털 복조된 신호를 제공하는, 디지털 복조기;를 포함하고,
상기 MCTIADC는
M개의 디지털 값들로서 ADC 출력들의 세트로 상기 수신된 신호를 컨버팅하기 위한 복수(M)의 아날로그-디지털 컨버터(ADC)들로서, ADC들의 각각은 오프셋 정정 입력, 이득 정정 입력, 또는 위상 정정 입력 중 적어도 하나를 가지는 상기 복수(M)의 아날로그-디지털 컨버터(ADC)들;
상기 디지털화된 수신된 신호를 제공하도록 상기 ADC들에 의해 출력되는 상기 M개의 디지털 값들을 인터리빙하기 위한, 멀티플렉서;
상기 수신된 신호에 결합되고, 기준 디지털 값을 출력하는 적어도 하나의 기준 ADC; 및
ADC 출력들의 상기 세트 및 상기 기준 디지털 값으로부터 상기 ADC들 중 적어도 하나에서 오프셋, 이득 또는 위상 에러 중 적어도 하나를 추정하고, 그리고 상기 ADC들 중 적어도 하나의 상기 오프셋, 이득, 또는 위상 정정 입력들 중 하나에 인가될 하나 이상의 정정 신호들을 발생시키기 위한, 적응적 프로세서;를 더 포함하는 것을 특징으로 하는 시스템.