KR20120033255A - Ｅｓｄ 보호 디바이스 및 그 제조방법 - Google Patents

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KR20120033255A
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

방전 능력이 뛰어난 한편 쇼트 불량이 적고, 제조시에 특별한 공정을 필요로 하지 않아 생산성이 뛰어난 ESD 보호 디바이스 및 그 제조방법을 제공한다.
유리 성분을 가지는 세라믹 기재(1)와, 세라믹 기재의 표면에, 선단부가 서로 대향하도록 형성된 한쪽 대향전극(2a)과 다른쪽 대향전극(2b)을 구비해서 이루어지는 대향전극(2)과, 대향전극간에, 한쪽 대향전극과 다른쪽 대향전극의 각각과 접속하고, 한쪽 대향전극에서 다른쪽 대향전극에 걸치도록 배치된 방전 보조전극(3)을 구비하는 ESD 보호 디바이스에 있어서, 방전 보조전극과 세라믹 기재 사이에, 세라믹 기재에서 방전 보조전극으로 유리 성분이 침입하는 것을 방지하기 위한 밀봉층(11)을 구비한 구성으로 한다.
또한 밀봉층과 세라믹 기재의 계면에, 밀봉층과 세라믹 기재의 구성재료의 반응에 의해 생성된 반응 생성물을 포함하는 반응층을 구비한 구성으로 한다.

Description

ＥＳＤ 보호 디바이스 및 그 제조방법{ESD PROTECTION DEVICE AND MANUFACTURING METHOD THEREFOR}
본 발명은 반도체 장치 등을 정전기 파괴로부터 보호하는 ESD 보호 디바이스 및 그 제조방법에 관한 것이다.
최근, 민생기기를 사용함에 있어서 입출력 인터페이스인 케이블의 삽입 제거 횟수가 증가되는 경향이 있어, 입출력 커넥터부에 정전기가 인가되기 쉬운 상황에 있다. 또한 신호 주파수의 고주파화에 따라, 설계 룰의 미세화로 패스를 만들어 넣기 어려워져, LSI 자체가 정전기에 대하여 취약해지고 있다.
그 때문에, 정전기 방전(ESD)(Electron-Statics Discharge)으로부터, LSI 등의 반도체 장치를 보호하는 ESD 보호 디바이스가 널리 이용되기에 이르렀다.
이러한 ESD 보호 디바이스로서, 중심에 불활성 가스가 봉입된 밀폐 공간을 가지는 절연 칩체와, 동일 면상에 마이크로 갭을 가진 대향전극과 외부전극을 구비한 ESD 보호 디바이스(칩형 서지 앱소버) 및 그 제조방법이 제안되어 있다(특허문헌 1 참조).
그러나 이 특허문헌 1의 ESD 보호 디바이스(칩형 서지 앱소버)에 있어서는, 대향전극의 마이크로 갭 사이를 아무런 보조도 없이 전자가 직접 뛰어넘을 필요가 있기 때문에, 그 방전 능력은 마이크로 갭 폭에 의존한다. 그리고 이 마이크로 갭이 좁아질수록 서지 앱소버로서의 능력은 높아지지만, 특허문헌 1에 기재되어 있는 것과 같은 인쇄공법을 이용해서 대향전극을 형성하기 위해서는 갭 형성 가능 폭에 한계가 있어, 지나치게 좁게 하면 대향전극끼리 결합되어 쇼트 불량을 발생시키는 등의 문제점이 있다.
또한 특허문헌 1에 기재되어 있는 바와 같이, 구멍 뚫린 시트를 적층함으로써 공동부(hollow section)를 형성하고 있으므로, 상기 공동부에 마이크로 갭을 배치할 필요가 있는 점 등을 고려하면, 적층 정밀도의 면에서 제품의 소형화에도 한계가 있다. 나아가, 밀폐 공간에 봉입 가스가 충전된 구성으로 하기 위해서는 적층시에 봉입 가스하에서 적층 압착을 실시할 필요가 있어, 제조 공정이 복잡해지고 생산성의 저하를 초래하는 동시에 비용이 증대된다는 문제점이 있다.
또한 다른 ESD 보호 디바이스로서, 한쌍의 외부전극을 가지는 절연성 세라믹스층의 내부에, 외부전극과 도통(導通)하는 내부전극 및 방전 공간을 마련하는 동시에, 방전 공간에 방전 가스를 가두도록 한 ESD 보호 디바이스(서지 흡수 소자) 및 그 제조방법이 제안되어 있다(특허문헌 2 참조).
그러나 이 특허문헌 2의 ESD 보호 디바이스의 경우에도 상기 특허문헌 1의 ESD 보호 디바이스의 경우와 똑같은 문제점을 가지고 있다.
또한, 또 다른 ESD 보호 디바이스로서, 세라믹 다층기판과, 세라믹 다층기판에 형성되며, 소정의 간격을 두고 서로 대향하는 적어도 한쌍의 방전전극과, 세라믹 다층기판의 표면에 형성되며, 방전전극과 접속되는 외부전극을 가지는 ESD 보호 디바이스에 있어서, 한쌍의 방전전극간을 접속하는 영역에, 도전성을 가지지 않는 무기재료로 코팅된 도전재료를 분산시켜서 이루어지는 보조전극을 구비한 ESD 보호 디바이스가 제안되어 있다(특허문헌 3 참조).
그러나 이 ESD 보호 디바이스의 경우, 제조시의 소성 공정에서 세라믹 다층기판 중의 유리 성분이 방전 보조전극에 침투하여, 방전 보조전극의 도전재료가 과소결 상태가 되어 쇼트 불량이 발생한다는 문제점이 있다.
일본국 공개특허공보 평9-266053호 일본국 공개특허공보 2001-43954호 일본국 특허공보 제4434314호
본 발명은 상기 실정을 감안하여 이루어진 것으로서, 방전 능력이 뛰어난 한편 쇼트 불량이 적고, 제조시에 특별한 공정을 필요로 하지 않아 생산성이 뛰어난 ESD 보호 디바이스와 그 제조방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명의 ESD 보호 디바이스는,
유리 성분을 가지는 세라믹 기재(基材)와,
상기 세라믹 기재의 표면에, 선단부가 서로 간격을 두고 대향하도록 형성된 한쪽 대향전극과 다른쪽 대향전극을 구비해서 이루어지는 대향전극과,
상기 대향전극을 구성하는 상기 한쪽 대향전극과 상기 다른쪽 대향전극의 각각과 접속되고, 상기 한쪽 대향전극에서 상기 다른쪽 대향전극에 걸치도록 배치된 방전 보조전극을 구비하며,
상기 방전 보조전극과 상기 세라믹 기재 사이에, 상기 세라믹 기재에서 상기 방전 보조전극으로 유리 성분이 침입하는 것을 방지하기 위한 밀봉층을 구비하고 있는 것을 특징으로 하고 있다.
또한 본 발명의 ESD 보호 디바이스는 상기 밀봉층과 세라믹 기재의 계면에, 상기 밀봉층의 구성재료와 상기 세라믹 기재의 구성재료가 반응함으로써 생성된 반응 생성물을 포함하는 반응층을 구비하고 있는 것을 특징으로 하고 있다.
본 발명의 ESD 보호 디바이스에 있어서는, 상기 밀봉층의 주요 구성재료의 염기도(B1)와, 상기 세라믹 기재의 비정질부의 염기도(B2)의 차(ΔB)(=B1-B2)가 1.4 이하인 것이 바람직하다.
또한 상기 밀봉층은 상기 세라믹 기재를 구성하는 원소의 일부를 함유하고 있는 것이 바람직하다.
상기 밀봉층은 주성분이 산화알루미늄인 것이 바람직하다.
상기 방전 보조전극은 금속 입자와 세라믹 성분을 포함하는 것이 바람직하다.
또한 본 발명의 ESD 보호 디바이스의 제조방법은,
제1 세라믹 그린시트의 한쪽 주면(主面)상에 밀봉층 페이스트를 인쇄하여 미소성의 밀봉층을 형성하는 공정과,
상기 밀봉층의 적어도 일부를 피복하도록 방전 보조전극 페이스트를 인쇄하여 미소성의 방전 보조전극을 형성하는 공정과,
상기 제1 세라믹 그린시트의 한쪽 주면상에 대향전극 페이스트를 인쇄하고, 각각이, 상기 방전 보조전극의 일부를 덮는 동시에, 서로 간격을 두고 배치된 한쪽 대향전극과 다른쪽 대향전극을 구비하는 미소성의 대향전극을 형성하는 공정과,
상기 제1 세라믹 그린시트의 다른쪽 주면상에 제2 세라믹 그린시트를 적층하여 미소성의 적층체를 형성하는 공정과,
상기 적층체를 소성하는 공정을 구비하고 있는 것을 특징으로 하고 있다.
본 발명의 ESD 보호 디바이스는, 세라믹 기재의 표면에, 선단부가 서로 간격을 두고 대향하도록 형성된 한쪽 대향전극과 다른쪽 대향전극을 구비해서 이루어지는 대향전극과, 한쪽 대향전극과 다른쪽 대향전극의 각각과 접속되고, 한쪽 대향전극에서 다른쪽 대향전극에 걸치도록 배치된 방전 보조전극을 구비하는 ESD 보호 디바이스에 있어서, 방전 보조전극과 세라믹 기재 사이에, 세라믹 기재에서 방전 보조전극으로 유리 성분이 침입하는 것을 방지하기 위한 밀봉층을 구비하고 있으므로, 유리 성분을 함유하는 세라믹 기재로부터의 유리 성분의 유입을 억제, 방지하여, 방전 보조전극부가 과소결이 되는 것에 따른 쇼트 불량의 발생을 억제할 수 있다.
한편 대향전극과 방전 보조전극의 접속부와 세라믹 기재와의 사이에도 밀봉층을 개재시킴으로써, 유리 성분이 대향전극을 통해 방전 보조전극으로 침입하는 것을 억제, 방지할 수 있게 되어 본 발명을 더욱 실효성 있게 할 수 있다.
또한 밀봉층과 세라믹 기재의 계면에, 밀봉층의 구성재료와 세라믹 기재의 구성재료가 반응함으로써 생성된 반응 생성물을 포함하는 반응층을 가지는 구성으로 했을 경우, 형성되는 밀봉층의 주성분의 융점보다 낮은 온도로 소성이 이루어지는 제품인 경우에도, 밀봉층이 세라믹 기재를 구성하는 세라믹 재료에 밀착된, 신뢰성이 높은 제품을 제공할 수 있다.
또한 밀봉층의 주요 구성재료의 염기도(B1)와, 세라믹 기재의 비정질부의 염기도(B2)의 차(ΔB)(=B1-B2)가 1.4 이하가 되도록 구성했을 경우, 즉 염기도 차이를 상술한 바와 같이 규정함으로써, 밀봉층과 세라믹 기재 사이에서의 과잉 반응이나 과소 반응을 억제하여, ESD 보호 디바이스로서의 기능을 저해하지 않는 반응층을 구비한 신뢰성이 높은 ESD 보호 디바이스를 제공할 수 있다.
또한 밀봉층이, 세라믹 기재에 포함되어 있는 원소를 그 일부로 하도록 했을 경우, 밀봉부와 세라믹 기재간의 과잉 반응을 억제할 수 있게 되어, 특성이 양호한 ESD 보호 디바이스를 제공할 수 있다.
밀봉층의 주성분을 산화알루미늄으로 했을 경우, 밀봉부와 세라믹 기재간의 접합에 관하여, 양자간의 과잉/과소 반응이 없는 접합을 얻을 수 있게 되는 동시에, 세라믹 기재로부터의 유리의 유입을 밀봉층에서 확실하게 저지할 수 있게 되어, 방전 보조전극으로 유리 성분이 유입되어 소결되는 것에 따른 쇼트 불량의 발생을 억제, 방지할 수 있다.
방전 보조전극을, 금속 입자와 세라믹 성분을 포함하는 것으로 함으로써, 금속 입자간에 세라믹 성분이 개재되어, 금속 입자가 세라믹 성분이 존재하는 분만큼 간격을 두고 위치하게 되기 때문에, 방전 보조전극 페이스트를 소성함으로써 방전 보조전극을 형성하는 공정에서 방전 보조전극의 소결이 완화되어, 방전 보조전극이 지나치게 소결되는 것에 따른 쇼트 불량의 발생을 억제, 방지할 수 있다. 또한 세라믹 성분을 포함시킴으로써 밀봉층과의 과잉 반응을 억제할 수 있다.
또한 본 발명의 ESD 보호 디바이스의 제조방법은 상술한 바와 같이, 제1 세라믹 그린시트에 밀봉층 페이스트를 인쇄하여 미소성의 밀봉층을 형성하는 공정과, 밀봉층의 일부를 피복하도록 방전 보조전극 페이스트를 인쇄하여 미소성의 방전 보조전극을 형성하는 공정과, 대향전극 페이스트를 인쇄하고, 각각이, 방전 보조전극의 일부를 덮는 동시에, 서로 간격을 두고 배치된 한쪽 대향전극과 다른쪽 대향전극을 구비하는 미소성의 대향전극을 형성하는 공정과, 제1 세라믹 그린시트의 한쪽 주면상에 제2 세라믹 그린시트를 적층하여 미소성의 적층체를 형성하는 공정과, 적층체를 소성하는 공정을 구비하고 있으며, 각 공정은 통상적인 세라믹 전자부품의 제조 공정에서 널리 이용되고 있는 범용 공정이기 때문에 양산성이 뛰어나다. 또한 세라믹 기재와 방전 보조전극 사이에 밀봉층을 형성하고 있기 때문에, 방전 보조전극이, 밀봉층에 의해 세라믹 기재를 구성하는 세라믹으로부터 격리되므로, 유리 성분의 유입에 의한 방전 보조전극의 과소결에 따른 쇼트 불량의 발생 등을 확실하게 방지하여 안정된 방전 성능을 확보할 수 있다.
한편 본 발명의 ESD 보호 디바이스를 제조하는 경우의 제조방법에 있어서는, 상기 적층체를 소성하는 공정 전에 미소성의 적층체의 표면에, 대향전극과 접속하도록 외부전극 페이스트를 인쇄하고, 그 후에 소성함으로써 1회의 소성으로 외부전극을 구비한 ESD 보호 디바이스가 얻어지도록 할 수도 있고, 또한 상기 적층체의 소성 후에 적층체의 표면에 외부전극 페이스트를 인쇄하고, 베이킹함으로써 외부전극을 형성할 수도 있다.
도 1은 본 발명의 실시예에 따른 ESD 보호 디바이스의 구성을 모식적으로 나타내는 정면 단면도이다.
도 2는 본 발명의 실시예에 따른 ESD 보호 디바이스의 구성을 나타내는 평면도이다.
도 3은 본 발명의 실시예에 따른 ESD 보호 디바이스를 제조하는 방법을 설명하는 도면이며, 제1 세라믹 그린시트에 밀봉층 페이스트를 도포해서 미소성의 밀봉층을 형성하는 공정을 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 ESD 보호 디바이스를 제조하는 방법을 설명하는 도면이며, 미소성의 밀봉층상에 방전 보조전극 페이스트를 도포해서 미소성의 방전 보조전극을 형성하는 공정을 나타내는 도면이다.
도 5는 본 발명의 실시예에 따른 ESD 보호 디바이스를 제조하는 방법을 설명하는 도면이며, 대향전극 페이스트를 도포하여, 미소성의 한쪽 대향전극 및 다른쪽 대향전극을 형성하는 공정을 나타내는 도면이다.
이하, 본 발명의 실시예를 나타내어, 본 발명의 특징점을 더욱 자세하게 설명한다.
<실시예 1>
[실시예에 따른 ESD 보호 디바이스의 구성]
도 1은 본 발명의 한 실시예에 따른 ESD 보호 디바이스의 구조를 모식적으로 나타내는 단면도이고, 도 2는 본 발명의 한 실시예에 따른 ESD 보호 디바이스의 평면도이다.
이 ESD 보호 디바이스는 도 1 및 2에 나타내는 바와 같이, 유리 성분을 함유하는 세라믹 기재(1)와, 세라믹 기재(1)의 표면에 형성된, 선단부가 서로 대향하는 한쪽 대향전극(2a)과 다른쪽 대향전극(2b)으로 이루어지는 대향전극(2)과, 한쪽 대향전극(2a)과 다른쪽 대향전극(2b)의 일부에 접하고, 한쪽 대향전극(2a)에서 다른쪽 대향전극(2b)에 걸치도록 형성된 방전 보조전극(3)과, 세라믹 기재(1)의 양 단부에, 대향전극(2)을 구성하는 한쪽 대향전극(2a) 및 다른쪽 대향전극(2b)과 도통하도록 배치된, 외부와의 전기적인 접속을 위한 외부전극(5a, 5b)을 구비하고 있다.
방전 보조전극(3)은 금속 입자와 세라믹 성분을 포함하고 있으며, 방전 보조전극(3)이 지나치게 소결되는 것을 완화하여, 과소결에 따른 쇼트 불량의 발생을 억제할 수 있도록 구성되어 있다.
금속 입자로서는 구리 분말이나, 바람직하게는 표면을 무기 산화물이나 세라믹 성분으로 코팅한 구리 분말 등을 사용할 수 있다. 또한 세라믹 성분으로는 특별한 제약은 없지만, 보다 바람직한 세라믹 성분으로서 세라믹 기재의 구성재료를 포함하는 것(이 경우, Ba-Si-Al계), 혹은 SiC 등의 반도체 성분을 포함하는 것 등이 예시된다.
그리고 이 ESD 보호 디바이스에서는 방전 보조전극(3)과 세라믹 기재(1) 사이에 밀봉층(11)이 배치되어 있다.
이 밀봉층(11)은 예를 들면 알루미나 등의 세라믹 입자로 이루어지는, 다공성(porous) 층으로, 세라믹 기재(1)에 포함되어 있는 유리 성분이나, 소성 공정에서 세라믹 기재(1)에 있어서 생성되는 유리 성분을 흡수 유지(trap)하여, 유리 성분이 방전 보조전극(3)으로 유입되는 것을 억제, 방지하여, 방전 보조전극부가 과소결이 되는 것에 따른 쇼트 불량의 발생을 억제하는 기능을 수행한다.
한편 이 실시예의 ESD 보호 디바이스에서는 밀봉층(11)이, 방전 보조전극(3)과 세라믹 기재(1) 사이뿐만 아니라, 대향전극(2)과 방전 보조전극(3)의 접속부와 세라믹 기재(1) 사이에도 개재되도록 넓은 범위에 배치되어 있어, 접속부로의 유리 성분의 침입도 함께 억제, 방지되도록 구성되어 있다.
이하에, 상술한 것과 같은 구조를 가지는 ESD 보호 디바이스의 제조방법에 대하여 설명한다.
[ESD 보호 디바이스의 제조]
(1)세라믹 그린시트의 제작
세라믹 기재(1)의 재료가 되는 세라믹 재료로서 Ba, Al, Si를 주된 성분으로 하는 재료를 준비한다.
그리고 각 재료를 소정의 조성이 되도록 조합하고 800~1000℃로 가소(假燒;calcination)한다. 얻어진 가소 분말을 지르코니아 볼밀로 12시간 분쇄하여 세라믹 분말을 얻는다.
이 세라믹 분말에 톨루엔?에키넨(ekinen) 등의 유기 용매를 첨가하여 혼합한 뒤, 바인더, 가소제를 더 첨가해서 혼합함으로써 슬러리를 제작한다.
이 슬러리를 닥터 블레이드법으로 성형하여 두께 50㎛의 세라믹 그린시트를 제작하였다.
(2)대향전극 페이스트의 제작
또한 한쌍의 대향전극(2a, 2b)을 형성하기 위한 대향전극 페이스트로서, 평균입경 약 2㎛의 Cu 분말 80중량%와, 에틸셀룰로오스 등으로 이루어지는 바인더 수지를 조합하고, 용제를 첨가해서 3롤밀로 교반, 혼합함으로써 대향전극 페이스트를 제작하였다. 한편 상기의 Cu 분말의 평균입경이란, 마이크로트랙에 의한 입도 분포 측정으로 구한 중심입경(D50)을 말한다.
(3)방전 보조전극 페이스트의 제작
또한 방전 보조전극(3)을 형성하기 위한 방전 보조전극 페이스트로서, 표면이 5중량%의 산화알루미늄으로 코팅된 평균입경 약 3㎛의 Cu 분말과, 평균입경 약 0.5㎛의 탄화규소 분말과, 에틸셀룰로오스와 터피네올(terpineol)로 이루어지는 유기 비히클을 배합하고, 3롤밀로 교반, 혼합함으로써 방전 보조전극 페이스트를 제작하였다. 한편 Cu 분말과 탄화규소 분말의 혼합비율은 체적비율로 80/20이 되도록 조정하였다.
(4)밀봉층을 형성하기 위해 사용되는 밀봉층 페이스트의 제작
이 실시예에서는, 밀봉층 페이스트로서, 무기 산화물과 유기 비히클을 포함하는 복수 종류의 페이스트를 준비하였다.
한편 본 발명에서는 밀봉층 페이스트를 주요 구성재료로 하고, 그 염기도(B1)와, 세라믹 기재의 비정질부의 염기도(B2)의 차(ΔB)(=B1-B2)가 1.4 이하인 것을 사용하는 것이 바람직하지만, 이 실시예에서는 표 1에 나타내는 것과 같은 밀봉층 페이스트의 주성분(밀봉층 주성분)으로서 무기 산화물 M1~M10을 사용하였다.
또한 유기 비히클로서는, 표 2에 나타내는 수지(P1 및 P2)와 용매(터피네올)를, 표 3에 나타내는 비율로 조합한 유기 비히클(OV1)을 사용하였다.
Figure pat00001
Figure pat00002
Figure pat00003
단, 밀봉층 주성분의 종류, 그 제조방법 등에 특별한 제약은 없다. 예를 들면, 표 1의 M3(Al2O3)의 입경을 D50=0.2~2.5㎛의 범위에서 변화시켜서 특성을 평가했지만, 특성에는 영향이 나타나지 않는 것이 확인되었고, 또한 제조법이 다른 M3를 사용한 평가에서도 특성에 영향이 나타나지 않는 것이 확인되었다. 한편 이 실시예에서는 밀봉층 주성분으로서 D50=0.4~0.6㎛ 정도의 것을 사용하였다.
<염기도 B(B1, B2)에 대하여>
산화물 융체의 염기도는 대상으로 하는 계(系)의 조성으로부터 계산으로 구해지는 평균적인 산소이온 활량(개념적 염기도)과, 화학 반응 등 외부에서 주어진 자극의 응답(산화?환원 전위측정, 광학 스펙트럼 측정 등)을 측정해서 얻어지는 산소이온 활량(작용점 염기도)으로 크게 구별할 수 있다.
산화물 융체의 본질이나 구조에 관한 연구, 조성 파라미터로서 이용할 경우에는 개념적 염기도를 사용하는 것이 바람직하다. 한편 산화물 융체가 관여하는 각종 현상은 작용점 염기도로 정리하는 것이 적합하다. 본원에서의 염기도는 전자의 개념적 염기도이다.
즉, 산화물(무기 산화물) MiO의 Mi-O간의 결합력은 양이온과 산소이온간의 인력으로 나타낼 수 있으며, 하기의 식(1)로 표시된다.
Ai=Zi?Zo2 -/(ri+ro2 -)2=2Zi/(ri+1.4)2 … (1)
Ai: 양이온-산소이온간 인력,
Zi: i성분 양이온 가수(價數),
ri: i성분 양이온 반경(Å)
단성분 산화물 MiO의 산소 공여 능력은 Ai의 역수로 주어지기 때문에, 하기의 식(2)가 성립된다.
Bi 0=1/Ai … (2)
여기서 산소 공여 능력을 관념적, 정량적으로 취급하기 위해, 얻어진 Bi 0값을 지표화한다.
상기 식(2)에서 얻어진 Bi 0값을 하기 식(3)에 대입하고 다시 계산함으로써, 모든 산화물의 염기도를 정량적으로 취급할 수 있게 된다.
Bi=(Bi 0-BSiO2 0)/(BCaO 0-BSiO2 0) … (3)
한편 지표화시에는 CaO의 Bi값을 1.000(Bi 0=1.43), SiO2의 Bi값을 0.000(Bi 0=0.41)로 정의한다.
표 1에 나타내는 각 무기 산화물 M1~M10과, 표 3에 나타내는 조성의 유기 비히클(OV1)을 표 3에 나타내는 비율로 조합하고, 3롤밀 등으로 혼련?분산시킴으로써, 표 4에 나타내는 것과 같은 밀봉층 페이스트 P1~P10을 제작하였다.
Figure pat00004
(5)각 페이스트의 인쇄
먼저, 도 3에 나타내는 바와 같이, 제1 세라믹 그린시트(101)에 밀봉층 페이스트를 도포하여 미소성의 밀봉층(111)을 형성한다.
그리고나서 도 4에 나타내는 바와 같이, 미소성의 밀봉층(111)상에 방전 보조전극 페이스트를 소정의 패턴이 되도록 스크린 인쇄법으로 인쇄함으로써 미소성의 방전 보조전극(103)을 형성한다.
또한 도 5에 나타내는 바와 같이, 대향전극 페이스트를 도포하고, 소성한 후에 대향전극(2)(도 1 및 2 참조)이 되는 미소성의 한쪽 대향전극(102a), 미소성의 다른쪽 대향전극(102b)을 형성한다. 이로 인해, 미소성의 한쪽 대향전극(102a)과 다른쪽 대향(102b)의 서로 대향하는 선단부들 사이에는 방전 갭부(10)(도 1 및 2)에 대응하는 갭부(110)가 형성된다.
한편 이 실시예에서는 소성 후의 단계에 있어서, 한쪽 대향전극(2a) 및 다른쪽 대향전극(2b)의 폭(W)이 100㎛, 방전 갭(10)의 치수(G)가 30㎛가 되도록 하였다.
한편 밀봉층 페이스트를 비롯해서, 각 페이스트는 직접 도포 대상 위에 도포해도 되고, 또한 전사 공법 등 다른 방법으로 도포해도 된다.
또한 각 페이스트의 도포 순서나 구체적인 패턴 등은 상기의 예에 한정되지 않는다. 단, 대향전극과 방전 보조전극은 항상 인접하도록 설치될 필요가 있다. 또한 밀봉층은 세라믹 기재를 구성하는 세라믹과 전극간에 배치되는 구조로 할 필요가 있다.
(6)적층, 압착
상술한 것과 같이 해서, 밀봉층 페이스트, 방전 보조전극 페이스트, 대향전극 페이스트의 순으로 각 페이스트를 도포한 제1 세라믹 그린시트의 비인쇄면측에, 페이스트가 도포되어 있지 않은 제2 세라믹 그린시트를 복수매 적층하고 압착함으로써 적층체를 형성하였다. 한편 여기서는 소성 후의 두께가 0.3mm가 되도록 적층체를 형성하였다.
(7)소성, 외부전극의 형성
얻어진 적층체를 소정의 치수로 자른 후, N2/H2/H2O를 이용해서 분위기 제어한 소성로에서 최고 온도 980~1000℃의 조건으로 소성하였다. 그 후, 소성 완료된 칩(시료)의 양 끝에 외부전극 페이스트를 도포하여, 분위기 제어한 소성로에서 베이킹함으로써, 도 1 및 2에 나타내는 구조를 가지는 ESD 보호 디바이스를 얻었다.
한편 이 실시예에서는 특성을 평가하기 위해, 밀봉층 페이스트로서 표 4에 나타내는 밀봉층 페이스트 P1~P10을 이용하여, 밀봉층을 구비한 ESD 보호 디바이스(표 5의 시료번호 1~10의 시료)를 제작하였다.
또한 비교를 위해, 밀봉층을 구비하지 않은 ESD 보호 디바이스(표 5의 시료번호 11의 시료)를 제작하였다.
한편 본 실시예에서는 기술하지 않았지만, 내후성을 향상시킬 목적으로 소성 후의 ESD 보호 디바이스의 방전 갭상에 보호막을 형성해도 된다. 보호막의 재질은 특별히 한정되지 않지만, 예를 들면 알루미나나 실리카 등의 산화물 분말과, 열경화성 에폭시 수지나 열경화성 실리콘 수지 등의 열경화성 수지로 이루어지는 것을 들 수 있다.
Figure pat00005
[특성의 평가]
다음으로 상술한 것과 같이 해서 제작한 각 ESD 보호 디바이스(시료)에 대하여 이하의 방법으로 각 특성을 조사하였다.
(1)반응층의 두께
시료를 두께방향을 따라 절단하여 절단면을 연마한 후, 밀봉층과 세라믹 기재와의 계면을 SEM, 및 WDX로 관찰하여, 상기 계면에 형성되어 있는 반응층의 두께를 조사하였다.
(2)쇼트 특성
8kV×50숏, 20kV×10숏의 2조건으로 각 시료에 전압을 인가하여, logIR＞6Ω인 시료에 대해서는 쇼트 특성이 양호(○)하다고 평가하고, 전압의 연속 인가 중에 한번이라도 logIR≤6Ω이 된 시료에 대해서는 쇼트 특성이 불량(×)하다고 평가하였다.
(3)Vpeak 및 Vclamp
IEC의 규격, IEC61000-4-2에 기초하여, 8kV의 접촉 방전으로 피크 전압값:Vpeak, 및 파두값(crest value)으로부터 30ns 후의 전압값:Vclamp를 측정하였다. 인가 횟수는 각 시료 20회로 하였다.
Vpeak_max≤900V의 시료를 Vpeak가 양호(○)하다고 평가하고, Vclamp_max≤100V가 되는 시료를 Vclamp가 양호(○)하다고 평가하였다.
(4)반복 특성
쇼트: 8kV×100숏
Vclamp: 8kV×1000숏
의 부하를 걸어, 전체 측정 결과가 log IR＞6, Vclamp_max≤100V가 되는 시료를 반복 특성이 양호(○)하다고 평가하였다.
(5)기판 갈라짐, 기판 휨
베이킹이 끝난 제품의 외관을 육안으로 관찰, 또한 단면 연마 후의 제품을 현미경 관찰하여, 갈라짐이 발생하지 않은 시료를 양호(○)하다고 평가하였다. 또한 기판 휨에 대해서는 수평판 위에 제품을 놓고, 중앙부나 단부에 들뜸이 존재하지 않는 것을 양호(○)하다고 평가하였다.
상술한 것과 같이 해서 특성을 평가한 결과를 표 6에 나타낸다.
Figure pat00006
먼저 반응층의 두께에 관해서는 표 6에 나타내는 바와 같이, 시료번호 1~10의 각 시료에 있어서 ΔB값(표 1 참조)과 반응층의 두께 사이에 상관관계가 존재하며, ΔB값이 커질수록 반응층 두께가 두꺼워지는 경향이 있음이 확인되었다.
한편 시료번호 1~10의 시료(즉, ΔB가 1.4 이하인 시료)에서는 밀봉층과 세라믹 기재를 구성하는 세라믹의 계면의 밀착력이 충분히 확보되고 있으며, 소성 온도가 밀봉층을 구성하는 재료의 융점보다 낮은 경우에도 사용 가능하다는 것이 확인되었다.
한편 밀봉층을 마련하지 않은 시료번호 11의 시료에서는 반응층이 확인되지 않았다.
쇼트 특성에 관해서는, 시료번호 1~10의 각 시료는 초기 쇼트 및 연속 ESD 인가 후, 모두에 있어서 쇼트 불량이 발생하지 않아 쇼트 특성에 대해서는 아무런 문제가 없음이 확인되었다.
한편 밀봉층을 마련하지 않은 시료번호 11의 시료의 경우, 8kV에서의 평가에서는 쇼트 불량이 발생하지 않았지만, 삽입되는 전압값이 높아지면 쇼트 발생률이 상승되는 것이 확인되었다. 이것은, 시료번호 11의 시료는 밀봉층을 구비하지 않았기 때문에, 유리 성분이 세라믹에서 방전 보조전극으로 유입되는 양이 많아져, 방전 보조전극이 과소결된 것이 원인이라고 생각된다.
한편 방전 보조전극이 과소결되면, Cu 분말끼리 근접하여 ESD 인가시에 Cu 분말끼리 융착해서 쇼트 불량을 일으키기 쉬워진다.
또한 시료번호 1~11의 모든 시료에 있어서, Vpeak, Vclamp에 대해서 필요한 특성이 얻어지고 있으며, ESD의 인가시에 재빠르게 보호 소자 내에서 방전 현상이 일어나고 있음이 확인되었다.
또한 반복 특성에 관해서는 다음과 같은 지견이 얻어졌다. 즉, 시료번호 1~10의 각 시료에서는 전압의 인가 횟수가 늘어나도 방전 능력은 양호하게 유지되는 것이 확인되었다.
단, 밀봉층을 구비하지 않은 시료번호 11의 시료의 경우, Vpeak, Vclamp에 대해서는 필요한 특성이 얻어졌지만, 쇼트 특성에 관해서는 연속 인가 중에 쇼트가 발생하는 것이 보여졌다.
또한 기판 갈라짐, 기판 휨에 관해서는 표 6에 나타내는 바와 같이, 밀봉층에 세라믹 기판을 구성하는 원소의 일부를 함유하는 재료를 사용했을 경우, 혹은 표 1에 나타내고 있는 다른 재료를 사용했을 경우, 모두에 있어서, ΔB(밀봉층을 구성하는 주성분의 염기도(B1)와, 세라믹 기재를 구성하는 세라믹의 비정질부의 염기도(B2)의 차(ΔB))가 1.33 이하일 경우에는 기판 갈라짐, 기판 휨이 발생하지 않는 것이 확인되었다. 한편 표 6에 나타내지 않은 다른 시료에 관한 기판 갈라짐, 기판 휨에 관한 거동 등으로부터, ΔB가 1.4 이하이면 구조 파괴 등의 문제가 없는 양호한 밀봉층을 형성할 수 있음이 확인되었다.
상기 실시예의 결과를 정리하자면, 본 발명에 따르면,
(a)방전 보조전극과 세라믹 기재 사이에 배치된 밀봉층에 의해 세라믹 기재에서 방전 보조전극으로 침입하려는 유리 성분을 트랩하여, 방전 보조전극이 과소결되는 것에 따른 쇼트 불량의 발생을 억제할 수 있는 점,
(b)밀봉층과 세라믹 기재의 계면에, 밀봉층의 구성재료와 세라믹 기재의 구성재료가 반응함으로써 생성된 반응 생성물을 포함하는 반응층이 형성됨으로써, 밀봉층과 세라믹 기재간의 밀착성이 확보되어 신뢰성이 향상되는 점,
(c)밀봉층의 주요 구성재료의 염기도(B1)와, 세라믹 기재를 구성하는 비정질부의 염기도(B2)의 차(ΔB)(=B1-B2)가 1.4 이하가 되도록 설계함으로써, 밀봉층과 세라믹 기재의 과잉 반응이 억제되어, 결과적으로 방전 보조전극의 과소결을 억제할 수 있는 점 등의 특유한 작용 효과를 발휘하는 ESD 보호 디바이스가 얻어지는 것이 확인되었다.
또한 본 발명에 의해 얻어지는 ESD 보호 디바이스는 안정된 특성을 구비하여, 반복해서 정전기를 인가해도 특성의 열화가 생기기 어려우므로, 반도체 장치 등을 비롯한 각종 기기, 장치의 보호를 위해 사용되는 ESD 보호 디바이스의 분야에 널리 적용할 수 있다.
한편 본 발명은 상기 실시예에 한정되지 않으며, 밀봉층, 대향전극, 방전 보조전극의 구성재료, 구체적인 형상, 형성방법, 세라믹 기재를 구성하는 유리를 포함하는 세라믹의 조성 등에 관하여, 발명의 범위 내에서 다양한 응용, 변형을 가하는 것이 가능하다.
1 세라믹 기재
2 대향전극
2a 대향전극을 구성하는 한쪽 대향전극
2b 대향전극을 구성하는 다른쪽 대향전극
3 방전 보조전극
5a, 5b 외부전극
10 방전 갭부
11 밀봉층
101 제1 세라믹 그린시트
102a 미소성의 한쪽 대향전극
102b 미소성의 다른쪽 대향전극
103 미소성의 방전 보조전극
110 갭부
111 미소성의 밀봉층
W 대향전극의 폭
G 방전 갭부의 치수

Claims (7)

  1. 유리 성분을 가지는 세라믹 기재(基材;base material)와,
    상기 세라믹 기재의 표면에, 선단부가 서로 간격을 두고 대향하도록 형성된 한쪽 대향전극과 다른쪽 대향전극을 포함해서 이루어지는 대향전극과,
    상기 대향전극을 구성하는 상기 한쪽 대향전극과 상기 다른쪽 대향전극의 각각과 접속되고, 상기 한쪽 대향전극에서 상기 다른쪽 대향전극에 걸치도록 배치된 방전 보조전극을 포함하며,
    상기 방전 보조전극과 상기 세라믹 기재 사이에, 상기 세라믹 기재에서 상기 방전 보조전극으로 유리 성분이 침입하는 것을 방지하기 위한 밀봉층을 포함하고 있는 것을 특징으로 하는 ESD 보호 디바이스.
  2. 제1항에 있어서,
    상기 밀봉층과 세라믹 기재의 계면에, 상기 밀봉층의 구성재료와 상기 세라믹 기재의 구성재료가 반응함으로써 생성된 반응 생성물을 포함하는 반응층을 포함하고 있는 것을 특징으로 하는 ESD 보호 디바이스.
  3. 제1항 또는 제2항에 있어서,
    상기 밀봉층의 주요 구성재료의 염기도(B1)와, 상기 세라믹 기재를 구성하는 비정질부의 염기도(B2)의 차(ΔB)(=B1-B2)가 1.4 이하인 것을 특징으로 하는 ESD 보호 디바이스.
  4. 제1항 또는 제2항에 있어서,
    상기 밀봉층은 상기 세라믹 기재를 구성하는 원소의 일부를 함유하고 있는 것을 특징으로 하는 ESD 보호 디바이스.
  5. 제1항 또는 제2항에 있어서,
    상기 밀봉층은 주성분이 산화알루미늄인 것을 특징으로 하는 ESD 보호 디바이스.
  6. 제1항 또는 제2항에 있어서,
    상기 방전 보조전극은 금속 입자와, 세라믹 성분을 포함하는 것을 특징으로 하는 ESD 보호 디바이스.
  7. 제1 세라믹 그린시트의 한쪽 주면(主面)상에 밀봉층 페이스트를 인쇄하여 미소성의 밀봉층을 형성하는 공정과,
    상기 밀봉층의 적어도 일부를 피복하도록 방전 보조전극 페이스트를 인쇄하여 미소성의 방전 보조전극을 형성하는 공정과,
    상기 제1 세라믹 그린시트의 한쪽 주면상에, 대향전극 페이스트를 인쇄하고, 각각이, 상기 방전 보조전극의 일부를 덮는 동시에, 서로 간격을 두고 배치된 한쪽 대향전극과 다른쪽 대향전극을 포함하는 미소성의 대향전극을 형성하는 공정과,
    상기 제1 세라믹 그린시트의 다른쪽 주면상에 제2 세라믹 그린시트를 적층하여 미소성의 적층체를 형성하는 공정과,
    상기 적층체를 소성하는 공정을 포함하는 것을 특징으로 하는 ESD 보호 디바이스의 제조방법.
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