KR20120030731A - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 오프상태에서 누설전류가 발생하는 것을 방지하고, DIBL 특성을 개선할 수 있는 반도체 장치 및 그 제조방법을 제공하는 것으로, 이를 위한 본 발명의 반도체는 기판에 형성된 제1트렌치를 매립하는 제1게이트전극, 상기 제1트렌치 양측 상기 기판에 형성되고, 상기 제1트렌치로부터 소정 간격 이격된 제2트렌치, 상기 제2트렌치를 일부 매립하는 확산방지막, 상기 확산방지막 상에서 나머지 상기 제2트렌치를 매립하는 전극막, 및 상기 제1트렌치와 상기 제2트렌치 사이의 상기 기판에 형성된 불순물영역을 포함하고 있으며, 상술한 발명에 따르면, 접합영역으로 작용하는 전극막 하부에 확산방지막을 형성하여 전극막의 공핍영역이 확장되는 것을 방지함으로써, 누설전류 발생을 보다 효과적으로 방지할 수 있는 효과가 있다.
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 특히 DIBL(Drain Induced Barrier Lowering) 현상을 개선할 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
최근, 반도체 장치의 직접도가 증가함에 따라 반도체 장치의 동작특성이 점점 열화되고 있다. 특히, 채널길이가 감소함에 따라 트렌지스터의 DIBL(Drain Induces Barrier Lowering) 특성이 점점 열화되는 문제점이 있다.
도 1은 종래기술에 따른 반도체 장치를 도시한 단면도이다.
도 1을 참조하여 종래기술에 따른 반도체 장치를 살펴보면, 기판(11) 상에 게이트절연막(12), 게이트전극(13) 및 게이트하드마스크막(14)이 순차적으로 적층된 게이트가 형성되어 있고, 게이트 양측 기판(11)에 LDD영역(16)이 형성되어 있다. 게이트 양측벽에 스페이서(15)가 형성되어 있고, 게이트 양측 기판에는 접합영역(17)이 형성되어 있다.
종래기술에 따른 반도체 장치는 채널길이가 감소함에 따라 유발된 DIBL(Drain Induces Barrier Lowering) 현상에 의하여 동작특성이 급격히 열화되는 문제점이 발생한다. 참고로, DIBL 현상은 접합영역(17)에 역바이어스가 인가된 상황에서 접합영역(17)의 공핍영역 확대에 따른 전위장벽 하향으로 문턱전압이 낮아지고, 심할경우 접합영역(17)간 공핍영역의 펀치(Punch)가 발생하는 현상을 의미하며, 반도체장치의 채널길이가 감소할수록 더욱더 DIBL 현상에 기인한 동작특성 열화가 심화된다.
이러한, DIBL 현상을 개선하기 위하여 접합영역(17)보다 상대적으로 불순물 도핑농도가 낮은 LDD영역(16)을 형성하는 방법이 도입되었으나, 반도체 장치의 집적도가 더욱더 증가함에 따라 더 이상 LDD영역(16)을 형성하는 방법으로는 DIBL 특성을 개선하기 어려운 바, 보다 근본적인 개선방법이 요구되는 실정이다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, DIBL(Drain Induced Barrier Lowed) 특성을 개선할 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판에 형성된 제1트렌치를 매립하는 제1게이트전극; 상기 제1트렌치 양측 상기 기판에 형성되고, 상기 제1트렌치로부터 소정 간격 이격된 제2트렌치; 상기 제2트렌치를 일부 매립하는 확산방지막; 상기 확산방지막 상에서 나머지 상기 제2트렌치를 매립하는 전극막; 및 상기 제1트렌치와 상기 제2트렌치 사이의 상기 기판에 형성된 불순물영역을 포함하는 반도체 장치를 제공한다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판에 제1트렌치를 형성하는 단계; 상기 제1트렌치를 매립하는 제1게이트전극을 형성하는 단계; 상기 기판을 선택적으로 식각하여 상기 제1트렌치 양측에 상기 제1트렌치로부터 소정 간격 이격된 제2트렌치를 형성하는 단계; 상기 제2트렌치를 일부를 매립하는 확산방지막을 형성하는 단계; 상기 확산방지막 상에 상기 제2트렌치를 매립하는 전극막을 형성하는 단계; 및 상기 제1트렌치와 상기 제2트렌치 사이에 불순물영역을 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 기판에 매립된 제1게이트전극을 구비함으로써, 반도체 장치가 요구하는 채널길이를 확보할 수 있는 효과가 있다. 이를 통해, DIBL 특성을 개선할 수 있는 효과가 있다.
또한, 본 발명은 접합영역으로 작용하는 전극막 하부에 확산방지막을 형성하여 전극막의 공핍영역이 확장되는 것을 방지함으로써, 누설전류 발생을 보다 효과적으로 방지할 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체 장치를 도시한 단면도.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도.
도 3a 내지 도 3i는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정 단면도.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도.
도 3a 내지 도 3i는 본 발명의 일실시예에 따른 반도체 장치 제조방법을 도시한 공정 단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치는 기판(21)에 형성된 제1트렌치(25), 제1트렌치(25)를 매립하는 제1게이트전극(27A), 기판(21)과 제1게이트전극(27A) 사이에 개재된 게이트절연막(26A), 제1트렌치(25) 양측 기판(21)에 제1트렌치(25)로부터 소정의 간격을 두고 형성된 제2트렌치(30), 제2트렌치(30)를 일부 매립하는 확산방지막(31A), 확산방지막(31A) 상에 제2트렌치(30)를 매립하는 전극막(32A), 제1트렌치(25)와 제2트렌치(30) 사이에 형성된 불순물영역(39)을 포함한다.
또한, 본 발명의 일실시예에 따른 반도체 장치는 제1게이트전극(27A) 상에 형성되고, 제2게이트전극(33), 제3게이트전극(34) 및 게이트하드마스크막(35)이 순차적으로 적층된 적층구조물(36) 및 적층구조물(36) 양측벽에 형성된 스페이서(37)를 더 포함할 수 있다.
확산방지막(31A)은 전극막(32A)에 기인한 공핍영역의 확장을 방지하는 역할을 수행하는 것으로, 절연막을 포함할 수 있다.
제1트렌치(25)는 반도체 장치의 채널길이를 증가시키기 위한 것이다. 제1트렌치(25) 표면 상에 형성된 게이트절연막(26A)은 산화막 예컨대, 실리콘산화막일 수 있고, 게이트절연막(26A) 상에서 제1트렌치(25)를 매립하는 제1게이트전극(27A)은 폴리실리콘막을 포함할 수 있다.
제2트렌치(30)는 접합영역으로 작용하는 전극막(32A)이 형성될 공간을 제공하기 위한 것으로, 제1트렌치(25)로부터 소정 간격 이격되어 제1트렌치(25) 양측에 배치된다.
제1트렌치(25)의 깊이는 제2트렌치(30)의 깊이와 동일하거나, 또는 더 작게 형성될 수 있다. 확산방지막(31A)과 더불어서 제1,2트렌치(25, 30)의 깊이를 조절함으로써, 더욱더 우수한 효과를 얻을 수 있다. 이는 제2트렌치(30)를 일부 매립하는 확산방지막(31A)을 통해 전극막(32A)에 기인한 공핍영역(미도시)이 확장됨에 따라 누설전류가 발생하는 것을 원천적으로 방지하기 위함이다.
전극막(32A)과 불순물영역(39)은 접합영역(40)으로 작용할 수 있다. 전극막(32A)과 불순물영역(39)의 접합관계에서 전극막(32A)은 불순물이 도핑된 폴리실리콘막으로 형성될 수 있고 불순물영역(39)은 이온주입을 통해 형성될 것일 수 있다. 이때, 전극막(32A)의 불순물 도핑농도는 불순물영역(39)의 불순물 도핑농도보다 높을 수 있다. 전극막(32A)과 불순물영역(39)은 서로 동일한 도전형 불순물을 포함한다.
상술한 구조를 갖는 본 발명의 일실시예에 따른 반도체 장치는 전극막(32A)을 구비함으로써, 반도체 장치가 요구하는 접합영역(40)의 콘택특성을 확보할 수 있다. 아울러, 불순물영역(39)이 LDD와 같이 작용하여 DIBL 특성을 개선할 수 있다.
또한, 본 발명은 제1트렌치(25)에 제1게이트전극(27A)이 매립되는 구조를 가짐으로써, 채널길이를 증가시킬 수 있으며, 이를 통해 DIBL 특성을 보다 효과적으로 개선할 수 있다.
또한, 본 발명은 반도체 장치가 요구하는 접합영역(40)의 콘택특성을 확보하기 위하여 전극막(39)의 불순물 도핑농도를 증가시키더라도, 확산방지막(31A)을 통해 전극막(39)에 기인한 공핍영역 확장을 방지하여 DIBL 특성을 보다 효과적으로 개선할 수 있다.
도 3a 내지 도 3i는 본 발명 일실시예에 따른 반도체 장치 제조방법을 도시한 공정단면도이다. 이하에서는, 도 2에 도시된 구조를 갖는 반도체 장치의 제조방법에 대하여 설명하며, 설명의 편의를 위하여 동일한 구성에 대하여 동일한 도면번호를 사용하기로 한다.
도 3a에 도시된 바와 같이, 기판(21)에 소자분리막(22)을 형성하여 활성영역을 정의한다. 소자분리막(22)은 STI공정을 통해 형성할 수 있다.
다음으로, 기판(21) 상에 제1하드마스크막(23)을 형성한다. 제1하드마스크막(23)은 산화막으로 형성할 수 있다.
도 3b에 도시된 바와 같이, 제1하드마스크막(23) 상에 감광막패턴(24)을 형성하고, 감광막패턴(24)을 식각장벽(etch barrier)으로 제1하드마스크막(23)을 식각한다. 이하, 식각된 제1하드마스크막(23)을 '제1하드마스크막패턴(23)'으로 변경하여 표기한다.
다음으로, 제1하드마스크막패턴(23)을 식각장벽으로 기판(21)을 식각하여 제1트렌치(25)를 형성한다. 제1트렌치(25)는 채널길이를 증가시키기 위한 것으로, 반도체 장치가 요구하는 채널길이에 따라 선폭 및 깊이를 조절할 수 있다.
도 3c에 도시된 바와 같이, 제1하드마스크막패턴(23) 및 제1감광막패턴(24)을 제거한다. 제1트렌치(25)를 포함한 구조물 표면을 따라 게이트절연막(26)을 형성한다. 게이트절연막(26)은 산화막 예컨대, 실리콘산화막으로 형성할 수 있다.
게이트절연막(26) 상에 제1트렌치(25)를 완전히 매립하도록 기판 전면에 제1도전막(27)을 형성한다. 제1도전막(27)은 도프드(doped) 폴리실리콘막으로 형성할 수 있다.
도 3d에서 도시된 바와 같이, 기판(21) 상부면이 드러날때까지 평탄화공정을 실시한다. 이하, 평탄화공정이 완료된 게이트절연막(26)의 도면부호를 '26A'로 변경하여 표기한다. 평탄화는 화학적기계적연마(CMP)로 할 수 있다. 평탄화공정이 완료된 시점에서 제1트렌치(25)를 매립하는 제1도전막(27)이 제1게이트전극(27A)으로 작용한다. 제1트렌치(25)에 제1게이트전극(27A)을 매립시킴으로써, 채널길이를 증가시킬 수 있고, 채널길이가 증가함에 따라 DIBL 특성을 개선할 수 있다.
제1게이트전극(27A)은 후속 공정을 통해 형성될 접합영역(40)과 서로 동일한 도전형을 갖도록 형성할 수 있다. 아울러, 제1게이트전극(27A)은 접합영역(40)으로부터 확장되는 공핍영역에 기인한 누설전류 발생을 방지하기 위해 기판(21) 상부면을 기준으로 접합영역(40)의 깊이와 동일하거나, 또는 더 작게 형성할 수 있다.
도 3e에서 도시된 바와 같이, 기판(21)의 전면에 제2하드마스크막(28)을 형성한다. 제2하드마스크막(28)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막을 형성할 수 있다.
다음으로, 제2하드마스크막(28) 상에 제2감광막패턴(29)을 형성하고, 감광막패턴(29)을 식각장벽으로 제2하드마스크막(28)을 식각한다. 이하, 식각된 제2하드마스크막(28)을 '제2하드마스크막패턴(28)'으로 변경하여 표기한다.
또한, 제1게이트전극(27A)으로부터 형성되는 전류를 기판(21)의 활성영역에서 최대한 확보하기 위해 제2하드마스크막패턴(28)은 제1게이트전극(27A) 영역보다 크게 형성할 수 있다.
다음으로, 제2하드마스크막패턴(28)을 식각장벽으로 하여 기판(21)을 식각하여 제2트렌치(30)를 형성한다. 제2트렌치(30)는 제1트렌치(25)로부터 소정 간격 이격되어 형성되고, 제1트렌치(25) 양측에 배치된다. 제1트렌치(25)의 깊이는 제2트렌치(30)의 깊이와 동일하거나, 더 작을 수 있다.
도 3f에 도시된 바와 같이, 제2트렌치(30)를 일부 매립하는 확산방지막(31A)을 형성한다. 확산방지막(31A)은 제2트렌치(30)와 기판(21)의 전면 상부에 절연막(31)을 형성한 후에 상부면이 노출되도록 평탄화공정을 실시한다. 평탄화공정은 화학적기계적연마(CMP)로 할 수 있다. 이어서, 기판(21)을 선택적으로 식각공정을 실시하여 확산방지막(31A)을 형성한다. 확산방지막(31A)은 산화막을 포함한다.
제2하드마스크막(28)은 평탄화공정 및 식각공정시 베리어로 사용할 수 있으며, 평탄화공정시 제1게이트전극(27A)의 손상을 방지하고, 연마정지막으로서 역할을 수행한다.
도 3g에 도시된 바와 같이, 제2트렌치(30)가 매립되도록 구조물 표면을 따라 제2도전막(32)을 형성한다. 제2도전막(32)은 N형의 고농도 불순물 이온이 도핑된 도프드(doped) 폴리실리콘을 포함할 수 있다. 여기서, 고농도 불순물 이온으로 도핑해주면 저항이 안정된 값을 얻게 되어 제품의 신뢰도를 높일 수 있다. 고농도 불순물 이온은 3족원소 또는 5족 원소 중의 어느 하나로 생성할 수 있다.
도 3h에 도시된 바와 같이, 기판(21) 및 제1게이트전극(27A)의 상부면이 노출되도록 평탄화공정을 실시한다. 평탄화공정을 통해 제2하드마스크막패턴(28)은 제거되고, 제2트렌치(30)에 매립된 제2도전막(32)이 전극막(32A)으로 작용한다. 전극막(32A)은 접합영역(40) 즉, 소스 및 드레인으로 작용한다.
도 3i에 도시된 바와 같이, 기판(21) 상에 게이트(36)를 형성한다. 게이트(36)는 제2게이트전극(33), 제3게이트전극(34) 및 게이트하드마스크막(35)이 순차적으로 적층된 적층구조물로 형성할 수 있다.
제2 및 제3게이트전극(33, 34)은 실리콘막 또는 금속성막으로 이루어진 단일막이거나, 또는 실리콘막과 금속성막이 적층된 폴리메탈(poly-metal)구조의 적층막으로 형성할 수 있다. 이때, 제2 및 제3게이트전극(33, 34)은 반도체 장치가 균일한 문턱전압을 갖도록 막내 불순물 도핑농도 또는 일함수(work function)를 조절하여 형성하는 것이 바람직하다. 게이트하드마스크막(35)은 산화막, 질화막 및 산화잘화막(oxynitride)으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적측막으로 형성할 수 있다.
게이트(36) 측벽에 스페이서(37)를 형성한 후, 게이트(36) 양측 가장자리 아래의 기판(21) 내부에 저농도의 1차 불순물 이온주입 즉, LDD이온주입(38)하여 불순물영역(39)을 형성한다. 불순물영역(39)은 전극막(32A)보다 낮은 불순물 도핑농도를 갖도록 형성할 수 있으며, 전극막(32A)과 더불어서 접합영역(40)으로 작용한다. 또한, 전극막(32A)과 불순물영역(39)은 서로 동일한 도전형 불순물을 포함한다.
상술한 공정과정을 통해 본 발명의 일실시예에 따른 반도체 장치를 완성할 수 있다. 상술한 구조를 갖는 본 발명의 일실시예에 따른 반도체 장치는 전극막(32A)을 구비함으로써, 반도체 장치가 요구하는 접합영역(40)의 콘택특성을 확보할 수 있다. 아울러, 불순물영역(39)이 LDD와 같이 작용하여 DIBL 특성을 개선할 수 있다.
또한, 본 발명은 제1트렌치(25)에 제1게이트전극(27A)이 매립되는 구조를 가짐으로써, 채널길이를 증가시킬 수 있으며, 이를 통해 DIBL 특성을 보다 효과적으로 개선할 수 있다.
또한, 본 발명은 반도체 장치가 요구하는 접합영역(40)의 콘택특성을 확보하기 위하여 전극막(32A)의 불순물 도핑농도를 증가시키더라도, 확산방지막(31A)을 통해 전극막(32A)에 기인한 공핍영역 확장을 방지하여 DIBL 특성을 보다 효과적으로 개선할 수 있다.
상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
21 : 기판 25 : 제1트렌치
26A : 게이트절연막 27A : 제1게이트전극
30 : 제2트렌치 31A: 확산방지막
32A: 전극막 36: 게이트
37 : 스페이서 38: LDD이온주입
39 : 불순물영역 40: 접합영역
26A : 게이트절연막 27A : 제1게이트전극
30 : 제2트렌치 31A: 확산방지막
32A: 전극막 36: 게이트
37 : 스페이서 38: LDD이온주입
39 : 불순물영역 40: 접합영역
Claims (16)
- 기판에 형성된 제1트렌치를 매립하는 제1게이트전극;
상기 제1트렌치 양측 상기 기판에 형성되고, 상기 제1트렌치로부터 소정 간격 이격된 제2트렌치;
상기 제2트렌치를 일부 매립하는 확산방지막;
상기 확산방지막 상에서 나머지 상기 제2트렌치를 매립하는 전극막; 및
상기 제1트렌치와 상기 제2트렌치 사이의 상기 기판에 형성된 불순물영역
을 포함하는 반도체 장치.
- 제1항에 있어서,
상기 기판과 상기 제1게이트전극 사이에 개재된 게이트절연막;
상기 제1게이트전극 상에 형성된 제2게이트전극;
상기 제2게이트전극 상의 제3게이트전극;
상기 제3게이트전극 상의 게이트하드마스크막; 및
상기 제2, 제3게이트전극 및 상기 게이트하드마스크막 양측벽에 형성된 스페이서
를 더 포함하는 반도체 장치.
- 제1항에 있어서,
상기 제1트렌치의 깊이는 상기 제2트렌치의 깊이와 동일하거나, 또는 더 작은 반도체 장치.
- 제1항에 있어서,
상기 전극막과 상기 불순물영역은 서로 접하는 반도체 장치.
- 제1항에 있어서,
상기 전극막은 불순물이 도핑된 폴리실리콘막을 포함하는 반도체 장치.
- 제5항에 있어서,
상기 전극막은 상기 불순물영역과 서로 동일한 도전형을 갖는 반도체 장치.
- 제5항에 있어서,
상기 전극막의 불순물 노핑농도는 상기 불순물영역의 불순물 도핑농도보다 높은 반도체 장치.
- 제1항에 있어서,
상기 확산방지막은 절연막을 포함하는 반도체 장치.
- 기판에 제1트렌치를 형성하는 단계;
상기 제1트렌치를 매립하는 제1게이트전극을 형성하는 단계;
상기 기판을 선택적으로 식각하여 상기 제1트렌치 양측에 상기 제1트렌치로부터 소정 간격 이격된 제2트렌치를 형성하는 단계;
상기 제2트렌치를 일부 매립하는 확산방지막을 형성하는 단계;
상기 확산방지막 상에 상기 제2트렌치를 매립하는 전극막을 형성하는 단계; 및
상기 제1트렌치와 상기 제2트렌치 사이에 불순물영역을 형성하는 단계
를 포함하는 반도체 장치 제조방법.
- 제9항에 있어서,
상기 불순물영역을 형성하기 이전에,
상기 제1게이트전극 상에 제2게이트전극, 제3게이트전극 및 게이트하드마스크막이 순차적으로 적층된 적층구조물을 형성하는 단계; 및
상기 적층구조물 양측벽에 스페이서를 형성하는 단계
를 더 포함하는 반도체 장치 제조방법.
- 제9항에 있어서,
상기 제1트렌치의 깊이는 상기 제2트렌치의 깊이와 동일하거나, 또는 더 작게 형성하는 반도체 장치 제조방법.
- 제9항에 있어서,
상기 전극막과 상기 불순물영역이 서로 접하게 형성하는 반도체 장치 제조방법.
- 제9항에 있어서,
상기 전극막은 불순물이 도핑된 폴리실리콘막으로 형성하는 반도체 장치 제조방법.
- 제13항에 있어서,
상기 전극막은 상기 불순물영역과 서로 동일한 도전형으로 형성하는 반도체 장치 제조방법.
- 제13항에 있어서,
상기 전극막의 불순물 도핑농도를 상기 불순물영역의 불순물 도핑농도보다 높게 형성하는 반도체 장치 제조방법.
- 제9항에 있어서,
상기 확산방지막은 절연막을 포함하는 반도체 장치 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100092431A KR101145380B1 (ko) | 2010-09-20 | 2010-09-20 | 반도체 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100092431A KR101145380B1 (ko) | 2010-09-20 | 2010-09-20 | 반도체 장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120030731A true KR20120030731A (ko) | 2012-03-29 |
| KR101145380B1 KR101145380B1 (ko) | 2012-05-15 |
Family
ID=46134587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100092431A KR101145380B1 (ko) | 2010-09-20 | 2010-09-20 | 반도체 장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101145380B1 (ko) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100273273B1 (ko) * | 1998-01-19 | 2001-02-01 | 김영환 | 반도체소자의배선,반도체소자및그제조방법 |
| JP2002353445A (ja) * | 2001-05-30 | 2002-12-06 | Sony Corp | 溝ゲート型電界効果トランジスタの製造方法 |
-
2010
- 2010-09-20 KR KR1020100092431A patent/KR101145380B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR101145380B1 (ko) | 2012-05-15 |
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