KR20120027046A - 광전 변환 디바이스 및 그 제조 방법 - Google Patents

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Abstract

제조 프로세스를 복잡하게 하지 않고 기계적 강도가 증가되는 광전 변환 디바이스를 제공하는 것이 목적이다. 광전 변환 디바이스는 광전 변환 기능을 갖는 제 1 셀, 광전 변환 기능을 갖는 제 2 셀, 및 제 1 셀 및 제 2 셀을 견고하게 고착하는 섬유체를 포함하는 구조체를 포함한다. 그 결과, p-i-n 접합이, 소위 프리프레그인, 섬유체에 유기 수지가 함침된 구조체로 결합된다. 따라서, 제조 비용이 저감되면서, 기계적 강도가 증가된 광전 변환 디바이스가 실현될 수 있다.

Description

광전 변환 디바이스 및 그 제조 방법{PHOTOELECTRIC CONVERSION DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 광으로부터 전기 에너지를 생성할 수 있는 광전 변환 디바이스 및그 광전 변환 디바이스를 제조하는 방법에 관한 것이다.
광 기전력 효과를 사용하여 수광된 광을 직접적으로 전력으로 변환하고, 상기 전력을 출력하는 광전 변환 디바이스들의 일 종류는 태양 전지이다. 종래의 발전 시스템과 달리, 태양 전지를 사용하는 발전 시스템은 도중에 열 에너지 또는 운동 에너지로의 에너지 변환이 필요하지 않다. 따라서, 태양 전지가 생산되거나 설치될 때, 연료가 소비되더라도, 태양 전지는, 발전된 전력 당 이산화탄소로 대표되는 온실 효과 가스 또는 유해 물질을 포함하는 배출 가스의 양이, 화석연료에 기초하는 에너지원 보다 현저하게 작다는 이점을 갖는다. 또한, 1 시간 동안 지구에 도달하는 태양으로부터의 광의 에너지는, 1년 동안 인간에 의해 소비되는 에너지에 대응한다. 태양 전지들의 생산에 필요한 원료는 기본적으로 풍부하고, 예를 들어, 거의 무한의 실리콘의 자원이 존재한다. 태양광 발전은 세계의 에너지 수요를 충족시키는 높은 가능성을 갖고, 자원이 유한인 화석 연료에 대한 대체 에너지로서 기대된다.
p-n 접합 또는 p-i-n 접합과 같은 반도체 접합을 사용하는 광전 변환 디바이스는, 하나의 반도체 접합을 갖는 단일 접합형 및 복수의 반도체 접합을 갖는 다-접합형으로 분류될 수 있다. 밴드 갭들이 서로 상이한 복수의 반도체 접합이 광의 진행 방향에서 서로 오버랩하도록 배치되는 다-접합 태양 전지는, 자외선으로부터 적외선까지의 넓은 파장 범위를 갖는 광을 포함하는 태양광을 낭비없이 더 높은 변환 효율로 전기 에너지로 변환할 수 있다.
광전 변환 디바이스의 제조 방법으로서, 예를 들어, p-i-n 접합(또는 p-n 접합)이 외측에 위치되도록 서로 대향시키고 서로에 결합시켜서, 소위 기계적?스택 구조가 형성되는 방법이 제안되어 있다(예를 들어, 특허문헌 1 참조). 이러한 구조를 채용하여, 적층 구조로 인한 제조 프로세스에 대한 제한을 갖지 않고 높은 변환 효율을 갖는 광전 변환 디바이스가 실현될 수 있다.
일본 공개 특허 공보 2004－111557호
그러나, 특허문헌 1에 기재된 광전 변환 디바이스에서, 하나의 p-i-n 접합 및 다른 p-i-n 접합이 절연성 수지로 서로에 결합되기 때문에, 결합 강도 또는 기계적 강도에 문제가 발생할 수 있다. 특히, p-i-n 접합이 형성되는 기판으로서 가요성 기판이 사용되는 경우에서, 기계적 강도를 증가시키는 것은 매우 중요하다.
상술한 문제점의 관점에서, 본 발명의 목적은 제조 프로세스를 복잡하게 하지 않고 기계적 강도가 증가되는 광전 변환 디바이스를 제공하는 것이다.
개시된 발명의 실시형태는, 광전 변환 기능을 갖는 제 1 셀, 광전 변환 기능을 갖는 제 2 셀, 및 제 1 셀과 제 2 셀을 견고하게 고착하도록 구성된 섬유체를 포함하는 구조체를 포함하는 광전 변환 디바이스이다.
개시된 발명의 실시형태는, 제 1 기판 위에 형성된 광전 변환 기능을 갖는 제 1 셀, 제 2 기판 위에 형성된 광전 변환 기능을 갖는 제 2 셀, 및 제 1 셀과 제 2 셀을 견고하게 고착하도록 구성된 섬유체를 포함하는 구조체를 포함하는 광전 변환 디바이스이다.
개시된 발명의 실시형태에 따르면, 광전 변환 디바이스에서, 제 1 셀이, 제 1 도전막과 제 2 도전막 사이에 협지된 제 1 광전 변환층을 포함할 수 있고, 제 2 셀이, 제 3 도전막과 제 4 도전막 사이에 협지된 제 2 광전 변환층을 포함할 수 있다.
개시된 발명의 실시형태에 따르면, 광전 변환 디바이스에서, 제 1 광전 변환층이, 제 1 p형 반도체층 및 제 1 n형 반도체층을 포함할 수 있고, 제 2 광전 변환층이, 제 2 p형 반도체층 및 제 2 n형 반도체층을 포함할 수 있다.
개시된 발명의 실시형태에 따르면, 광전 변환 디바이스에서, 제 1 i형 반도체층이, 제 1 p형 반도체층과 제 1 n형 반도체층 사이에 형성될 수 있고, 제 2 i형 반도체층이, 제 2 p형 반도체층과 제 2 n형 반도체층 사이에 형성될 수 있다.
개시된 발명의 실시형태에 따르면, 광전 변환 디바이스에서, 제 1 기판 및 제 2 기판 각각은 가요성 기판일 수 있다.
개시된 발명의 실시형태에 따르면, 광전 변환 디바이스에서, 제 1 셀 및 제 2 셀은 구조체를 개재하여 서로에 대향할 수 있어서, 제 1 기판 및 제 2 기판은 구조체가 제공되지 않은 측에 위치된다.
개시된 발명의 실시형태에 따르면, 광전 변환 디바이스에서, 제 1 셀 또는 제 2 셀은 비정질 실리콘, 결정성 실리콘, 단결정 실리콘 중 어느 하나를 포함할 수 있다.
개시된 발명의 실시형태는, 광전 변환 기능을 갖는 제 1 셀을 형성하는 단계, 광전 변환 기능을 갖는 제 2 셀을 형성하는 단계, 및 섬유체를 포함하는 구조체로 제 1 셀 및 제 2 셀을 견고하게 고착하는 단계를 포함하는 광전 변환 디바이스를 제조하는 방법이다.
개시된 발명의 실시형태는, 광전 변환 기능을 갖는 제 1 셀을 제 1 기판 위에 형성하는 단계, 광전 변환 기능을 갖는 제 2 셀을 제 2 기판 위에 형성하는 단계, 및 제 1 셀 및 제 2 셀이 전기적으로 접속되도록 섬유체를 포함하는 구조체로 제 1 셀과 제 2 셀을 견고하게 고착하는 단계를 포함하는 광전 변환 디바이스를 제조하는 방법이다.
개시된 발명의 실시형태에 따르면, 광전 변환 디바이스를 제조하는 방법에서, 제 1 도전막, 제 1 광전 변환층, 및 제 2 도전막의 적층 구조가 제 1 셀에 대해 형성될 수 있고, 제 3 도전막, 제 2 광전 변환층, 및 제 4 도전막의 적층 구조가 제 2 셀에 대해 형성될 수 있다.
개시된 발명의 실시형태에 따르면, 광전 변환 디바이스를 제조하는 방법에서, 제 1 광전 변환층은 제 1 p형 반도체층 및 제 1 n형 반도체층의 적층으로 형성되고, 제 2 광전 변환층은 제 2 p형 반도체층 및 제 2 n형 반도체층의 적층으로 형성된다.
개시된 발명의 실시형태에 따르면, 광전 변환 디바이스를 제조하는 방법에서, 제 1 i형 반도체층이 제 1 p형 반도체층과 제 1 n형 반도체층 사이에 형성될 수 있고, 제 2 i형 반도체층이, 제 2 p형 반도체층과 제 2 n형 반도체층 사이에 형성될 수 있다.
개시된 발명의 실시형태에 따르면, 광전 변환 디바이스를 제조하는 방법에서, 제 1 셀 및 제 2 셀은 가요성 제 1 기판 및 가요성 제 2 기판을 사용하여 형성될 수 있다.
개시된 발명의 실시형태에 따르면, 광전 변환 디바이스를 제조하는 방법에서, 제 1 셀 및 제 2 셀은 구조체를 개재하여 서로에 대향하도록 접합될 수 있어서, 제 1 기판 및 제 2 기판은 구조체가 제공되지 않은 측에 위치된다.
개시된 발명의 실시형태에 따르면, 광전 변환 디바이스를 제조하는 방법에서, 제 1 셀 또는 제 2 셀은 비정질 실리콘, 결정성 실리콘, 단결정 실리콘 중 어느 하나를 포함한다.
개시된 발명의 실시형태에 따르면, 하나의 p-i-n 접합과 다른 p-i-n 접합이, 섬유체에 유기 수지가 함침(impregnate)된 구조체, 소위 프리프레그(prepreg)로 결합되기 때문에, 제조 비용이 제어되면서, 기계적 강도가 증가된 광전 변환 디바이스가 실현될 수 있다.
도 1은 광전 변환 디바이스의 단면도.
도 2a 및 도 2b는 광전 변환 디바이스들의 단면도들.
도 3a 및 도 3b는 광전 변환 디바이스들의 단면도들.
도 4a 및 도 4b는 광전 변환 디바이스의 단면도들.
도 5a 및 도 5b는 직포(woven fabric)들의 상면도들.
도 6a 내지 도 6e는 광전 변환 디바이스를 제조하는 방법의 단면도들.
도 7a 내지 도 7c는 광전 변환 디바이스를 제조하는 방법의 단면도들.
도 8a 내지 도 8e는 광전 변환 디바이스를 제조하는 방법을 예시하는 단면도들.
도 9a 내지 도 9g는 광전 변환 디바이스를 제조하는 방법을 예시하는 단면도들.
도 10a 내지 도 10c는 단결정 실리콘 웨이퍼의 가공 방법을 예시하는 도면들.
도 11a 내지 도 11c는 광전 변환 디바이스를 제조하는 방법을 예시하는 단면도들.
도 12는 광전 변환 디바이스의 단면도.
도 13은 광전 변환층의 제조를 위해 사용된 장치의 구조를 예시하는 도면.
도 14는 광전 변환층의 제조를 위해 사용된 장치의 구조를 예시하는 도면.
도 15a 및 도 15b는 태양광 발전 모듈의 구조를 예시하는 도면들.
도 16은 태양광 발전 시스템의 구조를 예시하는 도면.
도 17a 및 도 17b는 태양광 발전 모듈을 사용하는 차량의 구조를 예시하는 도면들.
도 18은 인버터의 일 모드를 예시하는 도면.
도 19는 스위칭 레귤레이터의 블록도.
도 20은 광전 변환 디바이스로부터의 출력 전압을 나타내는 그래프.
도 21은 광 발전 시스템의 일례를 예시하는 도면.
도 22는 광전 변환 모듈의 주변 부분을 예시하는 도면.
도 23은 광전 변환 모듈의 주변 부분을 예시하는 도면.
도 24는 비정질 실리콘(a-Si)과 단결정 실리콘(c-Si)의 흡수 계수의 파장들에 대한 의존을 나타내는 그래프.
도 25는 비정질 실리콘(a-Si)을 사용하는 광전 변환층의 양자 효율의 파장들에 대한 의존을 나타내는 그래프.
도 26은 단결정 실리콘(c-Si)을 사용하는 광전 변환층의 양자 효율의 파장들에 대한 의존을 나타내는 그래프.
도 27은 광전 변환층이 적층된 구조의 양자 효율의 파장들에 대한 의존을 나타내는 그래프.
이하, 실시형태들이 도면들을 사용하여 더욱 상세히 설명된다. 본 발명이 아래의 실시형태들의 설명에 한정되지 않고, 모드들 및 상세들이 본 발명의 사상으로부터 벗어나지 않고 다양한 방식들로 변경될 수 있다는 것이 당업자에 의해 쉽게 이해된다는 것에 유의한다. 따라서, 본 발명은 아래의 실시형태들의 설명에 한정되는 것으로서 해석되지 않아야 한다.
또한, 하나 이상의 태양 전지들(셀들)이, 태양 전지 모듈 또는 태양 전지 패널을 얻기 위해 전력을 외부로 추출하는데 사용되는 단자에 접속된다는 것에 유의한다. 태양 전지 모듈은 수분, 오염물, 자외선, 물리적인 응력 등으로부터 셀을 보호하기 위해, 수지, 강화 유리, 또는 금속 프레임과 같은 보호재로 보강될 수 있다. 또한, 원하는 전력을 얻기 위해 직렬로 접속되는 복수의 태양 전지 모듈이 태양 전지 스트링에 대응한다. 또한, 병렬로 배열되는 복수의 태양 전지 스트링은 태양 전지 어레이에 대응한다. 본 발명의 광전 변환 디바이스는 셀, 태양 전지 모듈, 태양 전지 스트링, 태양 전지 어레이를 그 카테고리에 포함한다. 광전 변환층은 광 조사를 통해 광 기전력을 얻기 위해 사용되는 반도체층을 포함하는 층을 칭한다. 즉, 광전 변환층은 p-n 접합, p-i-n 접합 등에 의해 대표되는 반도체 접합이 형성되는 반도체층을 칭한다.
실시형태들에서 도면 등에 예시된 구조들 각각의 크기, 층들의 두께, 또는 영역들은 몇몇 경우들에서 명료화를 위해 과장되어 있다는 것에 유의한다. 따라서, 본 발명의 실시형태들이 이러한 스케일로 한정되지 않는다.
본 명세서에서, "제 1", "제 2", 및 "제 3"과 같은 서수들은 컴포넌트들 중에서 혼동을 회피하기 위해 사용되고, 이 용어들이 컴포넌트들을 수치적으로 한정하는 것은 아니다. 또한, 본 명세서에서의 서수들은 본 발명을 특정하는 특정한 명칭을 나타내지 않는다.
(실시형태 1)
본 발명의 일 실시형태에 따른 광전 변환 디바이스는 적어도 2개의 셀들을 포함한다. 이 셀들은 광전 변환 기능을 갖는 최소 단위인 광전 변환층의 단층 구조 또는 적층 구조를 각각 갖는다. 또한, 광전 변환 디바이스는 섬유체에 수지를 함침함으로써 형성되는 적어도 하나의 구조체를 갖고, 이 구조체는 2개의 셀의 사이에 협지된다. 본 발명의 일 실시형태에 따른 광전 변환 디바이스의 구조가 도 1을 참조하여 설명될 것이다.
도 1에 예시된 광전 변환 디바이스는, 기판(101)(또한 제 1 기판으로 칭함)에 의해 지지되는 셀(102)(또한 제 1 셀로 칭함), 구조체(103), 및 기판(104)(또한 제 2 기판으로 칭함)에 의해 지지되는 셀(105)(또한 제 2 셀로 칭함)을 포함한다. 구조체(103)는 셀(102)과 셀(105) 사이에 협지되어 있다. 셀(102) 및 셀(105)은 적층된 하나 이상의 광전 변환층을 각각 갖는다. 셀(102)에 포함된 광전 변환층, 구조체(103), 및 셀(105)에 포함된 광전 변환층은 화살표로 표시된 바와 같은 광의 진행 방향에서 오버랩하도록 순서대로 배열된다. 셀(102) 및 셀(105)은 셀(102), 구조체(103), 및 셀(105)이 오버랩되는 영역에서 구조체(103)에 의해 전기적으로 절연된다. 셀(102)의 p-n 또는 p-i-n 접합 및 셀(105)의 p-n 또는 p-i-n 접합은 셀(102), 구조체(103), 및 셀(105)이 오버랩되지 않는 영역에서 병렬로 전기적으로 접속된다.
광전 변환층은 하나의 반도체 접합을 갖는다. 여기에 개시된 본 발명의 광전 변환 디바이스에서 사용될 수 있는 광전 변환층이 반도체 접합을 항상 가질 필요가 없다는 것에 유의한다. 예를 들어, 광을 흡수하는 유기 염료를 사용하여 광 기전력을 얻는 염료 감응형 광전 변환층이 또한 사용될 수 있다.
구조체(103)는 유기 화합물 또는 무기 화합물로부터 형성된 섬유체(106)에 유기 수지(107)가 함침되는 방식으로 형성될 수 있다. 기판(101)에 의해 지지되는 셀(102)과 기판(104)에 의해 지지되는 셀(105) 사이에 구조체(103)가 협지되고, 가열 압착하여, 셀(102), 구조체(103), 및 셀(105)이 견고하게 고착될 수 있다. 셀(102) 및 구조체(103)를 견고하게 고착하기 위한 층이 셀(102)과 구조체(103) 사이에 제공될 수 있거나, 구조체(103) 및 셀(105)을 견고하게 고착하기 위한 층이 구조체(103)와 셀(105) 사이에 제공될 수 있다. 셀(102), 구조체(103), 및 셀(105)은 섬유체(106)가 셀(102) 또는 셀(105) 중 어느 하나와 오버랩하도록 배치된 후, 섬유체(106)에 유기 수지(107)를 함침하여 구조체(103)를 형성한 후, 구조체(103)가 다른 것과 오버랩하도록 배치되는 방식으로 서로 견고하게 고착될 수 있다. 기판(101) 및 기판(104)이 외측(구조체(103)가 제공되는 측에 대향하는 측)에 위치되도록 기판(101) 및 기판(104)은 구조체(103)가 개재되어 서로 대향하도록 바람직하게 배치되고, 이 경우에서, 셀(102) 및 셀(105)이 기판(101) 및 기판(104)에 의해 보호된다는 것에 유의한다.
섬유체(106)로서, 유기 화합물 또는 무기 화합물의 고강도 섬유를 사용하는 직포 또는 부직포가 사용될 수 있다. 고강도 섬유는 구체적으로는, 높은 인장 탄성률 또는 높은 영률을 갖는 섬유이다. 섬유체(106)로서 고강도 섬유의 사용은 압력이 셀에 국소적으로 인가될 때에도 압력이 섬유체(106) 전반에 분산되게 하고; 따라서, 셀이 부분적으로 연신되는 것이 방지될 수 있다. 즉, 셀의 일부의 연신으로 인한 배선, 셀 등의 파괴가 방지될 수 있다. 또한, 유기 수지(107)로서, 열가소성 수지 또는 열경화성 수지가 사용될 수 있다.
구조체(103)가 단층 섬유체(106)를 포함하는 경우가 도 1에 일례로서 예시되지만, 개시된 발명의 광전 변환 디바이스는 이러한 구조에 한정되지 않는다는 것에 유의한다. 구조체(103)에서, 2층 이상의 섬유체가 적층될 수 있다. 특히, 3층 이상의 섬유체들이 구조체(103)에서 사용될 때, 외력, 특히, 압력에 대한 내성에 관한 광전 변환 디바이스의 신뢰성은 가요성 기판이 기판(101) 및 기판(104) 각각으로서 사용되는 경우에서 향상될 수 있다. 이 구조의 효과가 실험 결과로부터 확인된다는 것에 유의한다.
구조체(103)의 두께는, 바람직하게는 10μm이상 100μm이하이고, 더욱 바람직하게는 10μm이상 30μm이하이다. 가요성 기판이 기판(101) 및 기판(104) 각각으로서 사용되는 경우에서, 상기 두께를 갖는 구조체(103)의 사용은 얇고 만곡될 수 있는 광전 변환 디바이스를 제조하는 것을 가능하게 한다.
다음으로, 기판(101)에 의해 지지되는 셀(102), 및 기판(104)에 의해 지지되는 셀(105)이 설명될 것이다. 셀(102) 및 셀(105)에 포함된 광전 변환층이 반도체 접합을 각각 갖는 경우에서, 반도체 접합은 p-i-n 접합 또는 p-n 접합일 수 있다. 도 2a 및 도 2b 각각에서, 셀(102) 및 셀(105)이 p-i-n 접합을 각각 갖는 광전 변환 디바이스의 단면도가 일례로서 예시되어 있다.
도 2a에 예시된 광전 변환 디바이스에서, 셀(102)(제 1 셀)은 전극으로서 기능하는 도전막(110)(또한 제 1 도전막으로 칭함), 광전 변환층(111)(또한 제 1 광전 변환층으로 칭함), 및 전극으로서 기능하는 도전막(112)(또한 제 2 도전막으로 칭함)을 포함한다. 도전막(110), 광전 변환층(111), 및 도전막(112)은 기판(101) 측으로부터 순서대로 적층된다. 광전 변환층(111)은 p층(113)(또한 제 1 p형 반도체층으로 칭함), i층(114)(또한 제 1 i형 반도체층으로 칭함), 및 n층(115)(또한 제 1 n형 반도체층으로 칭함)을 포함한다. p층(113), i층(114), 및 n층(115)은 도전막(110) 측으로부터 순서대로 적층되어, p-i-n 접합이 형성된다. 또한, 셀(105)(제 2 셀)은 전극으로서 기능하는 도전막(120)(또한 제 3 도전막으로 칭함), 광전 변환층(121a)(또한 제 2 광전 변환층으로 칭함), 및 전극으로서 기능하는 도전막(122)(또한 제 4 도전층으로 칭함)을 포함한다. 도전막(120), 광전 변환층(121a), 및 도전막(122)은 기판(104) 측으로부터 순서대로 적층된다. 광전 변환층(121a)은 p층(125)(또한 제 2 p형 반도체층으로 칭함), i층(124)(또한 제 2 i형 반도체층으로 칭함), 및 n층(123)(또한 제 2 n형 반도체층으로 칭함)을 포함한다. n층(123), i층(124), 및 p층(125)은 도전막(120) 측으로부터 순서대로 적층되어, p-i-n 접합이 형성된다.
p층은 p형 반도체층을 칭하고, i층은 i형 반도체층을 칭하며, n층은 n형 반도체층을 칭한다는 것에 유의한다.
따라서, 도 2a에 예시된 광전 변환 디바이스의 광전 변환층(111) 및 광전 변환층(121a)에만 주목하면, p층(113), i층(114), n층(115), p층(125), i층(124), 및 n층(123)이 기판(101) 측으로부터 순서대로 적층된다. 따라서, 셀(102)의 p-i-n 접합 및 셀(105)의 p-i-n 접합이 전기적으로 병렬로 접속되는 광전 변환 디바이스가 제조될 수 있다. 섬유체(106)는 구조체(103)에 포함되고, 이것은 기계적 강도가 향상된 광전 변환 디바이스가 실현되게 한다.
한편, 도 2b에 예시된 광전 변환 디바이스에서, 광전 변환층(121b)에 포함된 p층(125), i층(124), 및 n층(123)이 도 2a에 예시된 광전 변환층(121a)에서의 순서와 역순서로 적층된다.
구체적으로, 도 2b에 예시된 광전 변환 디바이스에서, 셀(102)은 전극으로서 기능하는 도전막(110), 광전 변환층(111), 및 전극으로서 기능하는 도전막(112)을 포함한다. 도전막(110), 광전 변환층(111), 및 도전막(112)은 기판(101) 측으로부터 순서대로 적층된다. 광전 변환층(111)은 p층(113), i층(114), 및 n층(115)을 포함한다. p층(113), i층(114), 및 n층(115)은 도전막(110) 측으로부터 순서대로 적층되어, p-i-n 접합이 형성된다. 또한, 셀(105)은 전극으로서 기능하는 도전막(120), 광전 변환층(121b), 및 전극으로서 기능하는 도전막(122)을 포함한다. 도전막(120), 광전 변환층(121b), 및 도전막(122)은 기판(104) 측으로부터 순서대로 적층된다. 광전 변환층(121b)은 p층(125), i층(124), 및 n층(123)을 포함한다. p층(125), i층(124), 및 n층(123)은 도전막(120) 측으로부터 순서대로 적층되어, p-i-n 접합이 형성된다.
따라서, 도 2b에 예시된 광전 변환 디바이스의 광전 변환층(111) 및 광전 변환층(121b)에만 주목하면, p층(113), i층(114), n층(115), n층(123), i층(124), 및 p층(125)이 기판(101) 측으로부터 순서대로 적층된다. 따라서, 셀(102)의 p-i-n 접합 및 셀(105)의 p-i-n 접합이 전기적으로 병렬로 접속되는 광전 변환 디바이스가 제조될 수 있다. 섬유체(106)가 구조체(103)에 포함되고, 이것은 기계적 강도가 증가된 광전 변환 디바이스가 실현되게 한다.
도 2b에서, p층(113)이 n층(115) 보다 기판(101)에 근접하고, p층(125)이 n층(123) 보다 기판(104)에 근접하지만, 개시된 발명이 이러한 구조에 한정되지 않는다는 것에 유의한다. 개시된 발명의 실시형태에 따른 광전 변환 디바이스에서, n층(115)이 p층(113) 보다 기판(101)에 근접할 수 있고, n층(123)이 p층(125) 보다 기판(104)에 근접할 수 있다.
도 2a 및 도 2b에 예시된 광전 변환 디바이스에서, 광은 기판(101) 측으로부터 입사할 수 있거나, 기판(104) 측으로부터 입사할 수 있다는 것에 유의한다. p층(113)이 n층(115) 보다 광 입사측에 근접한 것이 바람직하다는 것에 유의한다. 캐리어로서 홀의 수명은 캐리어로서 전자의 수명의 약 절반 만큼 짧다. 광이 p-i-n 접합을 갖는 광전 변환층(111)에 입사하면, 다수의 전자 및 홀이 i층(114)에 형성되고, 전자는 n층(115) 측으로 이동하고, 홀은 p층(113) 측으로 이동하여서, 기전력이 얻어질 수 있다. 광이 p층(113) 측으로부터 입사하면, 다수의 전자 및 홀이 n층(115) 보다 p층(113)에 근접한 i층(114)의 영역에서 형성된다. 따라서, 짧은 수명을 갖는 홀들이 이동하는 p층(113)에 대한 거리가 단축될 수 있고, 그 결과, 높은 기전력이 얻어질 수 있다. 동일한 이유로, p층(125)이 n층(123) 보다 광 입사측에 근접한 것이 바람직하다.
셀(102) 및 셀(105)이 도 2a 및 도 2b에 예시된 광전 변환 디바이스들 각각에서 하나의 유닛 셀, 즉, 하나의 광전 변환층을 각각 포함하는 경우가 일례로서 설명되지만, 개시된 발명은 이러한 구조에 한정되지 않는다. 셀(102) 및 셀(105) 각각은 복수의 광전 변환층 또는 단일의 광전 변환층을 갖는다. 셀(102)이 복수의 광전 변환층을 갖는 경우에서, 복수의 광전 변환층이 기판(101) 측으로부터 순차적으로 적층되고, 기판(101)과 구조체(103) 사이에 제공된 셀(102)에 포함된 광전 변환층들 각각의 p층, i층, 및 n층은 전기적으로 직렬로 접속되도록 순서대로 적층된다.
다음으로, 도 3a 및 도 3b 각각은 셀(102) 및 셀(105)이 p-n 접합을 각각 갖는 광전 변환 디바이스의 단면도의 일례이다.
도 3a에 예시된 광전 변환 디바이스에서, 셀(102)은 전극으로서 기능하는 도전막(110), 광전 변환층(131)(또한 제 1 광전 변환층으로 칭함), 및 전극으로서 기능하는 도전막(112)을 포함한다. 도전막(110), 광전 변환층(131), 및 도전막(112)은 기판(101) 측으로부터 순서대로 적층된다. 광전 변환층(131)은 p층(133)(또한 제 1 p형 반도체층으로 칭함) 및 n층(135)(또한 제 1 n형 반도체층으로 칭함)을 포함한다. p층(133) 및 n층(135)은 도전막(110) 측으로부터 순서대로 적층되어서, p-n 접합이 형성된다. 또한, 셀(105)은 전극으로서 기능하는 도전막(120), 광전 변환층(141a)(또한 제 2 광전 변환층으로 칭함), 및 전극으로서 기능하는 도전막(122)을 포함한다. 도전막(120), 광전 변환층(141a), 및 도전막(122)은 기판(104) 측으로부터 순서대로 적층된다. 광전 변환층(141a)은 p층(143)(또한 제 2 p형 반도체층으로 칭함) 및 n층(145)(또한 제 2 n형 반도체층으로 칭함)을 포함한다. n층(145) 및 p층(143)은 도전막(120) 측으로부터 순서대로 적층되어서, p-n 접합이 형성된다.
따라서, 도 3a에 예시된 광전 변환 디바이스의 광전 변환층(131) 및 광전 변환층(141a)에만 주목하면, p층(133), n층(135), p층(143), 및 n층(145)이 기판(101) 측으로부터 순서대로 적층된다. 따라서, 셀(102)의 p-n 접합 및 셀(105)의 p-n 접합이 전기적으로 병렬로 접속되는 광전 변환 디바이스가 제조될 수 있다. 섬유체(106)가 구조체(103)에 포함되고, 이것은 기계적 강도가 증가된 광전 변환 디바이스가 실현되게 한다.
한편, 도 3b에 예시된 광전 변환 디바이스에서, 광전 변환층(141b)에 포함된 p층(143) 및 n층(145)이 도 3a에 예시된 광전 변환층(141a)에서의 순서와는 역 순서로 적층된다.
구체적으로, 도 3b에 예시된 광전 변환 디바이스에서, 셀(102)은 전극으로서 기능하는 도전막(110), 광전 변환층(131), 및 전극으로서 기능하는 도전막(112)을 포함한다. 도전막(110), 광전 변환층(131), 및 도전막(112)은 기판(101) 측으로부터 순서대로 적층된다. 광전 변환층(131)은 p층(133) 및 n층(135)을 포함한다. p층(133) 및 n층(135)은 도전막(110) 측으로부터 순서대로 적층되어서, p-n 접합이 형성된다. 또한, 셀(105)은 전극으로서 기능하는 도전막(120), 광전 변환층(141b), 및 전극으로서 기능하는 도전막(122)을 포함한다. 도전막(120), 광전 변환층(141b), 및 도전막(122)은 기판(104) 측으로부터 순서대로 적층된다. 광전 변환층(141b)은 p층(143) 및 n층(145)을 포함한다. p층(143) 및 n층(145)은 도전막(120) 측으로부터 순서대로 적층되어서, p-n 접합이 형성된다.
따라서, 도 3b에 예시된 광전 변환 디바이스의 광전 변환층(131) 및 광전 변환층(141b)에만 주목하면, p층(133), n층(135), n층(145), 및 p층(143)이 기판(101) 측으로부터 순서대로 적층된다. 따라서, 셀(102)의 p-n 접합 및 셀(105)의 p-n 접합이 전기적으로 병렬로 접속되는 광전 변환 디바이스가 제조될 수 있다. 섬유체(106)는 구조체(103)에 포함되고, 이것은 기계적 강도가 증가된 광전 변환 디바이스가 실현되게 한다.
도 3b에서, p층(133)이 n층(135) 보다 기판(101)에 근접하고, p층(143)이 n층(145) 보다 기판(104)에 근접하지만, 개시된 발명이 이러한 구조에 한정되지 않는다는 것에 유의한다. 개시된 발명의 일 실시형태에 따른 광전 변환 디바이스에서, n층(135)이 p층(133) 보다 기판(101)에 근접할 수 있으며, n층(145)이 p층(143) 보다 기판(104)에 근접할 수 있다.
도 3a 및 도 3b에 예시된 광전 변환 디바이스에서, 광은 기판(101) 측으로부터 입사할 수 있거나, 기판(104) 측으로부터 입사할 수 있다.
셀(102) 및 셀(105)이 도 3a 및 도 3b에 예시된 광전 변환 디바이스들 각각에서 하나의 유닛 셀, 즉, 하나의 광전 변환층을 각각 포함하는 경우가 일례로서 설명되지만, 개시된 발명은 이러한 구조에 한정되지 않는다. 셀(102) 및 셀(105) 각각은 복수의 광전 변환층 또는 단일의 광전 변환층을 가질 수 있다. 셀(102)이 복수의 광전 변환층을 갖는 경우에서, 복수의 광전 변환층은 기판(101) 측으로부터 순차적으로 적층되고, 기판(101)과 구조체(103) 사이에 제공된 셀(102)에 포함된 광전 변환층들 각각의 p층 및 n층은 전기적으로 직렬로 접속되도록 순서대로 적층된다.
다음으로, 도 4a 및 도 4b 각각은 셀(102)이 복수의 p-i-n 접합을 갖는 광전 변환 디바이스의 단면도의 일례이다.
도 4a에 예시된 광전 변환 디바이스에서, 셀(102)은 전극으로서 기능하는 도전막(110), 광전 변환층(151)(또한 제 1 광전 변환층으로 칭함), 광전 변환층(152)(또한 제 2 광전 변환층으로 칭함), 및 전극으로서 기능하는 도전막(112)을 포함한다. 도전막(110), 광전 변환층(151), 광전 변환층(152), 및 도전막(112)은 기판(101) 측으로부터 순서대로 적층된다. 광전 변환층(151)은 p층(153)(또한 제 1 p형 반도체층으로 칭함), i층(154)(또한 제 1 i형 반도체층으로 칭함), 및 n층(155)(또한 제 1 n형 반도체층으로 칭함)을 포함한다. p층(153), i층(154), 및 n층(155)은 도전막(110) 측으로부터 순서대로 적층되어서, p-i-n 접합이 형성된다. 광전 변환층(152)은 p층(156)(또한 제 2 p형 반도체층으로 칭함), i층(157)(또한 제 2 i형 반도체층으로 칭함), 및 n층(158)(또한 제 2 n형 반도체층으로 칭함)을 포함한다. p층(156), i층(157), 및 n층(158)은 도전막(110) 측으로부터 순서대로 적층되어서, p-i-n 접합이 형성된다.
따라서, 2개의 유닛 셀들, 즉, 광전 변환층(151) 및 광전 변환층(152)이 적층되는 다-접합 셀이 도 4a에 예시된 광전 변환 디바이스에서 셀(102)로서 사용된다.
셀(105)은 전극으로서 기능하는 도전막(120), 광전 변환층(159)(또한 제 3 광전 변환층으로 칭함), 및 전극으로서 기능하는 도전막(122)을 포함한다. 도전막(120), 광전 변환층(159), 및 도전막(122)은 기판(104) 측으로부터 순서대로 적층된다. 광전 변환층(159)은 p층(160)(또한 제 3 p형 반도체층으로 칭함), i층(161)(또한 제 3 i형 반도체층으로 칭함), 및 n층(162)(또한 제 3 n형 반도체층으로 칭함)를 포함한다. n층(162), i층(161), 및 p층(160)은 도전막(120) 측으로부터 순서대로 적층되어서, p-i-n 접합이 형성된다. 따라서, 셀(102) 의 p-i-n 접합 및 셀(105)의 p-i-n 접합이 전기적으로 병렬로 접속되는 광전 변환 디바이스가 제조될 수 있다. 섬유체(106)는 구조체(103)에 포함되고, 이것은 기계적 강도가 증가된 광전 변환 디바이스가 실현되게 한다.
도 4a에 예시된 광전 변환 디바이스에서, 광전 변환층(151) 및 광전 변환층(152)이 직접 적층되지만, 개시된 발명은 이러한 구조에 한정되지 않는다. 셀들이 복수의 광전 변환층을 각각 갖는 경우에서, 광전 변환층들 사이에 도전성 중간층이 제공될 수 있다.
도 4b는 광전 변환층(151)과 광전 변환층(152) 사이에 중간층을 갖는 광전 변환 디바이스의 단면도의 일례이다. 구체적으로, 도 4b에 예시된 광전 변환 디바이스에서, 셀(102)은 전극으로서 기능하는 도전막(110), 광전 변환층(151), 중간층(163), 광전 변환층(152), 및 전극으로서 기능하는 도전막(112)을 포함한다. 도전막(110), 광전 변환층(151), 중간층(163), 광전 변환층(152), 및 도전막(112)은 기판(101) 측으로부터 순서대로 적층된다. 광전 변환층(151)은 p층(153), i층(154), 및 n층(155)을 포함한다. p층(153), i층(154), 및 n층(155)은 도전막(110) 측으로부터 순서대로 적층되어서, p-i-n 접합이 형성된다. 광전 변환층(152)은 p층(156), i층(157), 및 n층(158)을 포함한다. p층(156), i층(157), 및 n층(158)은 도전막(110) 측으로부터 순서대로 적층되어서, p-i-n 접합이 형성된다. 따라서, p-i-n 접합들 사이의 충분한 도전성이 중간층(163)에 의해 보장되고, 셀(102)의 p-i-n 접합 및 셀(105)의 p-i-n 접합이 전기적으로 병렬로 접속되는 광전 변환 디바이스가 제조될 수 있다. 섬유체(106)가 구조체(103)에 포함되고, 이것은 기계적 강도가 증가된 광전 변환 디바이스가 실현되게 한다.
중간층(163)은 투광성 도전막을 사용하여 형성될 수 있다. 구체적으로, 중간층(163)은 산화 아연, 산화 티타늄, 산화 마그네슘 아연, 산화 카드뮴 아연, 산화 카드뮴, InGaO3ZnO5와 같은 In－Ga－Zn－O계의 아모퍼스 산화물 반도체 등으로부터 형성될 수 있다. 대안적으로, 산화 아연 및 질화 알루미늄의 혼합 재료를 포함하는 도전성 재료(Zn－O－Al－N계 도전성 재료로 칭하고, 각 원소의 구성 비율에 대한 특정한 제한은 없다)가 사용될 수 있다. 또한, 중간층(163)이 도전성을 갖기 때문에, 도 4b에 예시된 광전 변환 디바이스에 포함된 셀(102)이, 도 4a에 예시된 바와 같이, 2개의 유닛 셀들, 즉, 광전 변환층(151) 및 광전 변환층(152)이 적층되는 다-접합 셀에 또한 대응한다는 것에 유의한다.
도 4a 및 도 4b에 예시된 광전 변환 디바이스들 각각의 광전 변환층(151), 광전 변환층(152), 및 광전 변환층(159)에만 주목하면, p층(153), i층(154), n층(155), p층(156), i층(157), n층(158), p층(160), i층(161), 및 n층(162)이 기판(101) 측으로부터 순서대로 적층된다는 것에 유의한다. 그러나, 개시된 발명은 이러한 구조에 한정되지 않고, 광전 변환층(159)에 포함된 p층(160), i층(161), 및 n층(162)은 도 2b 및 도 3b에 예시된 광전 변환 디바이스들과 유사한 방식으로, 도 4a 및 도 4b에 예시된 광전 변환층(159)에서의 순서와는 역순서로 적층될 수 있다. 대안적으로, 광전 변환층(151)에 포함된 p층(153), i층(154), 및 n층(155), 및 광전 변환층(152)에 포함된 p층(156), i층(157), 및 n층(158)이, 도 4a 및 도 4b에 예시된 광전 변환층들에서의 순서와는 역순서로 적층될 수 있다.
또한, 도 4a 및 도 4b에 예시된 광전 변환 디바이스에서, 광은 기판(101) 측으로부터 입사할 수 있거나, 기판(104) 측으로부터 입사할 수 있다는 것에 유의한다. p층(153)이 n층(155) 보다 광 입사측에 근접한 것이 바람직하다는 것에 유의한다. 캐리어로서 홀의 수명은 캐리어로서 전자의 수명의 약 절반 만큼 짧다. 광이 p-i-n 접합을 갖는 광전 변환층(151)에 입사할 때, 다수의 전자 및 홀이 i층(154)에 형성되고, 전자들은 n층(155) 측으로 이동하고, 홀들은 p층(153) 측으로 이동하여, 기전력이 얻어질 수 있다. 따라서, 광이 p층(153) 측으로부터 입사할 때, 다수의 전자 및 홀이 n층(155) 보다 p층(153)에 근접한 i층(154)의 영역에 형성된다. 따라서, 짧은 수명을 갖는 홀들이 이동하는 p층(153)에 대한 거리가 단축될 수 있고, 그 결과, 높은 기전력이 얻어질 수 있다. 동일한 이유로, p층(156)이 n층(158) 보다 광 입사측에 근접한 것이 바람직하고, p층(160)이 n층(162) 보다 광 입사측에 근접하는 것이 바람직하다.
도 4a 및 도 4b 각각에서, 셀(102)이 2개의 광전 변환층들(유닛 셀들)을 갖는 경우가 일례로서 예시되지만, 셀(102)은 3개 이상의 광전 변환층들을 가질 수 있다. 도 4a 및 도 4b 각각에서, 셀(105)이 하나의 광전 변환층(유닛 셀)을 갖는 경우가 일례로서 예시되지만, 셀(105)은 셀(102)과 유사한 방식으로 복수의 광전 변환층들을 가질 수 있다. 각 셀에서의 복수의 광전 변환층은 순차적으로 적층되고, 기판들(101 및 104) 중 하나와 구조체(103) 사이에 제공된 셀(102) 및 셀(105)에 포함된 광전 변환층들 각각에서의 p층, i층, 및 n층은 전기적으로 직렬로 접속되도록 순서대로 적층된다는 것에 유의한다. 이러한 방식으로, 복수의 광전 변환층(유닛 셀)이 직렬로 접속되는 경우에, 높은 기전력이 얻어질 수 있다.
또한, 단파장을 갖는 광이 장파장을 갖는 광보다 높은 에너지를 갖는다는 것에 유의한다. 따라서, 도 1, 도 2a 및 도 2b, 도 3a 및 도 3b, 및 도 4a 및 도 4b에 예시된 광전 변환 디바이스들 각각에서 셀(102)에 포함된 유닛 셀 및 셀(105)에 포함된 유닛 셀 중에서, 단파장 범위의 광을 활용하여 광전 변환을 실시하는 유닛 셀이 광 입사측에 더 근접하여, 광전 변환 디바이스에서 생성된 단파장 범위의 광의 손실이 억제될 수 있고, 변환 효율이 향상될 수 있다.
도 1, 도 2a 및 도 2b, 도 3a 및 도 3b, 및 도 4a 및 도 4b에 예시된 광전 변환 디바이스들 각각에서, 기판(101) 및 기판(104)으로서, 소다 석회 유리, 불투명 유리, 납 유리, 강화 유리, 세라믹 유리 등으로 이루어진 유리 기판이 사용될 수 있다. 또한, 알루미노실리케이트 유리, 바륨 보로실리케이트 유리, 알루미노보로실리케이트 유리 등의 무 알칼리 유리 기판이 사용될 수 있고, 석영 기판, 세라믹 기판, 스테인리스 강 등의 금속 기판이 사용될 수 있다. 플라스틱과 같은 합성 수지를 사용하여 형성된 가요성 기판이 일반적으로 상기 기판들 보다 낮은 내열 온도를 갖는 경향이 있지만, 이러한 기판은 제조 단계들에서 처리 온도를 견딜 수 있는 한 사용될 수 있다. 반사 방지막이 기판의 광입사측상에 제공될 수 있다는 것에 유의한다. 예를 들어, 산화 티탄막, 또는 구리, 망간, 니켈, 코발트, 철, 및 아연으로부터 선택된 적어도 하나의 금속 원소가 첨가되는 산화 티탄막이 반사 방지막으로서 제공될 수 있다. 이러한 반사 방지막은 산화 티탄을 포함하고 또는 금속 원소 및 산화 티탄을 포함하는 유기 용제가 유리 기판에 도포되고, 기판의 내열성에 따라, 베이킹이 60℃에서 300℃의 온도에서 실시되어서, 막의 표면이 10nm에서 20nm의 요철 구조(또한, 단순히 요철, 요철부, 텍스처 구조로 칭함)를 갖고, 바람직하게는, 섬모와 같은 미세한 요철이 감소될 수 있는 방식으로 형성될 수 있다. 기판의 광 입사측상에 제공된 이러한 반사 방지막은 입사광의 반사 및 대략 2μm에서 10μm의 크기를 갖는 부유 미립자(먼지 등)의 부착이 감소되어, 광전 변환 디바이스의 변환 효율이 증가되는 방식으로 작용한다.
플라스틱 기판의 예들로서, 폴리에틸렌 테레프탈레이트(PET)로 대표되는 폴리에스테르, 폴리에테르 술폰(PES), 폴리에틸렌 나프탈레이트(PEN), 폴리카보네이트(PC), 폴리아미드 합성 섬유, 폴리에테르 에테르케톤(PEEK), 폴리술폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌 테레프탈레이트(PBT), 폴리이미드, 아크릴로니트릴 부타디엔 스티렌 수지, 폴리 염화 비닐, 폴리프로필렌, 폴리 아세트산 비닐, 아크릴 수지 등과 같은 재료들을 포함하는 기판들이 제공될 수 있다.
광전 변환층들에 포함된 p층, i층, 및 n층은 단결정 반도체, 다결정 반도체, 미결정 반도체와 같은 결정성을 갖는 반도체를 사용하여 형성될 수 있고, 비정질 반도체를 사용하여 형성될 수 있다. 광전 변환층으로서 실리콘, 실리콘 게르마늄, 게르마늄, 탄화 실리콘 등이 사용될 수 있다.
미결정 반도체는 비정질과 결정질 구조들(단결정 및 다결정을 포함) 사이의 중간 구조를 갖는 반도체라는 것에 유의한다. 미결정 반도체는 자유 에너지와 관련하여 안정인 제 3 상태를 갖는 반도체이다. 예를 들어, 미결정 반도체는 2 nm 이상 200 nm 이하, 바람직하게는 10 nm 이상 80 nm 이하, 보다 바람직하게는 20 nm 이상 50 nm 이하의 결정립 크기를 갖는 반도체이다. 미결정 반도체의 대표적인 예인 미결정 실리콘의 라만 스펙트럼은 단결정 실리콘의 라만 스펙트럼을 나타내는 520 cm-1보다 단파장 측으로 시프트된다. 즉, 미결정 실리콘의 라만 스펙트럼의 피크는 단결정 실리콘을 나타내는 520 cm- 1으로부터 비정질 실리콘을 나타내는 480 cm-1의 범위내에 있다. 또한, 댕글링 결합을 종단하기 위해 적어도 1 원자% 이상의 수소 또는 할로겐을 포함한다. 또한, 미결정 반도체는 헬륨, 아르곤, 크립톤, 또는 네온과 같은 희가스 원소를 포함할 수 있어서 격자 왜곡을 더 조장시킴으로써, 안정성이 증가되고 양호한 미결정 반도체가 얻어질 수 있다. 이러한 미결정 반도체는 격자 왜곡을 갖고, 이것은 단결정 실리콘의 간접 천이로부터 직접 천이로 광학 특성을 변화시킨다. 적어도 10%의 격자 왜곡은 직접 천이로 광학 특성을 변화시킨다. 변형이 국부적으로 존재하면, 직접 천이와 간접 천이가 혼재한 광학 특성이 얻어질 수 있다.
i층에 대해 사용된 반도체는, 예를 들어, p형 또는 n형 도전성을 부여하는 불순물 원소가 1×1020/cm3 이하의 농도에서 포함되고, 산소 및 질소가 9×1019/cm3 이하의 농도에서 포함되며, 광 전도도가 암(dark) 전도도에 대해 적어도 100배 높은 반도체이다. i층은 1 ppm 내지 1000 ppm의 붕소를 함유할 수 있다. i층은 때때로, 원자가 전자(valence electron)들을 제어하는 불순물 원소가 의도적으로 첨가되지 않으면 약한 n형의 도전성 갖는다. 이러한 현상은 i층이 비정질 반도체를 사용하여 형성될 때 현저하게 나타난다. 따라서, p-i-n 접합을 갖는 광전 변환층이 형성될 때, p형 도전성을 부여하는 불순물 원소가 성막과 동시에, 또는 성막 후에 i층에 첨가될 수 있다. p형 도전성을 부여하는 불순물 원소로서, 대표적으로는 붕소가 사용되며, B2H6 또는 BF3와 같은 불순물 기체가 1 ppm 내지 1000 ppm의 비율로 반도체 재료 가스에 혼합될 수 있다. 붕소의 농도는, 예를 들어 1×1014/cm3 내지 6×1016/cm3일 수 있다.
대안적으로, p층이 형성된 후에 i층이 형성되면, p층에 포함된 p형 도전성을 부여하는 불순물 원소가 i층으로 확산될 수 있다. 이 구성으로, p형 도전성을 부여하는 불순물 원소가 의도적으로 i층에 첨가되지 않아도, i층의 원자가 전자가 제어될 수 있다.
광 입사측상의 층이 작은 광 흡수 계수를 갖는 재료를 사용하여 형성되는 것이 바람직하다. 예를 들어, 탄화 실리콘은 실리콘 보다 작은 광 흡수 계수를 갖는다. 따라서, 탄화 실리콘은 광 입사측에 더 근접한 층인 p층 또는 n층에 대해 사용되어서, i층에 도달하는 광의 입사량이 증가될 수 있고, 그 결과, 태양 전지의 기전력이 상승될 수 있다.
셀(102) 및 셀(105)의 광전 변환층들에 대해, 실리콘 또는 게르마늄과 같은 재료가 사용될 수 있지만, 여기에 개시된 본 발명은 이러한 구성에 한정되지 않는다는 것에 유의한다. 예를 들어, 셀(102) 또는 셀(105)로서 Cu, In, Ga, Al, Se, S 등이 광전 변환층에 대해 사용되고, CIS, CIGS 또는 캘코파이라이트 셀로 불리는 셀이 사용될 수 있다. 대안적으로, 광전 변환층에 대해 Cd 화합물을 사용한 CdTe－CdS 셀이 셀(102) 또는 셀(105)로서 사용될 수 있다. 염료 감응형 셀 또는 유기 반도체 셀과 같이, 광전 변환층에 대해 유기계 재료를 사용한 유기계 셀이 셀(102) 또는 셀(105)에 대해 또한 사용될 수 있다.
광이 기판(101) 측으로부터 광전 변환 디바이스에 입사하면, 투광성을 갖는 투명 도전 재료, 구체적으로는 산화 인듐, 산화 인듐 주석 합금(ITO), 산화 아연 등이 기판(101)에 의해 지지된 셀(102)에서 도전막(110) 및 도전막(112)에 대해 사용된다. 대안적으로, Zn-O-Al-N계 도전 재료가 사용될 수 있다. 또한, 기판(104)에 의해 지지된 셀(105)에 대해, 투광성을 갖는 투명 도전 재료가, 도전막(110) 및 도전막(112)과 유사한 방식으로, 광원에 가장 근접한 도전막(122)에 대해 사용된다. 기판(104)에 의해 지지된 셀(105)에서, 광을 쉽게 반사하는 도전 재료, 구체적으로는, 알루미늄, 은, 티탄, 탄탈 등이 광원으로부터 가장 먼 도전막(120)에 대해 사용된다. 상술한 투명 도전 재료가 도전막(120)에 대해 또한 사용될 수 있다는 것에 유의한다. 이러한 경우에서, 셀(105)을 투과한 광이 셀(105) 측에 대해 반사될 수 있는 막(반사막)이 기판(104)상에 형성되는 것이 바람직하다. 반사막에 대해, 알루미늄, 은, 티탄, 탄탈과 같은 광을 쉽게 반사하는 재료를 사용하는 것이 바람직하다.
광을 쉽게 반사하는 도전 재료를 사용하여 도전막(120)이 형성되는 경우에서, 광전 변환층과 접촉하는 표면상에 요철의 형성에 의해, 광은 도전막(120)의 표면상에서 난반사되어서, 광전 변환층의 광 흡수율이 증가될 수 있고 변환 효율이 상승될 수 있다. 유사한 방식으로, 반사막이 형성되는 경우에서, 광이 입사하는 반사막의 표면에 요철이 형성될 때, 변환 효율이 상승될 수 있다.
투명 도전재료로서, 산화 인듐과 같은 산화물 금속 대신에, 도전성 고분자 재료(또한 도전성 폴리머로 칭함)가 사용될 수 있다는 것에 유의한다. 도전성 고분자 재료로서, π-전자 공액 고분자가 사용될 수 있다. 예를 들어, 폴리아닐린 및/또는 그 유도체, 폴리피롤 및/또는 그 유도체, 폴리티오펜 및/또는 그 유도체, 및 이들 재료들 중 2종 이상의 공중합체가 제공될 수 있다.
구조체(103)에 포함된 유기 수지(107)에 대해, 셀(102)로부터 셀(105)로 확실하게 투과할 수 있는 투광성 재료가 사용된다. 유기 수지(107)로서, 예를 들어, 에폭시 수지, 불포화 폴리에스테르 수지, 폴리이미드 수지, 비스말레이미드-트리아진 수지, 또는 시아네이트 수지와 같은 열경화성 수지가 사용될 수 있다. 대안적으로, 폴리페닐렌 옥사이드 수지, 폴리에테르이미드 수지, 또는 불소 수지와 같은 열가소성 수지가 유기 수지(107)로서 사용될 수 있다. 또한 대안적으로, 상술한 열가소성 수지 및 열경화성 수지로부터 선택된 복수의 수지가 유기 수지(107)로서 사용될 수 있다. 상기 유기 수지가 사용될 때, 섬유체(106)가 열처리에 의해 셀(102) 및 셀(105)에 견고하게 고착될 수 있다. 유기 수지(107)의 유리 전이 온도가 높은 것이 바람직하고, 이 경우에서, 국소적 압압에 대한 셀(102) 및 셀(105)의 기계적 강도가 향상될 수 있다.
고열 전도성 필러가 유기 수지(107) 또는 섬유체(106)의 사속(yarn bundle)내에 분산될 수 있다. 고열 전도성 필러로서, 질화 알루미늄, 질화 붕소, 질화 실리콘, 알루미나 등이 제공될 수 있다. 고열 전도성 필러로서, 은 또는 구리와 같은 금속 입자가 또한 제공될 수 있다. 도전성 필러가 유기 수지 또는 섬유체의 사속내에 포함될 때, 셀(102) 및 셀(105)에서 생성된 열은 외부로 쉽게 방출될 수 있다. 따라서, 광전 변환 디바이스의 축열이 제어될 수 있고, 따라서, 광전 변환 효율이 감소되는 것이 방지될 수 있고, 광전 변환 디바이스가 손상되는 것이 억제될 수 있다.
섬유체(106)는 유기 화합물 또는 무기 화합물의 고강도 섬유를 포함하는 직포 또는 부직포이며, 셀(102) 및 셀(105)과 오버랩하도록 제공된다. 고강도 섬유는 구체적으로는 높은 인장 탄성률을 갖는 섬유 또는 높은 영률을 갖는 섬유이다. 고강도 섬유의 대표적인 예들로서, 폴리비닐알코올 섬유, 폴리에스테르 섬유, 폴리아미드 섬유, 폴리에틸렌 섬유, 아라미드 섬유, 폴리파라페닐렌벤조비스옥사졸 섬유, 유리 섬유, 탄소 섬유 등이 제공될 수 있다. 유리 섬유로서, E 유리, S 유리, D 유리, Q 유리 등을 사용한 유리 섬유가 있다. 섬유체(106)는 일 종류의 상기 고강도 섬유 또는 복수의 상기 고강도 섬유로부터 형성될 수 있다는 것에 유의한다.
대안적으로, 섬유체(106)는 경사(warp yarn) 및 위사(weft yarn)에 대해 섬유(단사)의 번들(이하, 섬유의 번들을 사속으로 칭함)을 사용하여 형성된 직포, 또는, 또는 복수종의 섬유의 사속을 랜덤 방식 또는 일 방향으로 적층함으로써 얻어진 부직포일 수 있다. 직포의 경우에서, 평직포, 능직, 수자직 등이 적절히 사용될 수 있다.
실속의 단면 형상은 원형 또는 타원형일 수 있다. 섬유들의 사속으로서, 고압 수류, 매체로서 액체를 사용한 고주파의 진동, 연속 초음파의 진동, 롤에 의한 압압 등으로 개섬(fiber opening) 가공을 한 섬유 사속이 사용될 수 있다. 개섬 가공을 한 섬유 사속은 큰 폭을 갖고, 두께 방향에서 작은 수의 단사들을 갖고, 직사각형 형상 또는 평면 형상의 단면을 갖는다. 또한, 섬유 사속으로서 저연사를 사용하여, 사속이 쉽게 편평화되고, 직사각형 형상 또는 평면 형상의 단면을 갖는다. 이러한 방식으로 직사각형 형상 또는 평면 형상의 단면을 갖는 사속의 사용은 섬유체(106)의 두께를 감소시키는 것을 가능하게 한다. 따라서, 구조체(103)의 두께가 감소될 수 있고, 따라서, 얇은 광전 변환 디바이스가 제조될 수 있다. 섬유의 직경이 4μm 이상 400μm 이하(바람직하게는 4μm 이상 200μm 이하)인 한 압압으로 인한 광전 변환 디바이스의 파괴를 억제하는 효과가 충분히 얻어질 수 있다. 원칙적으로, 상기 효과는 두께가 더 감소될 때에도 얻어질 수 있다. 특정한 두께가 섬유의 재료에 의존하기 때문에, 상기 범위에 한정되지 않는다.
도면들에서, 섬유체(106)는 타원형의 단면을 갖는 사속을 사용하는 평직인 직포로서 도시되어 있다.
도 5a 및 도 5b 각각은 경사 및 위사에 대해 섬유들의 사속을 사용하여 형성된 직포인 섬유체(106)의 상면도이다.
도 5a에 예시된 바와 같이, 섬유체(106)는 일정 간격으로 이격된 경사(250) 및 일정 간격으로 이격된 위사(251)를 사용한 직물이다. 경사(250) 및 위사(251)를 사용한 직물인 섬유체(106)는 경사(250) 및 위사(251)가 없는 영역들(바스켓 홀(252))을 갖는다. 섬유체(106)에서, 섬유체(106)에는 유기 수지(107)가 더욱 쉽게 함침되어, 이것은 섬유체(106)와 셀들(102 및 105) 사이의 밀착성을 증가시킨다.
도 5b에 예시된 바와 같이, 섬유체(106)에서, 경사(250) 및 위사(251)의 밀도는 높을 수 있고, 바스켓 홀(252)에 의해 점유된 면적은 작을 수 있다. 통상적으로, 바스켓 홀들(252) 각각에 대해, 국소적으로 압압되는 면적보다 작은 면적을 갖는 것이 바람직하다. 통상적으로, 바스켓 홀(252)은 0.01 mm 이상 0.2 mm 이하를 갖는 일 변을 갖는 직사각형 형상을 갖는 것이 바람직하다. 섬유체(106)의 바스켓 홀(252)이 작은 면적을 가질 때, 섬유체(106)가 날카로운 선단을 갖는 부재에 의해 압압될 때에도 압력이 전체 섬유체(106)에 의해 흡수될 수 있다. 따라서, 셀의 기계적 강도가 효과적으로 증가될 수 있다.
또한, 사속 내부로의 유기 수지의 침투율을 강화하기 위해, 사속은 표면 처리가 실시될 수 있다. 예를 들어, 표면 처리로서, 사속의 표면을 활성화시키기 위한 코로나 방전, 플라즈마 방전 등이 제공될 수 있다. 또한, 실란 커플링제 또는 티탄네이트 커플링제를 사용한 표면 처리가 제공될 수 있다.
개시된 발명에서 사용되는 구조체(103)에서, 높은 인장 탄성률 또는 높은 영률을 갖는 고강도 섬유가 섬유체(106)로서 사용된다. 따라서, 점압 또는 선압과 같은 국소적인 압력이 인가될 때에도, 압압력은 섬유체(106) 전체에 분산되고, 따라서, 셀에 포함되는 광전 변환층, 도전막, 중간층, 또는 셀을 접속하는 배선의 균열 등의 발생이 제어될 수 있다. 따라서, 광전 변환 디바이스의 기계적 강도가 증가될 수 있다.
개시된 발명의 일 실시형태에 따른 광전 변환 디바이스에서, 섬유체에 유기 수지를 함침한 구조체, 소위 프리프레그가 복수의 셀 사이에 개재되어서, 셀에 입사하는 광이 유지될 수 있으면서, 압압력에 대한 광전 변환 디바이스의 기계적 강도 및 그 신뢰성이 증가될 수 있다. 또한, 복수의 셀이 직렬로 접속되어서, 단일의 셀을 사용한 경우에서 보다 높은 기전력을 갖는 광전 변환 디바이스가 제조될 수 있다. 다양한 파장을 갖는 광을 흡수하는 복수의 셀이 사용될 때, 자외선으로부터 적외선까지 광범위한 파장의 광을 포함하는 태양광을 보다 높은 변환 효율로 낭비없이 전기 에너지로 변환할 수 있는 광전 변환 디바이스가 더 간단한 프로세스로 제조될 수 있다.
프로세스에 관련하여 일 기판 위에 연속적으로 형성되는 것이 곤란한 상이한 종류의 셀들이 더 간단한 프로세스로 광의 진행 방향으로 적층될 수 있다. 따라서, 다양한 파장을 갖는 광을 흡수하는 복수의 셀이 서로 오버랩할 수 있고, 자외선으로부터 적외선까지 광범위한 파장의 광을 포함하는 태양광을 보다 높은 변환 효율로 낭비없이 전기 에너지로 변환할 수 있는 광전 변환 디바이스가 더 간단한 프로세스로 형성될 수 있다. 따라서, 광전 변환 디바이스를 제조하기 위한 제조 비용이 억제될 수 있다.
(실시형태 2)
본 실시형태에서, 개시된 발명의 광전 변환 디바이스를 제조하는 방법은 일례로서 도 2a에 예시된 광전 변환 디바이스를 사용하여 설명될 것이다.
먼저, 기판(101) 위의 셀(102)의 형성이 설명될 것이다. 도 6a에 예시된 바와 같이, 패터닝된(소정의 형상으로 가공된) 도전막(110)이 기판(101) 위에 형성된다. 본 실시형태에서, 기판(101) 측으로부터 광이 입사하는 광전 변환 디바이스가 일례로서 설명되기 때문에, 기판(101)은 가시광을 투과하는 특성을 갖는 것이 바람직하다. 기판(101)으로서, 예를 들어, 소다 석회 유리, 불투명 유리, 납 유리, 강화 유리, 세라믹 유리 등으로 이루어진 임의의 다양한 시판되고 있는 유리판들이 사용될 수 있다. 또한, 알루미노실리케이트 유리, 바륨 보로실리케이트 유리, 알루미노보로실리케이트 유리 등의 무 알칼리 유리 기판, 석영 기판, 세라믹 기판 등이 사용될 수 있다. 플라스틱과 같은 합성 수지를 사용하여 형성된 가요성 기판(플라스틱 기판)은 일반적으로 상기 기판 보다 낮은 내열 온도를 갖는 경향이 있지만, 이러한 기판은 제조 단계들에서 처리 온도를 견딜 수 있는 한 사용될 수 있다.
플라스틱 기판으로서, 폴리에틸렌 테레프탈레이트(PET)로 대표되는 폴리에스테르, 폴리에테르 술폰(PES), 폴리에틸렌 나프탈레이트(PEN), 폴리카보네이트(PC), 폴리아미드 합성 섬유, 폴리에테르에테르케톤(PEEK), 폴리술폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌 테레프탈레이트(PBT), 폴리이미드, 아크릴로니트릴 부타디엔 스티렌 수지, 폴리 염화 비닐, 폴리프로필렌, 폴리 아세트산 비닐, 아크릴 수지 등이 제공될 수 있다.
본 실시형태에서, 광이 기판(101) 측으로부터 입사하는 광전 변환 디바이스가 일례로서 설명되기 때문에, 도전막(110)은 가시광을 투과하는 특성을 갖는 도전 재료, 예를 들어, 인듐 주석 산화물(ITO), 산화 실리콘을 포함하는 인듐 주석 산화물(ITSO), 유기인듐, 유기주석, 산화 아연(ZnO), 산화 아연을 포함하는 인듐 산화물(인듐 아연 산화물(IZO)), 갈륨(Ga)으로 도핑된 ZnO, 산화 주석(SnO2), 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 또는 산화 티탄을 포함하는 인듐 주석 산화물을 사용하여 형성될 수 있다. 대안적으로, 투광성을 갖는 도전 재료로서, 도전성 고분자 재료(또한 도전성 폴리머로 칭함)가 사용될 수 있다. 도전성 고분자 재료로서, π-전자 공액 고분자가 사용될 수 있다. 예를 들어, 폴리아닐린 및/또는 그 유도체, 폴리피롤 및/또는 그 유도체, 폴리티오펜 및/또는 그 유도체, 이들 재료들 중 2종 이상의 공중합체가 제공될 수 있다.
도전막(110)은 40 nm 내지 800 nm, 바람직하게는 400 nm 내지 700 nm의 두께를 갖도록 형성된다. 또한, 도전막(110)의 시트 저항은 대략 20Ω／□ 내지 200Ω／□일 수 있다.
본 실시형태에서, 150 nm 두께의 산화 실리콘막 및 표면이 요철을 갖는 약 600 nm 두께의 산화 주석의 도전막이 1.1 mm의 두께를 갖는 소다 석회 유리의 기판(101) 위에 순차적으로 적층되는 아사히 글라스사제의 기판(상품명：Asahi－U)이 사용된다. 그 후, 도전막이 패터닝되어서, 복수의 광전 변환층을 전기적으로 접속하는 도전막(110)이 형성될 수 있다. 도전막(110)은 에칭, 레이저 등을 사용하여 도전막을 패터닝하는 방법 외에도, 금속 마스크가 사용되는 증착법, 액적 토출법 등을 사용하여 형성될 수 있다는 것에 유의한다. 액적 토출법은 소정의 조성물을 포함하는 액적이 세공(細孔)으로부터 토출 또는 분출되어 소정의 패턴을 형성하는 방법을 칭하고, 잉크젯법 등이 그 카테고리에 포함된다는 것에 유의한다.
광전 변환층(111) 측상의 도전막(110)의 표면이 요철을 가질 때, 광은 도전막(110)상에서 굴절되거나 난반사된다. 따라서, 광전 변환층(111)의 광의 흡수율은 증가될 수 있고, 변환 효율이 증가될 수 있다.
다음으로, p층(113), i층(114), 및 n층(115)이 순서대로 적층되는 광전 변환층(111)이 도전막(110) 위에 형성된다. 광전 변환층(111)이 형성되기 전에, 도전막(110)의 표면의 청정도를 향상시키기 위해, 브러쉬 세정, 구체적으로는, 약액을 사용한 세정이 실시될 수 있어서 이물질이 제거된다는 것에 유의한다. 또한, 불화수소산 등을 포함하는 약액을 사용하여 표면이 세정될 수 있다. 본 실시형태에서, 도전막(110)의 표면은 상기 약액으로 세정되고, 그 후, 도전막(110)의 표면은 0.5%의 불화 수소 수용액을 사용하여 세정된다.
p층(113), i층(114), 및 n층(115)은 스퍼터링법, LPCVD법, 플라즈마 CVD법 등에 의해, 비정질 반도체, 다결정 반도체, 미결정 반도체 등을 사용하여 형성될 수 있다. p층(113), i층(114), 및 n층(115)은 그 계면에 먼지가 부착되는 것을 방지하기 위해 대기에 노출되지 않고 연속으로 형성되는 것이 바람직하다.
대안적으로, SOI법에 의해 형성된 단결정 반도체 박막이 p층(113), i층(114), 및 n층(115)으로서 사용될 수 있다. 단결정 반도체 박막이 사용될 때, 광전 변환층(111)은 캐리어의 이동을 저해하는 요인이 되는 적은 수의 결정 결함을 갖는다. 따라서, 변환 효율이 상승될 수 있다.
본 실시형태에서, 탄화 실리콘을 포함하는 비정질 반도체, 실리콘을 포함하는 비정질 반도체, 및 실리콘을 포함하는 미결정 반도체가 p층(113), i층(114), 및 n층(115) 각각에 대해 사용된다.
탄화 실리콘을 포함하는 비정질 반도체는 탄소를 함유하는 기체 및 실리콘을 함유하는 기체의 글로우 방전 분해에 의해 얻어질 수 있다. 탄소를 함유하는 기체로서, CH4, C2H6 등이 제공될 수 있다. 실리콘을 함유하는 기체로서, SiH4 및 Si2H6가 제공될 수 있다. 실리콘을 함유하는 기체는 수소 또는 수소 및 헬륨으로 희석될 수 있다. p형 도전성을 부여하는 불순물 원소로서 예를 들어, 붕소가 사용될 때, 보란, 디보란, 삼불화 붕소 등이 탄소를 함유하는 기체 및 실리콘을 함유하는 기체에 첨가되어서, 비정질 반도체는 p형의 도전형을 가질 수 있다. 구체적으로, 본 실시형태에서, 메탄, 모노실란, 수소, 및 디보란의 유량이 각각 18 sccm, 6 sccm, 150 sccm, 및 40 sccm이고, 반응 압력이 67 Pa이고, 기판 온도가 250℃이고, 13.56 MHz의 고주파가 사용되는 조건하에서 플라즈마 CVD법에 의해, 탄화 실리콘을 포함하는 p형의 비정질 반도체를 사용하여 10 nm의 두께를 갖는 p층(113)이 형성된다.
실리콘을 포함하는 비정질 반도체는 상술한 실리콘을 함유하는 기체의 글로우 방전 분해에 의해 얻어질 수 있다. 구체적으로, 본 실시형태에서, 모노실란 및 수소의 유량이 각각 25 sccm이고, 반응 압력이 40 Pa이고, 기판 온도가 250℃이며, 60 MHz의 고주파가 사용되는 조건하에서 플라즈마 CVD법에 의해 실리콘을 포함하는 비정질 반도체를 사용하여 60 nm의 두께를 갖는 i층(114)이 형성된다.
i층(114)이 형성되기 전에, 수소를 사용하는 플라즈마 처리가 p층(113)의 표면에 실시되어서, p층(113)과 i층(114) 사이의 계면에서의 결정 결함의 수가 감소될 수 있고, 변환 효율이 증가될 수 있다는 것에 유의한다. 구체적으로, 본 실시형태에서, 수소의 유량이 175 sccm이고, 반응 압력이 67 Pa이고, 기판 온도가 250℃이며, 13.56 MHz의 고주파가 사용되는 조건하에서, 플라즈마 처리가 p층(113)의 표면에 실시된다. 플라즈마 처리에서, 아르곤이 수소에 첨가될 수 있다. 아르곤이 첨가되는 경우에, 그 유량은 예를 들어, 60 sccm일 수 있다.
실리콘을 포함하는 미결정 반도체는, 수십 MHz 내지 수백 MHz의 고주파 플라즈마 CVD법 또는 1 GHz 이상의 주파수를 갖는 마이크로파 플라즈마 CVD 장치에 의해 형성될 수 있다. 통상적으로, 실란 또는 디실란과 같은 수소화 실리콘, 불화 실리콘 또는 염화 실리콘이 수소로 희석되어 사용될 때, 미결정 반도체막이 형성될 수 있다. 또한, 수소화 실리콘, 불화 실리콘 또는 염화 실리콘은 수소 및 헬륨, 아르곤, 크립톤, 네온으로부터 선택된 하나 이상의 종류의 희가스로 희석될 수 있다. 수소화 실리콘과 같은 실리콘을 함유하는 화합물에 대한 수소의 유량비는 5:1 이상 200:1 이하, 바람직하게는 50:1 이상 150:1 이하, 더욱 바람직하게는 100:1로 설정된다. n형 도전형을 부여하는 불순물 원소로서 예를 들어, 인이 사용되는 경우에, 포스핀 등이 실리콘을 함유하는 기체에 첨가되어서, 미결정 반도체는 n형의 도전형을 가질 수 있다. 구체적으로, 본 실시형태에서, 모노실란, 수소, 및 포스핀의 유량이 각각 5 sccm, 950 sccm, 및 40 sccm이고, 반응 압력이 133 Pa이고, 기판 온도가 250℃이며, 13.56 MHz의 고주파가 사용되는 조건하에서 플라즈마 CVD법에 의해 실리콘을 포함하는 비정질 반도체를 사용하여 10 nm의 두께를 갖는 n층(115)이 형성된다.
인듐 주석 산화물이 도전막(110)에 대해 사용되는 경우에서, 비정질 반도체인 i층(114)이 도전막(110) 위에 형성될 때, i층(114)이 형성될 때 수소가 도전막(110)에서의 인듐 주석 산화물을 환원하고, 이것은 도전막(110)의 막 품질의 열화를 초래할 수 있다는 것에 유의한다. 인듐 주석 산화물이 도전막(110)에 대해 사용되는 경우에서, 인듐 주석 산화물이 환원되는 것을 방지하기 위해, 산화 주석을 사용한 도전막, 또는, 산화 아연과 질화 알루미늄과의 혼합 재료를 포함하는 도전성 재료를 사용하는 수십 나노미터의 두께를 갖는 도전막이 인듐 주석 산화물을 사용하는 도전막 위에 적층되는 막이 도전막(110)으로서 사용되는 것이 바람직하다.
광전 변환층(111)에 대해 사용되는 반도체의 재료로서, 실리콘 또는 탄화 실리콘에 부가하여, 게르마늄, 갈륨 비소, 인화 인듐, 셀렌화 아연, 질화 갈륨, 또는 실리콘 게르마늄과 같은 화합물 반도체가 사용될 수 있다.
다결정 반도체를 사용한 광전 변환층(111)은 비정질 반도체막 또는 미결정 반도체막상에서 레이저 결정화법, 열결정화법, 또는 니켈과 같은 결정화를 조장하는 촉매 원소가 사용되는 열결정화법 등들 단독으로, 또는 상기 방법들의 임의의 조합에 의해 비정질 반도체막 또는 미결정 반도체막의 결정화에 의해 형성될 수 있다. 대안적으로, 다결정 반도체는 스퍼터링법, 플라즈마 CVD법, 열 CVD법 등에 의해 직접적으로 형성될 수 있다.
그 후, 도 6b에 예시된 바와 같이, p층(113), i층(114), 및 n층(115)이 순서대로 적층되는 광전 변환층(111)이 에칭, 레이저 등을 사용하여 패터닝된다. 패터닝되고 분리되는 복수의 광전 변환층(111)은 p층(113) 측상에서 적어도 하나의 도전막(110)에 전기적으로 접속된다.
다음으로, 도 6c에 예시된 바와 같이, 패터닝된 도전막(112)이 광전 변환층(111) 위에 형성된다. 본 실시형태에서, 광이 기판(101) 측으로부터 입사하는 광전 변환 디바이스가 일례로서 설명되기 때문에, 가시광을 투과하는 특성을 갖는 도전 재료가 도전막(110)과 유사한 방식으로 도전막(112)에 대해 사용되는 것이 바람직하다. 도전막(112)은 40 nm 내지 800 nm, 바람직하게는 400 nm 내지 700 nm의 두께를 갖도록 형성된다. 또한, 도전막(112)의 시트 저항은 대략 20Ω／□ 내지 200Ω／□일 수 있다. 본 실시형태에서, 대략 600 nm의 두께를 갖는 도전막(112)이 산화 주석을 사용하여 형성된다.
패터닝된 도전막(112)은 광전 변환층(111) 위에 도전막이 형성되고, 그 후, 상기 도전막이 패터닝되는 방식으로 형성될 수 있다는 것에 유의한다. 도전막(112)은 에칭, 레이저 등을 사용하여 도전막을 패터닝하는 방법에 부가하여, 금속 마스크가 사용되는 증착법, 액적 토출법 등을 사용하여 형성될 수 있다는 것에 유의한다. 도전막(112)은 n층(115) 측상의 패터닝에 의해 분리된 복수의 광전 변환층(111) 중 적어도 하나에 전기적으로 접속된다. 그 후, p층(113) 측상에서, 하나의 광전 변환층(111)에 전기적으로 접속된 도전막(110)은 하나의 광전 변환층(111)과는 상이한 광전 변환층(111)에 n층(115) 측상에서 전기적으로 접속되는 도전막(112)에 전기적으로 접속된다.
광전 변환층(111)이 형성되는 측과는 대향 측상에 있는 도전막(112)의 표면은 요철을 가질 수 있다는 것에 유의한다. 이 구성으로, 광이 도전막(112)상에서 굴절되거나 난반사된다. 따라서, 광전 변환층(111) 및 후에 형성될 광전 변환층(121a)의 광의 흡수율이 증가될 수 있고, 변환 효율이 증가될 수 있다.
다음으로, 기판(104) 위에서의 셀(105)의 형성이 설명된다. 도 6d에 예시된 바와 같이, 패터닝된 도전막(120)이 기판(104) 위에 형성된다. 본 실시형태에서, 광이 기판(101) 측으로부터 입사하는 광전 변환 디바이스가 일례로서 설명되기 때문에, 기판(101)으로서 사용될 수 있는 상술한 기판에 부가하여, 절연 표면을 갖는 금속 기판과 같은 낮은 투광성을 갖는 기판이 기판(104)에 대해 사용될 수 있다.
광을 쉽게 반사하는 도전 재료, 구체적으로는, 알루미늄, 은, 티탄, 탄탈 등이 도전막(120)으로 사용된다. 또한, 투광성을 갖는 상술한 도전 재료가 도전막(120)으로 사용될 수 있다는 것에 유의한다. 이러한 경우에서, 광이 쉽게 반사되는 재료가 기판(104)에 대해 사용되는 것이 바람직하거나, 셀(105)을 통과한 광이 셀(105) 측으로 반사될 수 있는 막(반사막)이 기판(104) 위에 형성되는 것이 바람직하다. 반사막은 알루미늄, 은, 티탄, 탄탈 등을 사용하여 형성될 수 있다.
도전막(120)이 광을 쉽게 반사하는 도전 재료를 사용하여 형성되는 경우에서, 광전 변환층(121a)과 접촉하는 표면상에 요철이 형성될 때, 광은 도전막(120)의 표면상에서 난반사된다. 따라서, 광전 변환층(111) 및 광전 변환층(121a)의 광의 흡수율이 증가될 수 있고, 변환 효율이 증가될 수 있다. 유사한 방식으로, 반사막이 형성되는 경우에서, 광이 입사하는 반사막의 표면에 요철이 형성될 때, 변환 효율이 증가될 수 있다.
도전막(120)은 40 nm 내지 800 nm, 바람직하게는 400 nm 내지 700 nm의 두께를 갖도록 형성된다. 또한, 도전막(120)의 시트 저항은 대략 20Ω／□ 내지 200Ω／□일 수 있다. 구체적으로, 본 실시형태에서, 스퍼터링법에 의해, 알루미늄을 사용하여 형성된 300 nm의 두께를 갖는 도전막, 은을 사용하여 형성된 100 nm의 두께를 갖는 도전막, 및 알루미늄을 포함하는 산화 아연을 사용하여 형성된 60 nm의 두께를 갖는 도전막이 적층되고, 상기 적층된 도전막이 도전막(120)으로서 사용된다.
패터닝된 도전막(120)은 도전막이 기판(104) 위에 형성되고, 그 후, 상기 도전막이 패터닝되는 방식으로 형성될 수 있다. 도전막(120)은 도전막(110) 및 도전막(112)과 유사한 방식으로, 에칭, 레이저 등을 사용하여 도전막을 패터닝하는 방법에 부가하여, 금속 마스크가 사용되는 증착법, 액적 토출법 등에 의해 형성될 수 있다는 것에 유의한다. 후에 형성되는 복수의 광전 변환층을 전기적으로 접속하는 도전막(120)이 상기 패터닝에 의해 형성될 수 있다.
다음으로, n층(123), i층(124), 및 p층(125)이 순서대로 적층된 광전 변환층(121a)이 도전막(120) 위에 형성된다. 광전 변환층(121a)이 형성되기 전에, 도전막(120)의 표면의 청정도를 향상시키기 위해, 브러쉬 세정, 구체적으로는, 약액 등을 사용한 세정이 실시될 수 있어서, 이물질이 제거된다는 것에 유의한다. 또한, 불화수소산 등을 포함하는 약액을 사용하여 표면이 세정될 수 있다. 본 실시형태에서, 도전막(120)의 표면이 상기 약액으로 세정되고, 그 후, 도전막(120)의 표면은 0.5%의 불화 수소 수용액을 사용하여 세정된다.
n층(123), i층(124), 및 p층(125)은 적층되는 n층(115), i층(114), 및 p층(113)에 대해 역 순서로 적층되지만, n층(123), i층(124), 및 p층(125)은 n층(115), i층(114), 및 p층(113) 각각과 유사한 방식으로 형성될 수 있다. 즉, n층(123), i층(124), 및 p층(125)은 스퍼터링법, LPCVD법, 또는 플라즈마 CVD법 등에 의해 비정질 반도체, 다결정 반도체, 미결정 반도체 등을 사용하여 형성될 수 있다. n층(123), i층(124), 및 p층(125)은 그 계면에 먼지 등이 부착되는 것을 방지하기 위해 대기에 노출되지 않고 연속으로 형성되는 것이 바람직하다.
대안적으로, SOI법에 의해 형성된 단결정 반도체 박막이 n층(123), i층(124), 및 p층(125)으로서 사용될 수 있다. 단결정 반도체 박막이 사용될 때, 광전 변환층(121a)은 캐리어의 이동을 저해하는 요인이 되는 적은 수의 결정 결함을 갖는다. 따라서, 변환 효율이 증가될 수 있다. 본 실시형태에서, 탄화 실리콘을 포함하는 비정질 반도체, 실리콘을 포함하는 비정질 반도체, 및 실리콘을 포함하는 미결정 반도체가 p층(125), i층(124), 및 n층(123) 각각에 대해 사용된다.
광전 변환층(111)의 형성에 대해, 광전 변환층(111)이 형성되는 경우에서 i층(114)이 형성되기 전에 p층(113)의 표면상에 수소를 사용하여 플라즈마 처리가 실시된다. 그러나, 광전 변환층(121a)의 형성에 대해, i층(124)이 형성된 후에, i층(124)의 표면상에 수소를 사용하여 플라즈마 처리가 실시되고, 그 후, p층(125)이 형성되는 것이 바람직하다. 상기 구성으로, p층(125)과 i층(124) 사이의 계면에서의 결정 결함의 수가 감소될 수 있고, 변환 효율이 증가될 수 있다. 구체적으로, 본 실시형태에서, 수소의 유량이 175 sccm이고, 반응 압력이 67 Pa이고, 기판 온도가 250℃이며, 13.56 MHz의 고주파가 사용되는 조건하에서, i층(124)의 표면상에 플라즈마 처리가 실시된다. 이 플라즈마 처리에서, 아르곤이 수소에 첨가될 수 있다. 아르곤이 첨가되는 경우에서, 그 유량은 예를 들어, 60 sccm일 수 있다.
본 실시형태에서, 광이 기판(101) 측으로부터 입사하고, 따라서, 광원에 가까운 광전 변환층(111)에 포함된 i층(114)의 두께가, 광원으로부터 먼 광전 변환층(121a)에 포함된 i층(124)의 두께 보다 작다. 본 실시형태에서, 도전막(120) 위에, 10 nm의 두께를 갖는 n층(123), 300 nm의 두께를 갖는 i층(124), 및 10 nm의 두께를 갖는 p층(125)이 실리콘을 포함하는 비정질 반도체, 실리콘을 포함하는 비정질 반도체, 및 탄화 실리콘을 포함하는 p형의 비정질 반도체를 사용하여 순서대로 적층된다.
i층(114)이 실리콘을 포함하는 비정질 반도체를 사용하여 형성되는 경우에서, i층(114)의 두께는 대략 20 nm 내지 100 nm가 바람직하고, 50 nm 내지 70 nm가 보다 바람직하다는 것에 유의한다. i층(114)이 실리콘을 포함하는 미결정 반도체를 사용하여 형성되는 경우에서, i층(114)의 두께는 대략 100 nm 내지 400 nm가 바람직하고, 150 nm 내지 250 nm가 보다 바람직하다. i층(114)이 실리콘을 포함하는 단결정 반도체를 사용하여 형성될 때, i층(114)의 두께는 대략 200 nm 내지 500 nm가 바람직하고, 250 nm 내지 350 nm가 보다 바람직하다.
i층(124)이 실리콘을 포함하는 비정질 반도체를 사용하여 형성되는 경우에서, i층(124)의 두께는 대략 200 nm 내지 500 nm가 바람직하고, 250 nm 내지 350 nm가 보다 바람직하다. i층(124)이 실리콘을 포함하는 미결정 반도체를 사용하여 형성될 때, i층(124)의 두께는 대략 0.7μm 내지 3μm가 바람직하고, 1μm 내지 2μm가 보다 바람직하다. i층(124)이 실리콘을 포함하는 단결정 반도체를 사용하여 형성될 때, i층(124)의 두께는 대략 1μm 내지 100μm가 바람직하고, 8μm 내지 12μm가 보다 바람직하다.
그 후, 도 6d에 예시된 바와 같이, n층(123), i층(124), 및 p층(125)이 순서대로 적층되는 광전 변환층(121a)은 에칭, 레이저 등을 사용하여 패터닝된다. 패터닝되고 분리되는 복수의 광전 변환층(121a)은 n층(123) 측상에서 적어도 하나의 도전막(120)에 전기적으로 접속된다.
다음으로, 패터닝된 도전막(122)이 광전 변환층(121a) 위에 형성된다. 본 실시형태에서, 광이 기판(101) 측으로부터 입사하는 광전 변환 디바이스가 일례로서 설명되기 때문에, 도전막(110) 및 도전막(112)과 유사한 방식으로, 가시광을 투과하는 특성을 갖는 도전 재료가 도전막(122)에 대해 사용되는 것이 바람직하다. 도전막(122)은 40 nm 내지 800 nm, 바람직하게는 400 nm 내지 700 nm의 두께를 갖도록 형성된다. 또한, 도전막(122)의 시트 저항은 대략 20Ω／□ 내지 200Ω／□일 수 있다. 본 실시형태에서, 약 600 nm의 두께를 갖는 도전막(122)이 산화 주석을 사용하여 형성된다.
패터닝된 도전막(122)은 도전막이 광전 변환층(121a) 위에 형성되고, 그 후, 그 도전막이 패터닝되는 방식으로 형성될 수 있다는 것에 유의한다. 도전막(122)은 에칭, 레이저 등을 사용하여 도전막을 패터닝하는 방법에 부가하여, 금속 마스크가 사용되는 증착법, 액적 토출법 등을 사용하여 형성될 수 있다. 도전막(122)은 p층(125) 측상에서 패터닝에 의해 분리되는 복수의 광전 변환층(121a) 중 적어도 하나에 전기적으로 접속된다. 그 후, n층(123) 측상에서, 하나의 광전 변환층(121a)에 전기적으로 접속되는 도전막(120)은 그 하나의 광전 변환층(121a)과 상이한 광전 변환층(121a)에 p층(125)상에서 전기적으로 접속되는 도전막(122)에 전기적으로 접속된다.
다음으로, 섬유체(106)에 셀(102)과 셀(105) 사이에 개재된 유기 수지(107)가 함침된 구조체(103)로, 셀(102) 및 셀(105)이 서로 대향하도록, 기판(101), 구조체(103), 및 기판(104)이 적층된다. 구조체(103)는 또한 프리프레그로 칭한다. 프리프레그는, 구체적으로는, 섬유체(106)에 매트릭스 수지가 유기 용제로 희석된 바니시를 함침하고, 건조하여, 유기 용제가 휘발되고 매트릭스 수지가 반 경화되는 방식으로 형성된다. 구조체(103)의 두께는, 10μm 이상 100μm 이하, 바람직하게는 10μm 이상 30μm 이하이다. 이러한 두께를 갖는 구조체를 사용하여 기판(101) 및 기판(104)이 가요성할 때, 만곡될 수 있는 얇은 광전 변환 디바이스가 제조될 수 있다.
본 실시형태에서, 단층의 섬유체(106)에 유기 수지가 함침되는 구조체(103)가 사용되지만, 개시된 발명은 이러한 구조에 한정되지 않는다. 복수의 섬유체(106)에 유기 수지가 함침된 구조체가 사용될 수 있다. 단층의 섬유체(106)에 유기 수지가 함침된 복수의 구조체가 적층되는 경우에서, 다른 층이 구조체들 사이에 개재될 수 있다.
그 후, 도 6e에 예시된 바와 같이, 구조체(103)는 가열 및 압착되어, 구조체(103)의 유기 수지(107)가 가소화 또는 경화된다. 유기 수지(107)가 가소성 유기 수지인 경우에서, 그 후, 가소화된 유기 수지는 실온으로 냉각됨으로써 경화된다. 구조체(103)가 압착되는 단계는 대기압 또는 감압하에서 실시된다.
도 2a에 예시된 광전 변환 디바이스는 상술한 제조 방법에 의해 제조될 수 있다. 이 광전 변환 디바이스에서, 셀(102)은 도전막(110), 광전 변환층(111), 및 도전막(112)을 각각 포함하는 복수의 제 1 적층체를 포함한다. 복수의 제 1 적층체의 p-n 또는 p-i-n 접합은 전기적으로 직렬로 접속된다. 셀(105)은 도전막(120), 광전 변환층(121a) 및 도전막(122)을 각각 포함하는 복수의 제 2 적층체를 포함한다. 복수의 제 2 적층체의 p-n 또는 p-i-n 접합은 전기적으로 직렬로 접속된다. 복수의 제 1 적층체 각각의 p-n 또는 p-i-n 접합 및 복수의 제 2 적층체 각각의 p-n 또는 p-i-n 접합은 복수의 제 1 적층체, 구조체(103), 및 복수의 제 2 적층체가 오버랩되지 않는 영역에서 전기적으로 병렬로 접속된다.
미리 준비된 구조체(103)가 셀(102) 및 셀(105)에 견고하게 고착되는 예가 설명되지만, 개시된 발명은 이러한 구조에 한정되지 않는다는 것에 유의한다. 구조체(103)는, 셀(102)이 섬유체 위에 배치되고, 그 후, 그 섬유체에 유기 수지가 함침되는 방식으로 형성될 수 있다.
구조체(103)가 셀(102) 위에 형성되는 경우에서, 구조체(103)는 아래의 방식으로 형성될 수 있다. 먼저 도 7a에 예시된 바와 같이, 섬유체(106)가 셀(102) 위에 배치된다. 그 후, 도 7b에 예시된 바와 같이, 섬유체(106)에 유기 수지(107)가 함침된다. 섬유체(106)에 유기 수지(107)를 함침하는 방법으로서, 인쇄법, 캐스트법, 액적 토출법, 딥 코트법 등이 사용될 수 있다. 구조체(103)가 단층의 섬유체(106)를 포함하는 예가 도 7c에 예시되지만, 개시된 발명은 이러한 구조에 한정되지 않는다는 것에 유의한다. 구조체(103)는 2층 이상의 섬유체(106)를 포함할 수 있다.
다음으로, 셀(105)이 섬유체(106) 및 유기 수지(107)에 접촉하도록, 기판(104)이 기판(101)상에 중첩된다. 그 후, 유기 수지(107)가 가열되어 가소화 또는 경화된다. 상기 단계들을 통해, 셀(102) 및 셀(105)에 견고하게 고착된 구조체(103)가 형성될 수 있다. 유기 수지가 가소성 유기 수지인 경우에서, 가소화된 유기 수지는 그 후, 실온으로 냉각됨으로써 경화된다.
본 실시형태에서, 도 2a에 예시된 광전 변환 디바이스를 제조하는 방법이 일례로서 설명되지만, 개시된 발명은 이러한 구조에 한정되지 않는다. 도 2b, 도 3a 및 도 3b, 및 도 4a 및 도 4b에 예시된 광전 변환 디바이스들이 또한 본 실시형태에 설명된 제조 방법에 의해 형성될 수 있다.
(실시형태 3)
본 실시형태에서, 광전 변환층을 포함하는 셀이 플라스틱 기판(가요성 기판) 위에 접착되어 형성되는 구조가 설명될 것이다. 구체적으로는, 다음의 구조의 예가 설명될 것이다. 이 구조에서, 유리 기판 또는 세라믹 기판과 같은 높은 내열성을 갖는 지지 기판 위에 박리층 및 절연층이 개재된 광전 변환층을 포함하는 피박리층이 형성된 후에, 지지 기판 및 피박리층이 박리층을 사용하여 서로로부터 분리되고, 분리된 피박리층이 플라스틱 기판에 접착하여 플라스틱 기판 위에 셀을 형성한다. 본 실시형태에서, 광 입사측과 반대측상에 배치되는 셀(보텀 셀)의 제조가 설명될 것이다. 본 실시형태에서 설명된 제조 방법에 의해 형성된 셀이 광 입사측상에 배치된 셀(탑 셀)로서 사용될 때, 전극들 및 광전 변환층에 포함된 층들을 적층하는 순서가 적절하게 변경될 수 있다.
본 실시형태에서의 광전 변환층은 광 조사를 통해 광 기전력을 생성하는 반도체층을 포함하는 층을 칭한다. 즉, 광전 변환층은 p-n 접합 또는 p-i-n 접합에 의해 대표되는 반도체 접합이 형성되는 반도체 층들을 칭한다.
광전 변환층은 지지 기판 위에 피박리층으로서 형성된다. 광전 변환층에서, 제 1 반도체층(예를 들어, p형 반도체층), 제 2 반도체층(예를 들어, i형 반도체층), 및 제 3 반도체층(예를 들어, n형 반도체층)이 일 전극(이면 전극)으로서 기능하는 도전막 위에 적층된다. 대안적으로, 광전 변환층에서, 제 1 반도체층(예를 들어, p형 반도체층) 및 제 3 반도체층(예를 들어, n형 반도체층)이 적층될 수 있다. 광전 변환층에 포함된 반도체층으로서, 높은 열 처리없이 형성될 수 있는 아모퍼스 실리콘, 미결정 실리콘 등을 사용한 반도체층이 사용될 수 있다. 또한, 결정성 실리콘과 같은 특정한 정도의 가열 또는 레이저 처리를 필요로 하는 결정성 반도체층을 사용한 반도체층이 높은 내열성을 갖는 지지 기판을 사용하여 사용될 수 있다. 따라서, 상이한 분광 감도 특성을 갖는 반도체층이 플라스틱 기판 위에 형성될 수 있기 때문에, 변환 효율이 증가될 수 있고, 기판의 중량의 감소에 따라 휴대성이 증가될 수 있다.
n형 반도체층으로 반도체층을 변환하기 위해 반도체층에 도입되는 불순물 원소의 통상의 예로서, 주기율표의 15족에 속하는 원소들인 인, 비소, 안티몬 등이 제공된다. 또한, p형 반도체층으로 반도체층을 변환하기 위해 반도체층에 도입되는 불순물 원소의 통상의 예로서, 주기율표의 13족에 속하는 원소들인 붕소, 알루미늄 등이 제공된다.
본 실시형태에서, 제 1 반도체층, 제 2 반도체층, 및 제 3 반도체층이 일례로서 도시된 광전 변환층의 단면도에서 동일한 수 및 동일한 형상으로 예시된다. 그러나, 제 2 반도체층의 도전형이 p형 또는 n형인 경우에서, p-n 접합이 제 1 반도체층과 제 2 반도체층 사이 또는 제 2 반도체층과 제 3 반도체층 사이에 형성된다. 광에 의해 유도된 캐리어가 재결합되지 않고 p-n 접합으로 이동할 수 있도록, p-n 접합의 면적이 큰 것이 바람직하다. 따라서, 제 1 반도체층의 수 및 형상 및 제 3 반도체층의 수 및 형상은 동일할 필요가 없다. 또한, 제 2 반도체층의 도전형이 i형인 경우에도, 홀의 수명이 전자의 수명보다 짧기 때문에, p-i 접합의 면적이 큰 것이 바람직하고, 따라서, p-n 접합의 경우에서와 같이 제 1 반도체층의 수 및 형상 및 제 3 반도체층의 수 및 형상이 동일할 필요는 없다.
도 8a 내지 도 8e는 광전 변환층을 포함하는 셀의 제조 프로세스의 일례를 예시한다.
먼저, 절연 표면을 갖는 지지 기판(1201) 위에, 박리층(1202)을 개재하여 절연층(1203), 도전막(1204), 및 제 1 반도체층(1205)(예를 들어, p형 반도체층), 제 2 반도체층(1206)(예를 들어, i형 반도체층), 및 제 3 반도체층(1207)(예를 들어, n형 반도체층) 등을 포함하는 광전 변환층(1221)이 형성된다(도 8a 참조).
지지 기판(1201)으로서, 높은 내열성을 갖는 기판인 유리 기판, 석영 기판, 사파이어 기판, 세라믹 기판, 표면에 절연층이 제공된 금속 기판 등이 사용될 수 있다.
박리층(1202)은 텅스텐(W), 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 니오븀(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 팔라듐(Pd), 오스뮴(Os), 이리듐(Ir), 실리콘(Si)으로부터 선택된 원소, 또는 이러한 원소를 주성분으로 포함하는 합금 재료 또는 화합물 재료를 사용하여 스퍼터링법, 플라즈마 CVD법, 도포법, 인쇄법 등에 의해 단층 또는 적층으로 형성된다. 실리콘을 포함하는 층의 결정 구조는, 비정질, 미결정, 또는 다결정일 수 있다. 도포법은 스핀 코팅법, 액적 토출법, 디스펜싱법, 노즐 프린팅법, 슬롯 다이 코팅법을 그 카테고리에 포함한다는 것에 유의한다.
박리층(1202)이 단층 구조를 갖는 경우에서, 텅스텐층, 몰리브덴층, 또는 텅스텐과 몰리브덴의 혼합물을 포함하는 층을 형성하는 것이 바람직하다. 대안적으로, 텅스텐의 산화물 또는 산화질화물을 포함하는 층, 몰리브덴의 산화물 또는 산화질화물을 포함하는 층, 또는 텅스텐과 몰리브덴의 혼합물의 산화물 또는 산화질화물을 포함하는 층이 형성된다. 텅스텐과 몰리브덴의 혼합물은 예를 들어, 텅스텐과 몰리브덴의 합금에 대응한다.
박리층(1202)이 적층 구조를 갖는 경우에서, 제 1 층으로서, 텅스텐층, 몰리브덴층, 또는 텅스텐과 몰리브덴의 혼합물을 포함하는 층을 형성하고, 제 2 층으로서, 텅스텐, 몰리브덴 또는 텅스텐과 몰리브덴의 혼합물의 산화물, 질화물, 산화질화물 또는 질화산화물을 형성하는 것이 바람직하다.
박리층(1202)이 텅스텐을 포함하는 층과 텅스텐의 산화물을 포함하는 층의 적층 구조로서 형성되는 경우에서, 텅스텐을 포함하는 층 및 그 위에 산화물을 사용하여 형성된 절연층의 형성에 의해, 텅스텐층과 절연층 사이의 계면에, 텅스텐의 산화물을 포함하는 층이 형성된다. 대안적으로, 텅스텐을 포함하는 층의 표면이 열산화 처리, 산소 플라즈마 처리, 오존수 등과 같은 강 산화 용액을 사용한 처리 등이 실시될 수 있는 방식으로 텅스텐의 산화물을 포함하는 층이 형성될 수 있다. 플라즈마 처리 또는 가열 처리는, 산소, 일산화이질소, 또는 이러한 가스와 다른 가스와의 혼합 가스의 분위기에서 실시될 수 있다. 이것은 텅스텐의 질화물, 산화질화물 및 질화산화물을 포함하는 층을 형성하는 경우에 동일하게 적용될 수 있다. 텅스텐을 포함하는 층이 형성된 후에, 그 위에 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층이 형성될 수 있다.
베이스로서 기능하는 절연층(1203)은 산화 규소막, 질화 규소막, 산화 질화 규소막, 또는 질화 산화 규소막과 같은 무기 절연막의 단층 또는 복수층으로 형성될 수 있다.
본 명세서에서, 산화 질화 실리콘은 질소보다 산소를 더 많은 양 함유하는 물질을 칭한다. 예를 들어, 산화 질화 실리콘은 각각 50 원자% 이상 70 원자% 이하, 0.5 원자% 이상 15 원자% 이하, 25 원자% 이상 35 원자% 이하, 0.1 원자% 이상 10 원자% 이하의 범위의 농도로 산소, 질소, 실리콘 및 수소를 함유한다. 또한, 질화 산화 실리콘은 산소보다 질소를 더 많은 양 함유하는 물질을 칭한다. 예를 들어, 질화 산화 실리콘은 각각 5 원자% 이상 30 원자% 이하, 20 원자% 이상 55 원자% 이하, 25 원자% 이상 35 원자% 이하, 및 10 원자% 이상 25 원자% 이하의 범위의 농도로 산소, 질소, 실리콘, 및 수소를 함유한다. 산소, 질소, 실리콘 및 수소의 비율은 러드포드 후방 산란법(RBS：Rutherford Backscattering Spectrometry) 또는 수소 전방 산란법(HFS：Hydrogen Forward Scattering)을 사용하여 측정이 실시되는 경우에 상술한 범위내에 있다는 것에 유의한다. 또한, 구성 원소의 총 비율은 100 원자%를 초과하지 않는다.
알루미늄, 은, 티탄, 또는 탄탈과 같은 높은 반사율을 갖는 금속막을 사용하여 도전막(120)을 형성하는 것이 바람직하다. 증착법 또는 스퍼터링법이 도전막(1204)의 형성을 위해 사용될 수 있다는 것에 유의한다. 또한, 도전막(1204)은 복수의 층을 사용하여 형성될 수 있다. 예를 들어, 도전막(1204)과 제 1 반도체층(1205) 사이의 접착성을 향상시키는 버퍼층 등이 금속막, 금속 산화막, 또는 금속 질화막 등을 사용하여 형성되고 적층될 수 있다. 또한, 도전막(1204)의 표면은 에칭 처리 등에 의해 가공될 수 있어서 텍스처 구조(요철 구조)를 가질 수 있다. 도전막(1204)의 표면이 텍스처 구조를 가질 때, 광의 반사가 확산될 수 있어서, 입사 광이 전기 에너지로 효율적으로 변환될 수 있다. 텍스처 구조는 입사 광의 반사를 방지하는 요철 구조를 칭하고, 이 요철 구조로, 광전 변환층에 입사하는 광의 양이 광의 난반사에 의해 증가될 수 있고, 변환 효율이 향상될 수 있다는 것에 유의한다.
제 1 반도체층(1205), 제 2 반도체층(1206), 및 제 3 반도체층(1207)은 다음의 재료들 : 실란 또는 게르만으로 대표되는 반도체 재료 가스를 사용한 기상 성장법 또는 스퍼터링법에 의해 형성된 비정질 반도체, 광 에너지 또는 열에너지를 사용하여 비정질 반도체의 결정화에 의해 형성된 다결정 반도체, 미결정(세미아모퍼스 혹은 마이크로크리스탈로 칭함) 반도체 등 중 어느 하나를 사용하여 형성될 수 있다. 반도체층은 스퍼터링법, LPCVD법, 플라즈마 CVD법 등에 의해 형성될 수 있다.
미결정 반도체막은 깁스(Gibbs) 자유 에너지가 고려될 때 비정질 구조와 단결정 구조 사이의 중간 구조의 준안정 상태를 갖는다. 즉, 미결정 반도체막은 자유 에너지와 관련하여 안정인 제 3 상태를 갖는 반도체를 포함하고, 단거리 질서 및 격자 왜곡을 갖는다. 기둥 형상 또는 침 형상 결정이 기판 표면에 대해 법선 방향으로 성장한다. 미결정 반도체의 대표 예인 미결정 실리콘의 라만 스펙트럼은 단결정 실리콘을 나타내는 520 cm-1보다 작은 파수로 시프트한다. 즉, 미결정 실리콘의 라만 스펙트럼의 피크는, 단결정 실리콘을 나타내는 520 cm-1과 비정질 실리콘을 나타내는 480 cm-1 사이에 존재한다. 또한, 미결정 실리콘은 댕글링 결합을 종단하기 위해 적어도 1 원자%의 수소 또는 할로겐을 포함한다. 또한, 미결정 실리콘은 헬륨, 아르곤, 크립톤, 또는 네온과 같은 희가스 원소를 포함하여 격자 왜곡을 더 조장함으로써, 안정성이 증가되고 양호한 미결정 반도체막이 얻어질 수 있다.
아모퍼스 반도체의 대표적인 예는 수소화 아모퍼스 실리콘을 포함하고, 결정성 반도체의 대표적인 예는 폴리실리콘을 포함한다. 폴리실리콘(다결정 실리콘)의 예들은 800℃ 이상의 프로세스 온도에서 형성되고 폴리실리콘을 주재료로서 포함하는 소위 고온 폴리실리콘, 600℃ 이하의 프로세스 온도에서 형성되고 폴리실리콘을 주재료로서 포함하는 소위 저온 폴리실리콘, 결정화를 촉진하는 원소 등을 사용함으로써 비정질 실리콘을 결정화함으로써 얻어진 폴리실리콘 등을 포함한다. 물론, 상술한 바와 같이, 미결정 반도체 또는 결정상을 부분적으로 포함하는 반도체가 또한 사용될 수 있다.
또한, 제 1 반도체층(1205), 제 2 반도체층(1206), 및 제 3 반도체층(1207)은 실리콘, 탄화 실리콘 외에, 게르마늄, 갈륨 비소, 인화 인듐, 셀렌화 아연, 질화 갈륨, 실리콘 게르마늄과 같은 화합물 반도체를 사용하여 또한 형성될 수 있다.
반도체층에 대해 결정성 반도체층을 사용하는 경우에서, 상기 결정성 반도체층은 레이저 결정화법 및 열결정화법과 같은 임의의 다양한 방법에 의해 형성될 수 있다. 비정질 반도체층은 열처리와 레이저 광 조사의 조합을 사용함으로써 결정화될 수 있다. 열처리 또는 레이저 광 조사는 개별적으로 여러 횟수 수행될 수 있다.
결정성 반도체층은 플라즈마 CVD법에 의해 기판상에 직접 형성될 수 있다. 대안적으로, 결정성 반도체층은 플라즈마 CVD법에 의해 기판 위에 선택적으로 형성될 수 있다. 결정성 반도체층은 기둥 형상으로 결정 성장하는 기둥 구조를 갖도록 지지 기판(1201) 위에 형성되는 것이 바람직하다는 것에 유의한다.
제 1 도전형(예를 들어, p형 도전형)을 부여하는 불순물 원소가 제 1 반도체층(1205) 및 제 3 반도체층(1207) 중 하나로 도입되고, 제 2 도전형(예를 들어, n형 도전형)을 부여하는 불순물 원소가 다른 하나로 도입된다는 것에 유의한다. 또한, 바람직하게는, 제 2 반도체층(1206)은 진성 반도체층, 또는 제 1 도전형 또는 제 2 도전형을 부여하는 불순물 원소가 첨가되는 층이다. 본 실시형태에서, 광전 변환층으로서 3개의 반도체층이 p-i-n 접합을 형성하도록 적층되는 예가 설명되지만, 복수의 반도체층이 p-n 접합과 같은 다른 접합을 형성하기 위해 또한 적층될 수 있다.
상기 단계들을 통해, 박리층(1202) 및 절연층(1203) 위에, 도전막(1204), 및 제 1 반도체층(1205), 제 2 반도체층(1206), 및 제 3 반도체층(1207) 등을 포함하는 광전 변환층(1221)이 형성될 수 있다.
그 후, 절연층(1203) 위의 도전막(1204), 제 1 반도체층(1205), 제 2 반도체층(1206), 및 제 3 반도체층(1207)을 포함하는 피박리층이 박리용 접착제(1209)를 사용하여 임시 지지 기판(1208)에 부착되고, 피박리층은 박리층(1202)을 사용하여 지지 기판(1201)으로부터 분리된다. 이러한 프로세스에 의해, 피박리층은 임시 지지 기판(1208) 측에 배치된다(도 8b 참조).
임지 지지 기판(1208)으로서, 유리 기판, 석영 기판, 사파이어 기판, 세라믹 기판, 금속 기판 등이 사용될 수 있다. 또한, 본 실시형태의 처리 온도를 견디기 위한 내열성을 갖는 플라스틱 기판, 또는 필름과 같은 가요성 기판이 또한 사용될 수 있다.
또한, 여기에서 사용되는 박리용 접착제(1209)로서, 물 또는 용매에 가용성인 접착제, UV 광 등의 조사시에 가소화될 수 있는 접착제가, 임시 지지 기판(1208) 및 피박리층이 필요할 때 서로로부터 화학적 또는 물리적으로 분리될 수 있도록 사용된다.
일례로서 도시된 임시 지지 기판으로의 피박리층을 전치하는 상기 프로세스는 다른 방법에 의해 또한 수행될 수 있다. 예를 들어, 임의의 아래의 방법들 : 기판과 피박리층의 사이에 박리층이 형성되어, 박리층과 피박리층의 사이에 금속 산화막이 제공되어, 금속 산화막이 결정화에 의해 취약화되어, 피박리층의 박리를 실시하는 방법; 내열성이 높은 지지 기판과 피박리층의 사이에 수소를 포함하는 비정질 실리콘막이 제공되고, 레이저 광의 조사 또는 에칭에 의해 비정질 실리콘막이 제거되어, 피박리층의 박리를 실시하는 방법; 지지 기판과 피박리층의 사이에 박리층이 형성되고, 박리층과 피박리층의 사이에 금속 산화막이 제공되고, 금속 산화막이 결정화에 의해 취약화되어, 박리층의 일부가 용액 또는 NF3, BrF3, 또는 ClF3와 같은 불화 할로겐 가스를 사용하여 에칭으로 제거된 후, 취약화된 금속 산화막 에서 박리를 실시하는 방법; 피박리층이 제공된 지지 기판이 기계적으로 제거되거나 또는 용액이나 NF3, BrF3, 또는 ClF3와 같은 불화 할로겐 가스에 의한 에칭으로 제거되는 방법이 적절하게 사용될 수 있다. 또한, 레이저 광으로 조사되는 박리층으로서 질소, 산소, 수소 등을 포함하는 막(예를 들어, 수소를 포함하는 비정질 실리콘막, 수소 함유 합금막, 산소 함유 합금막)이 사용되어, 박리층내에 함유되는 질소, 산소, 또는 수소가 가스로서 방출되어 피박리층과 기판의 박리를 촉진하는 방법을 사용하는 것이 가능하다.
복수의 상술한 박리 방법들이 조합될 때, 전치 프로세스가 용이하게 실시될 수 있다. 즉, 박리층과 피박리층을 서로부터 쉽게 박리될 수 있는 상태로 하기 위해, 레이저 광의 조사, 가스, 용액 등에 의한 박리층에 대한 에칭, 또는 날카로운 나이프, 메스 등에 의한 기계적 제거를 실시한 후에, 물리적인 힘(기계 등에 의한)으로 박리가 실시될 수 있다.
또한, 박리층과 피박리층의 계면에 액체가 침투시킨 후에 또는 물 또는 에탄올과 같은 액체를 이러한 계면상에 끼얹음으로써, 피박리층이 지지 기판으로부터 또한 박리될 수 있다.
또한, 박리층(1202)이 텅스텐을 사용하여 형성된 경우에, 암모니아수와 과산화수소수의 혼합 용액을 사용하여 박리층을 에칭하면서 박리가 실시되는 것이 바람직하다.
다음으로, 지지 기판(1201)으로부터 박리되고, 박리층(1202) 또는 절연층(1203)이 노출되는 피박리층은 접착제층(1210)을 사용하여 플라스틱 기판(1211)에 접착된다(도 8c 참조).
접착제층(1210)의 재료로서, 반응 경화형 접착제, 열 경화형 접착제, 자외선 경화형 접착제와 같은 광 경화형 접착제, 및 혐기형(anaerobic) 접착제와 같은 임의의 다양한 경화형 접착제가 사용될 수 있다.
플라스틱 기판(1211)으로서, 가요성 및 가시광에 대한 투광성을 갖는 임의의 다양한 기판이 사용될 수 있고, 유기 수지의 필름 등이 바람직하게 사용될 수 있다. 유기 수지로서, 예를 들어, 아크릴 수지, 폴리에틸렌 테레프탈레이트(PET) 또는 폴리에틸렌 나프탈레이트(PEN)와 같은 폴리에스테르 수지, 폴리아크릴니트릴 수지, 폴리이미드 수지, 폴리메틸 메타크릴레이트 수지, 폴리카보네이트(PC) 수지, 폴리에테르술폰(PES) 수지, 폴리아미드 수지, 시클로올레핀 수지, 폴리스티렌 수지, 폴리아미드 이미드 수지, 폴리염화비닐 수지 등이 사용될 수 있다.
플라스틱 기판(1211) 위에, 질화 규소 또는 산화 질화 규소와 같은 질소 및 규소를 포함하는 막, 또는 질화 알루미늄과 같은 질소 및 알루미늄을 포함하는 막과 같은 낮은 투수성을 갖는 보호층이 미리 형성될 수 있다.
그 후, 임시 지지 기판(1208)은 박리용 접착제(1209)를 용해하거나 가소화함으로써 제거된다(도 8d 참조). 그 후, 광전 변환층(1221)을 원하는 형상으로 가공한 후에, 다른 전극(표면 전극)으로서 기능하는 도전막(1212)이 제 3 반도체층(1207) 위에 형성된다(도 8e 참조).
상술한 방식으로, 광전 변환층을 포함하는 셀이 플라스틱 기판과 같은 기판으로 전치될 수 있다. 본 실시형태에서 광전 변환층을 포함하는 셀은 상기 실시형태에 설명된 바와 같이 섬유체에 유기 수지가 함침되는 구조체를 사용하여 다른 광전 변환층을 포함하는 셀에 접착될 수 있어서, 광전 변환 디바이스가 제조될 수 있다.
도전막(1212)은 스퍼터링법 또는 진공 증착법에 의해 형성될 수 있다는 것에 유의한다. 도전막(1212)은 광을 충분히 투과하는 재료를 사용하여 형성되는 것이 바람직하다. 상기 재료의 예들은 인듐 주석 산화물(ITO), 산화 실리콘을 포함하는 인듐 주석 산화물(ITSO), 유기 인듐, 유기 주석, 산화 아연(ZnO), 산화 아연을 포함하는 인듐 산화물(IZO(Indium Zinc Oxide)), 갈륨(Ga)으로 도핑된 ZnO, 산화 주석(SnO2), 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 및 산화 티탄을 포함하는 인듐 주석 산화물을 포함한다. 또한, 투광성을 갖는 도전 재료로서, 도전성 고분자 재료(또한, 도전성 폴리머로 칭함)가 사용될 수 있다. 도전성 고분자 재료로서, π전자 공액 도전성 고분자가 사용될 수 있다. 예를 들어, 폴리아닐린 및/또는 그 유도체, 폴리피롤 및/또는 그 유도체, 폴리티오펜 및/또는 그 유도체, 이들 재료들 중 2개 종류 이상의 공중합체 등이 제공될 수 있다.
본 실시형태가 임의의 다른 실시형태와 적절히 조합될 수 있다는 것에 유의한다.
(실시형태 4)
본 실시형태는, 단결정 반도체 기판을 유리, 세라믹 등으로 이루어진 지지 기판에 접착함으로써 광전 변환층을 포함하는 셀을 제조하는 방법에 관한 것이고, 그것의 일례가 설명될 것이다. 본 실시형태에서, 광 입사측과는 반대측상에 배치되는 셀(보텀 셀)의 제조가 설명될 것이다. 본 실시형태에서 설명된 제조 방법에 의해 형성된 셀이 광 입사측상에 배치된 셀(탑 셀)로서 사용될 때, 전극들 및 광전 변환층에 포함된 층들의 적층 순서가 적절히 변경될 수 있다.
취화층(fragile layer)이 지지 기판에 접착될 단결정 반도체 기판에 형성된다. 단결정 반도체 기판 위에, 일 전극(이면 전극)으로서 기능하는 도전막, 제 1 반도체층, 제 2 반도체층, 및 제 3 반도체층이 적층된 광전 변환층, 및 지지 기판에 접합될 절연층이 미리 형성된다. 그 후, 지지 기판과 절연층은 서로 밀착되고, 그 후, 취화층 부근에서 분리가 실시되어, 단결정 반도체층이 광전 변환층에서 반도체층으로 사용되는 광전 변환 디바이스가 지지 기판 위에 제조될 수 있다. 따라서, 캐리어의 이동을 방해할 수 있는 적은 결정 결함을 갖는 광전 변환층을 포함하는 셀이 제조될 수 있고, 광전 변환 디바이스는 뛰어난 변환 효율을 가질 수 있다.
본 실시형태에서, 제 1 반도체층, 제 2 반도체층, 및 제 3 반도체층이 일례로서 도시된 광전 변환층의 단면도에서 동일한 수 및 동일한 형상으로 예시된다. 그러나, 제 2 반도체층의 도전형이 p형 또는 n형인 경우에서, p-n 접합이 제 1 반도체층과 제 2 반도체층 사이, 또는 제 2 반도체층과 제 3 반도체층 사이에 형성된다. 광에 의해 유도된 캐리어들이 재결합되지 않고 p-n 접합으로 이동할 수 있도록, p-n 접합의 면적이 큰 것이 바람직하다. 따라서, 제 1 반도체층의 수 및 형상, 및 제 3 반도체층의 수 및 형상은 동일할 필요가 없다. 또한, 제 2 반도체층의 도전형이 i형인 경우에도, 홀의 수명이 전자의 수명보다 짧기 때문에, p-i 접합의 면적이 큰 것이 바람직하고, 따라서, p-n 접합의 경우에서와 같이, 제 1 반도체층의 수 및 형상, 및 제 3 반도체층의 수 및 형상이 동일할 필요가 없다.
제 1 도전형(예를 들어, p형 도전형)을 부여하는 불순물 원소가 제 1 반도체층과 제 3 반도체층 중 하나에 도입되고, 제 2 도전형(예를 들어, n형 도전형)을 부여하는 불순물 원소가 다른 측에 도입된다는 것에 유의한다. 또한, 바람직하게는, 제 2 반도체층은 진성 반도체층, 또는 제 1 또는 제 2 도전형을 부여하는 불순물 원소가 첨가되는 층이다. 본 실시형태에서, 광전 변환층으로서 3개의 반도체층들이 적층되는 예가 설명되지만, 복수의 반도체층이 p-n 접합과 같은 다른 접합을 형성하기 위해 또한 적층될 수 있다.
본 명세서에서의 용어 "취화층"은 분할 단계에서 단결정 반도체 기판이 단결정 반도체층과 박리 기판(단결정 반도체 기판)으로 분할되는 영역 및 그 근방을 칭한다는 것에 유의한다. 취화층의 상태는 취화층을 형성하는 수단에 의존한다. 예를 들어, 취화층은 결정 구조의 국소적 무질서에 의해 취약화되는 층을 칭한다. 단결정 반도체 기판의 일 표면으로부터 취화층까지의 영역이 다소 취약화되는 경우가 존재할 수 있지만, 본 명세서에서의 취화층은 분할이 나중에 실시되는 영역 및 그 부근을 칭한다는 것에 유의한다.
여기에서의 단결정 반도체는, 결정면 및 결정축이 정렬되고, 구성 원자 또는 분자가 공간적으로 순서화된 방식으로 정렬되는 반도체를 칭한다는 것에 유의한다. 단결정 반도체가 원자 또는 분자의 정렬이 부분적으로 무질서화되는 격자 결함을 갖는 반도체 또는 의도적 또는 비의도적 격자 왜곡을 갖는 반도체와 같은 불규칙성을 갖는 반도체를 또한 포함한다는 것에 유의한다.
도 9a 내지 도 9g는 본 실시형태에서 광전 변환층을 포함하는 셀의 제조 프로세스의 일례를 예시한다.
먼저, 보호층(1102)이 제 1 도전형이 부여된 단결정 반도체 기판(1101)의 일 표면 위에 형성된다(도 9a 참조). 그 후, 제 1 도전형을 부여하는 불순물 원소가 보호층(1102)의 표면을 통해 도입되어, 제 1 도전형을 부여하는 불순물 원소가 도입된 제 1 반도체층(1103)을 형성한다(도 9b 참조).
단결정 반도체 기판(1101)이 제 1 도전형을 갖는다는 것을 상기 설명이 나타내지만, 단결정 반도체 기판(1101)의 도전형은 특정하게 그에 한정되지 않는다. 단결정 반도체 기판(1101)에 도입된 불순물 원소의 농도는 나중에 형성되는 제 1 반도체층 및 제 3 반도체층에 도입되는 도전형을 부여하는 불순물 원소의 농도보다 낮은 것이 바람직하다.
단결정 반도체 기판(1101)으로서, 실리콘, 게르마늄 등의 반도체 웨이퍼, 갈륨 비소, 인듐 인 등의 화합물 반도체 웨이퍼 등이 사용될 수 있다. 특히, 단결정 실리콘 웨이퍼를 사용하는 것이 바람직하다. 단결정 반도체 기판(1101)의 평면 형상은 특정한 형상에 한정되지 않지만, 단결정 반도체 기판(1101)이 나중에 고정되는 지지 기판이 직사각형 형상을 갖는 경우에 직사각형 형상인 것이 바람직하다. 또한, 단결정 반도체 기판(1101)의 표면은 경면 연마되는 것이 바람직하다.
시장에 유통되고 있는 대부분의 단결정 실리콘 웨이퍼는 원형 형상이다. 원형 웨이퍼가 사용될 때, 직사각형 형상 또는 다각형 형상을 갖도록 가공될 수 있다. 예를 들어, 도 10a 내지 도 10c에 예시된 바와 같이, 직사각형 형상을 갖는 단결정 반도체 기판(1101a)(도 10b 참조) 또는 다각형 형상을 갖는 단결정 반도체 기판(1101b)(도 10c 참조)이 원형의 단결정 반도체 기판(1101)(도 10a 참조)으로부터 컷팅될 수 있다.
도 10b는, 단결정 반도체 기판(1101a)이 원형의 단결정 반도체 기판(1101)에 내접되는, 최대 크기의 직사각형 형상을 갖도록 컷팅되는 경우를 예시한다. 여기서, 단결정 반도체 기판(1101a)의 각 코너의 각도는 약 90도이다. 도 10c는, 대향하는 변들 사이의 거리가 단결정 반도체 기판(1101a)보다 길도록 단결정 반도체 기판(1101b)이 컷팅되는 경우를 예시한다. 이 경우에서, 단결정 반도체 기판(1101b)의 각 코너의 각도는 90도가 아니고, 단결정 반도체 기판(1101b)은 직사각형 형상이 아닌 다각형 형상을 갖는다.
보호층(1102)으로서, 산화 실리콘 또는 질화 실리콘이 사용되는 것이 바람직하다. 보호층(1102)을 형성하는 방법으로서, 예를 들어, 플라즈마 CVD법, 스퍼터링법 등이 이용될 수 있다. 또한, 보호층(1102)은 산화성의 약액 또는 산소 라디칼로 단결정 반도체 기판(1101)을 산화함으로써 또한 형성될 수 있다. 또한, 보호층(1102)은 열산화법에 의해 단결정 반도체 기판(1101) 표면을 산화함으로써 형성될 수 있다. 보호층(1102)의 형성에 의해, 단결정 반도체 기판(1101)에 취화층을 형성할 때, 또는 단결정 반도체 기판(1101)에 하나의 도전형을 부여하는 불순물 원소를 첨가할 때에, 기판 표면이 손상되는 것을 방지할 수 있다.
제 1 반도체층(1103)은 단결정 반도체 기판(1101)에 제 1 도전형을 부여하는 불순물 원소를 도입함으로써 형성된다. 보호층(1102)이 단결정 반도체 기판(1101) 위에 형성되기 때문에, 제 1 도전형을 부여하는 불순물 원소는 보호층(1102)을 통해 단결정 반도체 기판(1101)으로 도입된다.
제 1 도전형을 부여하는 불순물 원소로서, 주기율표 13족에 속하는 원소, 예를 들어, 붕소가 사용된다. 그 결과, p형 도전형을 갖는 제 1 반도체층(1103)이 형성될 수 있다. 제 1 반도체층(1103)이 열확산법에 의해 또한 형성될 수 있다는 것에 유의한다. 열확산법은 약 900℃ 이상의 온도로 고온 처리가 실시되기 때문에 취화층의 형성 전에 실시되어야 한다.
상술한 방법에 의해 형성된 제 1 반도체층(1103)은 광 입사측과는 반대측상에 배치된다. 여기서, 단결정 반도체 기판(1101)으로서 p형 기판을 사용하는 경우에서, 제 1 반도체층(1103)은 고농도 p형 영역이다. 따라서, 광 입사측과는 반대측으로부터, 고농도 p형 영역 및 저농도 p형 영역이 순서대로 배치되어, 이면 전계(BSF；back surface field)가 형성된다. 즉, 전자가 고농도 p형 영역으로 진입할 수 없고, 따라서, 광 여기에 의해 발생된 캐리어들의 재결합이 감소될 수 있다.
다음으로, 이온 조사가 보호층(1102)의 표면을 통해 실시되어, 단결정 반도체 기판(1101)에 취화층(1104)이 형성된다(도 9c 참조). 여기서, 이온으로서, 수소를 함유하는 원료 가스를 사용하여 생성된 이온(특히, H+ 이온, H2 +이온, H3 + 이온 등)이 사용되는 것이 바람직하다. 취화층(1104)이 형성되는 깊이가 이온의 조사시의 가속 전압에 의해 제어된다는 것에 유의한다. 또한, 단결정 반도체 기판(1101)으로부터 분리되는 단결정 반도체층의 두께가 취화층(1104)이 형성되는 깊이에 의존한다.
취화층(1104)이 형성되는 깊이는, 단결정 반도체 기판(1101)의 표면(정확하게는, 제 1 반도체층(1103)의 표면)으로부터 500 nm 이하의 깊이, 바람직하게는 400 nm 이하의 깊이, 보다 바람직하게는 50 nm 이상 300 nm 이하이다. 얕은 깊이에 취화층(1104)을 형성함으로써, 분리 후의 단결정 반도체 기판은 두꺼워질 수 있고, 따라서, 단결정 반도체 기판을 재사용하는 횟수가 증가될 수 있다.
상기 언급한 이온의 조사는, 이온 도핑 장치 또는 이온 주입 장치를 사용하여 실시될 수 있다. 이온 도핑 장치에서 일반적으로 질량 분리가 실시되지 않기 때문에, 단결정 반도체 기판(1101)이 대형화될 때에도, 단결정 반도체 기판(1101)의 전체 표면이 이온으로 균일하게 조사될 수 있다. 이온 조사에 의해 단결정 반도체 기판(1101)에 취화층(1104)을 형성하는 경우에서 분리된 단결정 반도체층의 두께를 증가시키기 위해, 이온 도핑 장치 또는 이온 주입 장치의 가속 전압이 증가될 수 있다.
이온 주입 장치는 원료 가스로부터 생성된 이온이 질량 분리되어 대상물에 조사되어서, 이온의 원소가 대상물에 첨가되는 장치를 칭한다는 것에 유의한다. 또한, 이온 도핑 장치는 원료 가스로부터 생성된 이온이 질량 분리없이 대상물에 조사되어서, 이온의 원소가 대상물에 첨가되는 장치를 칭한다.
취화층(1104)이 형성된 후에, 보호층(1102)이 제거되고, 하나의 전극으로서 기능하는 도전막(1105)이 제 1 반도체층(1103) 위에 형성된다.
여기서, 도전막(1105)은 나중에 실시된 단계에서의 열처리에 견딜 수 있는 것이 바람직하다. 예를 들어, 티탄, 몰리브덴, 텅스텐, 탄탈, 크롬, 니켈 등이 도전막(1105)으로 사용될 수 있다. 또한, 임의의 상기 금속 재료와 그것의 질화물의 적층 구조가 이용될 수 있다. 예를 들어, 질화 티탄층과 티탄층의 적층 구조, 질화 탄탈층과 탄탈층의 적층 구조, 질화 텅스텐층과 텅스텐층의 적층 구조 등이 사용될 수 있다. 상술한 바와 같은 질화물을 포함하는 적층 구조의 경우에서, 질화물은 제 1 반도체층(1103)과 접촉하여 형성되는 것이 바람직하다. 질화물의 형성에 의해, 도전막(1105) 및 제 1 반도체층(1103)이 서로에 견고하게 고착될 수 있다. 도전막(1105)이 증착법 또는 스퍼터링법에 의해 형성될 수 있다는 것에 유의한다.
다음으로, 절연층(1106)이 도전막(1105) 위에 형성된다(도 9d 참조). 절연층(1106)은 단층 구조 또는 2개 이상의 층의 적층 구조를 가질 수 있다. 어느 경우에서나, 절연층(1106)의 표면은 높은 평탄성을 갖는 것이 바람직하다. 또한, 절연층의 최표면은 친수성인 것이 바람직하다. 예를 들어, 산화 실리콘층, 질화 실리콘층, 산화 질화 실리콘층, 질화 산화 실리콘층 등이 절연층(1106)으로서 형성될 수 있다. 절연층(1106)을 형성하는 방법으로서, 플라즈마 CVD법, 광 CVD법, 열 CVD법과 같은 CVD법이 이용될 수 있다. 특히, 플라즈마 CVD법의 이용은 0.5 nm 이하(바람직하게는, 0.3 nm 이하)의 평균 표면 거칠기(Ra)를 갖고 평탄한 절연층(1106)을 형성할 수 있다.
절연층(1106)으로서, 특히, 유기 실란을 사용하여 화학 기상 성장법에 의해 형성된 산화 실리콘층이 사용되는 것이 바람직하다는 것에 유의한다. 유기 실란에 대해, 테트라에톡시실란(TEOS: Si(OC2H5)4), 트리메틸실란(TMS：(CH3)3SiH), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(SiH(OC2H5)3), 트리스(디메틸아미노)실란(SiH(N(CH3)2)3) 등이 사용될 수 있다. 물론, 모노실란, 디실란, 또는 트리실란과 같은 무기 실란을 사용하여, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 질화 산화 실리콘 등이 형성될 수 있다.
또한, 절연층(1106)이 적층 구조를 갖는 경우에서, 질화 실리콘층 또는 질화 산화 실리콘층과 같은 질소를 함유하는 실리콘 절연층을 포함하는 것이 바람직하다. 이러한 방식으로, 반도체가 지지 기판으로부터의 알칼리 금속 또는 알칼리 토금속에 의해 오염되는 것이 방지될 수 있다.
도전막(1105)이 적절한 평탄성을 갖는 표면을 갖는 경우에, 구체적으로는, 도전막(1105)이 0.5 nm 이하(바람직하게는 0.3 nm 이하)의 평균 표면 거칠기(Ra)를 갖는 표면을 갖는 경우에, 일부 경우에서 절연층(1106)을 형성하지 않고 접합이 실시될 수 있다. 이 경우에서, 절연층(1106)은 형성될 필요가 없다.
다음으로, 서로 밀착되는 절연층(1106)의 표면과 지지 기판(1107)의 표면에 압력이 인가되어서, 단결정 반도체 기판(1101) 위의 적층 구조와 지지 기판(1107)이 서로 접착된다(도 9e 참조).
상기 접착 전에, 접착될 표면(여기서는, 절연층(1106)의 표면 및 지지 기판(1107) 표면)은 충분히 세정된다. 이것은 접착될 표면들이 미소한 먼지 등을 포함할 때 접착 불량의 확률이 증가되기 때문이다. 접착 불량을 감소시키기 위해, 접착될 표면은 사전에 활성화될 수 있다는 것에 유의한다. 예를 들어, 접착될 표면들 중 하나 또는 양자는 원자 빔 또는 이온 빔으로 조사되어 접착될 표면들이 활성화될 수 있다. 대안적으로, 접착될 표면들은 플라즈마 처리, 약액 처리 등에 의해 활성화될 수 있다. 접착될 표면들의 이러한 활성화는 400℃ 이하의 온도에서도 양호한 접착을 가능하게 한다.
지지 기판(1107) 위에 질화 실리콘층이나 질화 산화 실리콘층과 같은 질소를 함유하는 실리콘 절연층이 형성되고, 절연층(1106)에 밀착되는 구성이 이용될 수 있다. 또한, 이 경우에서, 반도체가 지지 기판(1107)으로부터의 알칼리 금속 또는 알칼리 토금속 등에 의해 오염되는 것이 방지될 수 있다.
다음으로, 접착을 강화하기 위해 열처리가 실시된다. 열처리의 온도는, 취화층(1104)에서 분리가 촉진되지 않도록 설정되어야 한다. 예를 들어, 400℃ 미만, 바람직하게는 300℃이하의 온도가 이용될 수 있다. 열처리 시간에 대해 특별한 한정은 없고, 최적의 조건이 처리 속도와 접착 강도 사이의 관계에 따라 적절히 설정될 수 있다. 예를 들어, 200℃에서 2시간 동안의 열처리가 이용될 수 있다. 여기서, 국소 열처리가 마이크로파로 접착될 영역만을 조사함으로써 또한 실시될 수 있다. 접착 강도와의 문제가 없는 경우에, 상기 언급한 열처리가 생략될 수 있다.
다음으로, 단결정 반도체 기판(1101)이 취화층(1104)에서, 분리 기판(1108) 및 단결정 반도체로 형성된 제 2 반도체층(1109)으로 분리된다(도 9f 참조). 단결정 반도체 기판(1101)의 분리는 열처리에 의해 실시된다. 열처리의 온도는 지지 기판(1107)의 내열 온도에 따라 설정될 수 있다. 예를 들어, 유리 기판이 지지 기판(1107)으로서 사용되는 경우에서, 열처리는 400℃ 이상 650℃ 이하의 온도에서 실시되는 것이 바람직하다. 열처리는 단시간 동안 실시되는 한 400℃ 이상 700℃ 이하의 온도에서 또한 실시될 수 있다는 것에 유의한다. 물론, 유리 기판의 내열 온도가 700℃보다 높은 경우에, 열처리의 온도는 700℃ 보다 높게 설정될 수 있다.
상술한 열처리에 의해, 취화층(1104)에 형성된 마이크로보이드의 체적이 변화되고, 그 후, 취화층(1104)이 균열된다. 그 결과, 단결정 반도체 기판(1101)이 취화층(1104)을 따라 분리된다. 절연층(1106)이 지지 기판(1107)에 접합되기 때문에, 단결정 반도체 기판(1101)으로부터 분리된 단결정 반도체로 형성된 제 2 반도체층(1109)이 지지 기판(1107) 위에 잔존한다. 또한, 이러한 열처리에 의해 지지 기판(1107)에 절연층(1106)을 접합하는 계면이 가열되기 때문에, 공유결합이 접합하기 위한 계면에 형성되어, 지지 기판(1107)과 절연층(1106) 사이의 결합력이 더 향상된다.
제 2 반도체층(1109) 및 제 1 반도체층(1103)의 총 두께는 취화층(1104)이 형성되는 깊이에 실질적으로 대응한다.
단결정 반도체 기판(1101)이 취화층(1104)에서 분리될 때, 제 2 반도체층(1109)의 분리면(분할면)은 일부 경우에서 요철이 생길 수 있다. 이러한 표면의 결정성 및 평탄성은 일부 경우에서 이온으로 인해 손상된다. 따라서, 제 2 반도체층(1109)이 에피택셜 성장 동안 시드층으로서 기능할 수 있도록, 표면의 결정성 및 평탄성이 복구되는 것이 바람직하다. 예를 들어, 결정성은 레이저 처리에 의해 회복될 수 있거나, 손상된 층은 에칭에 의해 제거될 수 있고, 표면을 다시 평탄하게 하는 프로세스가 수행될 수 있다. 이 때, 레이저 처리와 조합하여 열처리가 실시되고, 이것은 결정성 복구나 손상 회복을 도모한다. 열처리는 취화층(1104)에서 단결정 반도체 기판(1101)을 분리하는 열처리에 비교하여, 가열노, RTA 등을 사용함으로써 고온에서 및/또는 장시간 동안 실시되는 것이 바람직하다. 물론, 열처리는 지지 기판(1107)의 변형점을 초과하지 않는 온도에서 실시된다.
상기 단계들을 통해, 지지 기판(1107)에 고정된 단결정 반도체를 사용하여 형성된 제 2 반도체층(1109)이 얻어질 수 있다. 분리 기판(1108)은 재생 프로세스 후에 재사용될 수 있다는 것에 유의한다. 재생 처리된 분리 기판(1108)은 단결정 반도체층이 분리되는 기판(본 실시형태에서, 단결정 반도체 기판(1101)에 대응)으로서 재사용될 수 있거나, 임의의 다른 목적으로 사용될 수 있다. 단결정 반도체층이 분리되는 기판으로서 분리 기판(1108)이 재사용되는 경우에서, 복수의 광전 변환 디바이스가 하나의 단결정 반도체 기판으로부터 제조될 수 있다.
그 후, 제 3 반도체층(1110)이 제 2 반도체층(1109) 위에 형성되어, 제 1 반도체층(1103), 제 2 반도체층(1109), 제 3 반도체층(1110)을 포함하는 광전 변환층(1111)이 형성된다. 그 후, 원하는 형상으로 광전 변환층(1111)을 가공한 후에, 다른 전극(표면 전극)으로서 기능하는 도전막(1112)이 제 3 반도체층(1110) 위에 형성된다(도 9g 참조).
상술한 방식으로, 단결정 반도체층을 사용하여 형성된 광전 변환층을 포함하는 셀이 제조될 수 있다. 본 실시형태에서 광전 변환층을 포함하는 셀은 상기 실시형태에 설명된 바와 같이 섬유체에 유기 수지가 함침되고 부분적으로 도전성인 구조체(프리프레그)를 사용하여 다른 광전 변환층을 포함하는 셀에 접착되어, 광전 변환 디바이스가 제조될 수 있다.
단결정 반도체의 대표적인 예인 단결정 실리콘이 간접 천이 반도체이기 때문에, 직접 천이 반도체인 비정질 실리콘보다 광 흡수 계수가 낮다. 따라서, 태양광을 충분히 흡수하기 위해, 단결정 실리콘을 사용하는 광전 변환층은 비정질 실리콘을 사용하는 광전 변환층 보다 수배 이상 두꺼워야 한다.
단결정 반도체를 사용하여 형성된 제 2 반도체층(1109)은 다음과 같이 후막화된다. 예를 들어, 제 2 반도체층(1109)의 간극을 덮고 채우기 위해 비단결정 반도체층이 형성된 후에, 열처리가 실시되어, 비단결정 반도체층은 고상 에피택셜에 의해 시드층으로서 제 2 반도체층(1109)을 사용하여 성장된다. 대안적으로, 비단결정 반도체층은 플라즈마 CVD법 등에 의해 기상 에피택셜로 성장된다. 고상 에피택셜에 대한 열처리는, RTA 장치, 노, 고주파 발생 장치와 같은 열처리 장치로 실시될 수 있다.
도전막(1112)은 스퍼터링법 또는 진공 증착법에 의해 형성될 수 있다는 것에 유의한다. 또한, 도전막(1112)은 광을 충분히 투과하는 재료를 사용하여 형성되는 것이 바람직하다. 상기 재료의 예들은 인듐 주석 산화물(ITO), 산화 실리콘을 포함하는 인듐 주석 산화물(ITSO), 유기 인듐, 유기 주석, 산화 아연(ZnO), 산화 아연을 포함하는 인듐 산화물(IZO(indium zinc oxide)), 갈륨(Ga)을 도핑한 ZnO, 산화 주석(SnO2), 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 및 산화 티탄을 포함하는 인듐 주석 산화물을 포함한다. 또한, 투광성을 갖는 도전 재료로서, 도전성 고분자 재료(또한 도전성 폴리머로 칭함)가 사용될 수 있다. 도전성 고분자 재료로서, π-전자 공액 도전성 폴리머가 사용될 수 있다. 예를 들어, 폴리아닐린 및/또는 그 유도체, 폴리피롤 및/또는 그 유도체, 폴리티오펜 및/또는 그 유도체, 이들 재료들 중 2개 이상의 종류의 공중합체 등이 제공될 수 있다.
본 실시형태가 임의의 다른 실시형태와 적절히 조합될 수 있다는 것에 유의한다.
(실시형태 5)
본 실시형태에서, 단결정 반도체 기판을 사용하여 형성된 광전 변환층을 포함하는 셀을 형성하는 방법의 일례가 설명될 것이다. 본 실시형태에서의 설명은 광 입사측과는 반대측에 배치된 셀(보텀 셀)의 제조에 대해 이루어진다는 것에 유의한다. 본 실시형태에 설명된 제조 방법에 의해 제조된 셀이 광 입사측상에 배치된 셀(탑 셀)로서 제조되는 경우에서, 전극들 및 광전 변환층에 포함된 층들의 적층 순서는 적절하게 변경될 수 있다.
예를 들어, 단결정 반도체 기판을 사용하여 형성된 광전 변환층은 단결정 반도체 기판에서 반도체 접합을 갖는다. 전극들 중 하나(이면 전극)로서 기능하는 도전막 위에, 제 1 반도체층, 제 2 반도체층, 및 제 3 반도체층이 적층된 광전 변환층이 형성된다. 그 후, 광전 변환층의 표면은 텍스처 구조(요철 구조)를 갖게 되고, 전극이 광전 변환층 위에 형성되어, 단결정 반도체 기판을 사용하여 형성된 셀이 얻어질 수 있다.
제 1 반도체층 및 제 3 반도체층은 제 1 도전형(예를 들어, n형 도전형)을 부여하는 불순물 원소가 제 1 반도체층 및 제 3 반도체층 중 하나로 도입되고, 제 2 도전형(예를 들어, p형 도전형)을 부여하는 불순물 원소가 다른 하나로 도입되도록 형성된다는 것에 유의한다. 또한 제 2 반도체층은 진성 반도체층, 또는 제 1 도전형을 부여하는 불순물 원소 또는 제 2 도전형을 부여하는 불순물 원소가 도입되는 층인 것이 바람직하다. 본 실시형태에서 광전 변환층을 형성하기 위해 3개의 반도체층이 적층되는 예가 설명되지만, p-n 접합과 같은 다른 접합을 형성하기 위해 복수의 반도체층이 적층될 수 있다.
본 실시형태에서, 제 1 반도체층, 제 2 반도체층, 및 제 3 반도체층은 일례로서 예시된 광전 변환층의 단면도에서 동일한 수로 예시되어 있다. 그러나, 제 2 반도체층의 도전형이 p형 또는 n형인 경우에서, p-n 접합이 제 1 반도체층과 제 2 반도체층 사이, 또는 제 2 반도체층과 제 3 반도체층 사이에 형성된다. 광에 의해 유도된 캐리어들이 재결합되지 않고 p-n 접합으로 이동할 수 있도록, p-n 접합의 면적이 큰 것이 바람직하다. 따라서, 제 1 반도체층의 수 및 형상, 및 제 3 반도체층의 수 및 형상은 동일할 필요가 없다. 또한, 제 2 반도체층의 도전형이 i형인 경우에도, 홀의 수명이 전자보다 짧기 때문에, p-i 접합의 면적이 큰 것이 바람직하다. 따라서, p-n 접합의 경우에서와 같이, 제 1 반도체층의 수 및 형상, 및 제 3 반도체층의 수 및 형상은 동일할 필요가 없다.
여기에서 "단결정 반도체"는, 결정면 및 결정축이 정렬되고, 구성 원자 또는 분자가 공간적으로 순서화된 방식으로 정렬되는 반도체를 칭한다는 것에 유의한다. 단결정 반도체가 원자 또는 분자의 정렬이 부분적으로 무질서화되는 격자 결함을 갖는 반도체 또는 의도적 또는 비의도적 격자 왜곡을 갖는 반도체와 같은 불규칙성을 갖는 반도체를 또한 포함한다는 것에 유의한다.
도 11a 내지 도 11c는 본 실시형태의 광전 변환층을 포함하는 셀의 제조 프로세스의 일례를 예시한다.
먼저, 제 1 도전형이 부여된 단결정 반도체 기판(1301)의 일 표면이 에칭 등에 의해 가공되어, 텍스처 구조(1302)(요철 구조)가 형성된다(도 11a 참조). 단결정 반도체 기판(1301)의 표면이 텍스처 구조를 가질 때, 광이 난반사될 수 있다. 따라서, 나중에 형성될 반도체 접합상에 입사되는 광이 전기 에너지로 효율적으로 변환될 수 있다.
단결정 반도체 기판(1301)의 도전형이 제 1 도전형(예를 들어, p형)으로 특정하게 한정되지 않는다는 것에 유의한다. 단결정 반도체 기판(1301)으로 도입되는 불순물 원소의 농도는, 나중에 형성되는 제 1 반도체층 및 제 3 반도체층으로 도입되는 도전형을 부여하는 불순물 원소의 농도보다 낮은 것이 바람직하다.
단결정 반도체 기판(1301)으로서, 실리콘, 게르마늄 등의 반도체 웨이퍼, 갈륨 비소, 인듐 인 등의 화합물 반도체 웨이퍼 등이 사용될 수 있다. 특히, 단결정 실리콘 웨이퍼를 사용하는 것이 바람직하다.
시장에 유통되고 있는 다수의 단결정 실리콘 웨이퍼는 원형 형상이다. 이러한 원형 웨이퍼가 사용되는 경우에, 도 10a 내지 도 10c를 참조하여 상기 실시형태에서 설명된 바와 같이, 원형 웨이퍼는 직사각형 형상 또는 다각형 형상이 되도록 가공될 수 있다.
다음으로, 제 1 반도체층(1303)이 단결정 반도체 기판(1301)의 텍스처 구조(1302) 위에 형성된다. 제 1 반도체층(1303)은 열확산법 등에 의해 제 2 도전형을 부여하는 불순물 원소가 단결정 반도체 기판(1301)으로 도입되는 방식으로 형성되거나, 텍스처 구조(1302)가 형성된 단결정 반도체 기판(1301) 위에 형성될 수 있다. 제 2 도전형을 부여하는 불순물 원소로서, 주기율표의 15족에 속하는 원소, 예를 들어, 인이 사용될 수 있다는 것에 유의한다.
다음으로, 표면 전극으로서 기능하는 도전막(1304)이 제 1 반도체층(1303) 위에 형성된다(도 11b 참조). 반사 방지막과 같은 다른 막이 제 1 반도체층(1303)과 도전막(1304) 사이에 형성될 수 있다는 것에 유의한다.
도전막(1304)은 스퍼터링법 또는 진공 증착법에 의해 형성될 수 있다는 것에 유의한다. 또한, 도전막(1304)은 광을 충분히 투과하는 재료를 사용하여 형성되는 것이 바람직하다. 도전막(1304)은 예를 들어, 인듐 주석 산화물(ITO), 산화 실리콘을 포함하는 인듐 주석 산화물(ITSO), 유기 인듐, 유기 주석, 산화 아연(ZnO), 산화 아연을 포함하는 인듐 산화물(IZO(indium zinc oxide)), 갈륨(Ga)을 도핑한 ZnO, 산화 주석(SnO2), 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 또는 산화 티탄을 포함하는 인듐 주석 산화물을 사용하여 형성되는 것이 바람직하다. 투광성을 갖는 도전 재료로서, 도전성 고분자 재료(또한 도전성 폴리머로 칭함)가 사용될 수 있다. 도전성 고분자 재료로서, π 전자 공액 도전성 고분자가 사용될 수 있다. 예를 들어, 폴리아닐린 및/또는 그 유도체, 폴리피롤 및/또는 그 유도체, 폴리티오펜 및/또는 그 유도체, 및 이들 재료들 중 2개 이상의 종류의 공중합체가 제공될 수 있다.
도전막(1304)은 스크린 인쇄법과 같은 인쇄법에 의해 은 페이스트와 같은 금속을 함유하는 용매의 도포 및 인쇄에 의해 형성될 수 있다. 도전막(1304)이 형성되는 표면은 수광면으로서 기능한다. 이러한 이유로, 광이 충분히 투과될 수 있도록 도전막은 전체 표면상에 형성되지 않지만, 망-형(net-like)으로 형성된다.
다음으로, 제 3 반도체층(1305) 및 이면 전극으로서 기능하는 도전막(1306)이, 단결정 반도체 기판(1301)의 텍스처 구조(1302) 및 도전막(1304)이 제공되는 측상의 표면의 반대 표면상에 형성된다(도 11c 참조). 제 3 반도체층(1305)은 제 1 도전형을 부여하는 불순물 원소가 열확산법 등에 의해 단결정 반도체 기판(1301)으로 도입되는 방식으로 형성될 수 있거나, 단결정 반도체 기판(1301)과 접촉하도록 형성될 수 있다. 제 1 도전형을 부여하는 불순물 원소로서, 주기율표의 13족에 속하는 원소, 예를 들어, 붕소가 이용될 수 있다.
또한, 높은 광 반사율을 갖는 금속막이 도전막(1306)으로서 사용되는 것이 바람직하다. 예를 들어, 알루미늄, 은, 티탄, 탄탈 등이 사용될 수 있다. 도전막(1306)은 증착법 또는 스퍼터링법에 의해 형성될 수 있다. 도전막(1306)은 복수의 층으로 형성될 수 있다. 예를 들어, 도전막(1306)과 제 3 반도체층(1305) 사이의 밀착성을 향상시키는 버퍼층 등이 금속막, 금속의 산화막, 또는 금속의 질화막 등으로 형성될 수 있고, 이들 층들은 적층될 수 있다. 도전막(1306)은 높은 광 반사율을 갖는 금속막 및 낮은 광 반사율을 갖는 금속막의 적층으로 형성될 수 있다.
상기 단계들을 통해, 제 1 반도체층(1303), 제 2 반도체층으로서 기능하는 단결정 반도체 기판(1301), 및 제 3 반도체층(1305)을 포함하고, 도전막(1304)과 도전막(1306) 사이에 협지된 광전 변환층(1307)이 얻어질 수 있고, 단결정 반도체 기판을 사용하여 형성된 광전 변환층을 포함하는 셀이 제조될 수 있다. 본 실시형태에서, 광전 변환층을 포함하는 셀이 상기 실시형태에 설명된 바와 같이 섬유체에 유기 수지가 함침되는 구조체(프리프레그)를 개재하여 다른 광전 변환층을 포함하는 셀에 접합될 때, 광전 변환 디바이스가 제조될 수 있다.
본 실시형태가 임의의 다른 실시형태들과 적절하게 조합될 수 있다는 것에 유의한다.
(실시형태 6)
본 실시형태에서, 셀이 직렬로 접속되는 광전 변환 디바이스의 일례가 설명될 것이다(도 12 참조).
도 12에 예시된 광전 변환 디바이스는, 광전 변환층이 기판(101) 위에 직렬로 접속되는 셀(102) 및 광전 변환층이 기판(104) 위에 직렬로 접속되는 셀(105)을 포함한다.
구체적으로는, 제 1 도전층 및 제 2 도전층이 광전 변환층의 일부에 제공된 도통부(612)를 통해 서로에 전기적으로 접속되어서, 광전 변환 영역(610)에서의 광전 변환층 및 광전 변환 영역(610)에 인접하는 광전 변환 영역에서의 광전 변환층이 직렬로 접속된다. 또한, 제 1 도전층 및 제 2 도전층이 광전 변환층의 일부에 제공된 도통부(616)를 통해 서로에 전기적으로 접속되어서, 광전 변환 영역(614)에서의 광전 변환층 및 광전 변환 영역(614)에 인접하는 광전 변환 영역에서의 광전 변환층이 직렬로 접속된다.
제조 방법에 대해 특정한 한정은 없지만, 예를 들어, 후술되는 방법이 이용될 수 있다. 소정의 패턴을 갖는 제 1 도전층이 기판(101) 위에 형성되고, 광전 변환층이 형성되고, 광전 변환층이 패터닝되어 제 1 도전층에 도달하는 컨택트홀을 형성하고, 광전 변환층을 커버하도록 제 2 도전층이 형성되며, 적어도 제 2 도전층이 패터닝되어서, 셀(102)이 기판(101) 위에 형성된다. 상술한 방법과 유사한 방법으로, 셀(105)이 기판(104) 위에 형성된다. 셀(102) 및 셀(105)이 구조체(103)로 서로에 접합되어서, 광전 변환 디바이스가 완성된다. 상기 언급한 실시형태는 각 단계의 상세한 설명을 위해 참조될 수 있다.
상술한 구조는 다수의 광전 변환층이 직렬로 접속되는 것을 가능하게 한다. 다시 말해, 대량의 전압을 요구하는 사용에 대해서도 충분한 전압을 공급할 수 있는 광전 변환 디바이스가 제공될 수 있다.
본 실시형태가 임의의 다른 실시형태들과 적절하게 조합될 수 있다는 것에 유의한다.
(실시형태 7)
본 실시형태에서, 광전 변환 디바이스의 제조를 위해 사용될 수 있는 장치의 일례가 도면들을 참조하여 설명될 것이다.
도 13은 광전 변환 디바이스, 특히, 광전 변환층의 제조를 위해 사용될 수 있는 장치의 일례를 예시한다. 도 13에 예시된 장치는, 트랜스퍼실(1000), 로드/언로드실(1002), 제 1 성막실(1004), 제 2 성막실(1006), 제 3 성막실(1008), 제 4 성막실(1010), 제 5 성막실(1012), 및 반송 로봇(1020)을 구비한다.
기판은 트랜스퍼실(1000)에 포함된 반송 로봇(1020)에 의해, 로드/언로드실(1002)과 성막실들 사이에서 반송된다. 각 성막실에서, 광전 변환층에 포함된 반도체층이 형성된다. 이하에서, 이 장치를 사용한 광전 변환층의 성막 프로세스의 일례가 설명된다.
먼저, 로드/언로드실(1002)로 투입된 기판이 반송 로봇(1020)에 의해 제 1 성막실(1004)로 반송된다. 전극 또는 배선으로서 기능하는 도전막이 기판 위에 미리 형성되는 것이 바람직하다. 도전막의 재료, 형상(패턴) 등은 요구되는 광학 특성 또는 전기 특성에 따라 적절히 변경될 수 있다. 유리 기판이 기판으로서 사용되고, 투광성을 갖는 도전막이 도전막으로서 형성되며, 광이 도전막으로부터 광전 변환층에 입사하는 경우가 여기에서 일례로서 설명된다.
제 1 성막실(1004)에서, 도전막에 접촉하는 제 1 반도체층이 형성된다. 여기서, p형 도전성을 부여하는 불순물 원소가 첨가되는 반도체층(p층)이 제 1 반도체층으로서 형성되는 경우가 설명된다. 그러나, 개시된 발명의 실시형태는 이에 한정되지 않는다. n형 도전성을 부여하는 불순물 원소가 첨가되는 반도체층(n층)이 형성될 수 있다. 성막 방법의 대표적인 예로서 CVD법 등이 제공될 수 있지만, 개시된 발명의 실시형태는 이에 한정되지 않는다. 제 1 반도체층은 예를 들어, 스퍼터링법에 의해 형성될 수 있다. 제 1 반도체층이 CVD법에 의해 형성되는 경우에서, 성막실을 CVD실이라 또한 부를 수 있다.
다음으로, 제 1 반도체층이 형성되는 기판은 제 2 성막실(1006), 제 3 성막실(1008), 또는 제 4 성막실(1010) 중 어느 하나로 반송된다. 제 2 성막실(1006), 제 3 성막실(1008), 또는 제 4 성막실(1010)에서, 도전성을 부여하는 불순물 원소가 첨가되지 않은 제 2 반도체층(i층)이 제 1 반도체층과 접촉하도록 형성된다.
제 2 반도체층이 제 1 반도체층 보다 큰 두께를 갖도록 형성될 필요가 있기 때문에 제 2 반도체층을 형성하기 위해 제 2 성막실(1006), 제 3 성막실(1008), 및 제 4 성막실(1010)의 3개의 성막실들이 준비된다. 제 2 반도체층이 제 1 반도체층 보다 큰 두께를 갖도록 형성되는 경우에서, 제 1 반도체층과 제 2 반도체층의 성막 속도를 고려하면, 제 2 반도체층의 형성 프로세스에 대해 필요한 시간은 제 1 반도체층의 형성 프로세스에 대해 필요한 시간 보다 길다. 따라서, 제 2 반도체층이 하나의 성막실에서만 형성되는 경우에서, 제 2 반도체층의 성막 프로세스는 속도 제어 팩터이다. 상기 이유로, 도 13에 예시된 장치는, 제 2 반도체층의 형성을 위해 3개의 성막실이 제공되는 구성을 갖는다. 광전 변환층의 형성을 위해 사용될 수 있는 장치의 구성이 이에 한정되지 않는다는 것에 유의한다. CVD법 등이 제 1 반도체층의 경우와 유사하게 제 2 반도체층의 형성을 위해 사용될 수 있지만, 개시된 발명의 실시형태는 이에 한정되지 않는다.
다음으로, 제 2 반도체층이 형성된 기판이 제 5 성막실(1012)로 반송된다. 제 5 성막실(1012)에서, 제 1 반도체층과는 상이한 도전형을 부여하는 불순물 원소가 첨가되는 제 3 반도체층이 제 2 반도체층과 접촉하도록 형성된다. 여기서, n형 도전성을 부여하는 불순물 원소가 첨가된 반도체층(n층)이 제 3 반도체층으로서 형성되는 경우가 설명된다. 그러나, 개시된 발명의 실시형태는 이에 한정되지 않는다. CVD법 등이 제 1 반도체층의 경우와 유사하게 제 3 반도체층의 형성을 위해 사용될 수 있지만, 개시된 발명의 실시형태는 이에 한정되지 않는다.
상기 단계들을 통해, 제 1 반도체층, 제 2 반도체층, 및 제 3 반도체층이 적층되는 구조를 갖는 광전 변환층이 도전막 위에 형성될 수 있다.
로드/언로드실(1002), 제 1 반도체층을 형성하기 위한 제 1 성막실(1004), 제 2 반도체층을 형성하기 위한 제 2 성막실(1006), 제 3 성막실(1008), 제 4 성막실(1010), 및 제 3 반도체층을 형성하기 위한 제 5 성막실(1012)을 구비하는 장치가 도 13을 참조하여 설명된다. 그러나, 개시된 발명의 광전 변환 디바이스의 제조를 위해 사용될 수 있는 장치의 구조는 이 구조에 한정되지 않는다. 예를 들어, 제 4 성막실(1010)이 제 3 반도체층의 형성을 위해 사용될 수 있다.
6개의 챔버를 구비한 장치의 일례가 도 13을 참조하여 설명되지만, 개시된 발명의 광전 변환 디바이스의 제조를 위해 사용될 수 있는 장치는 이 구성에 한정되지 않는다. 장치는 예를 들어, 도전막을 형성하기 위한 성막실, 다양한 종류의 표면 처리를 실시하는 표면 처리실, 막 품질을 분석하기 위한 분석실 등을 구비할 수 있다.
도 14는, 복수의 광전 변환층이 적층되는 구조의 형성을 위해 사용될 수 있는 장치의 일례를 예시한다. 도 14에 예시된 장치는, 트랜스퍼실(2100), 분석실(2102), 표면 처리실(2104), 제 1 성막실(2106), 로드실(2108), 제 2 성막실(2110), 제 3 성막실(2112), 제 4 성막실(2114), 반송 로봇(2120), 트랜스퍼실(2140), 제 1 성막실(2142), 제 2 성막실(2144), 제 3 성막실(2146), 언로드실(2148), 제 4 성막실(2150), 제 5 성막실(2152), 제 6 성막실(2154), 및 반송 로봇(2160)을 구비한다. 장치는 트랜스퍼실(2100) 및 트랜스퍼실(2140)이 연결실(2180)을 통해 서로 연결된 구성을 갖는다.
기판은 트랜스퍼실(2100)에 제공된 반송 로봇(2120)에 의해, 트랜스퍼실(2100) 주위의 로드실(2108), 분석실(2102), 표면 처리실(2104) 및 성막실들 사이에서 반송된다. 또한, 기판은 트랜스퍼실(2140)에 제공된 반송 로봇(2160)에 의해, 트랜스퍼실(2140) 주위의 언로드실(2148)과 성막실들 사이에서 반송된다. 성막실들에서, 광전 변환층에 포함된 반도체층, 광전 변환 디바이스의 도전막 등이 형성된다. 이하에서, 이 장치를 사용한 광전 변환층의 성막 프로세스의 일례가 설명된다.
먼저, 로드실(2108)에 투입된 기판이 반송 로봇(2120)에 의해 제 1 성막실(2106)로 반송된다. 전극 또는 배선으로서 기능하는 도전막이 제 1 성막실(2106)에서 기판 위에 형성된다. 도전막의 재료, 형상(패턴) 등은 요구되는 광학 특성 또는 전기 특성에 따라 적절히 변경될 수 있다. 도전막의 성막 방법으로서, 대표적으로 스퍼터링법이 사용될 수 있지만, 개시된 발명의 실시형태는 이에 한정되지 않는다. 예를 들어, 증착법이 사용될 수 있다. 스퍼터링법에 의해 도전막이 형성되는 경우에서, 성막실을 "스퍼터링실"이라고 또한 부를 수 있다. 유리 기판이 기판으로서 사용되고, 투광성을 갖는 도전막이 도전막으로서 형성되며, 광이 도전막으로부터 광전 변환층으로 입사하는 경우가 일례로서 여기에서 설명된다.
다음으로, 도전막이 형성된 기판이 표면 처리실(2104)로 반송된다. 표면 처리실(2104)에서, 도전막의 표면이 요철 형상(텍스처 구조)을 갖게 하는 처리가 실시된다. 이것은 광전 변환층에서 광 한정(confinement)을 실현하고, 따라서, 광전 변환 디바이스의 광전 변환 효율이 증가될 수 있다. 요철 형상의 형성 방법의 일례로서 에칭 처리가 제공될 수 있지만, 개시된 발명의 실시형태는 이에 한정되지 않는다.
다음으로, 기판이 제 2 성막실(2110)로 반송된다. 제 2 성막실(2110)에서, 도전막과 접촉하는 제 1 광전 변환층의 제 1 반도체층이 형성된다. 여기서, p형 도전성을 부여하는 불순물 원소가 첨가되는 반도체층(p층)이 제 1 반도체층으로서 형성되는 경우가 설명된다. 그러나, 개시된 발명의 실시형태는 이에 한정되지 않는다. n형 도전성을 부여하는 불순물 원소가 첨가되는 반도체층(n층)이 형성될 수 있다. 성막 방법의 대표적 예로서 CVD법 등이 제공될 수 있지만, 개시된 발명의 실시형태는 이에 한정되지 않는다. 제 1 반도체층은 예를 들어, 스퍼터링법에 의해 형성될 수 있다.
다음으로, 제 1 반도체층이 형성된 기판이 제 3 성막실(2112)로 반송된다. 제 3 성막실(2112)에서, 도전성을 부여하는 불순물 원소가 첨가되지 않은 제 2 반도체층(i층)이 제 1 반도체층과 접촉하도록 형성된다. 제 1 반도체층의 경우와 유사하게 제 2 반도체층의 형성 방법의 예로서 CVD법 등이 제공될 수 있다. 그러나, 개시된 발명의 실시형태는 이에 한정되지 않는다.
다음으로, 제 2 반도체층이 형성된 기판이 제 4 성막실(2114)로 반송된다. 제 4 성막실(2114)에서, 제 1 반도체층과는 상이한 도전형을 부여하는 불순물 원소가 첨가되는 제 3 반도체층이 제 2 반도체층과 접촉하도록 형성된다. 여기서, n형 도전성을 부여하는 불순물 원소가 첨가된 반도체층(n층)이 제 3 반도체층으로서 형성되는 경우가 설명된다. 그러나, 개시된 발명의 실시형태는 이에 한정되지 않는다. 제 1 반도체층의 경우와 유사하게 제 3 반도체층의 형성을 위해 CVD법 등이 사용될 수 있지만, 개시된 발명의 실시형태는 이에 한정되지 않는다.
상기 단계들을 통해, 제 1 반도체층, 제 2 반도체층, 및 제 3 반도체층이 적층된 구조를 갖는 제 1 광전 변환층이 도전막 위에 형성될 수 있다.
다음으로, 제 1 광전 변환층이 형성된 기판이 제 1 성막실(2106)로 다시 반송된다. 제 1 성막실(2106)에서, 도전성을 갖는 중간층이 제 1 광전 변환층 위에 형성된다. 중간층의 재료, 형상(패턴) 등은 요구되는 광학 특성 또는 전기 특성에 따라 적절히 변경될 수 있지만, 중간층은 제조 프로세스를 고려하여 도전막과 유사한 구조를 갖는 것이 바람직하다.
다음으로, 중간층이 형성된 기판이 연결실(2180)을 통해 반송 로봇(2160)으로 전달된다. 반송 로봇(2160)은 기판을 제 1 성막실(2142)로 반송한다. 제 1 성막실(2142)에서, 중간층과 접촉하는 제 2 광전 변환층의 제 1 반도체층이 형성된다. 여기서, p형 도전성을 부여하는 불순물 원소가 첨가된 반도체층(p층)이 제 1 반도체층으로서 형성되는 경우가 설명된다. 그러나, 개시된 발명의 실시형태는 이에 한정되지 않는다. CVD법 등이 성막 방법의 대표적인 예로서 제공될 수 있지만, 개시된 발명의 실시형태는 이에 한정되지 않는다.
다음으로, 제 1 반도체층이 형성된 기판이 제 4 성막실(2150), 제 5 성막실(2152), 및 제 6 성막실(2154) 중 어느 하나로 반송된다. 제 4 성막실(2150), 제 5 성막실(2152), 및 제 6 성막실(2154)에서, 도전성을 부여하는 불순물 원소가 첨가되지 않은 제 2 반도체층(i층)이 제 1 반도체층과 접촉하도록 형성된다. 제 1 반도체층의 경우와 유사하게 성막 방법의 일례로서 CVD법 등이 제공될 수 있지만, 개시된 발명의 실시형태는 이에 한정되지 않는다.
제 4 성막실(2150), 제 5 성막실(2152), 및 제 6 성막실(2154)의 3개의 성막실들이 도 13에 예시된 장치와 유사한 이유로 제 2 반도체층의 형성을 위해 준비된다. 즉, 제 2 광전 변환층에서의 제 2 반도체층(i층)은 제 1 광전 변환층에서의 제 2 반도체층(i층) 보다 큰 두께를 갖도록 형성된다. 광전 변환층의 형성을 위해 사용될 수 있는 장치의 구성은 이에 한정되지 않는다는 것에 유의한다. 제 1 반도체층의 경우와 유사하게 제 2 반도체층의 형성을 위해 CVD법 등이 사용될 수 있지만, 개시된 발명의 실시형태는 이에 한정되지 않는다.
다음으로, 제 2 반도체층이 형성된 기판이 제 2 성막실(2144)로 반송된다. 제 2 성막실(2144)에서, 제 1 반도체층과는 상이한 도전형을 부여하는 불순물 원소가 첨가된 제 3 반도체층이 제 2 반도체층과 접촉하도록 형성된다. 여기서, n형 도전성을 부여하는 불순물 원소가 첨가된 반도체층(n층)이 제 3 반도체층으로서 형성되는 경우가 설명된다. 그러나, 개시된 발명의 실시형태는 이에 한정되지 않는다. 제 1 반도체층의 경우와 유사하게 제 3 반도체층의 형성을 위해 CVD법 등이 사용될 수 있지만, 개시된 발명의 실시형태는 이에 한정되지 않는다.
상기 단계들을 통해, 제 1 반도체층, 제 2 반도체층, 및 제 3 반도체층이 적층된 구조를 갖는 제 2 광전 변환층이 중간층 위에 형성될 수 있다.
다음으로, 제 2 광전 변환층이 형성된 기판이 제 3 성막실(2146)로 반송된다. 제 3 성막실(2146)에서, 전극 또는 배선으로서 기능하는 도전막이 제 2 광전 변환층 위에 형성된다. 도전막의 재료, 형상(패턴) 등은 요구되는 광학 특성 또는 전기 특성에 따라 적절히 변경될 수 있다. 도전막의 성막 방법으로서 대표적으로 스퍼터링법이 사용될 수 있지만, 개시된 발명의 실시형태는 이에 한정되지 않는다. 예를 들어, 증착법이 사용될 수 있다. 도전막이 스퍼터링법에 의해 형성되는 경우에서, 성막실을 "스퍼터링실"이라 또한 부를 수 있다. 광 반사성을 갖는 도전막이 도전막으로서 형성되는 경우가 여기에 설명되지만, 개시된 발명의 실시형태가 이에 한정되지 않는다는 것에 유의한다. 예를 들어, 광 투과성을 갖는 도전막 및 광 반사성을 갖는 도전막이 적층되어 도전막을 형성할 수 있다.
그 후, 기판은 언로드실(2148)로부터 외부로 꺼내진다.
상기 단계들을 통해, 도전막, 제 1 광전 변환층, 중간층, 제 2 광전 변환층, 및 도전막이 기판 위에 순서대로 적층되는 구조를 갖는 광전 변환 디바이스가 제조될 수 있다.
트랜스퍼실(2100) 및 트랜스퍼실(2140)에 접속된 챔버들의 구성들은 도 14에 예시된 구조들에 한정되지 않는다는 것에 유의한다. 챔버들의 수가 증감될 수 있다.
도전막 등에 대한 표면 처리의 타이밍 또는 횟수가 상술한 바에 한정되지 않는다는 것에 유의한다. 예를 들어, 표면 처리는 도전막의 형성 후에 실시될 수 있다. 패턴 형성을 위한 에칭 처리 등이 각 층의 형성 전 또는 후에 실시될 수 있다.
(실시형태 8)
실시형태 1 내지 7 중 어느 하나 등에 의해 얻어지는 광전 변환 디바이스를 사용하여 태양광 발전 모듈이 제조될 수 있다. 본 실시형태에서, 실시형태 1에 설명된 광전 변환 디바이스가 사용되는 태양광 발전 모듈의 일례가 도 15a에 예시된다. 태양광 발전 모듈(5028)은 지지 기판(4002) 위에 제공된 복수의 유닛 셀(4020)을 포함한다. 지지 기판(4002) 위의 유닛 셀(4020)에서, 2개의 도전막 사이에 협지된 제 1 셀, 구조체, 및 2개의 도전막 사이에 협지된 제 2 셀이 지지 기판(4002) 측으로부터 적층된다. 또한, 제 1 셀의 도전막들 중 하나 및 제 2 셀의 도전막들 중 하나가 제 1 전극(4016)에 접속되고, 제 1 셀의 다른 도전막 및 제 2 셀의 다른 도전막이 제 2 전극(4018)에 접속된다.
도 15a 및 도 15b에 특별히 예시되지 않았지만, 제 1 셀의 도전막들 중 하나 및 제 2 셀의 도전막들 중 하나는 제 1 전극(4016)에 접속되도록 사전에 서로에 접속될 수 있다. 대안적으로, 복수의 제 1 전극(4016)이 제공되고, 제 1 셀의 도전막들 중 하나 및 제 2 셀의 도전막들 중 하나가 각각의 제 1 전극들(4016)에 접속될 수 있다. 유사한 방식으로, 제 1 셀의 다른 도전막 및 제 2 셀의 다른 도전막이 제 2 전극(4018)에 접속되도록 사전에 서로에 접속될 수 있다. 대안적으로, 복수의 제 2 전극(4018)이 제공되고, 제 1 셀의 다른 도전막 및 제 2 셀의 다른 도전막이 각각의 제 2 전극들(4018)에 접속될 수 있다.
제 1 전극(4016) 및 제 2 전극(4018)은 지지 기판(4002)의 하나의 표면측(유닛 셀(4020)이 형성되는 측)상에 형성되고, 지지 기판(4002)의 단부에서, 외부 단자 커넥터로 사용되는 이면 전극(5026) 및 이면 전극(5027)에 접속된다. 도 15b는, 도 15a의 선 C－D에 따라 취해진 단면도이다. 도 15b에서, 제 1 전극(4016) 및 제 2 전극(4018)은 지지 기판(4002)의 관통구를 통해 이면 전극(5026) 및 이면 전극(5027) 각각에 접속된다.
본 실시형태가 임의의 다른 실시형태들과 적절히 조합될 수 있다는 것에 유의한다.
(실시형태 9)
도 16은 실시형태 8에 설명된 태양광 발전 모듈(5028)이 사용되는 태양광 발전 시스템의 일례를 예시한다. DC－DC 컨버터 등을 구비하는 충전 제어 회로(5029)가, 하나 또는 복수의 태양광 발전 모듈(5028)로부터 공급되는 전력을 제어하여 축전지(5030)를 충전한다. 또한, 축전지(5030)가 충분히 충전된 경우에서, 충전 제어 회로(5029)는 하나 또는 복수의 태양광 발전 모듈(5028)로부터 공급되는 전력을 제어하여, 전력이 부하(5031)에 직접 출력된다.
축전지(5030)로서 전기 이중층 캐패시터가 사용될 때, 축전지(5030)는 충전하는데 화학 반응을 필요로 하지 않고, 따라서, 축전지(5030)는 급속하게 충전될 수 있다. 또한, 화학 반응을 이용하는 납축전지 등과 비교하여, 수명이 약 8배 만큼 증가될 수 있고, 충전 및 방전 효율이 약 1.5배 만큼 증가될 수 있다. 본 실시형태에 설명된 태양광 발전 시스템은 조명, 전자기기와 같은 전력을 사용하는 다양한 타입의 부하(5031)에서 사용될 수 있다.
본 실시형태가 임의의 다른 실시형태들과 적절히 조합될 수 있다는 것에 유의한다.
(실시형태 10)
도 17a 및 도 17b는 실시형태 8에 설명된 태양광 발전 모듈(5028)이 루프(roof) 부분에 사용되는 차량(6000)(자동차)의 일례를 예시한다. 태양광 발전 모듈(5028)은 컨버터(6002)를 통해 배터리 또는 캐패시터(6004)에 접속된다. 즉, 배터리 또는 캐패시터(6004)는, 태양광 발전 모듈(5028)로부터 공급되는 전력으로 충전된다. 충전 또는 방전은 모니터(6008)에 의해 모니터링되는 엔진(6006)의 동작 상태에 따라 선택될 수 있다.
태양광 발전 모듈(5028)의 광전 변환 효율은 열에 의해 저하되는 경향이 있다. 광전 변환 효율에서의 이러한 저하를 억제하기 위해, 냉각액 등이 태양광 발전 모듈(5028)에서 순환될 수 있다. 예를 들어, 라디에이터(6010)에서의 냉각수가 순환 펌프(6012)에 의해 순환될 수 있다. 물론, 개시된 발명의 실시형태는 냉각액이 태양광 발전 모듈(5028) 및 라디에이터(6010)에 의해 공유되는 구조에 한정되지 않는다. 광전 변환 효율의 저하가 심각하지 않은 경우에서, 액체는 순환될 필요가 없다.
본 실시형태가 임의의 다른 실시형태들과 적절히 조합될 수 있다는 것에 유의한다.
(실시형태 11)
도 18은 외부 전원을 사용하지 않고 실시형태들 중 어느 하나의 광전 변환 디바이스의 출력들로부터 AC 전력을 안정적으로 추출할 수 있는 인버터의 일 모드를 예시한다.
광전 변환 디바이스의 출력이 입사 광의 양에 의존하기 때문에, 출력 전압이 어떠한 변경없이 사용되는 일부 경우에서는 안정적인 출력이 얻어질 수 없다. 일례로서 도 18에 예시된 인버터에는 안정화를 위한 콘덴서(7004) 및 스위칭 레귤레이터(7006)가 제공되어, 안정한 DC 전압을 생성하도록 동작한다.
예를 들어, 광전 변환 디바이스(7002)의 출력 전압이 10V 내지 15V일 때, 30V의 안정한 DC 전압이 스위칭 레귤레이터(7006)에 의해 생성될 수 있다.
도 19는 스위칭 레귤레이터(7006)의 블록도이다. 스위칭 레귤레이터(7006)는 감쇠기(7012), 삼각파 발생 회로(7014), 콤퍼레이터(7016), 스위칭 트랜지스터(7020), 및 평활 용량(7021)을 포함한다.
삼각파 발생 회로(7014)의 신호가 콤퍼레이터(7016)에 입력되면, 스위칭 트랜지스터(7020)가 턴 온되어서, 인덕터(7022)에 에너지가 저장된다. 따라서, 광전 변환 디바이스(7002)의 출력 전압(V1) 보다 높은 전압(V2)이 스위칭 레귤레이터(7006)의 출력에 생성된다. 이러한 전압은 감쇠기(7012)를 통해 콤퍼레이터(7016)로 리턴하고, 생성된 전압이 레퍼런스 전압(7018)과 동일해지도록 제어된다.
예를 들어, 5V의 레퍼런스 전압으로 감쇠기를 (1/6)로 조절하면, V2는 30V이도록 제어된다.
다이오드(7024)가 역류 방지를 위해 제공된다. 스위칭 레귤레이터(7006)의 출력 전압은 평활 캐패시터(7021)에 평활화된다.
도 18에서, 스위칭 레귤레이터(7006)의 출력 전압(V2)을 사용하여 펄스폭 변조 회로(7008)가 동작된다. 펄스폭 변조 회로(7008)에서, 펄스폭 변조파는 마이크로컴퓨터에 의해 디지털적으로 생성될 수 있거나 아날로그 방식으로 생성될 수 있다.
펄스폭 변조 회로(7008)의 출력들이 스위칭 트랜지스터들(7026 내지 7029)로 입력되어서, 펄스폭 변조파들(V3 및 V4)이 생성된다. 펄스폭 변조파들(V3 및 V4)은 대역 통과 필터(7010)를 통해 정현파로 변환된다.
즉, 도 20에 예시된 바와 같이, 펄스폭 변조파(7030)는 그 듀티 사이클이 소정의 사이클에서 변경되는 구형파이고, 펄스폭 변조파(7030)는 대역 통과 필터(7010)를 통과하여, 정현파(7032)가 얻어질 수 있다.
상술한 바와 같이, AC 전력(V5 및 V6)이 외부 전원을 사용하지 않고, 광전 변환 디바이스(7002)의 출력을 사용하여 생성될 수 있다.
본 실시형태가 임의의 다른 실시형태들과 적절히 조합될 수 있다는 것에 유의한다.
(실시형태 12)
본 실시형태에서, 광발전 시스템의 일례가 도 21을 참조하여 설명될 것이다. 이러한 광발전 시스템이 주택 등에 설치되는 구조가 설명될 것이다.
이러한 광발전 시스템은 광전 변환 디바이스(7050)에서 생성된 전력이 축전 디바이스(7056)의 충전을 위해 사용되거나, 생성된 전력이 인버터(7058)에서 AC 전력으로서 소비될 수 있는 구조를 갖는다. 광전 변환 디바이스(7050)에서 생성된 잉여 전력이 전력 회사 등에 판매된다. 한편, 전력이 불충분한 야간 또는 우천시에, 전력은 배전선(7068)으로부터 주택 등에 공급된다.
광전 변환 디바이스(7050)에서 생성된 전력의 소비 및 배전선(7068)으로부터 전력의 수용은 광전 변환 디바이스(7050) 측에 접속된 DC 스위치(7052) 및 배전선(7068) 측에 접속된 AC 스위치(7062)에 의해 스위칭된다.
충전 제어 회로(7054)는 축전 디바이스(7056)의 충전을 제어하고, 축전 디바이스(7056)로부터 인버터(7058)로의 전력의 공급을 제어한다.
축전 디바이스(7056)는 리튬 이온 배터리와 같은 2차 전지 또는 리튬 이온 캐패시터와 같은 캐패시터를 포함한다. 전극 재료로서 리튬 대신에 나트륨을 이용한 2차 전지 또는 캐패시터가 이러한 축전 유닛에서 사용될 수 있다.
인버터(7058)로부터 출력된 AC 전력은 다양한 타입의 전기 디바이스들(7070)을 동작시키는 전력으로서 사용된다.
광전 변환 디바이스(7050)에서 생성된 잉여 전력은 전력 회사에 판매되도록 배전선(7068)을 통해 송신된다. AC 스위치(7062)는 변압기(7064)를 통해 배전선(7068)과 분전반(7060) 사이의 접속 또는 차단의 선택을 위해 제공된다.
상술한 바와 같이, 본 실시형태의 광발전 시스템은 개시된 발명의 일 실시형태의 광전 변환 디바이스를 사용하여 적은 환경 부하를 갖는 주택 등을 제공할 수 있다.
본 실시형태가 임의의 다른 실시형태들과 적절히 조합될 수 있다는 것에 유의한다.
(실시형태 13)
도 22에 예시된 바와 같이, 셀(7096)이 제공된 제 1 표면들을 내측으로 대향시켜, 섬유체(7100) 및 유기 수지(7102)를 사이에 협지하도록 오버랩하는 1 쌍의 기판들(7098)의 주변 부분에 프레임(7088)이 제공된다.
프레임(7088)의 내부는 밀봉 수지(7084)로 채워져, 물의 침입이 방지될 수 있다. 땝납 또는 도전성 페이스트와 같은 도전성 부재(7080)가 배선 부재(7082)와 각 셀(7096)의 단자부의 접촉부에 대해 제공되어서, 접합 강도가 증가될 수 있다. 배선 부재(7082)는 프레임(7088) 내에서, 기판(7098)의 제 1 표면측으로부터 제 2 표면측으로 끌어진다.
셀(7096)의 지지 부재로서 기능하는 기판(7098)이 외측에 제공되도록, 1 쌍의 셀들(7096)이 접합되어, 표리 봉지 부재로서 작용할 수 있고, 광전 변환 디바이스의 발전량을 1.5배 만큼, 이상적으로는 2배 만큼 증가시키면서, 광전 변환 디바이스의 두께의 감소가 달성될 수 있다.
도 23은 광전 변환 디바이스의 프레임(7088)의 내측에 축전 디바이스(7090)가 제공되는 구조를 예시한다. 축전 디바이스(7090)의 단자(7092)는 배선 부재(7082)의 적어도 하나와 접촉하도록 제공된다. 이 경우에서, 셀(7096)에 포함된 반도체층 및 도전막을 사용하여 형성된 역류 방지 다이오드(7094)가 셀(7096)과 축전 디바이스(7090) 사이에 형성되는 것이 바람직하다.
축전 디바이스(7090)로서, 니켈 수소 전지 또는 리튬 이온 전지와 같은 2차 전지, 리튬 이온 캐패시터와 같은 캐패시터 등이 사용될 수 있다. 이러한 축전 유닛에서 전극 재료로서 리튬 대신에 나트륨을 활용하는 2차 전지 또는 캐패시터가 사용될 수 있다. 축전 디바이스(7090)가 필름 형태로 형성될 때, 두께 및 중량의 감소가 달성될 수 있다. 프레임(7088)은 또한 축전 디바이스(7090)의 보강 부재로서 기능할 수 있다.
본 실시형태가 임의의 다른 실시형태들과 적절히 조합될 수 있다는 것에 유의한다.
(실시형태 14)
본 실시형태에서, 복수의 광전 변환층에 의해 광전 변환 효율의 향상이 확인되었다. 구체적으로는, 비정질 실리콘을 사용하는 광전 변환층과 단결정 실리콘을 사용하는 광전 변환층의 광전 변환 효율(양자 효율)의 파장에 대한 의존성이 계산기 시뮬레이션에 의해 얻어졌다. 계산 소프트웨어로서 Silvaco, Inc.가 제조한 디바이스 시뮬레이터 Atlas가 사용되었다.
계산을 위해 사용된 광전 변환층은 p-i-n 접합 구조를 가졌다. 비정질 실리콘을 사용한 광전 변환층에 대해, p층, i층 및 n층의 두께는 각각 10 nm, 200 nm, 및 10 nm이었다. 단결정 실리콘을 사용한 광전 변환층에 대해, p층, i층, 및 n층의 두께는 각각 10 nm, 30μm, 및 10 nm이었다. p층 및 n층에서의 불순물 원소의 농도는 모두 1×1019(cm-3)이었고, 모든 불순물 원소들이 활성화된 상태하에서 계산을 실시하였다. 또한, 전극 또는 중간층으로서 기능하는 도전층 및 도전층과 광전 변환층 사이의 계면에서 광의 반사, 산란, 흡수 등은 고려되지 않았다.
본 실시형태에서, 간략화를 위해, 비정질 실리콘을 사용한 광전 변환층 에 입사하는 광의 양 및 단결정 실리콘을 사용한 광전 변환층에 입사하는 광의 양이 동일하다는 조건하에서, 각 광전 변환층의 양자 효율이 개별적으로 계산되었다.
도 24는 계산의 전제조건으로서 사용된 비정질 실리콘(a-Si) 및 단결정 실리콘(c-Si)의 광 흡수 계수(cm-1)를 도시한다. 도 24에서, 수평축은 파장(μm)을 나타내고, 수직축은 대응하는 파장에 관한 흡수 계수(cm-1)를 나타낸다.
도 25는 상기 데이터에 기초하여 계산된 비정질 실리콘(a-Si)을 사용한 광전 변환층의 양자 효율을 도시한다. 도 25에서, 수평축은 파장(μm)을 나타내고, 수직축은 대응하는 파장에 관한 양자 효율을 나타낸다. 양자 효율은 분모가 입사 광이 전류로 변환되는 경우의 전류이고, 분자가 음극의 전류인 분수에 기초하여 얻어진다.
도 25에 따르면, 비정질 실리콘을 사용한 광전 변환층의 광전 변환 효율은 단파장측(0.4μm 내지 0.6μm)상에서 높다. 비정질 실리콘을 사용한 광전 변환층은 두께가 대략 100 nm일 때에도 충분히 광전 변환할 수 있다. 또한, 비정질 실리콘을 사용한 광전 변환층은 장파장으로 광을 충분히 투과할 수 있기 때문에 탑 셀로서 사용되는 것이 바람직하다.
도 26은 단결정 실리콘(c-Si)을 사용한 광전 변환층의 양자 효율을 도시한다. 도 25에서와 같이, 도 26에서, 수평축은 파장(μm)을 나타내고, 수직축은 대응하는 파장에 관한 양자 효율을 나타낸다.
도 26에 따르면, 단결정 실리콘을 사용한 광전 변환층의 광전 변환 효율은 넓은 파장 대역(0.4μm 내지 0.9μm)에서 높다. 단결정 실리콘을 사용한 광전 변환층은 그것의 바람직한 두께가 수십μm이기 때문에, 보텀 셀로서 사용되는 것이 바람직하다.
도 27은 도 25 및 도 26에 도시된 결과를 사용하여 얻어진, 비정질 실리콘을 사용한 광전 변환층 및 단결정 실리콘을 사용한 광전 변환층이 적층된 구조의 양자 효율을 도시한다. 도 27이, 비정질 실리콘을 사용한 광전 변환층이 탑 셀로서 사용되고, 단결정 실리콘을 사용한 광전 변환층이 보텀 셀로서 사용된 경우의 양자 효율을 도시한다는 것에 유의한다. 여기서, 간략화를 위해, 광전 변환층 이외의 팩터들을 고려에서 제외하고 계산이 실시되었다. 다시 말해, 탑 셀과 보텀 셀을 접속하는 중간층 등의 영향은 고려되지 않았다.
본 실시형태의 계산 결과에 따르면, 비정질 실리콘을 사용한 광전 변환층에 적합한 파장과 단결정 실리콘을 사용한 광전 변환층에 적합한 파장이 상이하였다. 다시 말해, 광전 변환 효율은 이들 광전 변환층들이 적층될 때 향상된다고 할 수 있다.
본 실시형태가 임의의 다른 실시형태들과 적절히 조합될 수 있다는 것에 유의한다.
본 출원은 그 전체 내용이 참조로 본원에 포함되는, 2009년 6월 5일 일본 특허청에 출원된 일본 특허 출원 제2009-136672호에 기초한다.
101 기판, 102 셀, 103 구조체, 104 기판, 105 셀, 106 섬유체, 107 유기 수지, 110 도전막, 111 광전 변환층, 112 도전막, 113 p층, 114 i층, 115 n층, 120 도전막, 121 광전 변환층, 122 도전막, 123 n층, 124 i층, 125 p층, 131 광전 변환층, 133 p층, 135 n층, 143 p층, 145 n층, 151 광전 변환층, 152 광전 변환층, 153 p층, 154 i층, 155 n층, 156 p층, 157 i층, 158 n층, 159 광전 변환층, 160 p층, 161 i층, 162 n층, 163 중간층, 250 경사, 251 위사, 252 바스켓 홀, 602 광전 변환 영역, 610 광전 변환 영역, 612 도통부, 614 광전 변환 영역, 616 도통부, 1000 트랜스퍼실, 1002 로드/언로드실, 1004 성막실, 1006 성막실, 1008 성막실, 1010 성막실, 1012 성막실, 1020 반송 로봇, 1101 단결정 반도체 기판, 1102 보호층, 1103 제 1 반도체층, 1104 취화층, 1105 도전막, 1106 절연층, 1107 지지 기판, 1108 분리 기판, 1109 제 2 반도체층, 1110 제 3 반도체층, 1111 광전 변환층, 1112 도전막, 1101a 단결정 반도체 기판, 1101b 단결정 반도체 기판, 1201 지지 기판, 1202 박리층, 1203 절연층, 1204 도전막, 1205 제 1 반도체층, 1206 제 2 반도체층, 1207 제 3 반도체층, 1208 임시 지지 기판, 1209 박리용 접착제, 1210 접착제층, 1211 플라스틱 기판, 1212 도전막, 1301 단결정 반도체 기판, 1302 텍스처 구조, 1303 제 1 반도체층, 1304 도전막, 1305 제 3 반도체층, 1306 도전막, 1307 광전 변환층, 121a 광전 변환층, 121b 광전 변환층, 141a 광전 변환층, 141b 광전 변환층

Claims (18)

  1. 광전 변환 기능을 갖는 제 1 셀;
    섬유체 및 수지를 포함하는, 상기 제 1 셀 위의 구조체; 및
    상기 구조체 위에 광전 변환 기능을 갖는 제 2 셀을 포함하고,
    상기 제 1 셀 및 상기 제 2 셀은 상기 구조체를 통해 서로 고착되는, 광전 변환 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 셀 및 상기 제 2 셀 각각은 제 1 도전막과 제 2 도전막 사이에 협지된 광전 변환층을 포함하는, 광전 변환 디바이스.
  3. 제 1 항에 있어서,
    상기 제 1 셀 및 상기 제 2 셀 각각은 제 1 도전막과 제 2 도전막 사이에 협지된 광전 변환층을 포함하고, 상기 광전 변환층은 p형 반도체층 및 n형 반도체층을 포함하는, 광전 변환 디바이스.
  4. 제 1 항에 있어서,
    상기 제 1 셀 및 상기 제 2 셀 각각은 적어도, 제 1 도전막과 제 2 도전막 사이에 협지된 광전 변환층을 포함하고, 상기 광전 변환층은 p형 반도체층, i형 반도체층, 및 n형 반도체층을 포함하는, 광전 변환 디바이스.
  5. 제 1 항에 있어서,
    상기 제 1 셀 및 상기 제 2 셀 각각은 비정질 실리콘, 결정성 실리콘, 및 단결정 실리콘 중 적어도 하나를 포함하는, 광전 변환 디바이스.
  6. 제 1 항에 있어서,
    상기 섬유체에는 상기 수지가 함침(impregnate)되는, 광전 변환 디바이스.
  7. 제 1 항에 있어서,
    상기 섬유체에는 상기 수지가 함침되고, 상기 수지는 유기 수지인, 광전 변환 디바이스.
  8. 제 1 기판;
    상기 제 1 기판 위의 광전 변환 기능을 갖는 제 1 셀;
    섬유체 및 수지를 포함하는, 상기 제 1 셀 위의 구조체;
    상기 구조체 위에 광전 변환 기능을 갖는 제 2 셀; 및
    상기 제 2 셀 위의 제 2 기판을 포함하고,
    상기 제 1 셀 및 상기 제 2 셀은 상기 구조체를 통해 서로 고착되는, 광전 변환 디바이스.
  9. 제 8 항에 있어서,
    상기 제 1 셀 및 상기 제 2 셀 각각은 제 1 도전막과 제 2 도전막 사이에 협지된 광전 변환층을 포함하는, 광전 변환 디바이스.
  10. 제 8 항에 있어서,
    상기 제 1 셀 및 상기 제 2 셀 각각은 제 1 도전막과 제 2 도전막 사이에 협지된 광전 변환층을 포함하고, 상기 광전 변환층은 p형 반도체층 및 n형 반도체층을 포함하는, 광전 변환 디바이스.
  11. 제 8 항에 있어서,
    상기 제 1 셀 및 상기 제 2 셀 각각은 적어도, 제 1 도전막과 제 2 도전막 사이에 협지된 광전 변환층을 포함하고, 상기 광전 변환층은 p형 반도체층, i형 반도체층, 및 n형 반도체층을 포함하는, 광전 변환 디바이스.
  12. 제 8 항에 있어서,
    상기 제 1 셀 및 상기 제 2 셀 각각은 비정질 실리콘, 결정성 실리콘, 및 단결정 실리콘 중 적어도 하나를 포함하는, 광전 변환 디바이스.
  13. 제 8 항에 있어서,
    상기 섬유체에는 상기 수지가 함침되는, 광전 변환 디바이스.
  14. 제 8 항에 있어서,
    상기 섬유체에는 상기 수지가 함침되고, 상기 수지는 유기 수지인, 광전 변환 디바이스.
  15. 광전 변환 기능을 갖는 제 1 셀을 형성하는 단계;
    광전 변환 기능을 갖는 제 2 셀을 형성하는 단계;
    상기 제 1 셀을 섬유체 및 수지를 포함하는 구조체에 고착하는 단계; 및
    상기 제 2 셀을 상기 구조체에 고착하는 단계를 포함하는, 광전 변환 디바이스를 제조하는 방법.
  16. 제 15 항에 있어서,
    제 1 도전막, 광전 변환층, 및 제 2 도전막이 상기 제 1 셀 및 상기 제 2 셀 각각으로서 형성되는, 광전 변환 디바이스를 제조하는 방법.
  17. 제 15 항에 있어서,
    제 1 도전막, p형 반도체층, n형 반도체층, 및 제 2 도전막이 상기 제 1 셀 및 상기 제 2 셀 각각으로서 형성되는, 광전 변환 디바이스를 제조하는 방법.
  18. 제 15 항에 있어서,
    제 1 도전막, p형 반도체층, i형 반도체층, n형 반도체층, 및 제 2 도전막이 상기 제 1 셀 및 상기 제 2 셀 각각으로서 형성되는, 광전 변환 디바이스를 제조하는 방법.
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