KR20120014150A - 3차원 적층된 비휘발성 메모리 유닛 - Google Patents
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Abstract
메모리 유닛의 제 1 층에서 제 1 트랜지스터 영역에 걸쳐 있는 제 1 트랜지스터(210); 메모리 유닛의 제 2 층에서 제 2 트랜지스터 영역에 걸쳐 있는 제 2 트랜지스터(220); 메모리 유닛의 제 3 층에서 제 1 메모리 영역에 걸쳐 있는 제 1 저항 감지 메모리(RSM) 셀(230); 및 메모리 유닛의 제 3 층에서 제 2 메모리 영역에 걸쳐 있는 제 2 RSM 셀(250)을 포함하는 메모리 유닛이 개시되며, 제 1 트랜지스터는 제 1 RSM 셀에 전기적으로 커플링되고, 제 2 트랜지스터는 제 2 RSM 셀에 전기적으로 커플링되고, 제 2 층은 제 1 및 제 3 층들 사이에 있고, 제 1 및 제 2 트랜지스터는 트랜지스터 오버랩 영역을 가지며, 제 1 메모리 영역 및 제 2 메모리 영역은 제 1 트랜지스터 영역 및 제 2 트랜지스터 영역을 넘어서 확장하지 않는다.
Description
메모리의 새로운 타입들은 메모리의 통상적으로 이용되는 타입들과 경쟁할 수 있는 상당한 가능성을 보였다. 예컨대, 비휘발성 스핀 전달 토크 랜덤 액세스 메모리(spin-transfer torque random access memory)(여기서 "STRAM"이라 지칭됨) 및 저항 랜덤 액세스 메모리(resistive random access memory)(여기서 "RRAM"이라 지칭됨) 양자 모두는 차세대 메모리를 위한 우수한 후보들로 고려된다. FLASH 메모리(NAND 또는 NOR)와 같은 확립된 메모리 타입들과 더 효과적으로 경쟁하기 위한 STRAM 및 RRAM의 능력은 칩 상에 메모리 유닛들(메모리 셀 및 그 메모리 셀과 연관된 구동 디바이스)이 형성될 수 있는 밀도를 증가시킴으로써 극대화될 수 있다.
여기서 메모리 유닛이 개시되며, 그 메모리 유닛은, 메모리 유닛의 제 1 층에서 제 1 트랜지스터 영역에 걸쳐 있는 제 1 트랜지스터; 메모리 유닛의 제 2 층에서 제 2 트랜지스터 영역에 걸쳐 있는 제 2 트랜지스터; 메모리 유닛의 제 3 층에서 제 1 메모리 영역에 걸쳐 있는 제 1 저항 감지 메모리(RSM) 셀; 및 메모리 유닛의 제 3 층에서 제 2 메모리 영역에 걸쳐 있는 제 2 RSM 셀을 포함하며, 제 1 트랜지스터는 제 1 RSM 셀에 전기적으로 커플링되고, 제 2 트랜지스터는 제 2 RSM 셀에 전기적으로 커플링되고, 제 2 층은 제 1 및 제 3 층들 사이에 있고, 제 1 및 제 2 트랜지스터는 트랜지스터 오버랩 영역을 가지며, 제 1 메모리 영역 및 제 2 메모리 영역은 제 1 트랜지스터 영역 및 제 2 트랜지스터 영역을 넘어서 확장하지 않는다.
여기서 RSM 유닛이 개시되며, 그 RSM 유닛은, 메모리 유닛의 제 1 층에서 제 1 트랜지스터 영역에 걸쳐 있는 제 1 트랜지스터; 메모리 유닛의 제 2 층에서 제 2 트랜지스터 영역에 걸쳐 있는 제 2 트랜지스터; 및 메모리 유닛의 제 3 층에서 메모리 영역에 걸쳐 있는 RSM 셀을 포함하며, 제 1 트랜지스터는 제 2 트랜지스터에 전기적으로 커플링되고, 제 2 트랜지스터는 RSM 셀에 전기적으로 커플링되고, 제 2 층은 제 1 층과 제 3 층 사이에 있고, 제 1 트랜지스터 및 제 2 트랜지스터는 트랜지스터 오버랩 영역을 가지며, 메모리 영역은 제 1 및 제 2 트랜지스터 영역들을 넘어서 확장하지 않는다.
또한, 여기서 RSM 유닛을 이용하는 방법들이 개시되며, 그 방법들은, 메모리 유닛의 제 1 층에서 제 1 트랜지스터 영역에 걸쳐 있는 제 1 트랜지스터, 메모리 유닛의 제 2 층에서 제 2 트랜지스터 영역에 걸쳐 있는 제 2 트랜지스터, 및 메모리 유닛의 제 3 층에서 메모리 영역에 걸쳐 있는 RSM 셀을 포함하는 RSM 유닛을 제공하는 단계; 및 RSM 셀의 저항 상태를 결정하기 위해, 제 1 또는 제 2 트랜지스터만을 활성화하는 단계를 포함하며, 제 1 트랜지스터는 제 2 트랜지스터에 전기적으로 커플링되고, 제 2 트랜지스터는 RSM 셀에 전기적으로 커플링되고, 제 2 층은 제 1 층과 제 3 층 사이에 있고, 제 1 트랜지스터 및 제 2 트랜지스터는 트랜지스터 오버랩 영역을 가지며, 메모리 영역은 제 1 및 제 2 트랜지스터 영역들을 넘어서 확장하지 않는다.
이들 및 다양한 다른 특징들 및 유리한 점들은 다음의 상세한 설명을 읽음으로써 명백하게 될 것이다.
본 개시는 첨부 도면들과 함께 본 개시의 다양한 실시예들의 다음의 상세한 설명을 고려하여 더 완전하게 이해될 수도 있다.
도 1a 및 도 1b는 예시적인 STRAM 셀들의 개략도들이며; 도 1c는 예시적인 RRAM 셀의 개략도이다.
도 2a는 여기서 개시된 메모리 유닛의 실시예의 개략도이다.
도 2b는 여기서 개시된 단일 메모리 셀 - 단일 트랜지스터 구성을 이용하는 메모리 유닛의 실시예의 개략도이고; 도 2c는 도 2b에서 도시된 메모리 유닛의 투시도이며; 도 2d는 도 2b에서 도시된 메모리 유닛의 회로도이다.
도 3a는 여기서 개시된 단일 메모리 셀 - 단일 트랜지스터 구성을 이용하는 메모리 유닛의 실시예의 개략도이고; 도 3b는 도 3a에서 도시된 메모리 유닛의 다른 관점으로부터의 개략도이며; 도 3c는 STRAM 단일 메모리 셀 - 단일 트랜지스터를 이용하는 메모리 유닛의 개략도이다.
도 4a는 여기서 개시된 단일 메모리 셀 - 단일 트랜지스터 구성을 이용하는 메모리 유닛의 실시예의 개략도이고; 도 4b는 도 4a에서 도시된 메모리 유닛의 다른 관점으로부터의 개략도이며; 도 4c는 STRAM 단일 메모리 셀 - 단일 트랜지스터를 이용하는 메모리 유닛의 개략도이다.
도 5a는 단일 메모리 셀 - 이중 트랜지스터 구성을 이용하는 메모리 유닛에 대한 회로도이고; 도 5b는 그러한 메모리 유닛의 개략도이고; 도 5c는 도 5b에서 도시된 메모리 유닛의 다른 관점으로부터의 개략도이고; 도 5d는 여기서 개시된 단일 메모리 셀 - 단일 트랜지스터 구성을 이용하는 메모리 유닛의 실시예의 개략도이고; 도 5e는 STRAM 단일 메모리 셀 - 이중 트랜지스터 구성을 이용하는 메모리 유닛의 개략도이며; 도 5f는 도 5d에서 도시된 메모리 유닛의 다른 관점으로부터의 개략도이다.
도 6은 메모리 셀에 액세스하기 위한 다른 엘리먼트들로 구성된 메모리 유닛의 부분의 실시예의 개략도이다.
도 7은 여기서 개시된 메모리 유닛들을 포함하는 예시적인 메모리 어레이의 개략적인 투시도이다.
도면들은 반드시 실제 크기의 비율이지는 않다. 도면들에서 사용된 유사한 번호들은 유사한 컴포넌트들을 지칭한다. 그러나, 소정의 도면에서의 컴포넌트를 지칭하기 위한 번호의 사용이 동일한 번호로 지정된 다른 도면에서의 컴포넌트를 한정하도록 의도되지 않는다는 것이 이해될 것이다.
도 1a 및 도 1b는 예시적인 STRAM 셀들의 개략도들이며; 도 1c는 예시적인 RRAM 셀의 개략도이다.
도 2a는 여기서 개시된 메모리 유닛의 실시예의 개략도이다.
도 2b는 여기서 개시된 단일 메모리 셀 - 단일 트랜지스터 구성을 이용하는 메모리 유닛의 실시예의 개략도이고; 도 2c는 도 2b에서 도시된 메모리 유닛의 투시도이며; 도 2d는 도 2b에서 도시된 메모리 유닛의 회로도이다.
도 3a는 여기서 개시된 단일 메모리 셀 - 단일 트랜지스터 구성을 이용하는 메모리 유닛의 실시예의 개략도이고; 도 3b는 도 3a에서 도시된 메모리 유닛의 다른 관점으로부터의 개략도이며; 도 3c는 STRAM 단일 메모리 셀 - 단일 트랜지스터를 이용하는 메모리 유닛의 개략도이다.
도 4a는 여기서 개시된 단일 메모리 셀 - 단일 트랜지스터 구성을 이용하는 메모리 유닛의 실시예의 개략도이고; 도 4b는 도 4a에서 도시된 메모리 유닛의 다른 관점으로부터의 개략도이며; 도 4c는 STRAM 단일 메모리 셀 - 단일 트랜지스터를 이용하는 메모리 유닛의 개략도이다.
도 5a는 단일 메모리 셀 - 이중 트랜지스터 구성을 이용하는 메모리 유닛에 대한 회로도이고; 도 5b는 그러한 메모리 유닛의 개략도이고; 도 5c는 도 5b에서 도시된 메모리 유닛의 다른 관점으로부터의 개략도이고; 도 5d는 여기서 개시된 단일 메모리 셀 - 단일 트랜지스터 구성을 이용하는 메모리 유닛의 실시예의 개략도이고; 도 5e는 STRAM 단일 메모리 셀 - 이중 트랜지스터 구성을 이용하는 메모리 유닛의 개략도이며; 도 5f는 도 5d에서 도시된 메모리 유닛의 다른 관점으로부터의 개략도이다.
도 6은 메모리 셀에 액세스하기 위한 다른 엘리먼트들로 구성된 메모리 유닛의 부분의 실시예의 개략도이다.
도 7은 여기서 개시된 메모리 유닛들을 포함하는 예시적인 메모리 어레이의 개략적인 투시도이다.
도면들은 반드시 실제 크기의 비율이지는 않다. 도면들에서 사용된 유사한 번호들은 유사한 컴포넌트들을 지칭한다. 그러나, 소정의 도면에서의 컴포넌트를 지칭하기 위한 번호의 사용이 동일한 번호로 지정된 다른 도면에서의 컴포넌트를 한정하도록 의도되지 않는다는 것이 이해될 것이다.
다음의 설명에서, 본원의 일부를 형성하며 수개의 구체적인 실시예들이 예시의 방식으로 도시된 첨부 도면들의 세트가 참조된다. 다른 실시예들이 고려되고, 본 개시의 범위 또는 사상으로부터 벗어나지 않으면서 이루어질 수도 있다는 것이 이해되어야 한다. 따라서, 다음의 상세한 설명은 한정하는 의미로 취해져서는 않된다.
다르게 표시되지 않는 한, 본 명세서 및 청구항들에서 사용되는 피쳐 사이즈들, 양들, 및 물리적인 특성들을 표현하는 모든 수들은 모든 경우들에서 "약"이라는 용어에 의해 수식되는 것으로 이해되어야 한다. 따라서, 반대로 표시되지 않는 한, 전술한 명세서 및 첨부된 청구항들에서 제시된 수치 파라미터들은 여기서 개시된 교시들을 이용하여 당업자에 의해 획득되도록 추구되는 원하는 특성들에 따라 변화할 수 있는 근사치들이다.
종점들에 의한 수치 범위들의 기재는 그 범위 내에 포함된 모든 수들(예컨대, 1 내지 5는 1, 1.5, 2, 2.75, 3, 3.80, 4, 및 5를 포함한다) 및 그 범위 내의 임의의 범위를 포함한다.
본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "a", "an", 및 "the"와 같은 단수 형태들은, 내용이 명확하게 다르게 지시하지 않는 한, 복수의 지시 대상들을 갖는 실시예들을 포함한다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "또는"이라는 용어는 일반적으로, 내용이 명확하게 다르게 지시하지 않는 한, "및/또는"을 포함하는 그 용어의 의미로 채용된다.
"하부", "상부", "밑", "아래", "위" 및 "상부 상"을 포함하지만 이에 한정되지는 않는 공간적으로 관련된 용어들은, 여기서 사용되는 경우에 설명을 용이하게 하기 위하여, 일 엘리먼트(들) 대 다른 엘리먼트에 대한 공간적인 관계들을 설명하기 위하여 이용된다. 그러한 공간적으로 관련된 용어들은, 도면들에서 도시되고 여기서 설명된 특정한 방향들에 부가하여 사용 또는 동작 시의 디바이스의 상이한 방향들을 포함한다. 예컨대, 도면들에서 도시된 물품이 뒤집혀지거나 또는 돌려지는 경우에, 다른 엘리먼트들 아래 또는 밑에 있는 것으로 이전에 설명된 부분들이 그 다른 엘리먼트들 위에 있을 것이다.
여기서 사용되는 바와 같이, 예컨대 엘리먼트, 컴포넌트, 또는 층이 다른 엘리먼트, 컴포넌트, 또는 층 "상에", "에 접속된", "과 커플링된" 또는 "과 접촉한" 것으로 설명되는 경우에, 예컨대, 그 엘리먼트, 컴포넌트, 또는 층이 특정한 엘리먼트, 컴포넌트, 또는 층 바로 위에 있을 수 있거나, 직접적으로 접속될 수 있거나, 직접적으로 커플링될 수 있거나, 직접적으로 접촉할 수 있거나, 또는 개재된 엘리먼트들, 컴포넌트들, 또는 층들이 특정한 엘리먼트, 컴포넌트, 또는 층 상에 있을 수도 있거나, 접속될 수도 있거나, 커플링될 수도 있거나, 또는 접촉할 수도 있다. 예컨대 엘리먼트, 컴포넌트, 또는 층이 다른 엘리먼트 "바로 위에", "에 직접적으로 접속된", "와 직접적으로 커플링된", 또는 "와 직접적으로 접촉한" 것으로 지칭되는 경우에, 예컨대 개재된 엘리먼트들, 컴포넌트들, 또는 층들이 존재하지 않는다.
STRAM 및 RRAM과 같은 비휘발성 메모리 셀들은 비교적 큰 구동 전류들을 요구하며, 예컨대, 몇몇 STRAM 셀들은 약 400 마이크로 암페어(㎂)의 구동 전류들을 요구한다. 통상적으로 이용되는 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET)들은 일반적으로 약 800 ㎂/마이크로미터(㎛)의 구동 능력들을 갖는다. 따라서, 일반적으로, 이러한 필요한 구동 전류를 제공할 수 있는 MOSFET은 약 0.5 ㎛이어야 한다. 현재 이용 가능한 반도체 제조 기술들이 90 ㎚(F)의 최소 치수를 갖는다고 가정하면, 유용한 MOSFET의 폭은 약 5.6 F이다. 일반적으로, 통상적으로 이용되는 메모리 유닛 구성들은 단일 트랜지스터와 연관된 단일 메모리 셀을 갖는다. 메모리 셀이 F x 2F의 치수들을 갖고 메모리 유닛들이 일반적으로 F의 각각의 메모리 유닛 사이의 스페이싱(spacing)을 요구한다고 가정하면, 통상적으로 이용되는 메모리 유닛 구성들은 (5.6F + F)*(2F + F + F)의 면적을 가지며, 이는 약 26.4 F2과 동등하다. 요구되는 총 면적, 26.4 F2을 단독의 메모리 셀 면적, 2 F2과 비교하는 경우에, 통상적으로 이용되는 메모리 유닛 구성들에서, 트랜지스터가 메모리 셀보다 상당히 더 많은 면적을 요구하고, 단일 기능 메모리 셀에 대해 요구되는 비교적 큰 면적의 주요한 원인이라는 것을 알 수 있다.
여기서 개시된 것들과 같은 메모리 유닛들은, 상당히 더 적은 면적을 이용하여 비용 및 효율에서 이점들을 제공할 수 있는 트랜지스터들 및 메모리 셀들에 대한 대안적인 구성들을 제안한다. 개시된 메모리 유닛들은, 2개의 더 작은 트랜지스터들로 하나의 메모리 셀에 전력 공급하거나, 또는 2개의 트랜지스터들을 2개의 수직으로 위에 놓인 층들에서 배열하고 2개의 메모리 셀들을 2개의 트랜지스터들 위의 공유되는 제 3 층 상에 배치하여 트랜지스터 및 그 트랜지스터의 연관된 메모리 셀의 3차원 구성을 변화시킴으로써, 그러한 이점들을 제안한다. 그러한 이점들을 획득하기 위해 이용될 수 있는 다양한 상이한 구성들이 여기서 논의될 것이다. 그러한 구성들을 위해 필요한 면적의 (위에서와 유사한) 계산이 각각의 실시예에 대하여 논의될 것이다.
여기서 사용되는 "메모리 유닛"이라는 용어는, 전류로 하여금 하나 이상의 메모리 셀들을 통해 지나가게 허용하도록 기능할 수 있는 하나 이상의 디바이스들에 전기적으로 접속된 하나 이상의 메모리 셀들을 지칭할 수 있다. 일 실시예에서, 메모리 유닛은 2개의 트랜지스터들에 전기적으로 접속된 하나의 메모리 셀을 포함할 수 있다. 일 실시예에서, 하나의 메모리 셀이 다른 하나의 트랜지스터에 전기적으로 접속된 2개의 트랜지스터들 중 하나의 트랜지스터에 전기적으로 접속될 수 있다. 그러한 구성은 단일 메모리 셀 - 이중 트랜지스터 구성이라 지칭될 수 있다. 일 실시예에서, 메모리 유닛은 제 1 트랜지스터에 전기적으로 접속된 제 1 메모리 셀 및 제 2 트랜지스터에 전기적으로 접속된 제 2 메모리 셀을 포함할 수 있다. 그러한 구성은 단일 메모리 셀 - 단일 트랜지스터 구성이라 지칭될 수 있다.
여기서 설명된 메모리 디바이스에서 이용된 메모리 셀은 메모리의 다수의 상이한 타입들을 포함할 수 있다. 여기서 개시된 디바이스들에서 이용될 수 있는 메모리의 예시적인 타입들은 저항 감지 메모리(resistive sense memory; RSM) 셀들과 같은 비휘발성 메모리를 포함하지만 이에 한정되지는 않는다. RSM 셀은 RSM 셀의 상이한 저항 상태들을 사용하여 데이터 저장을 제공하는 변화 가능한 저항을 갖는 메모리 셀이다. 예시적인 RSM 셀들은 강유전성 RAM(FeRAM 또는 FRAM); 자기 저항 RAM(MRAM); 저항 RAM(RRAM); PRAM, PCRAM, 및 C-RAM이라 또한 지칭되는 상 변화 메모리(PCM); 도전성-브릿징 RAM 또는 CBRAM이라 또한 지칭되는 프로그래머블 금속화 셀(PMC); 및 STRAM이라 또한 지칭되는 스핀 토크 전달 RAM을 포함하지만 이에 한정되지는 않는다.
실시예들에서, RSM 셀은 STRAM 셀일 수 있다. STRAM 메모리 셀들은 MTJ(magnetic tunnel junction)를 포함하며, MTJ는 일반적으로 터널 장벽이라 또한 알려져 있는 얇은 절연층에 의해 분리된 2개의 자성 전극 층들을 포함한다. MTJ의 실시예는 도 1a에서 도시된다. 도 1a에서의 MTJ(100)는 제 1 자성층(110) 및 제 2 자성층(130)을 포함하며, 제 1 자성층(110) 및 제 2 자성층(130)은 절연층(120)에 의해 분리된다. 도 1b는 제 1 전극층(140) 및 제 2 전극층(150)과 접촉한 MTJ(100)를 도시한다. 제 1 전극층(140) 및 제 2 전극층(150)은 제 1 자성층(110) 및 제 2 자성층(130)을 자성층들을 통해 판독 및 기록 전류들을 제공하는 제어 회로(미도시)에 각각 전기적으로 접속시킨다. 제 1 자성층(110) 및 제 2 자성층(130)의 자화 벡터들의 상대적인 배향은 MTJ(100)에 걸친 저항에 의해 결정될 수 있으며; MTJ(100)에 걸친 저항은 제 1 자성층(110) 및 제 2 자성층(130)의 자화 벡터들의 상대적인 배향에 의해 결정될 수 있다.
일반적으로, 제 1 자성층(110) 및 제 2 자성층(130)은 철(Fe), 코발트(Co), 및 니켈(Ni) 합금들과 같은 강자성 합금들로 이루어진다. 실시예들에서, 제 1 자성층(110) 및 제 2 자성층(130)은 FeMn, NiO, IrMn, PtPdMn, NiMn, 및 TbCo와 같은 합금들로 이루어질 수 있다. 일반적으로, 절연층(120)은 알루미늄 산화물(Al2O3) 또는 마그네슘 산화물(MgO)과 같은 절연 재료로 이루어진다.
일반적으로, 자성층들 중 하나, 예컨대 제 1 자성층(110)의 자화는 미리 결정된 방향으로 고정되는(pinned) 한편, 다른 자성층, 예컨대 제 2 자성층(130)의 자화 방향은 스핀 토크의 영향 하에서 회전이 자유롭다. 예컨대, 제 1 자성층(110)의 고정은 PtMn, IrMn, 및 그외의 재료와 같은 반강자성 정렬된 재료에 의한 교환 바이어스(exchange bias)의 사용을 통해 달성될 수도 있다.
실시예들에서, RSM 셀은 RRAM 셀일 수 있다. 도 1c는 예시적인 저항 랜덤 액세스 메모리(RRAM) 셀(160)의 개략도이다. RRAM 셀(160)은 중간층(112)의 전기 저항을 변경함으로써 전기 전류 또는 전압 펄스에 응답하는 중간층(112)을 포함한다. 이 현상은 전기 펄스 유도 저항 변화 효과라 지칭될 수 있다. 예컨대, 이 효과는 메모리의 저항(즉, 데이터 상태)을 하나 이상의 고 저항 상태(들)로부터 저 저항 상태로 변화시킨다. 중간층(112)은 제 1 전극(114)과 제 2 전극(116) 사이에 개재(interpose)되고, RRAM 셀의 데이터 저장 재료층으로서 기능한다. 제 1 전극(114) 및 제 2 전극(116)은 전압 소스(미도시)에 전기적으로 접속된다. 제 1 전극(114) 및 제 2 전극(116)은 예컨대 금속과 같은 임의의 유용한 전기 전도성 재료로 형성될 수 있다.
중간층(112)을 형성하는 재료는 임의의 알려져 있는 유용한 RRAM 재료일 수 있다. 실시예들에서, 중간층(112)을 형성하는 재료는 금속 산화물과 같은 산화물 재료를 포함할 수 있다. 몇몇 실시예들에서, 금속 산화물은 바이너리(binary) 산화물 재료 또는 복합 금속 산화물 재료이다. 다른 실시예들에서, 중간층(112)을 형성하는 재료는 칼코게나이드 고체 전해질 재료(chalcogenide solid electrolyte material) 또는 유기/폴리머 재료를 포함할 수 있다.
바이너리 금속 산화물 재료는 MxOy의 화학식으로서 표현될 수 있다. 이 식에서, "M", "O", "x", 및 "y"라는 문자들은 금속, 산소, 금속 조성비, 및 산소 조성비라 각각 지칭된다. 금속 "M"은 전이 금속 및/또는 알루미늄(Al)일 수도 있다. 이 경우에서, 전이 금속은 니켈(Ni), 니오븀(Nb), 티타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 코발트(Co), 철(Fe), 구리(Cu), 및/또는 크롬(Cr)일 수도 있다. 중간층(112)으로서 사용될 수도 있는 바이너리 금속 산화물들의 구체적인 예들은 CuO, NiO, CoO, ZnO, CrO2, TiO2, HfO2, ZrO2, Fe2O3, 및 Nb2O5를 포함한다.
실시예들에서, 금속 산화물은 예컨대 식 Pr0 .7Ca0 .3MnO3, 또는 SrTiO3, 또는 SiZrO3, 또는 Cr 또는 Nb가 도핑된 이들 산화물들을 갖는 복합 산화물 재료와 같은 임의의 유용한 복합 금속 산화물일 수 있다. 또한, 복합물은 LaCuO4 또는 Bi2Sr2CaCu2O8을 포함할 수 있다. 고체 칼코게나이드 재료의 일례는 은(Ag) 컴포넌트를 함유하는 게르마늄-셀레나이드(GexSe100-x)이다. 유기 재료의 일례는 폴리(3,4-에틸렌 다이옥시 티오펜)(즉, PEDOT)이다.
또한, RSM 셀은 리드 지르코네이트 티타네이트(lead zirconate titanate)("PZT"라 지칭됨) 또는 SrBi2Ta2O9("SBT"라 지칭됨)와 같은 재료들을 사용하여 도 1c와 유사한 구조들을 갖는 강유전성 캐패시터들을 포함할 수 있다. 그러한 메모리 셀들에서, 분극 방향을 스위칭하기 위해 전기 전류가 사용될 수 있으며, 판독 전류는 분극이 업(up)인지 또는 다운(down)인지를 검출할 수 있다. 그러한 실시예들에서, 판독 동작은 파괴적인 프로세스이며, 여기서, 셀은 내부에 포함된 데이터를 손실하여, 그 셀에 데이터를 다시 기록하기 위해 리프레시를 요구할 것이다.
또한, 여기서 개시된 메모리 유닛들은 트랜지스터들을 포함한다. 일반적으로, 전계-효과 트랜지스터(FET)들이 이용된다. 모든 통상적으로 이용되는 FET들은 게이트, 드레인, 소스, 및 바디(또는 기판)를 갖는다. 일반적으로, 게이트는 물리적인 게이트와 유사하게 FET의 개방 또는 폐쇄를 제어한다. 게이트는 소스와 드레인 사이에 채널을 생성하거나 또는 제거함으로써, 전자들로 하여금 그들의 통로를 통해 흐르게 허용하거나(개방되는 경우) 또는 그 통로를 블로킹한다(폐쇄되는 경우). 전자들은, 인가된 전압에 의해 영향을 받는 경우에, 소스 단자로부터 드레인 단자를 향하여 흐른다. 바디 또는 기판은 게이트, 소스, 및 드레인이 놓인 반도체의 벌크(bulk)이다.
실시예들에서, 여기서 개시된 메모리 유닛들은 금속-산화물-반도체 전계-효과 트랜지스터(MOSFET)들을 이용할 수 있다. 일반적으로, MOSFET들은 n-타입 또는 p-타입 반도체 재료의 채널로 구성되고, NMOSFET들 또는 PMOSFET들(또한 통상적으로 nMOS, pMOS)이라 각각 지칭된다. 또한, 실시예들은 상보형 금속-산화물-반도체 트랜지스터들("CMOS" 트랜지스터들)을 이용할 수 있다. 메모리 유닛에서의 트랜지스터들은 동일한 종류의 트랜지스터들일 수 있지만, 필수적이지는 않다.
여기서 개시된 메모리 유닛의 실시예는 도 2a에서 볼 수 있다. 도 2a에서의 메모리 유닛(200)은 제 1 트랜지스터(210), 제 2 트랜지스터(220), 및 적어도 제 1 RSM 셀(230)을 포함한다. 일반적으로, 여기서 개시된 메모리 유닛들은 폭 치수, 즉 도 2a에서 도시된 x-축을 감소시키기 위해, 높이 치수, 즉 도 2a에서 도시된 z-축을 이용하는 구성을 갖는다. 도 2a에서 볼 수 있는 바와 같이, 제 2 트랜지스터(220)는 제 1 트랜지스터(210) 위에 포지셔닝되며, 적어도 제 1 RSM 셀(230)은 제 2 트랜지스터(220) 위에 포지셔닝된다. 제 1 트랜지스터(210) 및 제 2 트랜지스터(220)는 x-차원에서 오버랩하여, 트랜지스터 오버랩 영역(240)이라 지칭되는 것을 형성한다. 트랜지스터 오버랩 영역(240)이 x-차원에서 더 길수록, 전체 메모리 유닛은 더 적은 폭을 요구할 것이다.
제 1 트랜지스터(210)는 메모리 유닛의 제 1 층에 위치되고, 제 2 트랜지스터(220)는 메모리 유닛의 제 2 층 내에 위치되며, 제 1 RSM 셀(230)은 메모리 유닛의 제 3 층에 위치된다. 일반적으로, 제 2 층은 제 1 및 제 3 층들 사이에 있다. 메모리 유닛에 대하여 사용되는 "층"이라는 단어는 제 1 트랜지스터(210), 제 2 트랜지스터(230), 또는 제 1 RSM 셀(230)과 같은 컴포넌트를 포함하는 (일반적으로, 도 2a에서 보이는 z-축의 방향에서 메모리 유닛의 부분을 차지하는) 메모리 유닛의 부분을 지칭한다.
일반적으로, 여기서 개시된 모든 실시예들은 기본적인 3층 및 트랜지스터 오버랩 영역 구성을 공유한다. 그러한 구성은 높이 차원(도 2a에서의 z-축)에서 컴포넌트들을 적층하고, x-축(또는, 몇몇 실시예들에서의 y-축)의 적어도 일부를 공유함으로써, 폭 또는 길이 차원(도 2a에서의 y-축 또는 x-축) 중 어느 하나에서의 공간을 절약한다. 여기서 개시된 다양한 실시예들은 2개의 트랜지스터들이 동일한 사이즈인지, 2개의 트랜지스터들이 서로 전체적으로 오버랩하는지 또는 부분적으로만 오버랩하는지, 하나의 메모리 셀이 포함되는지 또는 2개의 메모리 셀들이 포함되는지, 및 메모리 셀이 하나의 트랜지스터에 전기적으로 접속되는지 또는 2개의 트랜지스터들에 전기적으로 접속되는지에 따라 변화할 것이다.
여기서 개시된 메모리 유닛은 RSM 셀들과 비교하여 훨씬 더 큰 2개의 트랜지스터들의 (z-축에서의) 오버랩으로 인해 공간을 유리하게 사용한다. 이 방식으로 구성된 2개의 트랜지스터들 및 2개의 연관된 RSM 셀들을 포함하는 메모리 유닛은 일반적으로 이용되는 메모리 유닛들보다 더 작은 개당 기능 메모리 셀 폭(a per functional memory cell width)을 갖는 메모리 유닛을 제공할 것이다. 상술된 바와 같이, 통상적으로 이용되는 메모리 구성들은, RSM 셀들을 위해 필요한 구동 전류에 기초하여, 약 5.6 F(F는 제조될 수 있는 피쳐들의 가장 작은 폭에 기초한 인자)라고 추정될 수 있는 트랜지스터의 폭에 의해 좌우되는 기능 메모리 셀 폭(하나의 메모리 셀 및 연관된 트랜지스터(들)가 점유하는 폭)을 제공할 수 있다. 여기서 개시된 메모리 유닛들의 실시예들은 5.6 F 미만인 기능 메모리 셀 폭들을 가질 수 있다. 실시예들에서, 여기서 개시된 메모리 유닛들은 약 4.0 F(5.6 F의 약 80 %) 이하인 기능 메모리 셀 폭들을 가질 수 있다. 실시예들에서, 여기서 개시된 메모리 유닛들은 약 3.9 F(5.6 F의 약 70 %) 이하인 기능 메모리 셀 폭들을 가질 수 있다. 실시예들에서, 여기서 개시된 메모리 유닛들은 약 3.4 F(5.6 F의 약 60 %) 이하인 기능 메모리 셀 폭들을 가질 수 있다. 실시예들에서, 여기서 개시된 메모리 유닛들은 약 3 F인 기능 메모리 셀 폭들을 가질 수 있다. 실시예들에서, 여기서 개시된 메모리 유닛들은 약 2.8 F인 기능 메모리 셀 폭들을 가질 수 있다.
다른 예시적인 실시예가 도 2b에서 도시된다. 도 2b에서 도시된 실시예는 제 1 트랜지스터(210), 제 2 트랜지스터(220), 제 1 RSM 셀(230), 및 제 2 RSM 셀(250)을 포함한다. 제 1 트랜지스터(210)는 제 1 RSM 셀(230)에 전기적으로 커플링되고, 이는 제 1 전기 접속(215)에 의해 도시되며; 제 2 트랜지스터(220)는 제 2 RSM 셀(250)에 전기적으로 커플링되고, 이는 제 2 전기 접속(225)에 의해 도시된다. 실시예들에서, 제 1 및 제 2 트랜지스터들(210 및 220) 양자 모두는 소스 및 드레인 영역들을 포함하며, 전기 접속들(215 및 225)은 제 1 및 제 2 트랜지스터들(210 및 220)의 드레인 영역들을 통해 RSM 셀들(230 및 250)에 각각 접속한다. 그러한 실시예에서, RSM 셀들의 각각은 그 각각의 고유한 단일 트랜지스터에 의해 구동된다. 실시예들에서, 제 1 및 제 2 RSM 셀들(230 및 250)은 동일한 종류의 RSM 셀들일 수 있다. 실시예들에서, 제 1 및 제 2 RSM 셀들(230 및 250)은 양자 모두 STRAM일 수 있거나, 또는 양자 모두 RRAM일 수 있다. 실시예들에서, 제 1 및 제 2 트랜지스터들(210 및 220)은 동일한 종류의 트랜지스터들일 수 있다. 실시예들에서, 제 1 및 제 2 트랜지스터들(210 및 220)은 MOSFET들일 수 있다.
도 2b에서 보이는 바와 같이, 일반적으로, 메모리 유닛(200)은 x-축, y-축, 및 z-축에 의해 도시된 3개의 차원들을 갖는다. 실시예들에서, x-축 또는 y-축 중 어느 하나에서 메모리 유닛의 길이를 감소시키는 것은 메모리 유닛에 의해 차지되는 면적을 감소시키도록 기능할 수 있다. 도 2b에서 도시된 바와 같은 실시예들에서, x-차원에서 메모리 유닛의 폭을 감소시키는 것은 메모리 유닛에 의해 차지되는 면적을 감소시키도록 기능할 수 있다. 도 2b에서 보이는 바와 같이, 이러한 예시적인 메모리 유닛(200)은 x-축의 방향에서 x1의 길이를 갖는다. 도 2b에서 도시된 바와 같은 실시예들에서, 일반적으로, x-축의 평면에서의 메모리 유닛의 폭은 통상적으로 이용되는 메모리 구성들의 폭의 2배 미만일 수 있다.
예시적인 메모리 유닛(200)은 제 1 트랜지스터(210) 및 제 2 트랜지스터(220)를 포함한다. 일반적으로, 제 2 트랜지스터(220)는 z-축의 방향에서 제 1 트랜지스터(210) 위에 포지셔닝된다. 일반적으로, 제 1 트랜지스터(210)는 메모리 유닛 내에서, x-축의 평면에서 (제 1 트랜지스터 영역이라 지칭되는) 영역에 걸쳐 있고 폭을 갖는다. 또한, 제 2 트랜지스터(220)는 메모리 유닛 내에서, x-축의 평면에서 (제 2 트랜지스터 영역이라 지칭되는) 영역에 걸쳐 있고 폭을 갖는다. 제 2 트랜지스터 영역은 x-축의 평면에서 적어도 부분적으로 제 1 트랜지스터 영역을 오버랩한다. 그 영역은 도 2b에서 도시되고, 트랜지스터 오버랩 영역(240)이라 지칭된다. 다르게 언급하자면, 제 1 트랜지스터(210) 및 제 2 트랜지스터(220) 양자 모두를 포함할 z-축 및 y-축에 의해 정의된 평면을 통해 취해질 수 있는 메모리 유닛의 적어도 하나의 단면이 존재하며; 필수적이지는 않지만, 제 1 트랜지스터(210) 또는 제 2 트랜지스터(220) 중 하나만을 포함할 z-축 및 y-축에 의해 정의된 평면을 통해 취해질 수 있는 적어도 하나의 단면이 존재할 수 있다.
또한, 예시적인 메모리 유닛(200)은 제 1 RSM 셀(230) 및 제 2 RSM 셀(250)을 포함한다. 일반적으로, 제 1 및 제 2 RSM 셀들(230 및 250) 양자 모두는 z-축의 방향에서 제 2 트랜지스터(220) 위에 포지셔닝된다. 제 2 트랜지스터(220)가 z-축의 평면에서 제 1 트랜지스터(210) 위에 포지셔닝되기 때문에, 제 1 및 제 2 RSM 셀들(230 및 250)도 또한 제 1 트랜지스터(210) 위에 포지셔닝된다. 일반적으로, 제 1 RSM 셀(230)은 메모리 유닛 내에서, x-축의 평면에서 (제 1 메모리 영역이라 지칭되는) 영역에 걸쳐 있고 폭을 갖는다. 또한, 제 2 RSM 셀(250)은 메모리 유닛 내에서, x-축의 평면에서 (제 2 메모리 영역이라 지칭되는) 영역에 걸쳐 있고 폭을 갖는다. 제 1 메모리 영역 및 제 2 메모리 영역은 모두 제 1 트랜지스터 영역 및 제 2 트랜지스터 영역을 넘어서 확장하지 않는다. 다르게 언급하자면, RSM 셀들(230 또는 250) 중 어느 하나를 포함하지만 제 1 트랜지스터(210) 또는 제 2 트랜지스터(220) 중 하나 또는 양자 모두를 포함하지 않을 z-축 및 y-축에 의해 정의된 평면을 통해 취해질 수 있는 메모리 유닛의 단면이 존재하지 않는다.
제 1 트랜지스터(210)는 메모리 유닛의 제 1 층에 위치될 수 있고, 제 2 트랜지스터(220)는 메모리 유닛의 제 2 층에 위치될 수 있으며, RMS 셀들(230 및 250)은 메모리 유닛의 제 3 층에 위치될 수 있다. 일반적으로, 제 2 층은 제 1 및 제 3 층들 사이에 포지셔닝된다. 컴포넌트들이 3개의 위에 놓인 층들(three overlying layers)에서 위치되는데, 제 1 및 제 2 트랜지스터들의 트랜지스터 오버랩 영역(240), 및 (단일 트랜지스터에 의해 차지되는 영역 내에서 2개가 포지셔닝되게 허용하는) RSM 셀들의 비교적 더 작은 면적들은 이 구성으로 하여금 기능 메모리 셀 폭을 최소화하게 허용한다.
그러한 메모리 유닛의 다른 도면은 도 2c에서 볼 수 있다. 이 도면에서 제 1 및 제 2 전기 접속들(215 및 225)은 도시되지 않는다는 것이 주의되어야 한다. 도 2에서의 도시는 도 2b에서 도시된 메모리 유닛의 "상면(top down)"도라 고려될 수 있다. 이 도면은 x-축의 평면에서의 제 1 트랜지스터(210)와 제 2 트랜지스터(220)의 적어도 부분적인 오버랩을 트랜지스터 오버랩 영역(240)으로서 도시한다. 또한, 이 도면은 제 1 RSM 셀(230)의 제 1 메모리 영역 및 제 2 RSM 셀(250)의 제 2 메모리 영역이 제 1 트랜지스터(210) 및 제 2 트랜지스터(220)를 넘어서 확장하지 않는 것, 또는 더 구체적으로, x-축의 평면에서 제 1 트랜지스터(210) 및 제 2 트랜지스터(220)를 넘어서 확장하지 않는 것을 도시한다. 이 도시로부터, 2개의 트랜지스터들이 더 많이 오버랩할 수록, 즉 트랜지스터 오버랩 영역(240)이 더 커질수록, 폭(x1)은 더 작게 되고, 단일 트랜지스터의 폭에 더 근접하며, 따라서, 메모리 유닛의 전체 면적이 더 작게 된다.
도 2d는 도 2b 및 도 2c에서 도시된 구성에 대한 회로도를 도시한다. 제 1 트랜지스터(210)는 제 1 RSM 셀(230)에 전기적으로 접속되며; 제 2 트랜지스터(220)는 제 2 RSM 셀(250)에 전기적으로 접속된다. z-축의 평면에서의 2개의 트랜지스터들의 포지셔닝, 2개의 트랜지스터들에 의해 차지된 폭 위의 2개의 RSM 셀들의 포지셔닝, 및 2개의 별개의 RSM 셀들에 대한 2개의 별개의 트랜지스터들의 전기 접속은, 약 2.8 F의 최소 기능 메모리 셀 폭(하나의 메모리 셀 및 연관된 트랜지스터(들)가 점유하는 폭)을 갖는 메모리 유닛을 제공한다. 실시예들에서, 유닛 폭은 2.8 F보다 더 클 수 있지만 5.6 F 미만이다. 실시예들에서, 금속 라우팅, 부가적인 주변 회로들, 더 복잡한 디코딩, 다른 고려사항들, 또는 이들의 조합으로 인해, 기능 메모리 셀 폭은 2.8 F에 근접할 뿐일 수도 있다.
여기서 개시된 메모리 유닛들은 전기 접속들을 통해 다른 메모리 유닛들, 다른 전기 컴포넌트들, 또는 이들 양자 모두에 접속될 수 있다. 실시예들에서, 비트 라인들, 소스 라인들, 및 워드 라인들이라 지칭되는 전기 접속들은 메모리 유닛의 다양한 부분들로의 전기 접속들을 제공하기 위해 이용될 수 있다. 이들 (또는 다른) 전기 접속들 중 하나를 포함하는 메모리 유닛은, 그러한 전기 접속에 메모리 유닛이 접속되고, 전기 접속이 메모리 유닛을 넘어서 확장할 수 있다는 것을 의미할 수 있다. 일반적으로, 비트 라인들은 RSM 셀들로의 전기 접속들을 만들기 위해 이용된다. 일반적으로, 비트 라인들은 RSM 셀들의 상부 전극들 (또는 동등한 구조)에 전기적으로 접속된다. 일반적으로, 소스 라인들은 트랜지스터들로의 전기 접속들을 만들기 위해 이용되고, 이로 의해, (트랜지스터가 턴온되는 경우에) 트랜지스터(들)/메모리 셀을 통해 전기 회로를 완성한다. 일반적으로, 소스 라인들은 트랜지스터들의 소스 (또는 동등한 구조)에 전기적으로 접속된다. 일반적으로, 워드 라인들은 트랜지스터들을 턴온 및 턴오프시키기 위해 이용된다. 일반적으로, 워드 라인들은 트랜지스터의 기판 (또는 동등한 구조)에 전기적으로 접속되거나, 또는 트랜지스터의 기판 내에 존재한다.
도 3a는 여기서 개시된 메모리 유닛의 실시예의 개략도를 도시한다. 도 3a에서의 도시는 반드시 단면이지는 않고, 따라서, 도시는 모든 다양한 컴포넌트들을 구별하는 것을 어렵게 할 수도 있다. 이 예시적인 실시예는 상술된 바와 같이 제 1 트랜지스터(310), 제 2 트랜지스터(320), 제 1 RSM 셀(330), 및 제 2 RSM 셀(350)을 포함한다. 여기서 보이는 바와 같이, 제 2 트랜지스터(320)는 제 1 트랜지스터(310) 위에 포지셔닝되고, 트랜지스터 오버랩 영역(340)에서 적어도 부분적으로 제 1 트랜지스터(310)를 오버랩한다. 제 1 및 제 2 RSM 셀들(330 및 350)은 제 2 트랜지스터(320) 위에 포지셔닝되고, 제 1 및 제 2 트랜지스터(310 및 320)를 넘어서 확장하지 않는다.
여기서 이용되는 예시적인 제 1 및 제 2 트랜지스터들(310 및 320)은 소스 영역들(311 및 321); 드레인 영역들(313 및 323); 기판들(317 및 327); 및 게이트 영역들(319 및 329)을 포함한다. 도 3a에서 보이는 바와 같이, 소스 영역들(311 및 321) 및 드레인 영역들(313 및 323)은 반대로 구성된다. 다르게 언급하자면, 제 1 트랜지스터(310)는 제 1 트랜지스터(310)의 좌측에 소스 영역(311)을 포함하며, 제 2 트랜지스터(320)는 제 2 트랜지스터(320)의 우측에 소스 영역(321)을 포함한다.
또한, 이 도시에서 소스 라인(360)이 포함된다. 도 3a에서 보이는 바와 같이, 소스 라인(360)은 제 1 소스 전기 접속(315) 및 제 2 소스 전기 접속(325)을 통해 제 1 및 제 2 트랜지스터(310 및 320)의 소스 영역들(311 및 321)에 각각 전기적으로 접속된다. 일반적으로, 소스 라인(360)은 제 1 트랜지스터(310)와 제 2 트랜지스터(320) 사이에 배치된다. 제 1 RSM 셀(330)은 제 1 드레인 전기 접속(318)을 통해 제 1 트랜지스터(310)의 드레인 영역(313)에 전기적으로 접속되며; 유사하게, 제 2 RSM 셀(350)은 제 2 드레인 전기 접속(328)을 통해 제 2 트랜지스터(320)의 드레인 영역(323)에 전기적으로 접속된다.
도 3a에서 보이는 바와 같이, 소스 라인(360)의 일부는 비아 절연체(362)에 의해 제 1 드레인 전기 접속(318)으로부터 전기적으로 절연된다. 비아 절연체(362)는 전기 절연 재료로 이루어질 수 있거나, 또는 대안적으로 재료의 보이드(예컨대, 공기가 절연체로서 기능할 수 있다)일 수 있다. 일반적으로, 비아 절연체(362)는 둘러싸지 않는 경우에 소스 라인(360)에 접촉할 모든 곳에서 제 1 드레인 전기 접속(318)을 둘러싼다.
또한, 도 3a에서 도시된 실시예는 제 1 비트 라인(370) 및 제 2 비트 라인(380)을 포함한다. 제 1 비트 라인(370)은 제 1 RSM 셀(330)에 전기적으로 접속되며; 제 2 비트 라인(380)은 제 2 RSM 셀(350)에 전기적으로 접속된다. 여기서 도시되지는 않았지만, RSM 셀들로의 비트 라인들의 전기 접속은 RSM 셀들의 상부 전극들을 통해 달성될 수 있다.
도 3b는 도 3a에서 도시된 메모리 유닛의 "상면"도를 예시한다. 유사한 컴포넌트들은 도 3a와 동일한 방식으로 번호 지정된다. 트랜지스터 오버랩 영역(340)은 대시선(dashed line)들로 도시된다. 도 3b에서 보이는 바와 같이, 제 1 비트 라인(370) 및 제 2 비트 라인(380)은 제 1 및 제 2 드레인 전기 접속들(318 및 328)을 통해 제 1 및 제 2 메모리 셀(330 및 350)에 각각 전기적으로 접속된다. 또한, 이 도면에서, 소스 라인(360)으로부터 제 1 드레인 전기 접속(318)을 분리시키는 것으로서 비아 절연체(362)를 볼 수 있다. 또한, 이 도면에서, 제 1 및 제 2 워드 라인들(390 및 395)이 보인다. 일반적으로, 워드 라인들은, 도 3a로부터의 제 1 및 제 2 기판들(317 및 327)을 통해 나아가거나, 도 3a로부터의 제 1 및 제 2 기판들(317 및 327) 내에 존재하거나, 또는 도 3a로부터의 제 1 및 제 2 기판들(317 및 327)이다.
도 3c는 여기서 개시된 메모리 유닛의 다른 실시예의 개략적인 표현을 도시한다. 도 3c에서 도시된 메모리 유닛은 도 3a 및 도 3b에서 도시된 메모리 유닛과 유사하며, 유사한 엘리먼트들은 유사하게 번호 지정된다. 또한, 도 3c에서 도시된 실시예의 다수의 컴포넌트들은 도 3a 및 도 3b에서도 발견되고, 도 3a 및 도 3b에 대하여 논의되었으며, 따라서, 별도로 논의되지 않을 것이다. 다시, 트랜지스터 오버랩 영역(340)이 대시선들로 도시된다. 도 3c에서 도시된 실시예는 RSM 셀들로서 STRAM 셀들을 포함한다. 도 3c에서 보이는 바와 같이, 이 실시예에서의 RSM 셀들, 즉 제 1 RSM 셀(330) 및 제 2 RSM 셀(350)은 다중 층들, 즉 고정(pinned)층들(332 및 352); 터널 접합들(334 및 354); 및 자유층들(336 및 356)을 포함한다. 터널 접합들(334 및 354)은 고정층들(332 및 335)과 자유층들(336 및 338) 사이에 각각 배치된다. 제 1 및 제 2 RSM 셀들(330 및 350)은 제 1 및 제 2 저부 전극들(333 및 353)을 포함하거나, 또는 제 1 및 제 2 저부 전극들(333 및 353)에 전기적으로 접속된다. 그 다음에, 제 1 및 제 2 저부 전극들(333 및 353)은 제 1 및 제 2 드레인 전기 접속들(318 및 328)을 통해 제 1 및 제 2 트랜지스터들(310 및 320)의 드레인들(313 및 323)에 각각 전기적으로 접속된다.
도 4a는 여기서 개시된 메모리 유닛의 다른 실시예의 개략도를 도시한다. 도 4a에서의 도시는 반드시 단면이지는 않고, 따라서, 도시는 모든 다양한 컴포넌트들을 구별하는 것을 어렵게 할 수도 있다. 이 예시적인 실시예는 상술된 바와 같이 제 1 트랜지스터(410), 제 2 트랜지스터(420), 제 1 RSM 셀(430), 및 제 2 RSM 셀(450)을 포함한다. 여기서 보이는 바와 같이, 제 2 트랜지스터(420)는 제 1 트랜지스터(410) 위에 포지셔닝되고, 대시선들로 도시된 바와 같이 트랜지스터 오버랩 영역(440)에 의해 적어도 부분적으로 제 1 트랜지스터(410)를 오버랩한다. 제 1 및 제 2 RSM 셀들(330 및 350)은 제 2 트랜지스터(320) 위에 포지셔닝되고, 제 1 및 제 2 트랜지스터(310 및 320)를 넘어서 확장하지 않는다.
도 4a에서 보이는 바와 같이, 소스 영역들(411 및 421) 및 드레인 영역들(413 및 423)은 x-축의 평면에서 병렬 구성들을 갖는다. 다르게 언급하자면, 제 1 트랜지스터(410)는 제 1 트랜지스터(410)의 좌측에 소스 영역(411)을 포함하고, 제 2 트랜지스터(420)도 또한 제 2 트랜지스터(420)의 좌측에 소스 영역(421)을 포함한다. 그러한 실시예들에서, 트랜지스터들은 반드시 동일한 사이즈이지는 않다. 구체적으로, 제 1 트랜지스터(410)의 드레인 영역(413)은 제 2 트랜지스터(420)의 드레인 영역(423)보다 더 클 수 있다. 제 1 트랜지스터(410)의 드레인 영역(413)은 제 2 트랜지스터(420)의 드레인 영역(423)보다 x-축의 평면에서 더 멀리 확장할 수 있다. 또한, 제 1 트랜지스터(410)의 다른 부분들은 제 2 트랜지스터(420)의 유사한 부분들보다 더 클 수 있지만, 필수적이지는 않다. 그러한 컴포넌트들은 제 2 트랜지스터(420)로 하여금 제 1 트랜지스터(410) 위에 포지셔닝되게 허용하는 한편, 여전히, 제 1 RSM 셀(430)로 하여금 제 1 드레인 전기 접속(418)을 통해, 그 전기 접속이 지나가는 다른 구조들로부터 그 전기 접속을 전기적으로 격리시킬 필요 없이, 제 1 트랜지스터(410)에 전기적으로 접속되게 허용한다. 이는, 더 효율적이고/이거나 더 비용 효과적으로 생성될 수도 있다는 이점들을 제공할 수 있지만, 다른 단일 메모리 셀 - 단일 트랜지스터 구성들과 비교하여 약간 더 큰 면적 오버헤드를 가질 수도 있다.
일반적으로, 이 실시예에서의 소스 라인(460)은 제 1 트랜지스터(410)와 제 2 트랜지스터(420) 사이에 포지셔닝된다. 제 1 및 제 2 트랜지스터들(310 및 320)의 소스 영역들(311 및 321)을 소스 라인(360)에 전기적으로 접속시키기 위해 별개의 전기 접속 구조들(제 1 소스 전기 접속(315) 및 제 2 소스 전기 접속(325))이 제공되었던 도 3a에서 도시된 실시예와 다르게, 소스 영역(460)은 일반적으로 전기 접속을 위해 별개의 구조를 요구하지 않고, 제 1 및 제 2 트랜지스터들(410 및 420)의 소스 영역들(411 및 421)로의 그 자체의 고유한 전기 접속으로서 기능하도록 형성될 수 있다. 이는, 더 효율적이고/이거나 더 비용 효과적으로 생성될 수도 있으므로, 그러한 구성에 이점들을 제공할 수 있다.
도 4a에서 보이는 바와 같이, 제 2 RSM 셀(450)은 제 1 RSM 셀(430)의 구조와 다른 구조(또는 동작 가능하게 커플링된 부가적인 엘리먼트)를 갖지만, 필수적이지는 않다. 실시예들에서, 제 2 RSM 셀(450)은 제 2 RSM 셀(450)의 나머지를 넘어서 확장하는 저부 전극(451)을 가질 수 있다. 당업자는, 본 명세서를 읽은 후에, 예컨대 저부 전극(451)과 같은 개별적인 컴포넌트들의 레이아웃이 면적을 절약하도록 조정될 수 있다는 것을 이해할 것이다.
도 4b는 도 4a에서 도시된 메모리 유닛의 "상면"도를 예시한다. 유사한 컴포넌트들은 도 4a와 동일한 방식으로 번호 지정된다. 도 4b에서 보이는 바와 같이, 제 1 비트 라인(470) 및 제 2 비트 라인(480)은 제 1 및 제 2 드레인 전기 접속들(418 및 428)을 통해 제 1 및 제 2 메모리 셀(430 및 450)에 각각 전기적으로 접속된다. 도 4b는 제 2 RSM 셀(450)의 저부 전극(451)이 제 2 드레인 전기 접속(428)을 통한 제 2 비트 라인(480)으로의 전기 접속을 제공하는 것을 도시한다. 또한, 이 도면에서, 제 1 및 제 2 워드 라인들(490 및 495)이 보인다. 도 4b에서 구별 가능하지 않지만, 제 2 트랜지스터(420)가 제 1 트랜지스터 바로 위에 포지셔닝된 것에 기초하여, 또한, 제 2 워드 라인(495)은, 제 1 워드 라인(490) 위에 포지셔닝될 것이고, 일반적으로, 도 4a로부터의 제 1 및 제 2 기판들(417 및 427)을 통해 나아가거나, 도 4a로부터의 제 1 및 제 2 기판들(417 및 427) 내에 존재하거나, 또는 도 4a로부터의 제 1 및 제 2 기판들(417 및 427)일 것이다. 다시, 트랜지스터 오버랩 영역(440)이 대시선들로 도시된다.
도 4c는 여기서 개시된 메모리 유닛의 다른 실시예의 개략적인 표현을 예시한다. 도 4c에서 도시된 메모리 유닛은 도 4a 및 도 4b에서 도시된 메모리 유닛과 유사하며, 유사한 엘리먼트들은 유사하게 번호 지정된다. 또한, 도 4c에서 도시된 실시예의 다수의 컴포넌트들은 도 4a 및 도 4b에 대하여 발견되고 논의되었으며, 따라서, 별도로 논의되지 않을 것이다. 도 4c에서 도시된 실시예는 RSM 셀들로서 STRAM 셀들을 포함한다. 도 4c에서 보이는 바와 같이, 이 실시예에서의 RSM 셀들, 즉 제 1 RSM 셀(430) 및 제 2 RSM 셀(450)은 도 3에 대하여 논의된 바와 같이 고정층들(432 및 452), 터널 접합층들(434 및 454), 및 자유층들(436 및 456)을 포함한다. 제 1 및 제 2 RSM 셀들(430 및 450)은 제 1 및 제 2 저부 전극들(433 및 453)을 포함하거나, 또는 제 1 및 제 2 저부 전극들(433 및 453)에 전기적으로 접속된다. 이 예시적인 실시예에서 보이는 바와 같이, 제 2 저부 전극(453)은 제 1 저부 전극(433)보다 더 클 수 있다. 다시, 트랜지스터 오버랩 영역(440)이 대시선들로 도시된다.
여기서 개시된 메모리 유닛의 다른 실시예는 다른 트랜지스터에 (직렬로) 전기적으로 접속된 트랜지스터에 단일 RSM 셀을 전기적으로 접속시키는 것이다. 도 5a는 그러한 구성에 대한 회로도를 도시한다. 제 1 트랜지스터(510)는 제 2 트랜지스터(520)에 전기적으로 접속된다. 일반적으로, 제 1 트랜지스터(510) 및 제 2 트랜지스터(520)는, 병렬로 접속되어 종래에 이용되는 트랜지스터의 절반의 폭만을 2개의 트랜지스터들이 갖기 때문에, 통상적으로 이용되는 트랜지스터들보다 더 작은 폭을 가질 수 있다. 2개의 트랜지스터들이 기판 상의 면적의 절반만을 요구하지만, 이들은 2개의 수직층들에 걸쳐 동일한 구동 능력을 제공할 수 있다. 그 다음에, RSM 셀(530)이 제 2 트랜지스터(520)에 전기적으로 접속된다. (도 5b, 도 5c, 도 5d, 및 도 5e에 대하여 더 설명되는) 하나가 다른 하나 위에 있는 2개의 트랜지스터들 및 2개의 트랜지스터들에 의해 차지된 폭 위의 RSM 셀의 포지셔닝은 약 2.8 F의 기능 메모리 셀 폭(하나의 메모리 셀 및 연관된 트랜지스터(들)가 점유하는 폭)을 갖는 메모리 유닛을 제공한다. 실시예들에서, 유닛 폭은 2.8 F보다 더 클 수 있지만, 5.6 F 미만이다. 실시예들에서, 금속 라우팅, 부가적인 주변 회로들, 더 복잡한 디코딩, 다른 고려사항들, 또는 이들의 조합으로 인해, 기능 메모리 셀 폭은 2.8 F에 근접할 뿐일 수도 있다.
메모리 유닛의 다른 실시예가 도 5b에서 개략적으로 도시된다. 일반적으로, 메모리 유닛은 x-축, y-축, 및 z-축에 의해 도시된 3개의 차원들을 갖는다. 메모리 유닛(500)은 제 1 트랜지스터(510), 제 2 트랜지스터(520), 및 제 1 RSM 셀(530)을 포함한다. 제 1 트랜지스터(510)는 트랜지스터 접속(505)을 통해 제 2 트랜지스터(520)에 전기적으로 접속된다. 트랜지스터 접속(505)은 제 1 및 제 2 트랜지스터들(510 및 520)로 하여금 RSM 유닛에 대하여 단일 트랜지스터로서 기능하게 허용한다. 제 2 트랜지스터(520)는 메모리 접속(507)을 통해 RSM 유닛(530)에 전기적으로 접속된다. 메모리 접속(507)은 제 1 트랜지스터 및 제 2 트랜지스터 양자 모두로 하여금 RSM 셀(530)을 (함께) 구동시키게 허용한다.
도 5b에서 보이는 바와 같이, 일반적으로, 메모리 유닛(500)은 x2의 x-축의 평면에서 폭을 갖는다. 일반적으로, x2는 통상적으로 이용되는 트랜지스터들의 길이 미만이다. 예시적인 메모리 유닛(500)은 제 1 트랜지스터(510) 및 제 2 트랜지스터(520)를 포함한다. 일반적으로, 제 2 트랜지스터(520)는 z-축의 방향에서 제 1 트랜지스터(510) 위에 포지셔닝된다. 일반적으로, 제 1 트랜지스터(510)는 메모리 유닛 내에서, x-축의 평면에서 (제 1 트랜지스터 영역이라 지칭되는) 영역에 걸쳐 있고 폭을 갖는다. 또한, 제 2 트랜지스터(520)는 메모리 유닛 내에서, x-축의 평면에서 (제 2 트랜지스터 영역이라 지칭되는) 영역에 걸쳐 있고 폭을 갖는다. 제 2 트랜지스터 영역은 z-축의 평면에서 적어도 부분적으로 제 1 트랜지스터 영역을 오버랩한다. 실시예들에서, 제 2 트랜지스터 영역은 z-축의 평면에서 실질적으로 제 1 트랜지스터 영역을 오버랩한다. 실시예들에서, 일반적으로, 제 1 트랜지스터(510) 및 제 2 트랜지스터(520)는 x-축의 평면에서 실질적으로 유사한 폭들을 갖고, z-축의 방향에서 실질적으로 오버랩한다. 실시예들에서, 일반적으로, 제 1 트랜지스터(510) 및 제 2 트랜지스터(520)는 x-축의 방향에서 동일한 폭들을 갖고, z-축의 평면에서 전체적으로 오버랩한다. 도 5b에서 트랜지스터 오버랩 영역(540)이 도시된다.
또한, 예시적인 메모리 유닛(500)은 RSM 셀(530)을 포함한다. 일반적으로, RSM 셀(530)은 제 2 트랜지스터(520) 위에 포지셔닝된다. 제 2 트랜지스터(520)가 제 1 트랜지스터(510) 위에 포지셔닝되기 때문에, RSM 셀(530)도 또한 일반적으로 제 1 트랜지스터(510) 위에 포지셔닝된다. 일반적으로, RSM 셀(530)은 메모리 유닛 내에서, x-축의 평면에서 (메모리 영역이라 지칭되는) 영역에 걸쳐 있고 폭을 갖는다. 제 1 메모리 영역은 제 1 트랜지스터 영역 및 제 2 트랜지스터 영역을 넘어서 확장하지 않는다. 다르게 언급하자면, RSM 셀(530)을 포함하지만 제 1 트랜지스터 또는 제 2 트랜지스터(510 또는 520) 중 하나 또는 양자 모두를 포함하지 않을 z-축 및 y-축에 의해 정의된 평면을 통해 취해질 수 있는 메모리 유닛의 단면이 존재하지 않는다. 실시예들에서, RSM 셀(530)을 포함하지만 제 1 트랜지스터 및 제 2 트랜지스터(510 및 520) 양자 모두를 포함하지 않을 z-축 및 y-축에 의해 정의된 평면을 통해 취해질 수 있는 메모리 유닛의 단면이 존재하지 않는다.
실시예들에서, 제 1 및 제 2 트랜지스터들(510 및 520) 양자 모두는 소스 및 드레인 영역들을 포함하며, 트랜지스터 전기 접속(505)은 2개의 별개의 전기 접속들을 포함할 수 있다. 트랜지스터 접속(505)의 하나의 부분은 제 1 트랜지스터(510)의 소스를 제 2 트랜지스터(520)의 소스에 접속시키며; 다른 부분은 제 1 트랜지스터(510)의 드레인을 제 2 트랜지스터(520)의 드레인에 접속시킨다. 그러한 실시예에서, 메모리 접속(507)은 제 2 트랜지스터(520)의 드레인을 RSM 셀(530)에 전기적으로 접속시킬 수 있다. 실시예들에서, RSM 셀들(530)은 STRAM 셀 또는 RRAM 셀일 수 있다. 실시예들에서, 제 1 및 제 2 트랜지스터들(510 및 520)은 동일한 종류의 트랜지스터들일 수 있다. 실시예들에서, 제 1 및 제 2 트랜지스터들(510 및 520)은 MOSFET들일 수 있다.
도 5c는 도 5b에서 도시된 메모리 유닛의 "상면"도로 고려될 수 있다. 이 도면에서, 트랜지스터 접속(505) 및 메모리 접속(507)은 도시되지 않는다는 것이 주의되어야 한다. 도 5c에서 도시된 실시예에서, 제 1 및 제 2 트랜지스터들(510 및 520)은 실질적으로 유사한 치수들을 갖고, 따라서, 높이 방향(예컨대, z-축의 평면)에서 전체적으로 또는 실질적으로 전체적으로 오버랩하며, 제 2 트랜지스터(520)는 제 1 트랜지스터(510) 위에 포지셔닝된다. 도 5c에서 보이는 바와 같이, 트랜지스터 오버랩 영역(540)은, 2개의 트랜지스터들의 치수들에서 실질적으로 유사하기 때문에, 2개의 트랜지스터들과 근접하다. 그러한 실시예에서의 2개의 트랜지스터들이 실질적으로 유사할 필요는 없다는 것이 주의되어야 한다. RSM 셀(530)은 제 1 및 제 2 트랜지스터들(510 및 520) 양자 모두의 주변 내에서 그 위에 포지셔닝된다.
도 5d는 여기서 개시된 메모리 유닛의 실시예의 개략도를 도시한다. 도 5d에서의 도시는 반드시 단면이지는 않다. 이 예시적인 실시예는 상술된 바와 같이 제 1 트랜지스터(510), 제 2 트랜지스터(520), 및 RSM 셀(530)을 포함한다. 여기서 보이는 바와 같이, 제 2 트랜지스터(520)는 제 1 트랜지스터(510) 위에 포지셔닝되고, 적어도 부분적으로 제 1 트랜지스터(510)를 오버랩한다. 적어도 부분적인 오버랩은 트랜지스터 오버랩 영역(540)에 의해 표시된다. RSM 셀(530)은 제 2 트랜지스터(520) 위에 포지셔닝되고, 제 1 및 제 2 트랜지스터(510 및 520)를 넘어서 확장하지 않는다.
여기서 이용되는 예시적인 제 1 및 제 2 트랜지스터들(510 및 520)은 소스 영역들(511 및 521); 드레인 영역들(513 및 523); 기판들(517 및 527); 및 게이트 영역들(519 및 529)을 포함한다. 도 5d에서 보이는 바와 같이, 소스 영역들(511 및 521) 및 드레인 영역들(513 및 523)은 병렬 구성을 갖는다. 다르게 언급하자면, 제 1 트랜지스터(510) 및 제 2 트랜지스터(520) 양자 모두는 트랜지스터들의 좌측에 소스 영역들(511 및 521), 그리고 우측에 드레인 영역들(513 및 523)을 (또는 반대로) 포함한다. 제 1 트랜지스터(510)의 소스 영역(511)은 소스 전기 접속(502)에 의해 제 2 트랜지스터(520)의 소스 영역(521)에 전기적으로 접속되며; 제 1 트랜지스터(510)의 드레인 영역(513)은 드레인 전기 접속(501)에 의해 제 2 트랜지스터(520)의 드레인 영역(523)에 전기적으로 접속된다. 소스 전기 접속(502) 및 드레인 전기 접속(501)은 함께 (도 5b에서 엘리먼트(505)로서 지칭되는) 트랜지스터 접속을 형성한다.
또한, 이 도시에서, 소스 라인(560)이 포함된다. 도 5d에서 보이는 바와 같이, 소스 라인(560)은 제 1 트랜지스터(510)의 소스 영역(511)에 전기적으로 접속된다. 일반적으로, 소스 라인(560)은 제 1 트랜지스터(510) 아래에 배치된다. 또한, 도 5d에서 도시된 실시예는 비트 라인(570)을 포함한다. 비트 라인(570)은 RSM 셀(530)에 전기적으로 접속된다. 여기서 도시되지는 않지만, RSM 셀들로의 비트 라인의 전기 접속은 RSM 셀의 상부 전극을 통해 달성될 수 있다.
도 5e는 여기서 개시된 메모리 유닛의 다른 실시예의 개략적인 표현을 예시한다. 도 5e에서 도시된 메모리 유닛은 도 5b, 도 5c, 및 도 5d에서 도시된 메모리 유닛과 유사하며, 유사한 엘리먼트들은 유사하게 번호 지정된다. 트랜지스터 오버랩 영역(540)에 의해 적어도 부분적인 오버랩이 표시된다. 또한, 도 5e에서 도시된 실시예의 다수의 컴포넌트들은 도 5b, 도 5c, 및 도 5d에 대하여 발견되고 논의되었고, 따라서, 별도로 논의되지 않을 것이다. 도 5e에서 도시된 실시예는 STRAM RSM 셀을 포함한다. 도 5e에서 보이는 바와 같이, RSM 셀(530)은 도 3c에 대하여 상술된 바와 같이 고정층(532), 터널 접합층(534), 및 자유층(536)을 포함한다. RSM 셀(530)은 저부 전극(531)을 포함하거나, 또는 저부 전극(531)에 전기적으로 접속된다.
도 5f는 도 5e에서 도시된 메모리 유닛의 "상면"도를 예시한다. 유사한 컴포넌트들은 도 5e와 동일한 방식으로 번호 지정된다. 다시, 트랜지스터 오버랩 영역(540)이 대시선으로 도시된다. 도 5f에서 보이는 바와 같이, 비트 라인(570)은 메모리 접속(518)을 통해 RSM 셀(530)에 전기적으로 접속된다. 또한, 이 도면에서, 워드 라인(590)이 보인다. 이 메모리 유닛에서 2개의 트랜지스터들이 존재하지만, 트랜지스터들이 단일 트랜지스터인 것처럼 제어되기 때문에, 하나의 워드 라인(590)만이 존재한다. 일반적으로, 워드 라인(590)은 (도 5e에서 보이는) 제 1 기판(517)을 통해 나아가거나, 제 1 기판(517) 내에 존재하거나, 또는 제 1 기판(517)이다.
단일 트랜지스터를 단일 RSM 셀에 전기적으로 접속시키는, 여기서 개시된 메모리 유닛들은 일반적으로 알려져 있는 것처럼 "데이터"를 저장하기 위해 이용될 수 있다. 도 6은 RSM 셀(610) 및 RSM 셀(610)의 연관된(또는 전기적으로 접속된) 트랜지스터(615)를 포함할 수 있는, 여기서 개시된 메모리 유닛의 부분을 포함하는 시스템을 예시한다. 작은 기능 메모리 셀 폭을 제공하는 메모리 유닛을 제안하기 위해, 그러한 메모리 유닛의 각각의 부분은 상술된 두번째 부분으로 (3차원 공간에서) 구성된다. RSM 셀(610) 및 RSM 셀(610)의 전기적으로 접속된 트랜지스터(615)는 비트 라인(620) 및 소스 라인(625) 사이에 동작 가능하게 커플링된다. 판독/기록 회로(635)는 판독 또는 기록하기 위해 어떤 비트 라인(620) 및 소스 라인(625)을 통해 전류가 지나가게 되는지를 제어한다. 또한, 판독/기록 회로(635)는 소스 라인(625)으로부터 비트 라인(620)에 걸쳐 인가되는 전압을 (또는 반대로) 제어할 수 있다. 메모리 셀(610)에 걸쳐 전류가 흐르는 방향은 비트 라인(620) 및 소스 라인(625)에 걸친 전압 차이에 의해 결정된다.
특정한 메모리 셀(610)은, 턴온되는 경우에 전류로 하여금 비트 라인(620)으로부터 메모리 셀(610)을 통해 소스 라인(625)으로 흐르게 (또는 반대로) 허용하는 특정한 메모리 셀(610)의 대응하는 트랜지스터(615)를 활성화함으로써 판독될 수 있다. 트랜지스터(615)는 워드 라인(630)을 통해 활성화되고 비활성화된다. 워드 라인(630)은 트랜지스터(615)에 동작 가능하게 커플링되고, 트랜지스터(615)에 전압을 공급하여 전류가 메모리 셀(610)로 흐를 수 있도록 트랜지스터(615)를 턴온시킨다. 그 다음에, 메모리 셀(610)의 저항에 따른 전압은 감지 증폭기(640)에 의해 (예컨대) 소스 라인(625)으로부터 검출된다. 그 다음에, 메모리 셀(610)이 "1"을 포함하는지 또는 "0"을 포함하는지를 결정하기 위해, 메모리 셀(610)의 저항을 표시하는, 비트 라인(620)과 소스 라인(625)(또는 그 반대) 사이의 전압 차이가 레퍼런스 전압(645)과 비교되고, 감지 증폭기(640)에 의해 증폭된다.
(도 5a 내지 도 5f에 대하여 도시된 것들과 같은) 여기서 개시된 메모리 유닛들의 단일 메모리 셀 - 이중 트랜지스터 구성들의 실시예들은 다른 통상적으로 이용되는 메모리 유닛들과 다르게 이용될 수 있다. 그러나, 또한, 그러한 실시예들이 도 6에 대하여 설명된 바와 같이 또한 이용될 수 있다는 것이 주의되어야 한다. RSM 셀의 저항 상태(판독 데이터)를 결정하기 위해 필요한 전류는 RSM 셀의 저항 상태(기록 데이터)를 변화시키기 위해 필요한 전류보다 더 적다. 하나의 트랜지스터로서 기능하도록 2 개의 트랜지스터들이 전기적으로 접속된 실시예들에서, RSM 셀의 저항 상태(즉, 판독 데이터)를 결정하기 위해 하나의 트랜지스터만이 턴온될 필요가 있다. 실시예들에서, RSM 셀의 저항 상태를 결정하기 위해 제 1 트랜지스터만이 턴온될 수 있다. 실시예들에서, 판독 동작을 위한 제 1 트랜지스터의 사용은 디코딩 회로를 덜 복잡하게 할 수 있다. 실시예들에서, RSM 셀의 저항 상태를 세팅하기 위해 제 1 및 제 2 트랜지스터 양자 모두가 턴온될 수 있다.
도 7은 여기서 개시된 복수의 메모리 유닛들(710a 및 710b)을 포함하는 예시적인 메모리 어레이(700)를 도시한다. 메모리 어레이(700)에서 보이는 구성은 (도 5a 내지 도 5f에서 도시된 것과 같은) 제 1 및 제 2 트랜지스터에 전기적으로 접속된 단일 RSM 셀을 포함하는 메모리 유닛들에 대한 것이다. 그러나, 당업자는, 본 명세서를 읽은 후에, 여기서 개시된 다른 실시예들이 3차원 어레이로 또한 구성될 수 있다는 것을 이해할 것이다. 일반적으로, 복수는 적어도 2개를 지칭하고, 일반적으로 2개보다 많은 수를 지칭한다. 도 7에서 예시된 어레이(700)는 여섯(6)개의 메모리 유닛들을 도시하지만, 여기서 도시된 것보다 더 많이 또는 더 적게 이용될 수 있다는 것이 이해될 것이다. 도 7에서 보이는 바와 같이, 메모리 유닛들(710a 및 710b)의 각각은 워드 라인들(790a 및 790b), 소스 라인들(760a 및 760b), 비트 라인들(770a 및 770b), 또는 이들의 조합에 의해 다양한 방식들 및 구성들로 전기적으로 접속될 수 있다. 또한, 여기서 개시된 메모리 유닛들의 다른 구성 이용 어레이들이 구상된다.
여기서 개시된 메모리 디바이스들은 다양한 애플리케이션들에서 이용될 수 있고, 일반적으로, PC(예컨대, 노트북 컴퓨터; 데스크탑 컴퓨터), 서버와 같은 컴퓨터 시스템들에서 이용될 수 있거나, 또는 카메라들, 및 비디오 또는 오디오 재생 디바이스들과 같은 전용 머신일 수도 있다.
따라서, 3차원 적층된 비휘발성 메모리 유닛들의 실시예들이 개시된다. 상술된 구현들 및 다른 구현들은 다음의 청구항들의 범위 내에 존재한다. 본 개시가 개시된 것들 이외의 실시예들로 실시될 수 있다는 것을 당업자는 인식할 것이다. 개시된 실시예들은 예시의 목적들을 위해 제시되고, 한정하지 않으며, 본 개시는 뒤따르는 청구항들에 의해서만 한정된다.
Claims (20)
- 메모리 유닛으로서,
상기 메모리 유닛의 제 1 층에서 제 1 트랜지스터 영역에 걸쳐 있는 제 1 트랜지스터;
상기 메모리 유닛의 제 2 층에서 제 2 트랜지스터 영역에 걸쳐 있는 제 2 트랜지스터;
상기 메모리 유닛의 제 3 층에서 제 1 메모리 영역에 걸쳐 있는 제 1 RSM 셀; 및
상기 메모리 유닛의 상기 제 3 층에서 제 2 메모리 영역에 걸쳐 있는 제 2 RSM 셀을 포함하며,
상기 제 1 트랜지스터는 상기 제 1 RSM 셀에 전기적으로 커플링되고, 상기 제 2 트랜지스터는 상기 제 2 RSM 셀에 전기적으로 커플링되고,
상기 제 2 층은 상기 제 1 층과 상기 제 3 층 사이에 있고,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 트랜지스터 오버랩(overlap) 영역을 가지며,
상기 제 1 메모리 영역 및 상기 제 2 메모리 영역은 상기 제 1 트랜지스터 영역 및 상기 제 2 트랜지스터 영역을 넘어서 확장하지 않는, 메모리 유닛. - 제 1 항에 있어서,
상기 제 1 트랜지스터는 소스 영역 및 드레인 영역을 포함하며, 상기 제 1 트랜지스터의 드레인 영역은 제 1 드레인 전기 접속을 통해 상기 제 1 RSM 셀에 전기적으로 커플링되는, 메모리 유닛. - 제 1 항 또는 제 2 항에 있어서,
상기 제 2 트랜지스터는 소스 영역 및 드레인 영역을 포함하며, 상기 제 2 트랜지스터의 드레인 영역은 상기 제 2 RSM 셀에 전기적으로 커플링되는, 메모리 유닛. - 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
제 1 비트 라인 및 제 2 비트 라인을 더 포함하며, 상기 제 1 RSM 셀은 상기 제 1 비트 라인에 전기적으로 커플링되고, 상기 제 2 RSM 셀은 상기 제 2 비트 라인에 전기적으로 커플링되는, 메모리 유닛. - 제 3 항 또는 제 4 항에 있어서,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 소스 및 드레인 영역들은 반대로 구성되는, 메모리 유닛. - 제 5 항에 있어서,
상기 메모리 유닛의 상기 제 1 층과 상기 제 2 층 사이에 배치된 소스 라인을 더 포함하며, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 상기 소스 라인에 별개로 전기적으로 접속되는, 메모리 유닛. - 제 6 항에 있어서,
상기 제 1 드레인 전기 접속을 상기 소스 라인으로부터 전기적으로 절연시키기 위한 비아 절연체를 더 포함하는, 메모리 유닛. - 제 3 항 내지 제 7 항 중 어느 한 항에 있어서,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터의 소스 및 드레인 영역들은 병렬 구성들을 갖는, 메모리 유닛. - 제 3 항 내지 제 8 항 중 어느 한 항에 있어서,
상기 제 1 트랜지스터의 드레인 영역은 상기 제 2 트랜지스터의 드레인 영역보다 더 큰, 메모리 유닛. - 제 8 항에 있어서,
상기 제 1 트랜지스터와 상기 제 2 트랜지스터 사이에 배치된 소스 라인을 더 포함하며, 상기 소스 라인은 상기 제 1 트랜지스터와 상기 제 2 트랜지스터를 전기적으로 접속시키는, 메모리 유닛. - 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 메모리 유닛은 약 5.6 F 미만의 기능 메모리 셀 폭을 갖는, 메모리 유닛. - 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
상기 메모리 유닛은 약 3 F 이하의 기능 메모리 셀 폭을 갖는, 메모리 유닛. - 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
상기 제 1 RSM 셀 및 상기 제 2 RSM 셀은 스핀 토크 전달 랜덤 액세스 메모리(spin torque transfer random access memory; STRAM) 셀들인, 메모리 유닛. - 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
상기 제 1 RSM 셀 및 상기 제 2 RSM 셀은 저항 랜덤 액세스 메모리(resistive random access memory; RRAM) 셀들인, 메모리 유닛. - RSM 유닛으로서,
메모리 유닛의 제 1 층에서 제 1 트랜지스터 영역에 걸쳐 있는 제 1 트랜지스터;
상기 메모리 유닛의 제 2 층에서 제 2 트랜지스터 영역에 걸쳐 있는 제 2 트랜지스터; 및
상기 메모리 유닛의 제 3 층에서 메모리 영역에 걸쳐 있는 RSM 셀을 포함하며,
상기 제 1 트랜지스터는 상기 제 2 트랜지스터에 전기적으로 커플링되고, 상기 제 2 트랜지스터는 상기 RSM 셀에 전기적으로 커플링되고,
상기 제 2 층은 상기 제 1 층과 상기 제 3 층 사이에 있고,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 트랜지스터 오버랩 영역을 가지며,
상기 메모리 영역은 상기 제 1 트랜지스터 영역 및 상기 제 2 트랜지스터 영역을 넘어서 확장하지 않는, RSM 유닛. - 제 15 항에 있어서,
상기 제 1 트랜지스터는 소스 및 드레인을 포함하고, 상기 제 2 트랜지스터는 소스 및 드레인을 포함하며, 상기 제 1 트랜지스터의 소스는 상기 제 2 트랜지스터의 소스에 전기적으로 접속되고, 상기 제 1 트랜지스터의 드레인은 상기 제 2 트랜지스터의 드레인에 전기적으로 접속되는, RSM 유닛. - 제 15 항 또는 제 16 항에 있어서,
상기 RSM 셀은 상기 제 2 트랜지스터의 드레인 영역에 전기적으로 커플링되는, RSM 유닛. - 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
상기 RSM 셀에 전기적으로 커플링된 비트 라인을 더 포함하는, RSM 유닛. - RSM 유닛을 이용하는 방법으로서,
메모리 유닛의 제 1 층에서 제 1 트랜지스터 영역에 걸쳐 있는 제 1 트랜지스터, 상기 메모리 유닛의 제 2 층에서 제 2 트랜지스터 영역에 걸쳐 있는 제 2 트랜지스터, 및 상기 메모리 유닛의 제 3 층에서 메모리 영역에 걸쳐 있는 RSM 셀을 포함하는 RSM 유닛을 제공하는 단계; 및
상기 RSM 셀의 저항 상태를 결정하기 위해, 상기 제 1 트랜지스터 또는 상기 제 2 트랜지스터만을 활성화하는 단계를 포함하며,
상기 제 1 트랜지스터는 상기 제 2 트랜지스터에 전기적으로 커플링되고, 상기 제 2 트랜지스터는 상기 RSM 셀에 전기적으로 커플링되고,
상기 제 2 층은 상기 제 1 층과 상기 제 3 층 사이에 있고,
상기 제 1 트랜지스터 및 상기 제 2 트랜지스터는 트랜지스터 오버랩 영역을 가지며,
상기 메모리 영역은 상기 제 1 트랜지스터 영역 및 상기 제 2 트랜지스터 영역을 넘어서 확장하지 않는, RSM 유닛 이용 방법. - 제 19 항에 있어서,
상기 RSM 셀의 저항 상태를 세팅하기 위해, 상기 제 1 트랜지스터 및 상기 제 2 트랜지스터 양자 모두를 활성화하는 단계를 더 포함하는, RSM 유닛 이용 방법.
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