KR20110134635A - 내부전압생성회로 - Google Patents

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KR20110134635A KR1020100054317A KR20100054317A KR20110134635A KR 20110134635 A KR20110134635 A KR 20110134635A KR 1020100054317 A KR1020100054317 A KR 1020100054317A KR 20100054317 A KR20100054317 A KR 20100054317A KR 20110134635 A KR20110134635 A KR 20110134635A
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Abstract

내부전압생성회로는 공급전압을 전압분배한 신호와 바이어스전압을 비교하여 제1 풀업신호를 생성하고, 상기 제1 풀업신호에 응답하여 상기 공급전압을 구동하는 공급전압구동부와, 상기 공급전압을 인가받아 제2 풀업신호를 생성하여 내부전압을 구동하는 내부전압구동부와, 상기 제2 풀업신호에 응답하여 상기 제1 풀업신호 또는 전원전압을 제3 풀업신호로 선택하여, 상기 공급전압의 구동을 조절하는 구동제어부를 포함한다.

Description

내부전압생성회로{INTERNAL VOLTAGE GENERATING CIRCUIT}
본 발명은 반도체메모리장치에 관한 것으로, 더욱 구체적으로는 내부전압생성회로에 관한 것이다.
통상적으로 반도체메모리장치는 외부로부터 전원전압(VDD)과 접지전압(VSS)을 인가받아 내부동작에 필요한 내부전압을 생성하여 사용하고 있다. 메모리 장치의 내부동작에 필요한 전압으로는 메모리 코어영역에 공급하는 코어전압(VCORE), 워드라인을 구동하거나 오버드라이빙 시에 사용되는 고전압(VPP), 코어영역의 앤모스트랜지스터의 벌크(bulk)전압으로 공급되는 백바이어스전압(VBB) 등이 있다.
한편, 프리차지 동작 시 비트라인쌍(BL,/BL)을 프리차지하기 위해 공급되는 비트라인프리차지전압(VBLP)과 메모리셀에 공급되는 셀플레이트전압(VCP)은 코어전압(VCORE)을 인가받아 구동된다. 따라서, 코어전압(VCORE)구동회로는 비트라인프리차지전압(VBLP) 및 셀플레이트전압(VCP)을 생성하는데 필요한 전류를 빠른 속도로 공급할 수 있도록 충분한 개수로 구비되어야 한다.
종래의 코어전압(VCORE)구동회로는 액티브 동작이 수행될 때 코어전압(VCORE)을 구동하고, 액티브 동작이 수행되지 않는 경우에는 코어전압(VCORE)의 구동을 중단한다. 그런데, 액티브 동작 수행 중이더라도 비트라인프리차지전압(VBLP) 및 셀플레이트전압(VCP)이 목표레벨에 도달하는 경우 비트라인프리차지전압(VBLP) 및 셀플레이트전압(VCP)을 생성하기 위해 코어전압(VCORE)이 인가될 필요가 없다. 그러나, 종래의 코어전압(VCORE)구동회로는 비트라인프리차지전압(VBLP) 및 셀플레이트전압(VCP)의 생성에 코어전압(VCORE)이 인가될 필요가 없는 경우에도 지속적으로 코어전압(VCORE)을 구동하므로, 불필요한 전류소모를 발생시킨다.
본 발명은 내부전압의 레벨에 따라 공급전압을 구동하는 구동력을 조절하여 전류소모를 절감할 수 있도록 한 내부전압생성회로를 개시한다.
이를 위해 본 발명은 공급전압을 전압분배한 신호와 바이어스전압을 비교하여 제1 풀업신호를 생성하고, 상기 제1 풀업신호에 응답하여 상기 공급전압을 구동하는 공급전압구동부와, 상기 공급전압을 인가받아 제2 풀업신호를 생성하여 내부전압을 구동하는 내부전압구동부와, 상기 제2 풀업신호에 응답하여 상기 제1 풀업신호 또는 전원전압을 제3 풀업신호로 선택하여, 상기 공급전압의 구동을 조절하는 구동제어부를 포함하는 내부전압생성회로를 제공한다.
또한, 본 발명은 공급전압을 전압분배한 신호와 바이어스전압을 비교하여 제1 풀업신호를 생성하고, 상기 제1 풀업신호에 응답하여 상기 공급전압을 구동하는 공급전압구동부와, 상기 공급전압을 인가받아 제2 풀업신호를 생성하여 제1 내부전압을 구동하는 제1 내부전압구동부와, 상기 공급전압을 인가받아 제3 풀업신호를 생성하여 제2 내부전압을 구동하는 제2 내부전압구동부와, 상기 제2 및 제3 풀업신호에 응답하여 상기 제1 풀업신호 또는 전원전압을 제4 풀업신호로 선택하여, 상기 공급전압의 구동을 조절하는 구동제어부를 포함하는 내부전압생성회로를 제공한다.
또한, 본 발명은 공급전압을 인가받아 제1 풀업신호를 생성하여 내부전압을 구동하는 내부전압구동부와, 상기 제1 풀업신호에 응답하여 제어신호를 생성하는 제어신호생성부와, 상기 공급전압을 전압분배한 신호와 바이어스전압을 비교하여 상기 공급전압을 구동하기 위한 제2 풀업신호를 생성하는 공급전압구동부를 포함하되, 상기 제2 풀업신호는 상기 제어신호에 응답하여 구동되는 내부전압생성회로를 제공한다.
또한, 본 발명은 공급전압을 인가받아 제1 풀업신호를 생성하여 제1 내부전압을 구동하는 제1 내부전압구동부와, 공급전압을 인가받아 제2 풀업신호를 생성하여 제2 내부전압을 구동하는 제2 내부전압구동부와, 상기 제1 및 제2 풀업신호에 응답하여 제어신호를 생성하는 제어신호생성부와, 상기 공급전압을 전압분배한 신호와 바이어스전압을 비교하여 상기 공급전압을 구동하기 위한 제3 풀업신호를 생성하는 공급전압구동부를 포함하되, 상기 제3 풀업신호는 상기 제어신호에 응답하여 구동되는 내부전압생성회로를 제공한다.
도 1은 본 발명의 일 실시예에 따른 내부전압생성회로의 회로도이다.
도 2는 도 1에 도시된 내부전압생성회로에 포함된 멀티플렉서의 회로도이다.
도 3은 본 발명의 다른 실시예에 따른 내부전압생성회로의 회로도이다.
도 4는 본 발명의 또 다른 실시예에 따른 내부전압생성회로의 회로도이다.
도 5는 본 발명의 또 다른 실시예에 따른 내부전압생성회로의 회로도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 내부전압생성회로의 회로도이다.
도 1에 도시된 바와 같이, 본 실시예의 내부전압생성회로는 공급전압구동부(10), 내부전압구동부(11) 및 구동제어부(12)로 구성된다.
공급전압구동부(10)는 노드(nd11)와 노드(nd13) 사이에 직렬연결되어 공급전압인 코어전압(VCORE)을 전압분배하여 노드(nd12)로 출력하는 다이오드소자들(D10, D11)과, 노드(nd12)의 신호와 바이어스전압(VBIAS)을 비교하여 제1 풀업신호(PU1)를 생성하는 비교기(100)와, 제1 풀업신호(PU1)에 응답하여 턴온되어 코어전압(VCORE)을 전원전압(VDD)으로 풀업구동하는 PMOS 트랜지스터(P10)와, 액티브동작 시 로직하이레벨인 액티브신호(VINT_ACT)를 입력받아 턴온되어 제1 풀업신호(PU1)를 전원전압(VDD)으로 풀업구동하는 구동소자로 동작하는 PMOS 트랜지스터(P11)와, 액티브신호(VINT_ACT)를 입력받아 턴온되어 노드(nd13)을 접지전압(VSS)으로 풀다운구동하는 NMOS 트랜지스터(N10)로 구성된다.
이와 같은 구성의 공급전압구동부(10)는 액티브동작 시에는 코어전압(VCORE)을 전압분배하여 생성된 노드(nd12)의 신호가 바이어스전압(VBIAS)보다 낮은 레벨인 경우 PMOS 트랜지스터(P10)를 턴온시켜 코어전압(VCORE)을 풀업구동한다. 한편, 공급전압구동부(10)는 액티브동작이 수행되지 않을 때에는 PMOS 트랜지스터(P11)를 턴온시켜 제1 풀업신호(PU1)를 전원전압(VDD)으로 풀업구동하여 코어전압(VCORE)의 구동을 중단시킨다.
내부전압구동부(11)는 내부전압인 비트라인프리차지전압(VBLP)과 제1 하한기준전압(VBLPL)을 비교하여 제2 풀업신호(PU2)를 생성하는 제1 비교기(110)와, 비트라인프리차지전압(VBLP)과 제1 상한기준전압(VBLPH)을 비교하여 풀다운신호(PD)를 생성하는 제2 비교기(111)와, 제2 풀업신호(PU2)에 응답하여 턴온되어 비트라인프리차지전압(VBLP)을 풀업구동하는 PMOS 트랜지스터(P12)와, 풀다운신호(PD)에 응답하여 턴온되어 비트라인프리차지전압(VBLP)을 풀다운구동하는 NMOS 트랜지스터(N12)로 구성된다.
이와 같은 구성의 내부전압구동부(11)는 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL)보다 낮은 레벨인 경우 로직로우레벨의 제2 풀업신호(PU2)를 생성하여 비트라인프리차지전압(VBLP)을 코어전압(VCORE)으로 구동하고, 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL)보다 높은 레벨인 경우 로직하이레벨의 제2 풀업신호(PU2)를 생성하여 코어전압(VCORE)에 의한 비트라인프리차지전압(VBLP)의 구동을 중단한다.
구동제어부(12)는 제2 풀업신호(PU2)를 반전버퍼링하여 제1 제어신호(CTR1)를 출력하는 버퍼로 동작하는 인버터(IV10)와, 제1 제어신호(CTR1)에 따라 전원전압(VDD) 또는 제1 풀업신호(PU1)를 제3 풀업신호(PU3)로 전달하는 멀티플렉서(120)와, 제3 풀업신호(PU3)에 응답하여 코어전압(VCORE)을 전원전압(VDD)으로 풀업구동하는 PMOS 트랜지스터(P13)로 구성된다.
도 3을 참고하면 멀티플렉서(120)는 제1 제어신호(CTR1)가 로직로우레벨인 경우 전원전압(VDD)을 제3 풀업신호(PU3)로 전달하는 제1 전달게이트(T10)와, 제1 제어신호(CTR1)가 로직하이레벨인 경우 제1 풀업신호(PU1)를 제3 풀업신호(PU3)로 전달하는 제2 전달게이트(T11)로 구성된다.
이와 같은 구성의 구동제어부(12)는 로직하이레벨의 제1 제어신호(CTR1)가 생성되는 경우 제1 풀업신호(PU1)를 제3 풀업신호(PU3)로 전달하여 코어전압(VCORE)의 구동을 유지하고, 로직로우레벨의 제1 제어신호(CTR1)가 생성되는 경우 전원전압(VDD)을 제3 풀업신호(PU3)로 전달하여 코어전압(VCORE)의 구동을 중단한다.
이하, 본 실시예에 따른 내부전압생성회로의 동작을 살펴보되, 액티브 동작 시 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL)보다 낮은 레벨인 경우와 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL) 이상의 레벨을 갖는 경우로 나누어 살펴보면 다음과 같다.
우선, 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL)보다 낮은 레벨인 경우 로직로우레벨로 생성된 제2 풀업신호(PU2)에 의해 비트라인프리차지전압(VBLP)은 코어전압(VCORE)으로 구동된다. 이때, 구동제어부(12)의 제1 제어신호(CTR1)는 로직하이레벨로 생성되어 제1 풀업신호(PU1)를 제3 풀업신호(PU3)로 전달한다. 따라서, 제1 풀업신호(PU1)의 레벨에 따라 코어전압(VCORE)이 구동된다.
다음으로, 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL) 이상의 레벨을 갖는 경우 로직하이레벨로 생성된 제2 풀업신호(PU2)에 의해 비트라인프리차지전압(VBLP)의 구동은 중단된다. 이때, 구동제어부(12)의 제1 제어신호(CTR1)는 로직로우레벨로 생성되어 전원전압(VDD)이 제3 풀업신호(PU3)로 전달된다. 따라서, 코어전압(VCORE)의 레벨에 관계없이 PMOS 트랜지스터(P13)가 턴오프되어 코어전압(VCORE)을 구동하는 구동력이 감소된다.
이상 살펴본 본 실시예의 내부전압생성회로는 액티브동작 수행 중이라도 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL)보다 높아 코어전압(VCORE)으로 구동될 필요가 없는 경우에는 코어전압(VCORE)을 구동하는 구동력을 감소시켜 불필요한 전류소모를 절감시킨다.
도 3은 본 발명의 다른 실시예에 따른 내부전압생성회로의 회로도이다.
도 3에 도시된 바와 같이, 본 실시예의 내부전압생성회로는 공급전압구동부(20), 제1 내부전압구동부(21), 제2 내부전압구동부(22) 및 구동제어부(23)로 구성된다.
공급전압구동부(20)는 노드(nd21)와 노드(nd23) 사이에 직렬연결되어 공급전압인 코어전압(VCORE)을 전압분배하여 노드(nd22)로 출력하는 다이오드소자들(D20, D21)과, 노드(nd22)의 신호와 바이어스전압(VBIAS)을 비교하여 제1 풀업신호(PU21)를 생성하는 비교기(200)와, 제1 풀업신호(PU21)에 응답하여 턴온되어 코어전압(VCORE)을 전원전압(VDD)으로 풀업구동하는 PMOS 트랜지스터(P20)와, 액티브동작 시 로직하이레벨인 액티브신호(VINT_ACT)를 입력받아 턴온되어 제1 풀업신호(PU21)를 전원전압(VDD)으로 풀업구동하는 구동소자로 동작하는 PMOS 트랜지스터(P21)와, 액티브신호(VINT_ACT)를 입력받아 턴온되어 노드(nd23)을 접지전압(VSS)으로 풀다운구동하는 NMOS 트랜지스터(N20)로 구성된다. 이와 같은 구성의 공급전압구동부(20)는 액티브동작 시에는 코어전압(VCORE)을 전압분배하여 생성된 노드(nd22)의 신호가 바이어스전압(VBIAS)보다 낮은 레벨인 경우 PMOS 트랜지스터(P20)를 턴온시켜 코어전압(VCORE)을 풀업구동한다. 한편, 공급전압구동부(20)는 액티브동작이 수행되지 않을 때에는 PMOS 트랜지스터(P21)를 턴온시켜 제1 풀업신호(PU21)를 전원전압(VDD)으로 풀업구동하여 코어전압(VCORE)의 구동을 중단시킨다.
제1 내부전압구동부(21)는 내부전압인 비트라인프리차지전압(VBLP)과 제1 하한기준전압(VBLPL)을 비교하여 제2 풀업신호(PU22)를 생성하는 제1 비교기(210)와, 비트라인프리차지전압(VBLP)과 제1 상한기준전압(VBLPH)을 비교하여 제1 풀다운신호(PD21)를 생성하는 제2 비교기(211)와, 제2 풀업신호(PU22)에 응답하여 턴온되어 비트라인프리차지전압(VBLP)을 풀업구동하는 PMOS 트랜지스터(P22)와, 제1 풀다운신호(PD21)에 응답하여 턴온되어 비트라인프리차지전압(VBLP)을 풀다운구동하는 NMOS 트랜지스터(N22)로 구성된다. 이와 같은 구성의 제1 내부전압구동부(21)는 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL)보다 낮은 레벨인 경우 로직로우레벨의 제2 풀업신호(PU22)를 생성하여 비트라인프리차지전압(VBLP)을 코어전압(VCORE)으로 구동하고, 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL)보다 높은 레벨인 경우 로직하이레벨의 제2 풀업신호(PU22)를 생성하여 코어전압(VCORE)에 의한 비트라인프리차지전압(VBLP)의 구동을 중단한다.
제2 내부전압구동부(22)는 내부전압인 셀플레이트전압(VCP)과 제2 하한기준전압(VCPL)을 비교하여 제3 풀업신호(PU23)를 생성하는 제3 비교기(220)와, 셀플레이트전압(VCP)과 제2 상한기준전압(VCPH)을 비교하여 제2 풀다운신호(PD22)를 생성하는 제4 비교기(241)와, 제3 풀업신호(PU23)에 응답하여 턴온되어 셀플레이트전압(VCP)을 풀업구동하는 PMOS 트랜지스터(P23)와, 제2 풀다운신호(PD22)에 응답하여 턴온되어 셀플레이트전압(VCP)을 풀다운구동하는 NMOS 트랜지스터(N23)로 구성된다. 이와 같은 구성의 제2 내부전압구동부(22)는 셀플레이트전압(VCP)이 제2 하한기준전압(VCPL)보다 낮은 레벨인 경우 로직로우레벨의 제3 풀업신호(PU23)를 생성하여 셀플레이트전압(VCP)을 코어전압(VCORE)으로 구동하고, 셀플레이트전압(VCP)이 제2 하한기준전압(VCPL)보다 높은 레벨인 경우 로직하이레벨의 제3 풀업신호(PU23)를 생성하여 코어전압(VCORE)에 의한 셀플레이트전압(VCP)의 구동을 중단한다.
구동제어부(23)는 제2 풀업신호(PU22) 및 제3 풀업신호(PU23)가 모두 로직하이레벨인 경우 로직로우레벨의 제2 제어신호(CTR2)를 생성하는 제어신호생성부(230)와, 제2 제어신호(CTR2)에 따라 전원전압(VDD) 또는 제1 풀업신호(PU21)를 제4 풀업신호(PU4)로 전달하는 멀티플렉서(231)와, 제4 풀업신호(PU4)에 응답하여 코어전압(VCORE)을 전원전압(VDD)으로 풀업구동하는 PMOS 트랜지스터(P24)로 구성된다. 제어신호생성부(230)는 제2 풀업신호(PU22)를 반전시키는 인버터(IV20)와, 제3 풀업신호(PU23)를 반전시키는 인버터(IV21)와, 인버터들(IV20, IV21)의 출력신호를 입력받아 논리합 연산을 수행하여 제2 제어신호(CTR2)를 생성하는 오어게이트(OR20)로 구성된다. 이와 같은 구성의 구동제어부(23)는 로직하이레벨의 제2 제어신호(CTR2)가 생성되는 경우 제1 풀업신호(PU21)를 제4 풀업신호(PU4)로 전달하여 코어전압(VCORE)의 구동을 유지하고, 로직로우레벨의 제2 제어신호(CTR2)가 생성되는 경우 전원전압(VDD)을 제4 풀업신호(PU4)로 전달하여 코어전압(VCORE)의 구동을 중단한다.
이하, 본 실시예에 따른 내부전압생성회로의 동작을 살펴보되, 액티브 동작 시 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL)보다 낮은 레벨인 경우와, 셀플레이트전압(VCP)이 제2 하한기준전압(VCPL)보다 낮은 레벨인 경우 및 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL) 이상의 레벨을 갖고, 셀플레이트전압(VCP)이 제2 하한기준전압(VCPL)의 레벨 이상의 레벨을 갖는 경우로 나누어 살펴보면 다음과 같다.
우선, 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL)보다 낮은 레벨인 경우 로직로우레벨로 생성된 제2 풀업신호(PU22)에 의해 비트라인프리차지전압(VBLP)은 코어전압(VCORE)으로 구동된다. 이때, 구동제어부(23)의 제2 제어신호(CTR2)는 로직하이레벨로 생성되어 제1 풀업신호(PU21)를 제4 풀업신호(PU4)로 전달한다. 따라서, 제1 풀업신호(PU21)의 레벨에 따라 코어전압(VCORE)이 구동된다.
다음으로, 셀플레이트전압(VCP)이 제2 하한기준전압(VCPL)보다 낮은 레벨인 경우 로직로우레벨로 생성된 제3 풀업신호(PU23)에 의해 셀플레이트전압(VCP)은 코어전압(VCORE)으로 구동된다. 이때, 구동제어부(23)의 제2 제어신호(CTR2)는 로직하이레벨로 생성되어 제1 풀업신호(PU21)를 제4 풀업신호(PU4)로 전달한다. 따라서, 제1 풀업신호(PU21)의 레벨에 따라 코어전압(VCORE)이 구동된다.
다음으로, 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL) 이상의 레벨을 갖고, 셀플레이트전압(VCP)이 제2 하한기준전압(VCPL) 이상의 레벨을 갖는 경우 로직하이레벨로 생성된 제2 풀업신호(PU22)에 의해 비트라인프리차지전압(VBLP)의 구동은 중단되고, 로직하이레벨로 생성된 제3 풀업신호(PU23)에 의해 셀플레이트전압(VCP)의 구동은 중단된다. 이때, 구동제어부(23)의 제2 제어신호(CTR2)는 로직로우레벨로 생성되어 전원전압(VDD)이 제4 풀업신호(PU4)로 전달된다. 따라서, 코어전압(VCORE)의 레벨에 관계없이 PMOS 트랜지스터(P24)가 턴오프되어 코어전압(VCORE)을 구동하는 구동력이 감소된다.
이상 살펴본 본 실시예의 내부전압생성회로는 액티브동작 수행 중이라도 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL) 이상의 레벨을 가져 코어전압(VCORE)으로 구동될 필요가 없고, 셀플레이트전압(VCP)이 제2 하한기준전압(VCPL) 이상의 레벨을 가져 코어전압(VCORE)으로 구동될 필요가 없는 경우에는 코어전압(VCORE)을 구동하는 구동력을 감소시켜 불필요한 전류소모를 절감시킨다.
도 4는 본 발명의 또 다른 실시예에 따른 내부전압생성회로의 회로도이다.
도 4에 도시된 바와 같이, 본 실시예의 내부전압생성회로는 공급전압구동부(30), 내부전압구동부(31) 및 제어신호생성부(32)로 구성된다.
공급전압구동부(30)는 노드(nd31)와 노드(nd33) 사이에 직렬연결되어 공급전압인 코어전압(VCORE)을 전압분배하여 노드(nd32)로 출력하는 다이오드소자들(D30, D31)과, 노드(nd32)의 신호와 바이어스전압(VBIAS)을 비교하여 제1 풀업신호(PU30)를 생성하는 비교기(300)와, 제1 풀업신호(PU30)에 응답하여 턴온되어 코어전압(VCORE)을 전원전압(VDD)으로 풀업구동하는 PMOS 트랜지스터(P30)와, 제3 제어신호(CTR3)를 입력받아 턴온되어 제1 풀업신호(PU30)를 전원전압(VDD)으로 풀업구동하는 구동소자로 동작하는 PMOS 트랜지스터(P31)와, 제3 제어신호(CTR3)를 입력받아 턴온되어 노드(nd33)을 접지전압(VSS)으로 풀다운구동하는 NMOS 트랜지스터(N30)로 구성된다.
이와 같은 구성의 공급전압구동부(30)는 제3 제어신호(CTR3)가 로직하이레벨인 경우 코어전압(VCORE)을 전압분배하여 생성된 노드(nd32)의 신호와 바이어스전압(VBIAS)을 비교하여 코어전압(VCORE)의 구동을 결정한다. 즉, 노드(nd32)의 신호가 바이어스전압(VBIAS)보다 낮은 레벨인 경우 PMOS 트랜지스터(P30)를 턴온시켜 코어전압(VCORE)을 풀업구동한다. 한편, 제3 제어신호(CTR3)가 로직로우레벨인 경우 공급전압구동부(30)는 PMOS 트랜지스터(P31)를 턴온시켜 제1 풀업신호(PU30)를 전원전압(VDD)으로 풀업구동하여 코어전압(VCORE)의 구동을 중단시킨다.
내부전압구동부(31)는 내부전압인 비트라인프리차지전압(VBLP)과 제1 하한기준전압(VBLPL)을 비교하여 제2 풀업신호(PU31)를 생성하는 제1 비교기(310)와, 비트라인프리차지전압(VBLP)과 제1 상한기준전압(VBLPH)을 비교하여 풀다운신호(PD31)를 생성하는 제2 비교기(311)와, 제2 풀업신호(PU31)에 응답하여 턴온되어 비트라인프리차지전압(VBLP)을 풀업구동하는 PMOS 트랜지스터(P32)와, 풀다운신호(PD31)에 응답하여 턴온되어 비트라인프리차지전압(VBLP)을 풀다운구동하는 NMOS 트랜지스터(N32)로 구성된다.
이와 같은 구성의 내부전압구동부(31)는 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL)보다 낮은 레벨인 경우 로직로우레벨의 제2 풀업신호(PU31)를 생성하여 비트라인프리차지전압(VBLP)을 코어전압(VCORE)으로 구동하고, 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL)보다 높은 레벨인 경우 로직하이레벨의 제2 풀업신호(PU31)를 생성하여 코어전압(VCORE)에 의한 비트라인프리차지전압(VBLP)의 구동을 중단한다.
제어신호생성부(32)는 파워업신호(PWRUPB)를 반전시키는 인버터(IV30)와, 제2 풀업신호(PU31)와 인버터(IV30)의 출력신호를 입력받아 부정논리합 연산을 수행하여 제3 제어신호(CTR3)를 생성하는 노어게이트(NR30)로 구성된다. 여기서, 파워업신호(PWRUPB)는 파워업구간에서 로직로우레벨이고, 파워업구간 종료 후 로직하이레벨로 천이하는 신호이다. 이와 같은 구성의 제어신호생성부(32)는 파워업구간 또는 제2 풀업신호(PU31)가 로직하이레벨인 경우 로직로우레벨의 제3 제어신호(CTR3)를 생성한다.
이하, 본 실시예에 따른 내부전압생성회로의 동작을 살펴보되, 액티브 동작 시 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL)보다 낮은 레벨인 경우와 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL) 이상의 레벨을 갖는 경우로 나누어 살펴보면 다음과 같다.
우선, 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL)보다 낮은 레벨인 경우 로직로우레벨로 생성된 제2 풀업신호(PU31)에 의해 비트라인프리차지전압(VBLP)은 코어전압(VCORE)으로 구동된다. 이때, 제어신호생성부(32)는 로직하이레벨의 제3 제어신호(CTR3)를 생성하여 공급전압구동부(30)의 PMOS 트랜지스터(P31)를 턴오프시킨다. 따라서, 코어전압(VCORE)은 제1 풀업신호(PU30)의 레벨에 따라 구동된다.
다음으로, 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL) 이상의 레벨을 갖는 경우 로직하이레벨로 생성된 제2 풀업신호(PU31)에 의해 비트라인프리차지전압(VBLP)의 구동은 중단된다. 이때, 제어신호생성부(32)는 로직로우레벨의 제3 제어신호(CTR3)를 생성하여 공급전압구동부(30)의 PMOS 트랜지스터(P31)를 턴온시킨다. 따라서, 코어전압(VCORE)의 레벨에 관계없이 PMOS 트랜지스터(P30)가 턴오프되어 코어전압(VCORE)의 구동이 중단된다.
이상 살펴본 본 실시예의 내부전압생성회로는 액티브동작 수행 중이라도 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL)보다 높아 코어전압(VCORE)으로 구동될 필요가 없는 경우에는 코어전압(VCORE)의 구동을 중단시켜 불필요한 전류소모를 절감시킨다.
도 5는 본 발명의 또 다른 실시예에 따른 내부전압생성회로의 회로도이다.
도 5 도시된 바와 같이, 본 실시예의 내부전압생성회로는 공급전압구동부(40), 제1 내부전압구동부(41), 제2 내부전압구동부(42) 및 제어신호생성부(43)로 구성된다.
공급전압구동부(40)는 노드(nd41)와 노드(nd43) 사이에 직렬연결되어 공급전압인 코어전압(VCORE)을 전압분배하여 노드(nd42)로 출력하는 다이오드소자들(D40, D41)과, 노드(nd42)의 신호와 바이어스전압(VBIAS)을 비교하여 제1 풀업신호(PU40)를 생성하는 비교기(400)와, 제1 풀업신호(PU40)에 응답하여 턴온되어 코어전압(VCORE)을 전원전압(VDD)으로 풀업구동하는 PMOS 트랜지스터(P40)와, 제4 제어신호(CTR4)를 입력받아 턴온되어 제1 풀업신호(PU40)를 전원전압(VDD)으로 풀업구동하는 구동소자로 동작하는 PMOS 트랜지스터(P41)와, 제4 제어신호(CTR4)를 입력받아 턴온되어 노드(nd43)을 접지전압(VSS)으로 풀다운구동하는 NMOS 트랜지스터(N40)로 구성된다.
이와 같은 구성의 공급전압구동부(40)는 제4 제어신호(CTR4)가 로직하이레벨인 경우 코어전압(VCORE)을 전압분배하여 생성된 노드(nd42)의 신호와 바이어스전압(VBIAS)을 비교하여 코어전압(VCORE)의 구동을 결정한다. 즉, 노드(nd42)의 신호가 바이어스전압(VBIAS)보다 낮은 레벨인 경우 PMOS 트랜지스터(P40)를 턴온시켜 코어전압(VCORE)을 풀업구동한다. 한편, 제4 제어신호(CTR4)가 로직로우레벨인 경우 공급전압구동부(40)는 PMOS 트랜지스터(P41)를 턴온시켜 제1 풀업신호(PU40)를 전원전압(VDD)으로 풀업구동하여 코어전압(VCORE)의 구동을 중단시킨다.
제1 내부전압구동부(41)는 내부전압인 비트라인프리차지전압(VBLP)과 제1 하한기준전압(VBLPL)을 비교하여 제2 풀업신호(PU41)를 생성하는 제1 비교기(410)와, 비트라인프리차지전압(VBLP)과 제1 상한기준전압(VBLPH)을 비교하여 제1 풀다운신호(PD41)를 생성하는 제2 비교기(411)와, 제2 풀업신호(PU41)에 응답하여 턴온되어 비트라인프리차지전압(VBLP)을 풀업구동하는 PMOS 트랜지스터(P42)와, 제1 풀다운신호(PD41)에 응답하여 턴온되어 비트라인프리차지전압(VBLP)을 풀다운구동하는 NMOS 트랜지스터(N42)로 구성된다. 이와 같은 구성의 제1 내부전압구동부(41)는 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL)보다 낮은 레벨인 경우 로직로우레벨의 제2 풀업신호(PU41)를 생성하여 비트라인프리차지전압(VBLP)을 코어전압(VCORE)으로 구동하고, 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL)보다 높은 레벨인 경우 로직하이레벨의 제2 풀업신호(PU41)를 생성하여 코어전압(VCORE)에 의한 비트라인프리차지전압(VBLP)의 구동을 중단한다.
제2 내부전압구동부(42)는 내부전압인 셀플레이트전압(VCP)과 제2 하한기준전압(VCPL)을 비교하여 제3 풀업신호(PU42)를 생성하는 제3 비교기(420)와, 셀플레이트전압(VCP)과 제2 상한기준전압(VCPH)을 비교하여 제3 풀다운신호(PD42)를 생성하는 제4 비교기(421)와, 제3 풀업신호(PU42)에 응답하여 턴온되어 셀플레이트전압(VCP)을 풀업구동하는 PMOS 트랜지스터(P43)와, 제2 풀다운신호(PD42)에 응답하여 턴온되어 셀플레이트전압(VCP)을 풀다운구동하는 NMOS 트랜지스터(N43)로 구성된다. 이와 같은 구성의 제2 내부전압구동부(42)는 셀플레이트전압(VCP)이 제2 하한기준전압(VCPL)보다 낮은 레벨인 경우 로직로우레벨의 제3 풀업신호(PU42)를 생성하여 셀플레이트전압(VCP)을 코어전압(VCORE)으로 구동하고, 셀플레이트전압(VCP)이 제2 하한기준전압(VCPL)보다 높은 레벨인 경우 로직하이레벨의 제3 풀업신호(PU42)를 생성하여 코어전압(VCORE)에 의한 셀플레이트전압(VCP)의 구동을 중단한다.
제어신호생성부(43)는 제2 풀업신호(PU41)를 반전시키는 인버터(IV40)와, 제3 풀업신호(PU42)를 반전시키는 인버터(IV41)와, 파워업신호(PWRUPB)를 반전시키는 인버터(IV42)와, 인버터들(IV40~IV42)의 출력신호를 입력받아 논리합 연산을 수행하여 제4 제어신호(CTR4)를 생성하는 오아게이트(OR40)로 구성된다. 이와 같은 구성의 제어신호생성부(43)는 파워업구간이 종료되고, 제2 풀업신호(PU41) 및 제3 풀업신호(PU42)가 모두 로직하이레벨인 경우 로직로우레벨의 제4 제어신호(CTR4)를 생성한다.
이하, 본 실시예에 따른 내부전압생성회로의 동작을 살펴보되, 액티브 동작 시 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL)보다 낮은 레벨인 경우와, 셀플레이트전압(VCP)이 제2 하한기준전압(VCPL)보다 낮은 레벨인 경우 및 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL) 이상의 레벨을 갖고, 셀플레이트전압(VCP)이 제2 하한기준전압(VCPL)의 레벨 이상의 레벨을 갖는 경우로 나누어 살펴보면 다음과 같다.
우선, 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL)보다 낮은 레벨인 경우 로직로우레벨로 생성된 제2 풀업신호(PU41)에 의해 비트라인프리차지전압(VBLP)은 코어전압(VCORE)으로 구동된다. 이때, 제어신호생성부(43)는 로직하이레벨의 제4 제어신호(CTR4)를 생성하여 공급전압구동부(40)의 PMOS 트랜지스터(P41)를 턴오프시킨다. 따라서, 코어전압(VCORE)은 제1 풀업신호(PU40)의 레벨에 따라 구동된다.
다음으로, 셀플레이트전압(VCP)이 제2 하한기준전압(VCPL)보다 낮은 레벨인 경우 로직로우레벨로 생성된 제4 풀업신호(PU42)에 의해 셀플레이트전압(VCP)은 코어전압(VCORE)으로 구동된다. 이때, 제어신호생성부(43)는 로직하이레벨의 제4 제어신호(CTR4)를 생성하여 공급전압구동부(40)의 PMOS 트랜지스터(P41)를 턴오프시킨다. 따라서, 코어전압(VCORE)은 제1 풀업신호(PU40)의 레벨에 따라 구동된다.
다음으로, 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL) 이상의 레벨을 갖고, 셀플레이트전압(VCP)이 제2 하한기준전압(VCPL) 이상의 레벨을 갖는 경우 로직하이레벨로 생성된 제2 풀업신호(PU41)에 의해 비트라인프리차지전압(VBLP)의 구동은 중단되고, 로직하이레벨로 생성된 제3 풀업신호(PU42)에 의해 셀플레이트전압(VCP)의 구동은 중단된다. 이때, 제어신호생성부(43)는 로직로우레벨의 제4 제어신호(CTR4)를 생성하여 공급전압구동부(40)의 PMOS 트랜지스터(P41)를 턴온시킨다. 따라서, 코어전압(VCORE)의 레벨에 관계없이 PMOS 트랜지스터(P40)가 턴오프되어 코어전압(VCORE)의 구동이 중단된다.
이상 살펴본 본 실시예의 내부전압생성회로는 액티브동작 수행 중이라도 비트라인프리차지전압(VBLP)이 제1 하한기준전압(VBLPL) 이상의 레벨을 가져 코어전압(VCORE)으로 구동될 필요가 없고, 셀플레이트전압(VCP)이 제2 하한기준전압(VCPL) 이상의 레벨을 가져 코어전압(VCORE)으로 구동될 필요가 없는 경우에는 코어전압(VCORE)의 구동을 중단시켜 불필요한 전류소모를 절감시킨다.
<도 1>
10: 공급전압구동부 11: 내부전압구동부
110: 제1 비교기 111: 제2 비교기
12: 구동제어부 120: 멀티플렉서
<도 3>
20: 공급전압구동부 21: 제1 내부전압구동부
22: 제2 내부전압구동부 23: 구동제어부
230: 제어신호생성부 231: 멀티플렉서
<도 4>
30: 공급전압구동부 31: 내부전압구동부
32: 제어신호생성부
<도 5>
40: 공급전압구동부 41: 제1 내부전압구동부
42: 제2 내부전압구동부 43: 제어신호생성부

Claims (26)

  1. 공급전압을 전압분배한 신호와 바이어스전압을 비교하여 제1 풀업신호를 생성하고, 상기 제1 풀업신호에 응답하여 상기 공급전압을 구동하는 공급전압구동부;
    상기 공급전압을 인가받아 제2 풀업신호를 생성하여 내부전압을 구동하는 내부전압구동부; 및
    상기 제2 풀업신호에 응답하여 상기 제1 풀업신호 또는 전원전압을 제3 풀업신호로 선택하여, 상기 공급전압의 구동을 조절하는 구동제어부를 포함하는 내부전압생성회로.
  2. 제 1 항에 있어서, 상기 공급전압구동부는 액티브동작 시 상기 공급전압을 전압분배한 신호가 상기 바이어스전압보다 낮은 레벨인 경우 상기 공급전압을 구동하기 위해 인에이블되는 상기 제1 풀업신호를 생성하는 내부전압생성회로.
  3. 제 1 항에 있어서, 상기 내부전압구동부는 상기 내부전압이 하한기준전압보다 낮은 레벨인 경우 상기 내부전압을 구동하기 위해 인에이블되는 상기 제2 풀업신호를 생성하는 내부전압생성회로.
  4. 제 3 항에 있어서, 상기 내부전압구동부는 상기 내부전압이 상한기준전압보다 높은 레벨인 경우 상기 내부전압을 방전하기 위해 인에이블되는 풀다운신호를 생성하는 내부전압생성회로.
  5. 제 1 항에 있어서, 상기 구동제어부는 상기 내부전압이 하한기준전압 이상의 레벨을 갖는 경우 상기 전원전압을 상기 제3 풀업신호로 전달하여 상기 공급전압의 구동을 중단하는 내부전압생성회로.
  6. 제 5 항에 있어서, 상기 구동제어부는
    상기 제2 풀업신호를 버퍼링하여 제어신호를 생성하는 버퍼;
    상기 제어신호에 응답하여 상기 전원전압 또는 상기 제1 풀업신호를 상기 제3 풀업신호로 전달하는 멀티플렉서; 및
    상기 제3 풀업신호에 응답하여 턴온되어 상기 공급전압을 상기 전원전압으로 구동하는 구동소자를 포함하는 내부전압생성회로.
  7. 공급전압을 전압분배한 신호와 바이어스전압을 비교하여 제1 풀업신호를 생성하고, 상기 제1 풀업신호에 응답하여 상기 공급전압을 구동하는 공급전압구동부;
    상기 공급전압을 인가받아 제2 풀업신호를 생성하여 제1 내부전압을 구동하는 제1 내부전압구동부;
    상기 공급전압을 인가받아 제3 풀업신호를 생성하여 제2 내부전압을 구동하는 제2 내부전압구동부; 및
    상기 제2 및 제3 풀업신호에 응답하여 상기 제1 풀업신호 또는 전원전압을 제4 풀업신호로 선택하여, 상기 공급전압의 구동을 조절하는 구동제어부를 포함하는 내부전압생성회로.
  8. 제 7 항에 있어서, 상기 공급전압구동부는 액티브동작 시 상기 공급전압을 전압분배한 신호가 상기 바이어스전압보다 낮은 레벨인 경우 상기 공급전압을 구동하기 위해 인에이블되는 상기 제1 풀업신호를 생성하는 내부전압생성회로.
  9. 제 7 항에 있어서, 상기 제1 내부전압구동부는 상기 제1 내부전압이 제1 하한기준전압보다 낮은 레벨인 경우 상기 제1 내부전압을 구동하기 위해 인에이블되는 상기 제2 풀업신호를 생성하는 내부전압생성회로.
  10. 제 9 항에 있어서, 상기 제1 내부전압구동부는 상기 제1 내부전압이 제1 상한기준전압보다 높은 레벨인 경우 상기 제1 내부전압을 방전하기 위해 인에이블되는 제1 풀다운신호를 생성하는 내부전압생성회로.
  11. 제 10 항에 있어서, 상기 제2 내부전압구동부는 상기 제2 내부전압이 제2 하한기준전압보다 낮은 레벨인 경우 상기 제2 내부전압을 구동하기 위해 인에이블되는 상기 제3 풀업신호를 생성하는 내부전압생성회로.
  12. 제 11 항에 있어서, 상기 제2 내부전압구동부는 상기 제2 내부전압이 제2 상한기준전압보다 높은 레벨인 경우 상기 제2 내부전압을 방전하기 위해 인에이블되는 제2 풀다운신호를 생성하는 내부전압생성회로.
  13. 제 7 항에 있어서, 상기 구동제어부는 상기 제1 내부전압이 제1 하한기준전압보다 높은 레벨이거나 상기 제2 내부전압이 제2 하한기준전압보다 높은 레벨일 때 상기 전원전압을 상기 제3 풀업신호로 전달하여 상기 공급전압의 구동을 중단하는 내부전압생성회로.
  14. 제 13 항에 있어서, 상기 구동제어부는
    상기 제2 풀업신호 및 제3 풀업신호를 입력받아 제어신호를 생성하는 제어신호생성부;
    상기 제어신호에 응답하여 상기 전원전압 또는 상기 제1 풀업신호를 상기 제4 풀업신호로 전달하는 멀티플렉서; 및
    상기 제4 풀업신호에 응답하여 턴온되어 상기 공급전압을 상기 전원전압으로 구동하는 구동소자를 포함하는 내부전압생성회로.
  15. 공급전압을 인가받아 제1 풀업신호를 생성하여 내부전압을 구동하는 내부전압구동부;
    상기 제1 풀업신호에 응답하여 제어신호를 생성하는 제어신호생성부; 및
    상기 공급전압을 전압분배한 신호와 바이어스전압을 비교하여 상기 공급전압을 구동하기 위한 제2 풀업신호를 생성하는 공급전압구동부를 포함하되, 상기 제2 풀업신호는 상기 제어신호에 응답하여 구동되는 내부전압생성회로.
  16. 제 15 항에 있어서, 상기 내부전압구동부는 상기 내부전압이 하한기준전압보다 낮은 레벨인 경우 상기 내부전압을 구동하기 위해 인에이블되는 상기 제1 풀업신호를 생성하는 내부전압생성회로.
  17. 제 16 항에 있어서, 상기 내부전압구동부는 상기 내부전압이 상한기준전압보다 높은 레벨인 경우 상기 내부전압을 방전하기 위해 인에이블되는 풀다운신호를 생성하는 내부전압생성회로.
  18. 제 15 항에 있어서, 상기 제어신호생성부는 파워업구간이 종료되고, 상기 내부전압의 레벨이 하한기준전압의 레벨 이상인 경우 디스에이블되는 상기 제어신호를 생성하는 내부전압생성회로.
  19. 제 18 항에 있어서, 상기 공급전압구동부는 상기 제어신호가 디스에이블되는 경우 상기 제2 풀업신호를 전원전압으로 구동하는 구동소자를 포함하는 내부전압생성회로.
  20. 공급전압을 인가받아 제1 풀업신호를 생성하여 제1 내부전압을 구동하는 제1 내부전압구동부;
    공급전압을 인가받아 제2 풀업신호를 생성하여 제2 내부전압을 구동하는 제2 내부전압구동부;
    상기 제1 및 제2 풀업신호에 응답하여 제어신호를 생성하는 제어신호생성부; 및
    상기 공급전압을 전압분배한 신호와 바이어스전압을 비교하여 상기 공급전압을 구동하기 위한 제3 풀업신호를 생성하는 공급전압구동부를 포함하되, 상기 제3 풀업신호는 상기 제어신호에 응답하여 구동되는 내부전압생성회로.
  21. 제 20 항에 있어서, 상기 제1 내부전압구동부는 상기 제1 내부전압이 하한기준전압보다 낮은 레벨인 경우 상기 제1 내부전압을 구동하기 위해 인에이블되는 상기 제1 풀업신호를 생성하는 내부전압생성회로.
  22. 제 21 항에 있어서, 상기 제1 내부전압구동부는 상기 제1 내부전압이 상한기준전압보다 높은 레벨인 경우 상기 제1 내부전압을 방전하기 위해 인에이블되는 풀다운신호를 생성하는 내부전압생성회로.
  23. 제 20 항에 있어서, 상기 제2 내부전압구동부는 상기 제2 내부전압이 하한기준전압보다 낮은 레벨인 경우 상기 제2 내부전압을 구동하기 위해 인에이블되는 상기 제2 풀업신호를 생성하는 내부전압생성회로.
  24. 제 23 항에 있어서, 상기 제2 내부전압구동부는 상기 제2 내부전압이 상한기준전압보다 높은 레벨인 경우 상기 제2 내부전압을 방전하기 위해 인에이블되는 풀다운신호를 생성하는 내부전압생성회로.
  25. 제 20 항에 있어서, 상기 제어신호생성부는 파워업구간이 종료되고, 상기 제1 내부전압의 레벨이 제1 하한기준전압의 레벨 이상이며, 상기 제2 내부전압의 레벨이 제2 하한기준전압의 레벨 이상인 경우 디스에이블되는 상기 제어신호를 생성하는 내부전압생성회로.
  26. 제 20 항에 있어서, 상기 공급전압구동부는 상기 제어신호가 디스에이블되는 경우 상기 제3 풀업신호를 전원전압으로 구동하는 구동소자를 포함하는 내부전압생성회로.
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