KR20110132246A - 전계 효과 트랜지스터의 제조 방법, 전계 효과 트랜지스터 및 반도체 그래핀 산화물의 제조 방법 - Google Patents

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Abstract

반도체 장치가 제공되며, 이 반도체 장치는, 도전성 기판, 도전성 기판 위에 형성된 절연막, 아미노기를 포함하는 베이스층 및 상기 베이스층 위에 형성된 환원 그래핀 산화물층을 포함한다.

Description

전계 효과 트랜지스터의 제조 방법, 전계 효과 트랜지스터 및 반도체 그래핀 산화물의 제조 방법{FIELD EFFECT TRANSISTOR MANUFACTURING METHOD, FIELD EFFECT TRANSISTOR, AND SEMICONDUCTOR GRAPHENE OXIDE MANUFACTURING METHOD}
본 발명은, 전계 효과 트랜지스터의 제조 방법, 전계 효과 트랜지스터 및 반도체 그래핀 산화물의 제조 방법에 관한 것으로서, 보다 구체적으로는, 채널층으로 사용되는 반도체 그래핀 산화물을 포함하는 전계 효과 트랜지스터에 관한 것이다.
최근, 반도체 그래핀을 사용하여 형성된 채널층을 포함하는 전계 효과 트랜지스터에 대한 연구 및 개발이 행해져 오고 있다. 종래에, 반도체 그래핀을 형성하는 몇몇 방법이 제안되어 왔다. 제1 방법에서는, 기판 위에 그래핀 산화물을 형성한 후, 이 그래핀 산화물을 120° 내지 240°의 온도에서 가열 및 환원한다("Tunable Electrical Conductivity of Individual Graphene Oxide Sheets Reduced at "Low" Temperatures", Nano Letters 8, 4283 (2008) (비특허문헌 1) 참조). 제2 방법에서는, 기판 위에 그래핀 산화물을 형성한 후, 이 그래핀 산화물을 하이드라진(hydrazine)으로 화학적으로 환원한다("Insulator to Semimetal Transition in Graphene Oxide", J. Phys. Chem. C 113, 15768 (2009) (비특허문헌 2) 참조). 제3 방법에서는, 그래핀 시트를 약 10㎚의 폭으로 세선화(thin)하여 반도체 그래핀을 형성한다("Energy Band-Gap Engineering of Graphene Nanoribbons", Phys.Rev. Lett. 98, 206805 (2007) (비특허문헌 3) 및 "Chemically Derived, Ultrasmooth Graphene Nanoribbon Semiconductors", Science 319, 1229 (2008) (비특허문헌 4) 참조). 제4 방법에서는, 2층의 그래핀의 적층 방향으로 전계를 인가하여 반도체 그래핀을 형성한다((비특허문헌 5) "Direct Observation of a Widely Tunable Bandgap in Bilayer Graphene", Nature 459,820 (2009) 참조).
비특허문헌 1 : "Tunable Electrical Conductivity of Individual Graphene Oxide Sheets Reduced at "Low" Temperatures", Nano Letters 8, 4283 (2008) 비특허문헌 2 : "Insulator to Semimetal Transition in Graphene Oxide", J. Phys. Chem. C 113, 15768 (2009) 비특허문헌 3 : "Energy Band-Gap Engineering of Graphene Nanoribbons", Phys.Rev. Lett. 98, 206805 (2007) 비특허문헌 4 : "Chemically Derived, Ultrasmooth Graphene Nanoribbon Semiconductors", Science 319, 1229 (2008) 비특허문헌 5 : "Direct Observation of a Widely Tunable Bandgap in Bilayer Graphene", Nature 459,820 (2009)
그렇지만, 비특허문헌 1에 개시된 방법에서는, 그래핀 산화물의 가열 및 환원에 의해 밴드갭(band gap) Eg를 갖지 않는 반금속의 환원 그래핀 산화물을 얻을 수 있을 뿐, 유한한 밴드갭을 갖는 반도체 그래핀 산화물은 얻을 수 없다. 이 때문에, 이 환원 그래핀 산화물을 채널층으로 사용하는 전계 효과 트랜지스터(FET)의 온/오프 비는 약 3으로 작아지고, 논리 회로가 이러한 FET를 채용하는 경우에는 논리 회로의 소비 전력이 커지고, 또한 이러한 FET를 채용하는 경우에는 디스플레이의 배면(backplane)의 콘트라스트 비가 작게 되어 버린다.
또한, 비특허문헌 2에 개시된 방법에서는, 얻어진 환원 그래핀 산화물의 밴드갭 Eg가 0.055eV와 같이 작아서 전계 효과 트랜지스터의 채널층으로서 사용되기에 불충분하다. 또한 비특허문헌 3에 개시된 방법에서는, 고비용의 최첨단의 리소그래피를 사용할 필요가 있거나, 제품의 수율이 불량하고 제품이 매우 균일하지 않을 수 있다.
또한, 비특허문헌 5에 개시된 방법에서는, 전면 위에 2층의 그래핀을 균일하게 형성하는 기술이 현재 존재하지 않고 고전계가 계속 인가되어야 하므로 장치의 구조가 복잡해진다.
이상과 같이, 상술된 종래의 반도체 그래핀 형성 방법은 각각의 장점과 단점을 지닌다.
따라서, 반도체 그래핀 산화물을 사용하는, 온/오프 비가 높고 간단한 구조를 갖는 전계 효과 트랜지스터를 저비용으로 그리고 높은 수율로 제조하는 전계 효과 트랜지스터의 제조 방법을 제공하는 것이 바람직하다.
또한, 온/오프 비가 높고 간단한 구조를 갖는, 반도체 그래핀 산화물을 사용하는 전계 효과 트랜지스터를 제공하는 것이 바람직하다.
또한, 충분히 큰 밴드갭 Eg을 갖는 반도체 그래핀 산화물을 저비용으로 또한 높은 수율로 제조하는 반도체 그래핀 산화물의 제조 방법을 제공하는 것이 바람직하다.
상기 과제 및 다른 과제는 이하의 설명에서 보다 명확하게 될 것이다.
본 실시 형태에 따르면, 아미노기(amino groups)를 갖는 분자를 포함하는 분자층을 기판 위에 형성하고, 그래핀 산화물을 형성하고, 상기 그래핀 산화물을 환원함으로써 충분히 큰 밴드갭 Eg를 갖는 반도체 그래핀 산화물을 얻을 수 있다.
한 실시 형태에서, 막은, 아미노기를 갖는 베이스층과 이 베이스층 위에 형성된 환원 그래핀 산화물층을 포함한다. 실시 형태에서, 베이스층의 표면은 절연체를 포함한다. 실시 형태에서, 이 베이스층은 절연막이 위에 형성되어 있는 도전성 기판을 포함한다. 실시 형태에서, 도전성 기판은 도전성 실리콘 기판이고 절연막은 실리콘 이산화물막(silicon dioxide film)이다. 실시 형태에서, 베이스층은, 아미노기가 부착되도록 표면이 처리된 절연막이다. 실시 형태에서, 막은 절연막을 더 포함하며, 베이스층은 절연막 위에 별도의 층으로서 형성된다. 실시 형태에서, 아미노기는 APTMS 또는 APTES의 형태이다. 실시 형태에서, 환원 그래핀 산화물층의 두께는 약 0.3㎚ 내지 약 10㎚이다. 실시 형태에서, 환원 그래핀 산화물층은 복수의 섬(island)을 포함하며, 이 섬은 sp2 혼성 오비탈에 의해 결합된 탄소 원자들을 포함한다. 실시 형태에서, 섬은 환원 그래핀 산화물층의 절연 영역에 매립되어 있다(buried). 실시 형태에서, 복수의 섬은 복수의 도전성 채널에 의해 상호접속되어 환원 그래핀 산화물층 내에 망상(network)구조를 형성한다. 실시 형태에서, 도전성 채널의 폭은 약 10㎚ 이하이다. 실시 형태에서, 환원 그래핀 산화물층의 밴드갭은 약 0.1eV 이상이다.
또 다른 실시 형태에서, 탄소 원자의 복수의 섬을 포함하는 환원 그래핀 산화물층이 있으며, 복수의 섬은 복수의 도전성 채널에 의해 상호접속되어 망상구조를 형성하며, 도전성 채널의 폭은 약 10㎚ 이하이다. 실시 형태에서, 환원 그래핀 산화물층의 두께는 약 0.3㎚ 내지 약 10㎚이다. 실시 형태에서, 환원 그래핀 산화물층은 복수의 섬을 포함하며, 이 섬은 sp2 혼성 오비탈에 의해 결합된 탄소 원자들을 포함한다. 실시 형태에서, 섬은 환원 그래핀 산화물층의 절연 영역에 매립되어 있다. 실시 형태에서, 환원 그래핀 산화물층의 밴드갭은 약 0.1eV 이상이다.
또 다른 실시 형태에서, 반도체 장치는 도전성 기판, 상기 도전성 기판 위에 형성된 절연막, 아미노기를 포함하는 베이스층, 상기 베이스층 위에 형성된 환원 그래핀 산화물층을 포함한다. 실시 형태에서, 도전성 기판은 도전성 실리콘 기판이고, 절연막은 실리콘 이산화물막이다. 실시 형태에서, 반도체 장치는 상기 환원 그래핀 산화물층 위에 형성된 소스 전극과 게이트 전극을 더 포함한다. 실시 형태에서, 반도체 장치는 전계 효과 트랜지스터이다. 실시 형태에서, 반도체 장치는 상기 환원 그래핀 산화물층을 덮고 상기 환원 그래핀 산화물층의 일부를 노출시키는 개구들을 포함하는 제2 게이트 절연막, 상기 개구들 중 제1 개구에 형성된 소스 전극, 상기 개구들 중 제2 개구에 형성된 드레인 전극 및 상기 제2 게이트 절연막 위에 형성된 게이트 전극을 더 포함한다. 실시 형태에서, 아미노기는 APTMS 또는 APTES의 형태이다. 실시 형태에서, 환원 그래핀 산화물층의 두께는 약 0.3㎚ 내지 약 10㎚이다. 실시 형태에서, 환원 그래핀 산화물층은 복수의 섬을 포함하며, 이 섬은 sp2 혼성 오비탈에 의해 결합된 탄소 원자들을 포함한다. 실시 형태에서, 섬은 환원 그래핀 산화물층의 절연 영역에 매립되어 있다. 실시 형태에서, 복수의 섬은 복수의 도전성 채널에 의해 상호접속되어 환원 그래핀 산화물층 내에 망상구조를 형성한다. 실시 형태에서, 도전성 채널의 폭은 약 10㎚ 이하이다. 실시 형태에서, 환원 그래핀 산화물층의 밴드갭은 약 0.1eV 이상이다.
또 다른 실시 형태에서, 막을 제조하는 방법은, 아미노기를 포함하는 베이스층을 형성하는 단계 및 상기 베이스층 위에 환원 그래핀 산화물층을 형성하는 단계를 포함한다. 실시 형태에서, 환원 그래핀 산화물층은 그래핀 산화물을 열적으로 또는 화학적으로 환원함으로써 형성된다. 실시 형태에서, 환원 그래핀 산화물층은, 그래핀 산화물이 환원될 수 있는 분위기 하에서, 100℃ 이상 및 400℃ 이하의 온도에서 열 처리에 의해 그래핀 산화물을 환원함으로써 형성된다. 실시 형태에서, 베이스층의 표면은 절연체를 포함한다. 실시 형태에서, 이 베이스층은 절연막이 위에 형성되어 있는 도전성 기판을 포함한다. 실시 형태에서, 도전성 기판은 도전성 실리콘 기판이고 절연막은 실리콘 이산화물막이다. 실시 형태에서, 베이스층은 절연막이고, 아미노기가 부착되도록 절연막을 표면 처리하여 형성된다. 실시 형태에서, 본 방법은 절연막을 형성하는 단계와, 상기 절연막 위에 별도의 층으로서 베이스층을 형성하는 단계를 더 포함한다. 실시 형태에서, 환원 그래핀 산화물층을 형성하는 단계는, 베이스층에 그래핀 산화물의 분산액을 접촉시켜 탄소 원자의 복수의 섬을 형성하는 단계를 포함한다. 실시 형태에서, 환원 그래핀 산화물층을 형성하는 단계는, 그래핀 산화물을 열적으로 또는 화학적으로 환원하여 상기 탄소 원자의 복수의 섬을 도전성 채널에 의해 접속하는 단계를 더 포함한다. 실시 형태에서, 도전성 채널의 폭은 약 10㎚ 이하이다. 실시 형태에서, 탄소 원자의 섬은 환원 그래핀 산화물층의 절연 영역에 매립되어 있다. 실시 형태에서, 환원 그래핀 산화물층의 밴드갭은 약 0.1eV 이상이다.
또 다른 실시 형태에서, 환원 그래핀 산화물층을 형성하는 방법이 제공되며, 이 방법은 탄소 원자의 복수의 섬을 형성하는 단계 및 상기 탄소 원자의 복수의 섬을 복수의 도전성 채널로 상호접속하여 그래핀 산화물층의 망상구조를 형성하는 단계를 포함하며, 도전성 채널의 폭은 약 10㎚ 이하이다. 실시 형태에서, 환원 그래핀 산화물층은 그래핀 산화물을 열적으로 또는 화학적으로 환원함으로써 형성된다. 실시 형태에서, 환원 그래핀 산화물층은, 그래핀 산화물이 환원될 수 있는 분위기 하에서, 100℃ 이상 및 400℃ 이하의 온도에서 열 처리에 의해 그래핀 산화물을 환원함으로써 형성된다.
또 다른 실시 형태에서, 반도체 장치를 제조하는 방법은, 도전성 기판을 제공하는 단계, 상기 도전성 기판 위에 절연막을 형성하는 단계, 상기 절연막 위에 아미노기를 포함하는 층을 형성하는 단계 및 아미노기를 포함하는 층 위에 환원 그래핀 산화물층을 형성하는 단계를 포함한다. 실시 형태에서, 환원 그래핀 산화물층은 그래핀 산화물을 열적으로 또는 화학적으로 환원함으로써 형성된다. 실시 형태에서, 환원 그래핀 산화물층은, 그래핀 산화물이 환원될 수 있는 분위기 하에서, 100℃ 이상 및 400℃ 이하의 온도에서 열 처리에 의해 그래핀 산화물을 환원시킴으로써 형성된다. 실시 형태에서, 도전성 기판은 도전성 실리콘 기판이고, 절연막은 실리콘 이산화물막이다. 실시 형태에서, 본 방법은 환원 그래핀 산화물층 위에 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함한다.
본 실시 형태는 저비용으로 그리고 높은 수율로, 반도체 그래핀 산화물을 사용하는, 온/오프 비가 높고 간단한 구조를 갖는 전계 효과 트랜지스터를 제공한다. 또한, 또 다른 실시 형태는 저비용으로 그리고 높은 수율로, 충분히 큰 밴드갭 Eg를 갖는 반도체 그래핀 산화물을 제공한다.
추가의 특징 및 이점이 본 명세서에서 설명되며, 이하의 상세한 설명 및 도면들로부터 명백해질 것이다.
도 1a 내지 도 1c는 본 발명의 제1 실시 형태에 따른 반도체 그래핀 산화물의 제조 방법을 설명하는 단면도.
도 2는 본 발명의 제1 실시 형태에 따라 반도체 그래핀 산화물의 제조 방법으로 형성된 그래핀 산화물의 구조를 나타내는 평면도.
도 3은 본 발명의 제1 실시 형태에 따라 반도체 그래핀 산화물의 제조 방법으로 형성된 반도체 그래핀 산화물의 구조를 나타내는 평면도.
도 4는 아미노기를 갖는 분자를 포함하는 분자층을 형성하지 않고 기판 위에 형성된 그래핀 산화물을 환원함으로써 형성된 환원 그래핀 산화물의 구조를 나타내는 평면도.
도 5는 본 발명의 제2 실시 형태에 따른 전계 효과 트랜지스터를 나타내는 단면도.
도 6a 내지 도 6c는 본 발명의 제2 실시 형태에 따른 전계 효과 트랜지스터의 제조 방법을 설명하는 단면도.
도 7은 실시예 3에서 제조된 전계 효과 트랜지스터의 게이트 전압-드레인 전류 특성의 측정 결과를 나타내는 도식적인 도면.
도 8은 실시예 4에서 제조된 전계 효과 트랜지스터의 온/오프 비의 측정 결과를 나타내는 도식적인 도면.
도 9는 실시예 4에서 제조된 전계 효과 트랜지스터의 온/오프 비와 캐리어 이동도 간의 관계를 나타내는 도식적인 도면.
도 10은 본 발명의 제3 실시 형태에 따른 전계 효과 트랜지스터를 나타내는 단면도.
도 11a 내지 도 11c는 본 발명의 제3 실시 형태에 따른 전계 효과 트랜지스터의 제조 방법을 설명하는 단면도.
도 12a 내지 도 12c는 본 발명의 제3 실시 형태에 따른 전계 효과 트랜지스터의 제조 방법을 설명하는 단면도.
실시 형태들은 첨부된 도면을 참조하여 이하의 순서로 설명될 것이다. 설명은 이하의 순서대로 행해진다.
1. 제1 실시 형태(반도체 그래핀 산화물의 제조 방법)
2. 제2 실시 형태(전계 효과 트랜지스터 및 그 제조 방법)
이하, 본 발명을 수행하는 모드(이하, "실시 형태"라고 함)를 설명한다. 설명은 이하의 순서대로 행해진다.
1. 제1 실시 형태(반도체 그래핀 산화물의 제조 방법)
2. 제2 실시 형태(전계 효과 트랜지스터 및 그 제조 방법)
3. 제3 실시 형태(전계 효과 트랜지스터 및 그 제조 방법)
<제1 실시 형태>
[반도체 그래핀 산화물의 제조 방법]
제1 실시예에서는, 우선, 도 1a에 나타낸 바와 같이, SiO2막 등과 같은 절연막(12)이 기판(11) 위에 형성되고, 아미노기를 갖는 분자를 포함하는 분자층(13)이 절연막(12) 위에 형성된다. 아미노기를 갖는 분자로서는, APTMS, APTES 등이 예시될 수 있다. 기판(11)의 예로는, 실리콘 기판, 플라스틱 기판, 유리 기판 등이 있다.
다음으로, 도 1b에 나타낸 바와 같이, 분자층(13) 위에 그래핀 산화물(14)이 형성된다. 그래핀 산화물(14)은, 분자층(13)에 그래핀 산화물의 분산액을 접촉시킴으로써 형성되는 것이 바람직하다. 보다 구체적으로는, 예를 들면, 그래핀 산화물의 분산액을 분자층(13) 위에 도포하거나, 분자층(13)이 형성되어 있는 기판(11)을 그래핀 산화물의 분산액 중에 침지시킨다. 그래핀 산화물의 분산액의 용매의 예로는, 물, 디메틸포름아미드(DMF), 에탄올, 아세톤, 테트라히드로푸란(THF), 디메틸술폭시드(DMSO), N-메틸피롤리돈(NMP), 아세트니트릴, 디에틸에테르, 톨루엔 또는 이들 용매의 둘 이상의 혼합물이 있다. 그래핀 산화물의 분산액은, 스핀 코팅법, 캐스팅법, 전사법 또는 각종 인쇄법을 사용하여 도포할 수 있다. 그래핀 산화물의 분산액이 분자층(13)에 접촉하면, 이 분산액 중의 그래핀 산화물이 분자층(13)에 흡착하여 그래핀 산화물(14)을 형성한다. 그래핀 산화물(14)의 두께는 0.3㎚ 이상 10㎚ 이하인 것이 바람직하다. 그래핀 산화물의 분산액의 농도 또는 그래핀 산화물의 조각(flake)의 크기는 특별히 한정되지 않고 필요에 따라 선택될 수 있다.
도 2는 그래핀 산화물(14)의 평면도이다. 도 2에 나타낸 바와 같이, 그래핀 산화물(14)은 산화, 격자 결함, 위상적 결함(topological defect) 등의 결정성의 무질서로 인해 절연화된 절연 영역(14a)을 포함한다.
다음으로, 그래핀 산화물(14)을 열적으로 또는 화학적으로 환원한다. 이것은 도 1c에 나타낸 바와 같은 반도체의 환원 그래핀 산화물(15)(이하, "반도체 그래핀 산화물"이라 칭함)을 형성한다. 그래핀 산화물(14)이 열적으로 환원되는 경우에는, 진공, 불활성 가스 분위기 또는 산화성 가스 분위기 하에서, 예를 들면 100℃ 이상 400℃ 이하의 온도에서 그래핀 산화물(14)에 열 처리를 행한다. 밴드갭 Eg의 제어성을 향상시키는 관점으로부터, 열 처리의 온도는 150℃ 이상 300℃ 이하인 것이 바람직하고, 180℃ 이상 280℃ 이하인 것이 더 바람직하다. 이러한 열 처리에 걸리는 시간은 열 처리의 온도에 좌우되지만, 통상적으로는 1분 이상 10시간 이하이다. 그래핀 산화물(14)을 화학적으로 환원하는 경우에는, 하이드라진(hydrazine), NaBH4 등의 기체 환원제 또는 액화 환원제에 그래핀 산화물(14)을 접촉시킴으로써 그래핀 산화물(14)을 처리한다.
도 3은 그래핀 산화물(14)의 환원에 의해 얻어지는 반도체 그래핀 산화물(15)의 평면도를 나타내고 있다. 도 3에 나타낸 바와 같이, 반도체 그래핀 산화물(15)에서는, 산화, 격자 결함, 위상적 결함 등의 결정성의 무질서로 인해 절연화된 절연 영역(15a)에, 부분적인 환원에 의해 형성되고 sp2 혼성 오비탈에 의해 결합된 탄소 원자들을 포함하는, 예를 들면 크기가 수 ㎚인 도전성의 섬들(15b)이 매립되어 있다(buried). 이 반도체 그래핀 산화물(15)은, 예를 들면, 0.15eV 이상의 큰 밴드갭 Eg를 갖는다. 이 반도체 그래핀 산화물(15)의 도전성 모델(model)로서는, 하나의 섬(15b)과 다른 섬(15b) 사이에 터널 결합이 발생하고, 하나의 섬(15b)과 다른 섬(15b) 사이에서의 호핑 전도(hopping conduction)에 의해 전자들이 전도성을 갖는 모델을 고려해도 된다. 또한, sp2 혼성 오비탈에 의해 결합된 탄소 원자들을 포함하는 섬들(15b)이, 예를 들면, 폭이 약 10㎚(예를 들면, 1㎚ 내지 30㎚)인 미세한 도전성 채널에 의해 상호접속되면 망상구조가 형성될 수 있으며, 전자는 이 도전성 채널을 통해 하나의 섬(15b)과 다른 섬(15b) 사이에서 도전성으로 될 수 있다.
비교를 위해, 도 4는 아미노기를 갖는 분자를 포함하는 분자층(13)을 형성하지 않고 기판(11) 위에 그래핀 산화물(14)을 형성하고, 이 그래핀 산화물(14)을 열적으로 또는 화학적으로 환원함으로써 얻어지는 환원 그래핀 산화물(16)을 나타내고 있다. 도 4에 나타낸 바와 같이, 이 환원 그래핀 산화물(16)에서는, 절연 영역(16a)에 매립되어 있고 sp2 혼성 오비탈에 의해 결합된 탄소 원자들을 포함하는 도전성의 섬 (16b)의 크기가, 도 3에 나타낸 반도체 그래핀 산화물(15)의 절연 영역(15a)에 매립되어 있는 섬(15b)의 크기보다 상당히 크다. 이 때문에, 환원 그래핀 산화물(16)의 밴드갭 Eg는 반도체 그래핀 산화물(15)의 밴드갭 Eg보다 작다.
<실시예 1>
기판(11)으로서, 두께 150㎚의 SiO2 막을 주면 위에 형성한 p++ Si 기판을 사용했다.
아미노기를 갖는 분자로서 APTMS를 사용했다. SiO2 막을 주면 위에 형성한 p++ Si 기판을 APTMS(2.7mM) 톨루엔 용액에 15분간 침지시킴으로써, SiO2막의 표면을 APTMS로 변형(modify)하여 APTMS층을 형성하였다.
0.1 ㎎/㎖의 그래핀 산화물 분산액(용매는 물)을 조제하고, 이 그래핀 산화물 분산액 중에 APTMS층이 형성된 p++ Si 기판을 5분간 침지시킴으로써, APTMS층에 그래핀 산화물을 흡착시켜 그래핀 산화물층을 형성했다.
다음으로, 그래핀 산화물이 형성된 p++ Si 기판을 대기(습도 60%) 중에서 250℃로 30분간 가열 및 환원함으로써 반도체 그래핀 산화물을 형성했다. 저항치의 온도에 대한 의존성에 기초한 측정의 결과, 이 반도체 그래핀 산화물의 밴드갭 Eg는 0.15eV였다.
<실시예 2>
기판(11)으로서, 두께 150㎚의 SiO2 막을 주면 위에 형성한 p++ Si 기판을 사용했다.
아미노기를 갖는 분자로서 APTMS를 사용했다. SiO2 막을 주면 위에 형성한 p++ Si 기판을 APTMS(2.7mM) 톨루엔 용액에 15분간 침지시킴으로써, SiO2막의 표면을 APTMS로 변형하여 APTMS층을 형성한다.
0.1 ㎎/㎖의 그래핀 산화물 분산액(용매는 물)을 조제하고, 이 그래핀 산화물 분산액 중에 APTMS층이 형성된 p++ Si 기판을 5분간 침지시킴으로써, APTMS층에 그래핀 산화물을 흡착시켜 그래핀 산화물층을 형성했다.
다음으로, 실질적으로 수분을 포함하지 않는 대기(산소 농도 19% 및 이슬점 -30℃) 중에서 250℃에서 1시간 동안 그래핀 산화물이 형성된 p++ Si 기판을 가열 및 환원하여 반도체 그래핀 산화물을 형성했다. 저항치의 온도에 대한 의존성에 기초한 측정의 결과, 이 반도체 그래핀 산화물의 밴드갭 Eg는 0.25eV였다.
상술한 바와 같이, 제1 실시 형태에 따르면, 기판(11) 위의 절연막(12) 위에 분자층(13)을 형성하고, 그 위에 그래핀 산화물(14)을 형성한 후, 이 그래핀 산화물(14)을 열적으로 또는 화학적으로 환원함으로써, 반도체 그래핀 산화물(15)을 용이하게 형성할 수 있다. 이 반도체 그래핀 산화물(15)은 0.15eV 이상의 밴드갭 Eg을 가지며, 이것은 실용상 충분히 크다. 또한, 그래핀 산화물(14)은 큰 면적으로 형성될 수 있기 때문에, 대면적의 반도체 그래핀 산화물(15)을 형성할 수 있다. 또한 반도체 그래핀 산화물(15)의 원료가 되는 그래핀 산화물(14)은 매우 저가이기 때문에, 저비용으로 반도체 그래핀 산화물(15)을 얻을 수 있다. 또한, "Energy Band-Gap Engineering of Graphene Nanoribbons", Phys. Rev. Lett. 98, 206805 (2007), "Chemically Derived, Ultrasmooth Graphene Nanoribbon Semiconductors", Science 319, 1229 (2008) 및 "Direct Observation of a Widely Tunable Bandgap in Bilayer Graphene", Nature 459, 820 (2009)에 개시된 바와 같이, 그래핀 시트를 세선화하거나 2층의 그래핀을 사용할 필요가 없기 때문에, 저비용으로 그리고 높은 수율로 대면적의 반도체 그래핀 산화물(15)을 얻을 수 있다. 또한, 아미노기를 갖는 분자를 포함하는 분자층(13) 및 그래핀 산화물(14)이 용액 프로세스(process)에 의해 형성될 수 있기 때문에, 반도체 그래핀 산화물(15)의 제조 비용의 저감을 달성할 수 있다.
<2. 제2 실시 형태>
[전계 효과 트랜지스터]
도 5는 제2 실시 형태에 따른 전계 효과 트랜지스터를 나타낸다. 도시된 전계 효과 트랜지스터는 보텀 게이트 구조(bottom gate structure)를 갖는다.
도 5에 나타낸 바와 같이, 이 전계 효과 트랜지스터에서는, 게이트 전극을 구성하는 도전성 기판(21) 위에 게이트 절연막(22)이 형성되어 있다. 도전성 기판(21)의 예로는, 도전성 Si 기판, 도전성 플라스틱 기판, 금속 기판 등이 있다. 게이트 절연막(22)의 예로는, SiO2막, 질화 실리콘(SiN)막 등의 무기 절연막, 폴리비닐 페놀 등의 고분자 절연막 등이 있다. 이 게이트 절연막(22) 위에 아미노기를 갖는 분자를 포함하는 분자층(23)이 형성되어 있다. 아미노기를 갖는 분자의 예로는, APTMS, APTES 등이 있다. 또한, 채널층으로서, 이 분자층(23) 위에 반도체 그래핀 산화물(24)이 형성되어 있다. 반도체 그래핀 산화물(24)은 도 3에 나타낸 반도체 그래핀 산화물(15)과 동일한 구조를 갖는다. 반도체 그래핀 산화물(24) 위에 소스 전극(25) 및 드레인 전극(26)이 형성되어 있다. 소스 전극(25) 및 드레인 전극(26)은, 예를 들면, 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 크롬(Cr), 알루미늄(Al), 금(Au), 은(Ag), 동(Cu) 등의 금속 또는 흑연, 그래핀, 탄소 나노튜브, 도전성 고분자 또는 기타 각종 도전성 재료로 이루어지고, 필요에 따라 선택될 수 있다.
[전계 효과 트랜지스터의 제조 방법]
우선, 도 6a에 나타낸 바와 같이, 도전성 기판(21) 위에 형성된 게이트 절연막(22) 위에 아미노기를 갖는 분자를 포함하는 분자층(23)을 형성한다.
다음으로, 도 6b에 나타낸 바와 같이, 게이트 절연막(22) 위의 분자층(23) 위에 그래핀 산화물(27)을 형성한다. 이 그래핀 산화물(27)은, 제1 실시 형태에서와 마찬가지로, 분자층(23)에 그래핀 산화물의 분산액을 접촉시켜, 이 분산액 중의 그래핀 산화물을 분자층(23)에 흡착시킴으로써 형성될 수 있다.
다음으로, 제1 실시 형태에서와 같이, 그래핀 산화물(27)을 열적으로 또는 화학적으로 환원함으로써, 도 6c에 나타낸 바와 같이 반도체 그래핀 산화물(24)을 형성한다.
다음으로, 도 5에 나타낸 바와 같이, 반도체 그래핀 산화물(24) 위에 소스 전극(25) 및 드레인 전극(26)을 형성한다. 소스 전극(25) 및 드레인 전극(26)은, 금속과 같은 도전층(미도시)을 형성한 후 이 도전층을 리소그래피 또는 에칭 공정을 사용하여 소정의 형상으로 패터닝하거나 또는 리프트-오프법, 인쇄 공정 등을 사용하여 소정의 형상을 갖는 도전층(미도시)을 패터닝함으로써 형성될 수 있다.
이상의 방법으로, 의도하는 전계 효과 트랜지스터가 제조될 수 있다.
<실시예 3>
기판(21)으로서, 두께 150㎚의 SiO2 막을 주면 위에 형성한 p++ Si 기판을 사용했다.
아미노기를 갖는 분자로서 APTMS를 사용했다. SiO2 막을 주면 위에 형성한 p++ Si 기판을 APTMS(2.7mM) 톨루엔 용액에 15분간 침지시킴으로써, SiO2막의 표면을 APTMS로 변형하여 APTMS층을 형성하였다.
(0.1 ㎎/㎖의) 그래핀 산화물 분산액(용매는 물)을 조제하고, 이 그래핀 산화물 분산액 중에 APTMS층이 형성된 p++ Si 기판을 5분간 침지시킴으로써, APTMS층에 그래핀 산화물을 흡착시켜 그래핀 산화물층을 형성했다.
다음으로, 그래핀 산화물층이 형성된 p++ Si 기판을 대기(습도 60%) 중에서 250℃로 30분간 가열 및 환원함으로써 반도체 그래핀 산화물을 형성했다.
다음으로, 포토리소그래피를 사용하여 반도체 그래핀 산화물 위에 소정의 형상을 갖는 레지스트 패턴(미도시)을 형성한 후, 진공 증착법을 사용하여 Pd막을 형성했다. 다음으로, 리프트-오프법을 사용하여 여분의 Pd막과 레지스트를 제거함으로써, Pd막으로 구성되는 소스 전극(25) 및 드레인 전극(26)을 형성했다.
도 7은 이렇게 제조된 보텀 게이트 구조를 갖는 전계 효과 트랜지스터의 게이트 전압-드레인 전류 특성의 (실온에서의) 측정 결과를 나타내고 있다. 여기서, 전계 효과 트랜지스터의 채널 길이는 6㎛였고 채널 폭은 900㎛였다. 비교를 위해, 도 7에는, APTMS층을 형성하지 않고 그래핀 산화물(27)을 게이트 절연막(22)위에 형성한 것을 제외하고는 상술한 방법과 동일한 방법으로 제조한 보텀 게이트 구조를 갖는 전계 효과 트랜지스터의 게이트 전압-드레인 전류 특성을 실온에서 측정한 결과도 나타내고 있다. 도 7로부터, APTMS층을 형성하지 않고 제조된 보텀 게이트 구조를 갖는 전계 효과 트랜지스터의 온/오프 비는 2.5로 작은데 비해, 게이트 절연막(22) 위에 형성된 APTMS층을 이용하여 제조된 보텀 게이트 구조를 갖는 전계 효과 트랜지스터의 온/오프 비는 150으로 매우 크다는 것을 알 수 있다. 또한, 드레인 전류의 온도에 대한 의존성에 기초한 측정의 결과, 이 반도체 그래핀 산화물의 밴드갭 Eg는 0.15eV였다.
이렇게 큰 온/오프 비는, 반도체 그래핀 산화물의 밴드갭 Eg가 0.15eV로 크기 때문에 전계 효과 트랜지스터의 오프-전류 Ioff가 대폭 감소함으로 인한 것이다. 즉, 반도체 그래핀 산화물의 Eg가 커지면, 열적으로 여기된 캐리어가 감소되고, 따라서 오프-전류 Ioff가 감소한다. 보다 구체적으로는, 전계 효과 트랜지스터의 오프-전류 Ioff와 밴드갭 Eg간의 관계가 Ioff∝exp(-Eg/2kBT)로 나타내어진다. 여기서, kB는 볼츠만(Boltzmann) 상수이고, T는 온도이다.
<실시예 4>
기판(21)으로서, 두께 150㎚의 SiO2 막을 주면 위에 형성한 p++ Si 기판을 사용했다.
아미노기를 갖는 분자로서 APTMS를 사용했다. SiO2 막을 주면 위에 형성한 p++ Si 기판을 APTMS(2.7mM) 톨루엔 용액에 15분간 침지시킴으로써, SiO2막의 표면을 APTMS로 변형하여 APTMS층을 형성했다.
0.1 ㎎/㎖의 그래핀 산화물 분산액(용매는 물)을 조제하고, 이 그래핀 산화물 분산액 중에 APTMS층이 형성된 p++ Si 기판을 5분간 침지시킴으로써, APTMS층에 그래핀 산화물을 흡착시켜 그래핀 산화물층을 형성했다.
다음으로, 실질적으로 수분을 포함하지 않는 대기(산소 농도 19% 및 이슬점 -30℃) 중에서 250℃로 1시간 동안 그래핀 산화물층이 형성된 p++ Si 기판을 가열 및 환원하여 반도체 그래핀 산화물을 형성했다.
다음으로, 포토리소그래피를 사용하여 반도체 그래핀 산화물 위에 소정의 형상을 갖는 레지스트 패턴(미도시)을 형성한 후, 진공 증착법을 사용하여 Cr막 및 Au막을 형성했다. 다음으로, 리프트-오프법을 사용하여 여분의 Cr막, Au막 및 레지스트를 제거함으로써, Cr/Au막으로 이루어지는 소스 전극(25) 및 드레인 전극(26)을 형성했다.
상술한 공정에 따라 보텀 게이트 구조를 갖는 복수의 전계 효과 트랜지스터를 제조하였다. 이 전계 효과 트랜지스터들의 전달 특성을 드레인 전압 1V 및 게이트 전압 100V 내지 -100V를 인가하여 측정했다. 도 8은 이 측정된 전달 특성으로부터 얻어진 온/오프 비의 도수 분포(frequency distribution)를 나타내고 있다. 각 전계 효과 트랜지스터의 채널 길이 및 폭은 각각 6㎛ 및 900㎛인 것으로 했다. 도 8에는, 비교를 위해, 대기(습도 60% 및 산소 농도 19%) 중에서 250℃로 1시간 동안 가열 및 환원하여 반도체 그래핀 산화물을 형성한 것을 제외하고는 동일한 상술한 공정에 따라 제조한 보텀 게이트 구조를 갖는 전계 효과 트랜지스터의 동일한 도수 분포도 나타내고 있다. 또한 도 8에는, 하이드라진 분위기에서 90℃로 그래핀 산화물이 화학적으로 환원된 후 APTMS층 위에 흡수된 것을 제외하고는 동일한 상술한 공정에 따라 제조된 보텀 게이트 구조를 갖는 전계 효과 트랜지스터의 동일한 도수 분포도 나타내고 있다. 도 8에 나타낸 바와 같이, 하이드라진 분위기에서 90℃로 그래핀 산화물이 화학적으로 환원된 후 APTMS층 위에 흡수된 경우의 온/오프 비(평균치)는 3으로 작은데 비해, 대기 중에서 250℃로 1시간 동안 가열 및 환원하여 반도체 그래핀 산화물이 형성된 경우의 온/오프 비(평균치)는 139이며, 즉, 약 48배 증가한다. 또한, 실질적으로 수분을 포함하지 않는 이슬점 -30℃의 대기 중에서 250℃로 1시간 동안 가열 및 환원하여 반도체 그래핀 산화물을 형성하면, 온/오프 비(평균치)는 733으로 매우 커지고, 이것은 대기 중에서 250℃로 1시간 동안 가열 및 환원하여 반도체 그래핀 산화물을 형성했을 경우의 온/오프 비에 비해 약 5배 증가한 것이다. 실질적으로 수분을 포함하지 않는 이슬점 -30℃의 대기 중에서 250℃로 1시간 동안 가열 및 환원 공정을 행함으로써 반도체 그래핀 산화물을 형성하면, 1000 이상의 현저하게 높은 온/오프 비를 얻는다는 것을 유의한다. 도 8의 곡선은 가우스 함수를 사용하여 상관관계를 나타내고 있다.
도 9는 상술한 3가지의 방법에 따라 그래핀 산화물의 환원을 행함으로써 형성된 반도체 그래핀 산화물 또는 환원 그래핀 산화물을 포함하는 전계 효과 트랜지스터의 온/오프 비와 캐리어 이동도 간의 관계를 나타내는 도면이다. 도 9로부터 알 수 있는 바와 같이, 캐리어 이동도가 낮을수록 온/오프 비가 크다. 이것은, 캐리어 이동도의 크기는 그래핀 산화물의 환원에 의해 형성되는 도전성의 섬의 크기에 비례하여 섬의 크기가 작아지면 한 섬과 다른 섬 간의 거리가 멀어지기 때문에 캐리어 이동도가 작아지는 한편, 반도체 그래핀 산화물 또는 환원 그래핀 산화물이 더 많은 절연체 부분을 포함하기 때문에 온/오프 비가 더 커진다는 것을 설명할 수 있다. 또한, 가열 및 환원 시간을 1시간에서 5분으로 변경하더라도 특성은 사소하게 바뀐다는 사실로부터, APTMS층 상의 그래핀 산화물의 가열 및 환원은, 그래핀 산화물이 일정량만큼 환원되면 더 이상 환원되지 않는 특수한 상태를 갖는다는 것을 알 수 있다. 환원량은 APTMS층 등의 베이스층과 표면의 분위기(산소 분위기 등)에 의해 결정되기 때문에, 제어성이 양호한 특징을 제공한다.
상술한 바와 같이, 제2 실시 형태에 따르면, 도전성 기판(21) 위의 게이트 절연막(22) 위의 분자층(23) 위에 그래핀 산화물(27)을 형성한 후, 이 그래핀 산화물(27)을 열적으로 또는 화학적으로 환원함으로써 반도체 그래핀 산화물(24)을 형성할 수 있다. 이 반도체 그래핀 산화물(24)의 밴드갭 Eg는 0.15eV 이상이며, 이것은 실용상 충분히 크다. 이 때문에, 오프-전류 Ioff의 저감에 의해 리크 전류가 대폭 저감된 전계 효과 트랜지스터를 실현할 수 있다. 이 전계 효과 트랜지스터를 논리 회로에 사용함으로써, 논리 회로의 소비 전력의 대폭적인 저감이 가능하다. 또한, 이 전계 효과 트랜지스터의 온/오프 비가 150 이상, 또는 1000 이상으로 매우 크기 때문에, 이 전계 효과 트랜지스터를 디스플레이의 배면에 사용하는 경우, 휘도의 콘트라스트 비가 큰 디스플레이를 실현할 수 있다. 또한, 반도체 그래핀 산화물(24)은 저비용으로 큰 면적으로 형성할 수 있기 때문에, 전계 효과 트랜지스터를 저비용으로 제조할 수 있다. 또한, 온/오프 비가 지극히 높은 전계 효과 트랜지스터를 사용함으로써, 매우 감도가 높은 화학 센서, 바이오 센서 등을 실현할 수 있다.
<3. 제3 실시 형태>
[전계 효과 트랜지스터]
도 10은 제3 실시 형태에 따른 전계 효과 트랜지스터를 나타낸다. 도시된 전계 효과 트랜지스터는 탑 게이트 구조(top gate structure)를 갖는다.
도 10에 나타낸 바와 같이, 이 전계 효과 트랜지스터에서는, 기판(31) 위에 SiO2막 등의 절연막(32)이 형성되고, 그 위에 아미노기를 갖는 분자를 포함하는 분자층(33)이 형성되어 있다. 기판(31)의 예로는, Si 기판, 플라스틱 기판 등이 있다. 아미노기를 갖는 분자의 예로는, APTMS, APTES 등이 있다. 분자층(33) 위에 소정의 형상의 반도체 그래핀 산화물(34)이 형성되어 있다. 반도체 그래핀 산화물(34)은, 도 3에 나타낸 반도체 그래핀 산화물(15)과 동일한 구조를 갖는다. 반도체 그래핀 산화물(34)을 덮도록 게이트 절연막(35)이 형성되어 있다. 게이트 절연막(35)의 예로는 SiO2막, SiN막 등이 있다. 이 게이트 절연막(35) 위에 게이트 전극(36)이 형성되어 있다. 게이트 전극(36)은, 예를 들면, 알루미늄(Al) 등으로 이루어질 수 있다. 반도체 그래핀 산화물(34)의 양단부 위의 게이트 절연막(35)에는 개구(35a, 35b)가 형성되어 있다. 소스 전극(37) 및 드레인 전극(38)은 반도체 그래핀 산화물(34) 상의 개구(35a, 35b)를 각각 통해 반도체 그래핀 산화물(34)과 접촉하고 있다. 이 소스 전극(37) 및 드레인 전극(38)은 소스 전극(25) 및 드레인 전극(26)과 동일한 도전성 물질로 이루어지며, 필요에 따라 선택될 수 있다.
[전계 효과 트랜지스터의 제조 방법]
우선, 도 11a에 나타낸 바와 같이, 기판(31) 위에 형성된 게이트 절연막(32) 위에 아미노기를 갖는 분자를 포함하는 분자층(33)을 형성한다.
다음으로, 도 11b에 나타낸 바와 같이, 분자층(33) 위에 그래핀 산화물(39)을 형성한다. 이 그래핀 산화물(39)은, 제 1 실시 형태에서와 같이, 분자층(33)에 그래핀 산화물의 분산액을 접촉시켜, 이 분산액 중의 그래핀 산화물을 분자층(33)에 흡착시킴으로써 형성할 수 있다.
다음으로, 제1 실시 형태와 마찬가지로, 그래핀 산화물(39)을 열적으로 또는 화학적으로 환원함으로써, 도 11c에 나타낸 바와 같이, 반도체 그래핀 산화물(34)을 형성한다.
다음으로, 도 12a에 나타낸 바와 같이, 반도체 그래핀 산화물(34)을 리소그래피 및 산소 가스를 이용한 반응성 이온 에칭 공정 등을 사용하여 소정의 형상으로 패터닝한다.
다음으로, 도 12b에 나타낸 바와 같이, 반도체 그래핀 산화물(34)의 전면을 덮도록 게이트 절연막(35)을 형성한다.
다음으로, 도 12c에 나타낸 바와 같이, 게이트 절연막(35) 위에 게이트 전극(36)을 형성한다. 게이트 전극(36)은, 예를 들면, 진공 증착법 등을 사용하여 게이트 전극 재료로 이루어진 막을 형성한 후, 이 막을 리소그래피를 이용하여 소정의 형상으로 패터닝함으로써 형성될 수 있다.
다음으로, 도 10에 나타낸 바와 같이, 게이트 절연막(35)의 소정의 부분을 에칭 제거하여 개구(35a, 35b)를 형성한다.
그 다음, 금속 등으로 이루어지는 도전층(미도시)을 전면에 형성한 후, 리소그래피를 이용하여 이 도전층을 소정의 형상으로 패터닝함으로써 개구(35a, 35b)에 소스 전극(37) 및 드레인 전극(38)을 형성한다.
이상과 같은 방법으로, 의도하는 전계 효과 트랜지스터가 제조된다.
제3 실시 형태는, 제2 실시 형태에서와 동일한 이점을 갖는 톱 게이트 구조의 전계 효과 트랜지스터를 제공한다.
본 발명의 예시적인 실시 형태 및 실시예들이 특별히 도시되고 설명되었지만, 본 발명은 개시된 실시 형태 및 실시예에 한정되지 않는다. 본 발명의 범위 및 사상을 벗어나지 않고 각종 변형이 있을 수 있다는 것을 이해할 것이다.
예를 들어, 상술한 실시 형태 및 실시예에서 언급된 수치, 구조, 구성, 형상, 재료 등은 일례일 뿐이며, 다른 수치, 구조, 구성, 형상, 재료 등이 필요에 따라 선택될 수 있다.
또한, 일부 경우에서는, 아미노기를 갖는 분자 대신에, 그래핀 산화물의 표면에 결합되는 히드록실기, 에폭시기, 카르보닐기, 카르복실기 등의 작용기에 결합될 수 있는 작용기를 갖는 분자를 사용할 수 있다.
본 출원은 2010년 6월 1일자 및 2010년 11월 26일자로 일본특허청에 각각 출원된 우선권인 일본 특허 출원 JP 2010-125653호 및 JP 2010-263171호에 개시된 내용을 포함하며, 그 전체 내용은 참조로서 본 명세서에 원용된다.
11 : 기판
12 : 절연막
13 : 분자층
14 : 그래핀 산화물
15 : 반도체 그래핀 산화물

Claims (51)

  1. 아미노기를 갖는 베이스층; 및
    상기 베이스층 위에 형성된 환원 그래핀 산화물층을 포함하는, 막.
  2. 제1항에 있어서, 상기 베이스층의 표면은 절연체를 포함하는, 막.
  3. 제2항에 있어서, 상기 베이스층은 절연막이 위에 형성되어 있는 도전성 기판을 포함하는, 막.
  4. 제3항에 있어서, 상기 도전성 기판은 도전성 실리콘 기판이고, 상기 절연막은 실리콘 이산화물막(silicon dioxide film)인, 막.
  5. 제1항에 있어서, 상기 베이스층은 상기 아미노기가 부착되도록 표면 처리된 절연막인, 막.
  6. 제1항에 있어서, 절연막을 더 포함하고, 상기 베이스층은 상기 절연막 위에 별도의 층으로서 형성되는, 막.
  7. 제1항에 있어서, 상기 아미노기는 APTMS 또는 APTES의 형태인, 막.
  8. 제1항에 있어서, 상기 환원 그래핀 산화물층의 두께는 약 0.3㎚ 내지 약 10㎚인, 막.
  9. 제1항에 있어서, 상기 환원 그래핀 산화물층은 복수의 섬(island)을 포함하고, 상기 섬들은 sp2 혼성 오비탈에 의해 결합된 탄소 원자들을 포함하는, 막.
  10. 제9항에 있어서, 상기 섬들은 상기 환원 그래핀 산화물층의 절연 영역에 매립되어 있는, 막.
  11. 제9항에 있어서, 상기 복수의 섬은 복수의 도전성 채널에 의해 상호접속되어 상기 환원 그래핀 산화물층 내에 망상(network)구조를 형성하는, 막.
  12. 제11항에 있어서, 상기 도전성 채널들의 폭은 약 10㎚ 이하인, 막.
  13. 제1항에 있어서, 상기 환원 그래핀 산화물층의 밴드갭(bandgap)은 약 0.1eV 이상인, 막.
  14. 탄소 원자들의 복수의 섬을 포함하는 환원 그래핀 산화물층으로서,
    상기 복수의 섬은 복수의 도전성 채널에 의해 상호접속되어 망상구조를 형성하고,
    상기 도전성 채널들의 폭은 약 10㎚ 이하인, 환원 그래핀 산화물층.
  15. 제14항에 있어서, 상기 환원 그래핀 산화물층의 두께는 약 0.3㎚ 내지 약 10㎚인, 환원 그래핀 산화물층.
  16. 제14항에 있어서, 상기 환원 그래핀 산화물층은 복수의 섬을 포함하고, 상기 섬들은 sp2 혼성 오비탈에 의해 결합된 탄소 원자들을 포함하는, 환원 그래핀 산화물층.
  17. 제14항에 있어서, 상기 섬들은 상기 환원 그래핀 산화물층의 절연 영역에 매립되어 있는, 환원 그래핀 산화물층.
  18. 제14항에 있어서, 상기 환원 그래핀 산화물층의 밴드갭은 약 0.1eV 이상인, 환원 그래핀 산화물층.
  19. 반도체 장치로서,
    도전성 기판;
    상기 도전성 기판 위에 형성된 절연막;
    아미노기를 포함하는 베이스층; 및
    상기 베이스층 위에 형성된 환원 그래핀 산화물층
    을 포함하는, 반도체 장치.
  20. 제19항에 있어서, 상기 도전성 기판은 도전성 실리콘 기판이고, 상기 절연막은 실리콘 이산화물막인, 반도체 장치.
  21. 제20항에 있어서, 상기 환원 그래핀 산화물층 위에 형성된 소스 전극 및 게이트 전극을 더 포함하는, 반도체 장치.
  22. 제21항에 있어서, 상기 반도체 장치는 전계 효과 트랜지스터인, 반도체 장치.
  23. 제19항에 있어서,
    상기 환원 그래핀 산화물층을 덮고, 상기 환원 그래핀 산화물층의 일부를 노출시키는 개구들을 포함하는 제2 게이트 절연막;
    상기 개구들 중 제1 개구에 형성된 소스 전극;
    상기 개구들 중 제2 개구에 형성된 드레인 전극; 및
    상기 제2 게이트 절연막 위에 형성된 게이트 전극
    을 더 포함하는, 반도체 장치.
  24. 제19항에 있어서, 상기 아미노기는 APTMS 또는 APTES의 형태인, 반도체 장치.
  25. 제19항에 있어서, 상기 환원 그래핀 산화물층의 두께는 약 0.3㎚ 내지 약 10㎚인, 반도체 장치.
  26. 제19항에 있어서, 상기 환원 그래핀 산화물층은 복수의 섬을 포함하고, 상기 섬들은 sp2 혼성 오비탈에 의해 결합된 탄소 원자들을 포함하는, 반도체 장치.
  27. 제26항에 있어서, 상기 섬들은 상기 환원 그래핀 산화물층의 절연 영역에 매립되어 있는, 반도체 장치.
  28. 제26항에 있어서, 상기 복수의 섬은 복수의 도전성 채널에 의해 상호접속되어 상기 환원 그래핀 산화물층 내에 망상구조를 형성하는, 반도체 장치.
  29. 제26항에 있어서, 상기 도전성 채널들의 폭은 약 10㎚ 이하인, 반도체 장치.
  30. 제19항에 있어서, 상기 환원 그래핀 산화물층의 밴드갭은 약 0.1eV 이상인, 반도체 장치.
  31. 막을 제조하는 방법으로서,
    아미노기를 포함하는 베이스층을 형성하는 단계; 및
    상기 베이스층 위에 환원 그래핀 산화물층을 형성하는 단계
    를 포함하는, 막의 제조 방법.
  32. 제31항에 있어서, 상기 환원 그래핀 산화물층은 그래핀 산화물을 열적으로 또는 화학적으로 환원함으로써 형성되는, 막의 제조 방법.
  33. 제32항에 있어서, 상기 환원 그래핀 산화물층은, 상기 그래핀 산화물이 환원될 수 있는 분위기 하에서, 100℃ 이상 400℃ 이하의 온도에서 열 처리에 의해 상기 그래핀 산화물을 환원함으로써 형성되는, 막의 제조 방법.
  34. 제33항에 있어서, 상기 베이스층의 표면은 절연체를 포함하는, 막의 제조 방법.
  35. 제34항에 있어서, 상기 베이스층은 절연막이 위에 형성되어 있는 도전성 기판을 포함하는, 막의 제조 방법.
  36. 제35항에 있어서, 상기 도전성 기판은 도전성 실리콘 기판이고, 상기 절연막은 실리콘 이산화물막인, 막의 제조 방법.
  37. 제31항에 있어서, 상기 베이스층은 절연막이고, 상기 아미노기가 부착되도록 상기 절연막을 표면 처리함으로써 형성되는, 막의 제조 방법.
  38. 제31항에 있어서,
    절연막을 형성하는 단계와,
    상기 절연막 위에 별도의 층으로서 상기 베이스층을 형성하는 단계를 더 포함하는, 막의 제조 방법.
  39. 제31항에 있어서, 상기 환원 그래핀 산화물층을 형성하는 단계는, 그래핀 산화물의 분산액을 상기 베이스층에 접촉시켜 탄소 원자들의 복수의 섬을 형성하는 단계를 포함하는, 막의 제조 방법.
  40. 제39항에 있어서, 상기 환원 그래핀 산화물층을 형성하는 단계는, 상기 그래핀 산화물을 열적으로 또는 화학적으로 환원하여 상기 탄소 원자들의 복수의 섬을 도전성 채널들에 의해 접속하는 단계를 더 포함하는, 막의 제조 방법.
  41. 제40항에 있어서, 상기 도전성 채널들의 폭은 약 10㎚ 이하인, 막의 제조 방법.
  42. 제39항에 있어서, 상기 탄소 원자들의 섬들은 상기 환원 그래핀 산화물층의 절연 영역에 매립되어 있는, 막의 제조 방법.
  43. 제36항에 있어서, 상기 환원 그래핀 산화물층의 밴드갭은 약 0.1eV 이상인, 막의 제조 방법.
  44. 환원 그래핀 산화물층을 형성하는 방법으로서,
    탄소 원자들의 복수의 섬을 형성하는 단계; 및
    상기 탄소 원자들의 복수의 섬을 복수의 도전성 채널로 상호접속하여 상기 그래핀 산화물층의 망상구조를 형성하는 단계
    를 포함하고,
    상기 도전성 채널들의 폭은 약 10㎚ 이하인, 환원 그래핀 산화물층의 형성 방법.
  45. 제44항에 있어서, 상기 환원 그래핀 산화물층은 그래핀 산화물을 열적으로 또는 화학적으로 환원하여 형성되는, 환원 그래핀 산화물층의 형성 방법.
  46. 제45항에 있어서, 상기 환원 그래핀 산화물층은, 상기 그래핀 산화물이 환원될 수 있는 분위기 하에서, 100℃ 이상 400℃ 이하의 온도에서 열 처리에 의해 상기 그래핀 산화물을 환원함으로써 형성되는, 환원 그래핀 산화물층의 형성 방법.
  47. 반도체 장치의 제조 방법으로서,
    도전성 기판을 제공하는 단계;
    상기 도전성 기판 위에 절연막을 형성하는 단계;
    상기 절연막 위에 아미노기를 포함하는 층을 형성하는 단계; 및
    상기 아미노기를 포함하는 층 위에 환원 그래핀 산화물층을 형성하는 단계
    를 포함하는, 반도체 장치의 제조 방법.
  48. 제47항에 있어서, 상기 환원 그래핀 산화물층은 그래핀 산화물을 열적으로 또는 화학적으로 환원하여 형성되는, 반도체 장치의 제조 방법.
  49. 제48항에 있어서, 상기 환원 그래핀 산화물층은, 상기 그래핀 산화물이 환원될 수 있는 분위기 하에서, 100℃ 이상 400℃ 이하의 온도에서 열 처리에 의해 상기 그래핀 산화물을 환원함으로써 형성되는, 반도체 장치의 제조 방법.
  50. 제49항에 있어서, 상기 도전성 기판은 도전성 실리콘 기판이고, 상기 절연막은 실리콘 이산화물막인, 반도체 장치의 제조 방법.
  51. 제50항에 있어서, 상기 환원 그래핀 산화물층 위에 소스 전극과 드레인 전극을 형성하는 단계를 더 포함하는, 반도체 장치의 제조 방법.
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