KR20110116062A - 칩렛 드라이버를 갖는 디스플레이 디바이스 - Google Patents

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글로벌 오엘이디 테크놀러지 엘엘씨
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Abstract

본 발명에 따르면 (a) 기판과; (b) 제 1 방향으로 상기 기판에 걸쳐 행들에 형성된 행 전극 어레이를 갖는 제 1 층과, 제 1 방향과 다른 제 2 방향으로 상기 기판에 걸쳐 열들에 형성된 열 전극 어레이를 갖는 제 2 층과; (c) 2차원 픽셀 어레이를 형성하기 위해 행 및 열 전극들 사이에 형성된 하나 이상의 발광재료층들과; (d) 상기 기판 위에 위치된 복수의 칩렛들을 구비하고, 행 및 열 전극들은 픽셀 위치를 이루도록 겹쳐지며, 픽셀들은 픽셀 위치에 위치해 있고, 칩렛의 개수는 픽셀의 개수보다 작고, 각 칩렛은 행 전극 서브세트와 열 전극 서브세트를 배타적으로 제어하며, 이로써 픽셀들이 이미지를 디스플레이하도록 제어되는 디스플레이 디바이스가 제공된다.

Description

칩렛 드라이버를 갖는 디스플레이 디바이스{DISPLAY DEVICE WITH CHIPLET DRIVERS}
본 발명은 픽셀 어레이를 제어하기 위한 분포된 별도의 칩렛들을 갖는 기판을 구비한 디스플레이 디바이스에 관한 것이다.
플랫패널 디스플레이 디바이스는 컴퓨팅 디바이스와 결합해서, 휴대용 디바이스에서, 그리고 텔레비전과 같은 오락 디바이스용으로 널리 사용된다. 이런 디스플레이는 일반적으로 기판 위에 분포된 복수의 픽셀들을 이용해 이미지를 디스플레이한다. 각 픽셀은 통상적으로 서브픽셀이라고 하는 다수의 다른 컬러, 일반적으로 적색, 녹색 및 청색 광을 방출하는 발광소자들을 포함해 각 이미지 요소를 나타낸다. 본 명세서에 사용된 바와 같이, 픽셀 및 서브-픽셀을 구별하지 않으며 하나의 발광소자라 한다. 다양한 플랫패널 디스플레이 기술들, 예컨대, 플라즈마 디스플레이, 액정 디스플레이, 및 발광 다이오드(LED) 디스플레이가 알려져 있다.
발광소자를 형성하는 발광재료로 된 박막을 포함한 발광 다이오드(LED)는 플랫패널 디스플레이 디바이스에 많은 이점이 있고 광학 시스템에서 사용된다. 탕(Tang) 등에 의해 2002년 5월 7일자로 간행된 미국특허 No. 6,384,529는 유기 LED 발광소자 어레이를 포함한 유기 LED(OLED) 컬러 디스플레이를 나타내고 있다. 대안으로, 무기재료가 사용될 수 있고 다결정 반도체 매트릭스에 인광결정 또는 양자도트를 포함할 수 있다. 유기 또는 무기 재료의 다른 박막들도 또한 발광 박막재료에 전하 주입, 수송, 또는 차단을 제어하도록 사용될 수 있으며 해당기술분야에 알려져 있다. 재료들은 캡슐화 커버층 또는 플레이트와 함께 전극들 사이 기판에 배치된다. 전류가 발광재료를 지나갈 경우 픽셀로부터 광이 방출된다. 방출된 광의 주파수는 사용된 재료의 성질에 의존한다. 이런 디스플레이에서, 광은 기판(하단 이미터)이나 캡슐화 커버(상단 이미터) 또는 모두를 통해 방출될 수 있다.
LED 디바이스는 패턴화 광방출층을 구비할 수 있으며, 상기 층에서는 전류가 재료를 지날 때 다른 컬러의 광을 방출하도록 다른 재료들이 패턴으로 이용된다. 대안으로, 콕(Cok)의 미국특허 US 6,987,355에 개시된 바와 같이, 단일 방출층, 예컨대, 풀컬러 디스플레이를 형성하기 위해 다른 컬러 필터들과 함께 백색광 이미터를 이용할 수 있다. 이는 또한 콕 등(Cok et al.)의 발명의 미국특허 6,919,681에 개시된 바와 같이 컬러 필터를 포함하지 않는 백색 서브픽셀을 이용하는 것이 알려져 있다. 디바이스의 효율을 향상하기 위해 적색, 녹색 및 청색 컬러 필터를 포함한 4색 픽셀과 서브픽셀들 및 무필터 백색 서브픽셀과 함께 비패턴화 백색 이미터를 이용한 설계가 계시되어 있다(예컨대, 2007년 6월 12일자로 간행된 밀러 등(Miller et al.)의 미국특허 7,230,594 참조).
플랫패널 디스플레이 디바이스에서 픽셀들을 제어하기 위한 2가지 다른 방법들, 즉, 액티브 매트릭스 컨트롤과 패시브 매트릭스 컨트롤이 일반적으로 공지되어 있다. 패시브 매트릭스 디바이스에서, 기판은 전혀 능동 전자요소들(예컨대, 트랜지스터)을 포함하지 않는다. 별개의 층에 행 전극들의 어레이와 열 전극들의 수직 어레이가 기판에 형성된다; 행 전극과 열 전극 사이의 중첩 교차가 발광다이오드의 전극을 형성한다. 그런 후 순차적으로 열(또는 행)에서 각 발광다이오드를 비추도록 적절한 전압이 수직 열(또는 행)에 제공되면서 외부 드라이버 칩들이 전류를 각 행(또는 열)에 공급한다. 따라서, 패시브 매트릭스 설계는 2n개의 연결을 이용해 n2개의 별개로 제어가능한 발광소자들을 만든다. 그러나, 패시브 매트릭스 드라이브 디바이스는 행(또는 열) 구동의 순차적 특성이 명멸을 일으키기 때문에 디바이스에 포함될 수 있는 행(또는 열) 개수에 제한이 있다. 너무 많은 행들이 포함되면, 명멸이 인지될 수 있다. 더욱이, 디스플레이에서 전체 행(또는 열)을 구동하는데 필요한 전류가 문제가 될 수 있고 논이미징 프리차지(pre-charge)에 필요한 전력 및 PM 구동의 방전 단계들은 PM 디스플레이 면적이 증가함에 따라 중요해진다. 이들 2가지 문제들은 패시브 매트릭스 디스플레이의 물리적 크기를 제한한다.
액티브 매트릭스 디바이스에서, 액티브 컨트롤 소자는 반도체 재료, 예컨대, 플랫패널 기판 위에 코팅된 비정질 또는 다결정 실리콘의 박막으로 이루어진다. 일반적으로, 각 서브픽셀은 하나의 컨트롤 소자에 의해 제어되고 각 컨트롤 소자는 적어도 하나의 트랜지스터를 포함한다. 예컨대, 간단한 액티브 매트릭스 유기발광(OLED) 디스플레이에서, 각 컨트롤 소자는 2개의 트랜지스터(셀렉트 트랜지스터와 전원 트랜지스터) 및 서브픽셀의 조도를 지정하는 전하를 저장하기 위한 하나의 커패시터를 포함한다. 각 발광소자는 일반적으로 별개의 컨트롤 전극과 공통으로 전기연결된 전극을 이용한다. 발광소자의 컨트롤은 일반적으로 데이터 신호라인, 셀렉트 신호라인, 전원연결 및 접지연결을 통해 제공된다. 액트브 매트릭스 소자는 반드시 디스플레이에 제한될 필요는 없으며 기판 위에 분포될 수 있고 공간상으로 분포된 컨트롤을 필요로 하는 다른 애플리케이션에도 이용될 수 있다. (전원 및 접지를 제외한) 동일한 개수의 외부 컨트롤 라인들이 패시브 매트릭스 디바이스에서와 같이 액티브 매트릭스 디바이스에 이용될 수 있다. 그러나, 액티브 매트릭스 디바이스에서, 각 발광소자는 컨트롤 회로와 별개로 구동연결을 갖고 명멸이 제거되도록 데이터 디포지션(data deposition)용으로 선택되지 않을 때에도 활성화된다.
액티브 매트릭스 컨트롤 소자들을 형성하는 한가지 공통된 종래기술의 방법은 실리콘과 같은 반도체 재료의 박막을 유리 기판에 증착하고 그런 후 포토리소그래피 공정을 통해 반도체 재료를 트랜지스터 및 커패시터로 만든다. 박막 실리콘은 비정질 또는 다결정일 수 있다. 비정질 또는 다결정 실리콘으로 제조된 박막 트랜지스터(TFFs)는 상대적으로 크고 결정 실리콘 웨이퍼로 제조된 종래 트랜지스터에 비해 성능이 낮다. 더욱이, 이런 박막 디바이스는 일반적으로 유리 기판에 걸쳐 로컬 또는 대형 불균일을 나타내 이런 재료를 이용한 디스플레이의 전기적 성능 및 시각적 외관이 불균일해 진다.
다른 컨트롤 기술을 이용한, 마쓰무라 등(Matsumura et al.)의 미국특허출원 공개공보 No. 2006/0055864에서는 LCD 디스플레이를 구동하는데 사용된 결정 실리콘 기판들을 기술하고 있다. 상기 출원은 제 1 반도체 기판에서 제조된 픽셀 컨트롤 디바이스를 제 2 평면 디스플레이 기판에 선택적으로 이송 및 부착하는 방법을 기술하고 있다. 픽셀 컨트롤 디바이스내 와이어링 상호연결과 버스 및 컨트롤 전극들로부터 픽셀 컨트롤 디바이스로의 연결이 도시되어 있다.
종래의 패시브 매트릭스 디스플레이 설계는 크기 및 발광소자의 개수에 제한되고 TFTs를 이용한 액티브 매트릭스 설계는 전기 성능이 낮기 때문에, 이들 문제를 극복한 LEDs를 이용한 디스플레이 디바이스에 대한 향상된 제어가 필요하다.
본 발명에 따르면,
(a) 기판과,
(b) 제 1 방향으로 상기 기판에 걸쳐 행들에 형성된 행 전극 어레이를 갖는 제 1 층과, 제 1 방향과 다른 제 2 방향으로 상기 기판에 걸쳐 열들에 형성된 열 전극 어레이를 갖는 제 2 층과,
(c) 픽셀들은 픽셀 위치에 위치해 있고, 2차원 픽셀 어레이를 형성하기 위해 행 및 열 전극들 사이에 형성된 하나 이상의 발광재료층들과,
(d) 상기 기판 위에 위치된 복수의 칩렛들을 구비하고,
행 및 열 전극들은 픽셀 위치를 이루도록 겹쳐지며,
칩렛의 개수는 픽셀의 개수보다 작고, 각 칩렛은 행 전극 서브세트와 열 전극 서브세트를 배타적으로 제어하며, 이로써 픽셀들이 이미지를 디스플레이하도록 제어되는 디스플레이 디바이스가 제공된다.
본 발명은 분포된 행렬 전극 연결을 갖는 칩렛 드라이버들을 디스플레이 디바이스에 제공함으로써, 연결패드의 개수와 칩렛의 크기 및 개수가 줄어드는 이점이 있다. 본 발명의 실시예에서, 복수의 어레이들은 저하된 명멸 및 전력요건을 제공한다. 본 발명의 또 다른 이점은 와이어링을 위해 디스플레이 기판에 큰 간격을 제공함으로써, 더 큰 와이어들이 저가로 그리고 더 큰 전기성능을 가지며 이용될 수 있다는 것이다. 다른 이점은 단결정 실리콘 칩렛들이 높은 이동도와 균일성을 갖는다는 것이다.
도 1a는 본 발명의 실시예에 따른 발광다이오드의 하단 전극에 2개의 연결을 갖는 도 2의 선 1A-1A을 따라 취한 칩렛의 횡단면도이다.
도 1b는 본 발명의 실시예에 따른 발광다이오드의 상단 전극에 2개의 연결을 갖는 도 2의 선 1B-1B를 따라 취한 칩렛의 횡단면도이다.
도 2는 본 발명의 실시예에 따른 연결패드를 갖는 대각선으로 지향된 칩렛의 평면 개략도이다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 행렬 전극들과 하나의 대각선으로 지향된 칩렛을 갖는 디스플레이 디바이스의 개략도이다.
도 4는 본 발명의 실시예에 따른 행렬 전극들과 3개의 대각선으로 지향된 칩렛들을 갖는 디스플레이 디바이스의 개략도이다.
도 5는 본 발명의 실시예에 따른 상호 배타적인 서브어레이들로 나누어진 픽셀 어레이와 2개의 대각선으로 지향된 칩렛들을 갖는 디스플레이 디바이스의 개략도이다.
도 6은 본 발명의 다른 실시예에 따른 다른 분포를 갖는 픽셀 어레이와 3개의 대각선으로 지향된 칩렛들을 갖는 디스플레이 디바이스의 개략도이다.
도 7은 본 발명의 또 다른 실시예에 따라 행렬 전극들이 공도를 이용해 칩렛 연결패드에 연결된 디스플레이 디바이스의 개략도이다.
도 8은 본 발명의 또 다른 실시예에 따라 다수의 칩렛들과 버스가 칩렛 디바이스들을 피하도록 라우팅되는 디스플레이 디바이스의 개략도이다.
도 9는 본 발명의 또 다른 실시예에 따라 다수의 칩렛들이 버스에 의해 연결되는 디스플레이 디바이스의 개략도이다.
도 10a는 본 발명의 또 다른 실시예에 따른 다른 연결패드를 갖는 칩렛의 횡단면도이다.
도 10b는 본 발명의 실시예에서 10a의 평면도이다.
도 11은 본 발명의 실시예에 따른 다수의 2차원 픽셀 어레이들의 개략도이다.
도 12a는 본 발명의 실시예에 따라 기판 위에 S자 형태로 위치된 다수의 칩렛들과 버스들의 도면이다.
도 12b는 도 12a의 도면을 이해하는데 유용한 연결들을 갖는 칩렛들의 평면도이다.
도 13은 본 발명의 실시예에 따라 기판 위에 S자 형태로 위치된 다수의 칩렛들과 버스들의 큰 비례 도면이다.
도면에서 다양한 층들과 소자들은 매우 크기가 다르기 때문에, 도면은 비율에 따르지 않는다.
도 3a를 참조하면, 본 발명의 일실시예로, 본 발명은 기판(10)과, 제 1 방향으로 상기 기판(10)에 걸쳐 행들에 형성된 행 전극 어레이(16)를 갖는 제 1 층과, 상기 제 1 방향과는 다른 제 2 방향으로 상기 기판(10)에 걸쳐 열들에 형성된 열 전극 어레이(12)를 갖는 제 2 층을 포함하며, 픽셀 위치를 형성하도록 제 1 및 제 2 전극들이 겹쳐져 있는 디스플레이 디바이스를 포함한다. 또한 도 1a를 참조하면, 하나 이상의 발광재료층들(14)이 행렬 전극(16,12) 사이에 형성된다. 발광다이오드(15)는 픽셀 위치에서 2차원 픽셀 어레이(32)를 형성하고 전류가 행렬 전극(16,12)으로부터 발광층(14)을 통해 지날 때 광을 방출하는 픽셀(30)이다. 복수의 칩렛들(20)이 기판(10) 위에 위치되고, 칩렛들(20)의 개수는 픽셀들(30)의 개수보다 작으며, 각 칩렛(20)은 행 전극(16)의 서브세트와 열 전극(12)의 서브세트를 배타적으로 제어함으로써 픽셀들이 이미지를 디스플레이하도록 제어된다. 각 칩렛은 디스플레이 기판(10)과 독립적이며 별개인 기판(28)을 갖는다. 본 명세서에서, 픽셀, 서브픽셀, 및 발광소자는 모두 발광다이오드(15)를 말한다.
각 칩렛(20)은 상기 칩렛(20)이 연결패드(24)를 통해 연결된 픽셀(30)을 제어하기 위한 회로(22)를 포함할 수 있다. 회로(22)는 칩렛(20)이 행 또는 열 서브세트에 연결된 각 픽셀(30)에 대한 소정의 휘도를 나타내는 값을 저장하는 저장소자(26)를 포함할 수 있고, 칩렛(20)은 이런 값을 이용해 픽셀(30)에 연결된 행 전극(16) 또는 열 전극(12)을 제어해 픽셀(30)을 활성화시켜 광을 방출한다. 예컨대, 칩렛(20)이 8 행 및 8열 서브세트에 연결되고, 8개 저장소자들(26)이 8개 행 또는 열에 휘도 정보를 저장하는데 이용될 수 있다. 새로운 행 또는 열이 활성화될 때마다, 새로운 휘도 정보의 서브세트가 칩렛(20)에 제공될 수 있다. 본 발명의 일실시예에서, 각 행 또는 열 서브세트에 대해 2개 저장소자(26)가 이용될 수 있어, 휘도 정보가 저장소자(26) 중 하나에 저장될 수 있는 한편, 다른 저장소자(26)는 휘도 정보를 디스플레이하는데 이용된다. 본 발명의 또 다른 실시예에서, 하나 또는 2개의 저장소자(26)가 칩렛(20)이 연결된 각각의 발광소자(30)용으로 이용될 수 있다.
평탄화층(18)은 행렬 전극(16,12)과 발광층(14)이 형성될 수 있는 완만한 기판을 형성하도록 그 위에 이용될 수 있다. 도 1a에 도시된 바와 같이, 칩렛(20)의 연결패드(24)는 도 1a에서 열 전극(12)으로 도시되어 있고 도 2에서 횡단면선(1A-1A')으로 나타낸 발광다이오드(15)의 하단 전극에 연결될 수 있다. 대안으로, 도 1b에 도시된 바와 같이, 칩렛(20)의 연결패드(24)는 도 1b에서 행 전극(16)으로 도시되어 있고 도 2에서 횡단면선(1B-1B')으로 나타낸 발광다이오드의 상단 전극에 연결될 수 있다. 이런 식으로, 칩렛(20)의 연결패드는 행 전극(16) 또는 열 전극(12) 중 어느 하나에 연결될 수 있다. 도 2에서, 칩렛(20)의 연결패드(24)는 열 전극(16)에 연결된 열 연결패드(24A)와 행 전극(16)에 연결된 행 연결패드(24B)로서 구별된다. 따라서, 본 발명의 일실시예에서, 칩렛(20)은 연결패드(24)의 2개 행들(도 10b에서 25A 및 25B)을 갖고, 연결패드(24A)의 한 행은 대응하는 행 전극들(16)에 연결되고, 연결패드(24B)의 다른 행은 대응하는 열 전극들(12)에 연결된다. 그러나, 도 3에 도시된 바와 같이, 행렬 연결패드(24A,24B)는 행렬 전극(16,12) 사이에 전기 단락을 방지하기 위해 열 연결패드(24A)와 행 전극(16) 사이에 충분한 간격을 제공하고 행 연결패드(24B)와 열 전극(12) 사이에 충분한 간격을 제공함으로써 기판(10) 위에 레이아웃된다. 도 3a는 예시를 위해 도시된 간략한 도면이다. 도 3b에 도시된 예시적인 실시예에서, 열 연결패드(24A)(미도시)는 행 전극(16)으로 덮일 수 있어 픽셀(30)을 정의하는 중첩 면적을 늘림으로써, 디스플레이 디바이스의 개구비와 디스플레이의 수명을 증가시킨다. 본 발명을 구성하는데 사용된 제조공정의 허용오차에 따라, 열 전극(12)은 상기 열 전극(12)과 행 연결패드(24B)와 행 전극(16) 사이에 전기 단락이 없는 한 크기가 늘어날 수 있다.
도 4를 참조하면, 본 발명의 디스플레이 디바이스의 실시예는 행렬 전극(16,12)의 교차에 의해 형성된 2차원 픽셀 어레이(32) 위에 분포된 다수의 칩렛들(20A, 20B, 20C)을 포함할 수 있다. (칩렛들은 전극들이 도 1a 및 도 1b에서와 같이 연결패드에 연결될 수 있도록 전극들 아래에 위치되어 있으나, 칩렛들은 도 4, 도 6 및 도 11에서 도면을 명확히 하기 위해 전극들 앞에 도시되어 있음에 유의하라.) 각 칩렛(20)은 상호 배타적인 행 전극(16) 및 열 전극(12) 서브세트에 연결된다. 도 4에 도시된 바와 같이, 칩렛(20A)은 2차원 픽셀 어레이(32)에서 상단에 6개의 행 전극들(16)과 최좌측에 6개의 열 전극들(12)에 연결된다. 칩렛(20B)은 2차원 픽셀 어레이(32)에서 중앙에 6개의 행 전극들(16)과 중앙에 6개의 열 전극들(12)에 연결된다. 칩렛(20C)은 픽셀 어레이(32)에서 하단에 6개의 행 전극들(16)과 최우측에 6개의 열 전극들(12)에 연결된다. 따라서, 픽셀 어레이(32)는 각각 12개 연결 패드들과 함께 3개 칩렛들에 의해 제어되는 18×18 또는 324개 소자들을 갖는다. 도 4의 신중한 검사는 각 칩렛(20)이 행렬 전극(16,12)의 별개의 그룹을 제어하는 것을 나타낸다.
도 5는 2개의 칩렛들(20A,20B)만 있는 보다 상세한 도면이다. 칩렛(20A)은 행 전극들(16A)과 열 전극들(12A)에 연결된다. 칩렛(20B)은 행 전극들(16B)과 열 전극들(12B)에 연결된다. 따라서, 칩렛(20A)은 제 1 픽셀 서브세트(32A)를 제어하고, 칩렛(20B)은 제 1 픽셀 서브세트(32D)를 제어한다. 칩렛(20A)은 픽셀 어레이(32)에서 픽셀(30)의 제 2 픽셀 서브세트(32C)에 대한 열 전극들(12A)만을 제어하고, 픽셀 어레이(32)에서 픽셀(30)의 제 3 픽셀 서브세트(32B)에 대한 행 전극들(16A)만을 제어한다. 마찬가지로, 칩렛(20B)은 픽셀 어레이(32)에서 픽셀(30)의 제 2 픽셀 서브세트(32B)에 대한 열 전극들(12B)만을 제어하고, 픽셀 어레이(32)에서 픽셀(30)의 제 3 픽셀 서브세트(32C)에 대한 행 전극들(16B)만을 제어한다. 픽셀 서브세트(32A,32B,32C,32D)는 서로 배타적이다. 따라서, 칩렛(20A)은 픽셀 서브세트(32A)에서 픽셀들(30)을 제어하는데 필요한 행 전극들(16A)과 열 전극들(12A) 모두를 제어하기 때문에, 칩렛(20A)은 픽셀 서브세트(32A)에서 픽셀(30)에 대해 완전한 제어를 갖는다. 마찬가지로, 칩렛(20B)은 픽셀 서브세트(32D)에서 픽셀들(30)을 제어하는데 필요한 행 전극들(16B)과 열 전극들(12B) 모두를 제어하기 때문에, 칩렛(20B)은 픽셀 서브세트(32D)에서 픽셀(30)에 대해 완전한 제어를 갖는다. 그러므로, 행 전극(16A 및 16B)은 전기적으로 무관하고, 열 전극(12A 및 12B)도 전기적으로 무관하다. 그러나, 협력해 작동하는 칩렛들(20A 및 20B) 모두는 픽셀 서브세트(32B 및 32C)에 있는 픽셀들(30)을 제어한다. 이 컨트롤은 칩렛(20)에 있는 회로(22)에 의해 제공된다. 픽셀 서브세트들(32A 및 32D)이 완전히 제어되므로, 이들을 직접 구동 픽셀 어레이라 하는 반면, 픽셀 서브세트들(32B 및 32C)은 간접 구동 픽셀 어레이라 한다.
본 발명은 종래 기술보다 비용 절감을 제공한다. 예컨대, 종래의 액티브 매트릭스 백플레인이 도 4의 324개 픽셀들(30)을 구동하기 위해 이용되면, 상대적으로 저성능과 고가의 박막 반도체 백플레인이 필요할 수 있다. 본 발명은 대신 픽셀들(30)을 구동하는데 몇 개의 고성능이며 저렴한 칩렛들을 이용한다.
매우 다양한 칩렛 레이아웃들이 본 발명의 다양한 실시예에 이용될 수 있다 도 3a, 3b, 4 및 5에 도시된 바와 같이, 칩렛(20)은 픽셀 어레이(32)의 대각선(13)상에 위치되어 있다. 인접한 칩렛들(20)은 인접한 제 2 열 전극 서브세트를 제어하고 인접한 칩렛들은 인접한 제 3 행 전극 서브세트를 제어한다. 본 명세서에 의도된 바와 같이, 대각선은 행 전극 또는 열 전극 또는 둘 다에 대해 기울어지거나 경사진 직선이다. 그러나, 반드시 칩렛들(20)이 하나의 대각선에 배열될 필요는 없다. 도 6을 참조하고 도 4와 비교하면, 칩렛들(20)은 복수의 이격된 대각선들에 위치되어 있다. 칩렛들(20A)은 (도 4에 도시된 바와 같이) 최상단의 6개 행 전극들과 최좌측의 6개 열 전극들을 제어한다. 그러나, 칩렛들(20B)은 최우측의 6개 열 전극들과 중앙의 6개 행 전극들을 제어한다. 칩렛들(20C)은 중앙의 6개 열 전극들과 하단의 6개 행 전극들을 제어한다. 이는 칩렛(20)들을 이격시키고 더 많은 공간을 제공하기 때문에, 이러한 대안적인 실시예가 유용하다. 특히, 칩렛들에서 회로가 예컨대 칩렛들(20)이 상기 칩렛(20)의 일단에 디스플레이 연결부(21A)와 칩렛(20)의 타단에 컨트롤 회로 연결부(21B)를 갖도록 칩렛 내에 상당한 공간을 차지하면, 칩렛들이 더 멀리 이격된 칩렛(20) 배열이 유용하다. 다른 설계에서(도 12a, 12b, 및 13 참조), 디스플레이 연결부(21A)는 칩렛(20)의 각 단부에 위치될 수 있고, 컨트롤 회로 연결부(21B)는 칩렛(20)의 중앙에 위치될 수 있다.
본 발명의 다른 실시예에서, 칩렛들은 픽셀 어레이(32)의 대각선들에 배치되지 않는다. 대각선 배열이 상호연결 길이를 최소화하는데 유용하나, 상기 배열은 연결패드(24)와 행렬 전극(16,12)에 대해 주의깊은 정렬을 필요로 한다. 더욱이, 행렬 전극(16,12)의 간격으로는, 예컨대, 도 3a, 3b, 4, 5, 및 6에 도시된 바와 같이, 칩렛(20)이 필요보다 더 커질 수 있다. 도 7을 참조하면, 본 발명의 또 다른 실시예로, 칩렛들(20)은 행 또는 열 전극(16 또는 12)과 칩렛(20)의 에지를 정렬하는 것을 포함해 픽셀 어레이(32)과 기판(10)에 대해 임의 방향으로 정렬될 수 있다. 칩렛은 긴 치수(D1)와 짧은 치수(D2)를 가질 수 있고, 긴 치수(D1)는 행 또는 열 전극들 각각의 제 1 또는 2 방향(도 10b)으로 나란할 수 있다.
실제로, 다른 칩렛들(20)은 다르게 정렬될 수 있다. 도 7에 도시된 바와 같이, 칩렛(20)의 긴 치수는 행 전극들(16)과 정렬된다. 연결패드(24)는 열 전극들(12)과 행 전극들(16)에 와이어링으로 연결된다. 공도(50)는 한 와이어링층에서 또 다른 와이어링층까지 연결하기 위해 이용될 수 있고, 예컨대, 열 전극들(12)과의 전기 단락을 방지하기 위해 열 전극들(12) 사이에 형성된다. 고려될 수 있는 와이어링(52)은 행렬 전극(16,12)에 연결패드(24)를 전기 연결시키는 것이 필요할 수 있기 때문에, 상단 이미터 구성이 바람직할 수 있으며, 이 구성에서 상단 전극(예컨대, 도 1A 및 도 1B에서 16)은 투명하고 하단 전극(예컨대, 도 1a 및 도 1b에서 12)은 반사될 수 있다. 기판(10)은 또한 불투명할 수 있다.
본 발명의 또 다른 실시예로 도 8을 참조하면, 칩렛들(20)은 버스(42)를 통해 외부 컨트롤러(40)에 연결될 수 있다. 버스(42)는 직렬, 병렬, 점대점 버스일 수 있고 디지털 또는 아날로그일 수 있다. 도 9에 도시된 바와 같이, 직렬버스는 전기절연된 전기 연결부상에서 한 칩렛에서 다음 칩렛으로 데이터가 재전송되는 버스이다; 도 8에 도시된 바와 같이, 병렬버스는 전기적으로 공통인 전기연결부 상에서 모든 칩렛들로 동시에 데이터가 전송되는 버스이다. 버스(42)는 전원, 접지, 데이터 또는 셀렉트 신호와 같은 신호들을 제공하기 위해 칩렛에 연결되어 있다. 하나 이상의 버스들(42)이 이용될 수 있다. 칩렛들(20)은 칩렛(20)의 일단에 픽셀 연결부(21A)와 타단에서 버스(42)에 연결된 회로부(21B)를 가질 수 있다. 도 10a 및 도 10b를 참조하면, 각 칩렛은 행렬 전극에 연결된 제 1 그룹의 연결패드(24)와 컨트롤 버스에 연결된 제 2 그룹의 연결패드(25)를 가질 수 있고, 제 1 및 제 2 그룹의 연결패드들은 공간상으로 이격되어 있다. 도 10a 및 도 10b에 도시된 바와 같이, 각 칩렛은 또한 컨트롤 버스에 연결된 칩렛의 중앙에 제 3 그룹의 연결패드(25)를 가질 수 있다; 제 1, 2 및 3 그룹의 연결패드들은 공간상으로 이격되어 있다.
대안으로, 별개의 칩렛 부들이 전혀 이용되지 않을 수 있다. 도 10a 및 10b를 참조하면, 버스(42)에 연결을 위한 추가 연결패드들(25)이 또한 칩렛(20)에 제공될 수 있고, 칩렛의 회로부에 또는 칩렛(20)의 긴 치수(D1)의 일단이나 칩렛(20)의 중앙에 위치될 수 있다. 칩렛(20)의 일단에서 타단까지 연결을 위한 버스를 라우팅하기 위해 내부 칩렛 연결부(44)가 이용될 수 있다.
도 8을 다시 참조하면, 도 5에 도시된 배열에 대응하는 칩렛 배열이 도시되어 있다. 이 배열은 칩렛(10)들로 차지되지 않아서 라우팅 버스(42)용으로 사용될 수 있는 디바이스 기판(10)상의 면적을 제공하는 이점이 있다. 예컨대, 도 8에 도시된 바와 같이, 픽셀 어레이(32A, 32D, 32E, 및 32H)의 픽셀 서브세트들은 칩렛들(20A, 20B, 20C, 및 20D)이 적어도 부분적으로만 차지하고 있는 픽셀 연결면적을 형성한다. 대조적으로, 버스 연결면적(32B, 32C, 32F, 및 32G)은 버스(42) 와이어를 라우팅하는데 이용될 수 있는 버스 연결면적을 형성한다. 따라서, 본 발명의 몇몇 실시예에서, 버스들은 S자형 경로를 가질 수 있다.
도 8은 칩렛들(20A, 20B, 20C, 및 20D) 모두에 공통으로 나란히 연결되어 있는 실시예를 도시하고 있다. 도 9에 도시된 다른 실시예에서, 직렬버스(42) 연결은 칩렛들(20A, 20B, 20C, 및 20D)을 통해 라우팅될 수 있다.
본 발명의 다른 실시예로 도 11을 참조하면, 픽셀들의 복수의 2차원 픽셀 어레이들(32)이 공통 기판(10) 위에 위치될 수 있고, 각 2차원 픽셀 어레이(32)는 별개의 행 전극(16) 세트, 열 전극(12) 세트 및 칩렛(20)을 갖는다. 따라서, 상술한 구조는 대형 기판(10)상에 반복될 수 있다. 각 2차원 어레이 구조는 전극 임피던스, 프리차지(precharge), 및 방전 소비전력과 명멸을 줄이도록 별개로 동작할 수 있다. 상기 구조는 공통버스(42) 시스템에 연결될 수 있다. 따라서, 본 발명의 실시예에 따르면, 디스플레이 디바이스는 기판, 제 1 방향으로 기판을 가로질러 행에 형성된 복수의 행 전극들의 어레이들을 갖는 제 1 층과, 제 1 방향과는 다른 제 2 방향으로 기판을 가로질러 열에 형성된 대응하는 복수의 열 전극들의 어레이들을 갖는 제 2 층을 포함할 수 있고, 제 1 및 제 2 전극은 픽셀 위치를 형성하기 위해 겹쳐지며, 하나 이상의 발광재료층들이 2차원 픽셀 어레이를 형성하기 위해 행 및 열 전극들 사이에 형성되고, 픽셀들은 픽셀 위치에 위치되어 있으며, 각 어레이에 대해 복수의 칩렛들이 기판 위에 형성되고, 각 어레이에서 칩렛들의 개수는 해당 어레이에서 픽셀들의 개수보다 작으며, 각 어레이 칩렛은 해당 어레이에 대해 행 전극 서브세트와 열 전극 서브세트를 배타적으로 제어한다.
도 12a는 칩렛(20)이 버스 와이어링 하에서 직접적으로 칩렛의 컨트롤 회로 연결부(21B)와 함께 간접 구동 픽셀 어레이에 위치되어 있는 실시예를 도시한 것이다. 칩렛(20)은 하나는 칩렛(20)의 각 단에 하나씩 2개의 디스플레이 연결부(21A)를 갖는다. 각 디스플레이 연결부(21A)는 인접한 직접 구동 픽셀 어레이에서 와이어들에 의해 수직 전극들과 수평 전극들에 연결된다. 도 12a에 음영으로 도시된 직접 구동 픽셀 블록들은 디스플레이 상에 바둑판 패턴을 이루고, 와이어링 버스는 간접 구동 픽셀 어레이에 위치된 칩렛들(20)의 컨트롤 회로 연결부(21B)에 걸쳐 형성된 S자 패턴을 이룬다.
도 12b는 칩렛(20)의 디스플레이 연결부(21A)를 수직 전극들과 수평 전극들로의 보다 상세한 와이어링 연결을 도시한 것이다. 이 도면은 직접 구동 픽셀 어레이에서 6개의 수평 전극들과 6개의 수직 전극들의 간단한 경우를 도시한 것이다. 수직 전극들로의 와이어들에 대한 연결은 공유된 정사각형들로 도시되어 있는 반면, 수평 전극들로의 와이어에 대한 연결은 개방 정사각형으로 도시되어 있다. 유사한 설계가 임의의 개수의 수평 및 수직 연결로 이루어진다.
도 12a 및 도 12b는 컨트롤 버스 및 전원버스 와이어링(42)을 위해 더 넓은 면적을 남겨두도록 전극 연결 와이어들이 패턴화될 수 있는 것을 도시한 것으로, 이에 따라, 양 타입의 와이어들이 동일 금속층에 구성될 수 있어, 2 이상의 와이어링층을 필요로 하는 설계에 비해 디스플레이 비용을 줄인다. 그러므로, 컨트롤 버스는 행렬 전극들에 이용되는 제 1 및 제 2 층들과 이격되어 있는 제 3 층에 위치될 수 있다.
이 설계의 추가적 이점은 와이어링을 위해 이용가능한 넉넉한 면적이 있기 때문에 와이어들이 저렴한 방법을 이용해 패턴화될 수 있다는 것이다. 예컨대, 인쇄회로기판 제조용으로 개발된 시스템들은 저가의 포토-마스크들과 25㎛ 라인과 25㎛ 간격을 만들 수 있는 근접 노출 도구들을 사용한다. 이들은 TFT 포토-마스크 및 TFT 스테퍼 노출 도구보다 훨씬 더 저가이다. 이로써 백플레인 제조공정은 자본이 덜 들고 동작 비용이 덜 들며 TAC 시간이 줄어든다.
도 10b를 참조하면, 연결패드들은 칩렛들 상에 연결패드들이 떨어져 있는 중심 대 중심 피치(23)를 갖는다. 공도(도 1b)는 컨트롤 버스가 개구를 통해 연결패드로 뻗어 있는 제 1 부에 연결될 수 있는 연결패드를 노출하는 개구를 형성한다. 컨트롤 버스는 연결패드의 피치보다 폭이 더 큰 별개의 제 2 부를 가질 수 있으며, 이로써 폭이 더 크고 향상된 전도도를 갖는 버스 와이어들을 가능하게 한다.
몇몇 경우, 칩렛의 물리적 길이는 가령 칩렛 수송 시스템의 제한으로 인해 또는 칩렛 내에 형성될 수 있는 전기 도체들의 개수로 인해 제약받을 수 있다. 이런 경우, 칩렛의 디스플레이 연결부의 길이는 절반으로 줄어들 수 있고, 칩렛의 두번째 S자 선이 추가될 수 있다. 이것이 도 13에 도시되어 있다. 이 실시예에서, (음영처리되지 않은 면적들로 도시된) 간접 제어 면적이 증가될 수 있어, 컨트롤 버스와 전원버스 와이어링을 위해 더 많은 공간을 제공하고, 심지어 정확도가 낮고 저렴한 방법에 의해 가공될 수 있다.
도 11을 참조하면, 동작시, 컨트롤러(40)는 디스플레이 디바이스의 필요에 따라 정보 신호를 수신하고 처리하며 하나 이상의 버스들(42)을 통해 처리된 신호를 다바이스에 있는 각 칩렛(20)으로 전송한다. 처리된 신호는 칩렛(20)에 대응하는 각각의 발광픽셀소자(30)에 대한 휘도 정보를 포함한다. 휘도 정보는 각 발광픽셀소자(30)에 해당하는 저장소자(26)에 저장될 수 있다. 그런 후, 칩렛은 순차적으로 연결된 행렬 전극들을 활성화시킨다. 한 픽셀에 대한 행렬 전극 모두가 활성화되면, 전류가 행렬 전극에 의해 정의된 픽셀을 통해 흘러 광을 방출한다. 일반적으로, 픽셀 어레이내 전체 행 또는 열 전극들이 한꺼번에 모든 그룹 열 전극들과 하나의 행 전극을 활성화시킴으로써 동시에 활성화된다. 열 전극들은 행내 각 픽셀에 필요한 개개의 휘도를 제공하도록 제어된다. 그런 후, 제 2 행이 선택되고 모든 행들이 활성화되고 모든 픽셀들이 광을 방출할 때까지 공정이 반복된다. 그런 후 공정은 반복될 수 있다. 일부 픽셀들은 한 칩렛에 의해 제어되고 일부는 협력해서 작동하는 2개의 칩렛을 필요로 하는 것에 유의하라. "행" 및 "열"의 지정은 임의이며 행렬 전극의 기능들은 가역적일 수 있음에 유의하라.
디스플레이 디바이스에서 별개의 행(또는 열)의 순차적 활성화는 명멸을 포함할 수 있으나, 다수의 별개로 제어되는 픽셀 어레이들(32)을 이용해 각각 별개로 제어되는 픽셀 어레이(32)에서 행 또는 열 개수가 줄어든다. 픽셀 그룹들(32)은 동시에 활성화되기 때문에, 명멸이 크게 줄어들 수 있다. 더욱이, 그룹 행 전극들(16)과 그룹 열 전극들(12)이 한 픽셀 어레이(32)내에서만 연결되기 때문에, 그룹 행 전극들(16)과 그룹 열 전극들(12)이 짧아져 전극 커패시턴스와 저항 및 칩렛(20)에서 고전력 구동회로에 대한 필요성이 줄어든다. 따라서, 각 픽셀의 행이 광을 방출하는 시간이 일부 증가되고, 명멸이 줄어들며 전류밀도가 소정 휘도로 줄어든다.
버스(42)는 타이밍(예컨대, 클록)신호, 데이터 신호, 셀렉트 신호, 전원연결, 또는 접지연결을 포함한 다양한 신호를 제공할 수 있다. 신호는 아날로그 또는 디지털, 예컨대, 디지털 어드레스 또는 데이터 값일 수 있다. 아날로그 데이터 값이 전하로 제공될 수 있다. 저장소자(26)는 (예컨대, 플립플롭을 포함한) 디지털 또는 (예컨대, 전하를 저장하기 위한 커패시터를 포함한) 아날로그일 수 있다.
본 발명의 다양한 실시예에서, 기판(10) 위에 분포된 칩렛(20)은 동일할 수 있다. 그러나, 고유의 식별값, 즉, ID가 각 칩렛(20)과 관련 있을 수 있다. ID는 칩렛(20)이 기판(10) 위에 위치되기 전에 또는 바람직하게는 후에 할당될 수 있고, ID는 기판(10) 상의 칩렛(20)의 상대 위치를 반영할 수 있다. 즉, ID가 어드레스될 수 있다. 예컨대, ID는 행 또는 열에서 한 칩렛(20)으로부터 다음 칩렛으로 카운트 신호를 전달함으로써 할당될 수 있다. 별개의 행 또는 열 ID 값이 사용될 수 있다.
컨트롤러(40)는 칩렛으로 사용될 수 있고 기판(10)에 부착될 수 있다. 컨트롤러(40)는 기판(10)의 외주에 위치될 수 있거나 기판(10) 외부에 있을 수 있고 종래 집적회로를 포함할 수 있다.
본 발명의 다양한 실시예에 따르면, 칩렛(20)은 다양한 방식으로, 예컨대, 칩렛(20)의 길이 치수를 따라 연결패드(24)의 하나 또는 2개의 행들로 구성될 수 있다. 상호연결 버스(42) 또는 와이어(52)는 다양한 재료로 형성될 수 있고 디바이스 구조상에 증착을 위한 다양한 방법들을 이용할 수 있다. 예컨대, 상호연결 버스(42) 또는 와이어(52)는 기화되거나 스퍼터링되는 금속, 예컨대, 알루미늄 또는 알루미늄 합금일 수 있다. 대안으로, 상호연결 버스(42) 또는 와이어(52)는 경화성 도전 잉크 또는 금속 산화물로 제조될 수 있다. 한가지 비용 이점적인 실시예에서, 상호연결 버스(42) 또는 와이어(52), 또는 둘 다는 단일층에 형성된다.
본 발명은 복수의 칩렛들(20)이 디바이스 기판(8) 위에 규칙적인 배열로 배열된, 특히, 큰 디바이스 기판, 예컨대, 유리, 플라스틱 또는 호일을 이용하는 멀티픽셀 디바이스 실시예들에 유용하다. 각 칩렛(20)은 칩렛(20)의 회로에 따라 그리고 컨트롤 신호에 응답해 디바이스 기판(10) 위에 형성된 복수의 서브픽셀들(30)을 제어할 수 있다. 각각의 픽셀 그룹들 또는 멀티픽셀 그룹들은 전체 디스플레이를 형성하도록 조립될 수 있는 타일 소자들에 위치될 수 있다.
본 발명에 따르면, 칩렛(20)은 기판(10) 위에 분포된 서브픽셀 컨트롤 소자들을 제공한다. 칩렛(20)은 디바이스 기판(10)에 비해 상대적으로 작은 집적회로이며 별도의 기판(28) 상에 형성된 와이어, 연결패드, 저항기 또는 커패시터와 같은 수동 구성부품 또는 트랜지스터나 다이오드와 같은 능동 구성부품을 포함하는 회로(22)를 구비한다. 칩렛(20)은 디스플레이 기판(10)과 별도로 제조되고 그런 후 디스플레이 기판(10)에 부착된다. 칩렛(20)은 바람직하게는 반도체 디바이스를 제조하기 위한 공지의 공정을 이용해 실리콘 또는 절연체 상의 실리콘(SOI) 웨이퍼를 이용해 제조된다. 각 칩렛(20)은 디바이스 기판(10)에 부착하기 전에 분리된다. 따라서, 각 칩렛(20)의 결정 베이스는 디바이스 기판(10)과 별개이며 칩렛 회로가 위에 및 내에 배치되는 기판(28)인 것으로 고려될 수 있다. 따라서, 복수의 칩렛들(20)은 디바이스 기판(10)과 서로 별개인 해당하는 복수의 기판들(28)을 갖는다. 특히, 별개의 기판들(28)은 픽셀(30)이 형성되는 기판(10)과 별개이고 함께 취합되는 각각의 칩렛 기판들(28)의 면적은 디바이스 기판(10)보다 더 작다. 칩렛(20)은 예컨대 박막 비정질 또는 다결정 실리콘 디바이스에서 발견되는 것보다 더 큰 성능의 능동 구성부품들을 제공하는 결정 기판을 가질 수 있다. 칩렛(20)은 바람직하게는 두께가 100㎛ 이하, 더 바람직하게는 20㎛이하일 수 있다. 이는 종래 스핀코팅 기술을 이용해 도포될 수 있는 칩렛(20) 위에 접착 및 평탄화 재료(18)의 형성을 용이하게 한다. 본 발명의 일실시예에 따르면, 결정 실리콘 기판에 형성된 칩렛(20)은 기하학적 어레이로 배열되고 접착 재료 또는 평탄화 재료로 디바이스 기판(예컨대, 10)에 부착된다. 칩렛(20)의 표면상의 연결패드(24)는 신호 와이어, 전원 버스 및 행렬 전극(16,12)에 각 칩렛(20)을 연결시켜 픽셀(30)을 구동하게 이용된다. 칩렛(20)은 적어도 4개의 픽셀(30)을 제어할 수 있다.
칩렛(20)은 반도체 기판에 형성되기 때문에, 칩렛의 회로는 현대적 리소그래픽 도구를 이용해 형성될 수 있다. 이런 도구들로, 0.5 마이크론 이하의 형태 크기가 쉽게 가용해질 수 있다. 예컨대, 현대적인 반도체 제조라인들은 90㎚ 또는 45㎚의 선폭을 달성할 수 있고, 본 발명의 칩렛을 제조하는데 이용될 수 있다. 그러나, 칩렛(20)은 또한 디스플레이 기판(10)에 조립된 후 칩렛 위에 제공된 와이어링층에 전기연결을 하기 위한 연결패드(24)를 필요로 한다. 연결패드(24)는 디스플레이 기판(8)에 사용된 리소그래피 도구의 형태 크기(예컨대, 5㎛)와 와이어링층에 대한 칩렛(20)의 정렬(예컨대, ±5㎛)를 기초로 한 크기로 만들어진다. 따라서, 연결패드(24)는 예컨대 패드들 사이에서 5㎛ 이격된 15㎛ 폭이 될 수 있다. 이는 패드가 일반적으로 칩렛(20)에 형성된 트랜지스터 회로보다 상당히 더 큰 것을 의미한다.
패드는 일반적으로 트랜지스터 위의 칩렛 상의 평탄화층에 형성될 수 있다. 낮은 제조비용을 가능하게 하기 위해 표면적이 가능한 한 작은 칩렛을 제조하는 것이 바람직하다. 따라서, 트랜지스터가 아니라 연결패드의 크기와 개수가 일반적으로 칩렛의 크기를 제한한다.
기판(예컨대, 비정질 또는 다결정 실리콘)상에 직접 형성된 회로보다 더 큰 성능을 갖는 회로를 구비한 별개의 기판들을 갖는 (예컨대, 결정 실리콘을 구비한) 칩렛을 이용함으로써, 고성능을 갖는 디바이스가 제공된다. 결정 실리콘은 고성능을 가질 뿐만 아니라 훨씬 더 작은 능동소자(예컨대, 트랜지스터)를 갖기 때문에, 칩렛 크기가 디바이스를 컨트롤하고 전력공급하는데 필요한 연결패드의 개수와 간격에 의해 결정되도록 회로 크기가 훨씬 줄어든다. 예컨대, 윤(Yoon), 이(Lee), 양(Yang), 및 장(Jang)의논문 "A novel use of MEMS switches in driving AMOLED", Digest of Technical Papers of the Society for Information Display, 2008, 3.4, p. 13에 기술된 바와 같이, MEMS(Micro Electro Mechanical Systems) 구조를 이용해 유용한 칩렛이 또한 형성될 수 있다.
디바이스 기판(10)은 해당기술분야에 공지된 포토리소그래피 기술로 평탄화층(예컨대, 수지) 위에 형성된 기화되거나 스퍼터링된 금속 또는 금속합금, 예컨대, 알루미늄 또는 은으로 된 와이어링층들과 유리를 구비할 수 있다. 칩렛(20)은 집적회로 산업에 잘 확립된 종래 기술을 이용해 형성될 수 있다.
본 발명은 멀티픽셀 기반을 갖는 디바이스에 이용될 수 있다. 특히, 본 발명은 유기 또는 무기 LED 디바이스로 실행될 수 있고, 특히 정보디스플레이 디바이스에 유용하다. 바람직한 실시예에서, 본 발명은 1998년 9월 6일자로 출원된 탕 등(Tang et al.)의 미국특허 No. 4,769,292 및 1991년 10월 29일자로 출원된 반슬리케 등(VanSlyke et al.) 등의 미국특허 No. 5,061,569에 개시되어 있으나 이에 국한되지 않는 작은 분자 또는 폴리머 OLEDs로 구성된 플랫패널 OLED 디바이스에 이용된다. 예컨대, (예컨대, 카헨(Kahen)의 미국 공개공보 2007/0057263에 개시된) 다결정 반도체 매트릭스에 형성된 양자도트를 이용하고 유기 또는 무기 전하제어층을 이용한 무기 디바이스들 또는 하이브리드 유기/무기 디바이스들이 이용될 수 있다. 유기 또는 무기 발광 디스플레이의 많은 조합과 변형들이 상단 또는 하단 이미터 구조를 갖는 액티브 매트릭스 디스플레이를 포함한 이런 디바이스를 제조하는데 사용될 수 있다.
D1 긴 치수
D2 짧은 치수
10 기판
12 열 전극
12A, 12B 열 전극 그룹
13 대각선
14 발광재료
15 발광다이오드
16 행 전극
16A, 16B 행 전극 그룹
18 평탄화층
20 칩렛
20A, 20B, 20C, 20D 칩렛
21A 디스플레이 연결부
21B 컨트롤 회로 연결부
22 회로
23 연결패드 피치
24 연결패드
24A 열 연결패드
24B 행 연결패드
25 버스 연결패드
25A,25B 연결패드의 행
26 저장소자
28 칩렛 기판
30 픽셀
32 2차원 픽셀 어레이
32A, 32B, 32C, 32D, 32E, 32F, 32G, 32H 픽셀 서브세트
40 컨트롤러
42 버스
44 내부 칩렛 연결부
50 공도
52 와이어

Claims (17)

  1. (a) 기판과,
    (b) 제 1 방향으로 상기 기판에 걸쳐 행들에 형성된 행 전극 어레이를 갖는 제 1 층과, 제 1 방향과 다른 제 2 방향으로 상기 기판에 걸쳐 열들에 형성된 열 전극 어레이를 갖는 제 2 층과,
    (c) 픽셀들이 픽셀 위치에 위치해 있고, 2차원 픽셀 어레이를 형성하기 위해 행 및 열 전극들 사이에 형성된 하나 이상의 발광재료층들과,
    (d) 상기 기판 위에 위치된 복수의 칩렛들을 구비하고,
    행 및 열 전극들은 픽셀 위치를 이루도록 겹쳐지며,
    칩렛의 개수는 픽셀의 개수보다 작고, 각 칩렛은 행 전극 서브세트와 열 전극 서브세트를 배타적으로 제어하며, 이로써 픽셀들이 이미지를 디스플레이하도록 제어되는 디스플레이 디바이스.
  2. 제 1 항에 있어서,
    각 칩렛은 적어도 각 픽셀에 대해 행 또는 열 서브세트에 연결된 저장소자를 가지며, 상기 저장소자는 각 픽셀에 대한 소정의 휘도를 나타내는 값을 저장하고, 칩렛은 이런 값을 이용해 픽셀에 연결된 행 전극들 또는 열 전극들을 제어하는 디스플레이 디바이스.
  3. 제 1 항에 있어서,
    제 1 칩렛은 제 1 픽셀 서브세트용 열 전극들을 제어하고, 제 2 칩렛은 제 1 픽셀 서브세트용 행 전극들을 제어하는 디스플레이 디바이스.
  4. 제 3 항에 있어서,
    칩렛은 제 1 서브세트와는 다른 제 2 픽셀 서브세트용 열 전극들과 제 2 픽셀 서브세트용 행 전극들 모두를 제어하는 디스플레이 디바이스.
  5. 제 3 항에 있어서,
    칩렛들은 기판 상에서 픽셀 어레이의 대각선에 위치되는 디스플레이 디바이스.
  6. 제 5 항에 있어서,
    칩렛들은 픽셀 어레이의 복수의 이격된 대각선들 상에 위치되는 디스플레이 디바이스.
  7. 제 1 항에 있어서,
    하나 이상의 버스들을 통해 칩렛에 전송된 신호를 제어하기 위한 컨트롤러를 더 구비하는 디스플레이 디바이스.
  8. 제 1 항에 있어서,
    긱 칩렛에 전기연결된 하나 이상의 직렬버스 또는 병렬버스 연결을 포함하는 디스플레이 디바이스.
  9. 제 8 항에 있어서,
    버스는 전원 또는 접지 전기연결을 제공하거나 버스는 데이터 신호 또는 컨트롤 신호를 전송하는 디스플레이 디바이스.
  10. 제 1 항에 있어서,
    컨트롤 버스를 더 포함하고, 각 칩렛은 행렬 전극에 연결된 제 1 그룹의 연결패드와 컨트롤 버스에 연결된 제 2 그룹의 연결패드를 가지며, 제 1 및 제 2 그룹의 연결패드는 공간상으로 이격되어 있는 디스플레이 디바이스.
  11. 제 10 항에 있어서,
    각 칩렛은 컨트롤 버스에 연결된 제 3 그룹의 연결패드를 갖고, 제 1, 2, 및 3 그룹의 연결패드는 공간상으로 이격되어 있는 디스플레이 디바이스.
  12. 제 10 항에 있어서,
    각 칩렛은 행렬 전극에 연결된 제 3 그룹의 연결패드를 포함하고, 제 1, 2, 및 3 그룹의 연결패드는 공간상으로 이격되어 있는 디스플레이 디바이스.
  13. 제 1 항에 있어서,
    칩렛은 긴 치수와 짧은 치수를 가지며, 긴 치수는 제 1 또는 제 2 방향에 평행한 디스플레이 디바이스.
  14. 제 1 항에 있어서,
    각 칩렛은 2 행의 연결패드들을 갖고, 연결패드들 중 한 행은 해당 열 전극들에 연결되고, 연결패드들 중 한 행은 해당 열 전극들에 연결되는 디스플레이 디바이스.
  15. 제 1 항에 있어서,
    제 1 및 제 2 층들로부터 이격되어 있는 제 3 층과 상기 제 3 층에 위치된 컨트롤 버스를 더 포함하는 디스플레이 디바이스.
  16. 제 15 항에 있어서,
    칩렛상에 형성된 피치와 연결패드를 노출시키기 위해 형성된 개구를 갖는 공간상으로 이격된 연결패드들을 더 구비하고, 컨트롤 버스는 상기 개구를 통해 연결패드로 뻗어 있는 제 1 부와, 연결패드의 피치보다 폭이 더 큰 별개의 제 2 부를 갖는 디스플레이 디바이스.
  17. (a) 기판과,
    (b) 제 1 방향으로 상기 기판에 걸쳐 행들에 형성된 전기적으로 별개의 복수의 행 전극 어레이들을 갖는 제 1 층과, 제 1 방향과 다른 제 2 방향으로 상기 기판에 걸쳐 열들에 형성된 전기적으로 별개의 대응하는 복수의 열 전극 어레이들을 갖는 열 전극 어레이를 갖는 제 2 층과,
    (c) 픽셀들이 픽셀 위치에 위치되고, 2차원 픽셀 어레이들을 형성하기 위해 행렬 전극들 사이에 형성된 하나 이상의 발광재료층들과,
    (d) 기판 위에 위치된 2차원 픽셀 어레이에 대해 복수의 칩렛들을 구비하고,
    제 1 및 제 2 전극은 픽셀 위치를 형성하기 위해 겹치며,
    각 2차원 픽셀 어레이에 대한 칩렛들의 개수는 대응하는 2차원 픽셀 어레이에서의 픽셀들의 개수보다 작고, 각 어레이 칩렛들은 대응하는 2차원 픽셀 어레이에 대한 행 전극 서브세트와 열 전극 서브세트를 배타적으로 제어하는 디스플레이 디바이스.
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