JP4737009B2 - ディスプレイ基板およびディスプレイ基板の製造方法 - Google Patents

Description

本発明はディスプレイ基板およびディスプレイ基板の製造方法に関し、特に、表示ムラを抑制しつつ生産性を向上し低コスト化したディスプレイ基板およびディスプレイ基板の製造方法に関するものである。

液晶ディスプレイ、電子ペーパ、フレキシブルディスプレイ等に代表されるディスプレイが知られている。これらのディスプレイで画像を表示する方式は種々提案されている。ここでは、まず、液晶ディスプレイで主流となっているアクティブマトリックス駆動方式を例にとって説明する。

アクティブマトリックス駆動方式は、スイッチング素子としてのＴＦＴ（薄膜トランジスタ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を各画素に配設して、各画素の駆動を行う方式である。具体的には、アドレス信号を供給するゲート線と、データ信号を供給するデータ線と、ＴＦＴとをディスプレイ基板上に配設し、アドレス信号により指定されるアドレスの画素にデータ信号の書き込みを許可することにより、所望の画像を表示できるように構成されている。ここで、ＴＦＴは、ゲート線から供給されるアドレス信号で指定されたアドレスのみ、データ線から供給されるデータ信号の書き込みを許可するスイッチング素子として機能している。

従来、ＴＦＴは、ガラス基板上に絶縁膜、半導体膜等を順次堆積することにより、基板上に直接作製されていた。しかし、高温の熱処理を伴った半導体製造プロセスを用いて形成されるので、基板が耐熱性のないプラスチックフィルムで構成される場合には、従来の半導体製造プロセスでＴＦＴを形成することができないという問題点があった。

そこでＴＦＴに代えて、有機トランジスタが用いられる場合がある。有機トランジスタはプロセス温度が低いので、可撓性を有するプラスチック基板上にも形成できる。しかし、有機トランジスタはトランジスタ性能（モビリティ）が低く、また有機物であるため安定性、信頼性に欠けるという問題点があった。

そこで、上記問題点を解決するものとして、スイッチング素子や画素制御素子を作り込んだチップ（集積回路）を予め多量に作製しておき、これを目的とする基板に規則正しく配置して、ディスプレイ基板を作製する方法が提案されている。このように、半導体プロセスのみを別基板上で行うことにより、トランジスタ性能が高いＳｉチップを用いることができると共に、基板材料の自由度を高めることができる。

さらに、このような方法によれば、別基板上でチップを形成するので、高集積化することができる。よって、１つのチップには、複数画素分のスイッチング素子や画素制御素子を予め作り込んでおくことができる。例えば、５００μｍ四方のチップに２５個のトランジスタを組み込むことが、技術上可能である。

図６は、従来のディスプレイ基板１００を示す平面図である。図６に示すように、例えば、２行６列の画素電極１０１の中央に１つのチップ１０２を配置し、各画素電極１０１とチップ１０２とを接続することにより、１つのチップ１０２で１２個の画素電極１０１を制御することができる。このように、１つのチップ１０２で複数の画素電極１０１を制御すると、全体として配置すべきチップ数を低減することができる。その結果、チップ配置に要する労力が軽減し、生産性が向上すると共に低コスト化することができる。

特開２００４−１８４９７８号公報

しかしながら、上述した従来技術では、画素電極１０１と、データ線１０４と、ゲート線１０６と、チップ１０２と画素電極１０１との間を接続する画素配線１０８とが全て同一の層に形成されていたので、図６に示すように、画素電極１０１、データ線１０４、ゲート線１０６、画素配線１０８は互いに重ならないよう配設しなければならなかった。すなわち、画素電極１０１、データ線１０４、ゲート線１０６が配設されていない空きスペースに、画素配線１０８を配設しなければならない。よって、本来は、１つのチップ１０２で多数の画素を駆動することができるにも拘わらず、実際には、空きスペースに配設できる画素配線１０８の本数に制限されて、１つのチップ１０２で多数の画素を駆動することができなかった。その結果、多数のチップ１０２を基板上に配置せざるを得ず、生産性が向上しないという問題点があった。

また、上述した従来技術では、画素配線１０８配設のために空きスペースを画素電極１０１の間に確保しなければならないが、画素電極１０１のない部分は非表示領域となってしまうので、空きスペースが表示ムラとなって表れる。よって、画素配線１０８配設のために広い空きスペースを設けると画質が低下するという問題点があった。

本発明は、上記問題点を解決するためになされたものであり、表示ムラを抑制しつつ生産性を向上し低コスト化したディスプレイ基板およびディスプレイ基板の製造方法を提供することを目的としている。

この目的を達成するために、請求項１記載のディスプレイ基板は、ディスプレイに表示される画像を構成する各画素毎に形成された画素電極と、その画素電極の各々に接続された画素配線と、複数の画素配線を介して複数の画素電極を制御する画素制御素子と、各画素電極を制御するための信号を前記画素制御素子に供給する信号線とが基板本体に配設されたものであって、前記画素配線上に積層される第１絶縁層を備え、その第１絶縁層上に前記画素電極が形成されたものであり、前記基板本体に絶縁性のスペーサ層が設けられ、前記スペーサ層は、前記画素制御素子を配置するための凹部を備え、前記信号線は前記スペーサ層上に配設され、前記画素制御素子は前記信号線との接点をとるための接続端子を有し、その接続端子が設けられた面を上に向けて前記凹部に配置されるものであり、前記画素制御素子の接続端子と前記信号線との間は、導電性パターンを有するフィルムにより接続されることを特徴とする。

請求項２記載のディスプレイ基板は、請求項１記載のディスプレイ基板において、前記信号線上に積層される第２絶縁層を備え、その第２絶縁層上に前記画素配線が配設されたものであることを特徴とする。

請求項３記載のディスプレイ基板は、請求項１または２に記載のディスプレイ基板において、前記基板本体は可撓性を有するものであることを特徴とする。

請求項４記載のディスプレイ基板は、請求項１から３のいずれかに記載のディスプレイ基板において、前記画素制御素子の接続端子と前記スペーサ層上の信号線とは、前記基板本体からの高さが略等しいものであることを特徴とする。

請求項５記載のディスプレイ基板の製造方法は、ディスプレイに表示される画像を構成する各画素毎に形成された画素電極と、その画素電極の各々に接続された画素配線と、複数の画素配線を介して複数の画素電極を制御する画素制御素子と、各画素電極を制御するための信号を前記画素制御素子に供給する信号線とが基板本体に配設されたディスプレイ基板を製造するための方法であって、前記基板本体上に信号線と画素制御素子と画素配線とを配設する第１配設工程と、配設された画素配線を覆う第１絶縁層とその第１絶縁層上に形成される画素電極とを配設する第２配設工程とを備え、前記第１配設工程は、前記画素制御素子を配置するための凹部を備えたスペーサ層を基板本体上に形成するスペーサ層形成工程と、前記スペーサ層の形成後、ディスプレイ基板に配置されるべき全ての画素制御素子をスペーサ層の凹部に載置し、その後、基板本体を傾けることにより、各凹部内において画素制御素子を滑らせて位置合わせを行い、位置合わせされた画素制御素子を固着する画素制御素子固着工程と、前記スペーサ層上に信号線を配設する信号線配設工程と、配設された信号線と画素制御素子とを接続する接続工程と、画素制御素子と接続された信号線上を覆う第２絶縁層とその第２絶縁層上に形成される画素配線とを配設する画素配線配設工程とを備えるものであることを特徴とする。

請求項１記載のディスプレイ基板によれば、第１絶縁層が画素配線上に積層され、その第１絶縁層上に前記画素電極が形成されているので、画素電極の配置に拘わらず、第１絶縁層の下層において、画素配線を自由に配線できる。よって、１つの画素制御素子に対し多数の画素配線を配設できるので、１つの画素制御素子で制御できる画素電極の数が増加する。その結果、画素制御素子の使用数が低減し、生産性が向上し低コスト化することができるという効果がある。また、画素配線のための空きスペースを画素電極間に設ける必要がないので、画素電極間の隙間を小さくすることができ、表示ムラを抑制できるという効果がある。
また、基板本体に絶縁性のスペーサ層が設けられ、スペーサ層は、画素制御素子を配置するための凹部を備えているので、画素制御素子を容易に配置でき、生産性が向上し低コスト化することができるという効果がある。
また、スペーサ層の凹部に配置された画素制御素子の接続端子と信号線との間は、導電性パターンを有するフィルムにより接続されるので、画素制御素子の接続端子と信号線との間に隙間があったとしても、その隙間に導電性パターンを有するフィルムを掛け渡すことにより、信号線と画素制御電極との接点を容易にとることができ、生産性が向上し低コスト化することができるという効果がある。

なお、特許請求の範囲および本明細書において、「画素」とは、画像を表示する最小単位を意味する。カラー表示を行う場合、１の画素を、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の三原色に分割し、分割した最小単位を「サブ画素」と称す場合があるが、その「サブ画素」の１つ１つが、特許請求の範囲および本明細書における「画素」に該当する。

請求項２記載のディスプレイ基板によれば、請求項１記載のディスプレイ基板の奏する効果に加え、第２絶縁層が信号線上に積層され、その第２絶縁層上に画素配線が配設されているので、信号線の配置に拘わらず、第２絶縁層の上層において画素配線を自由に配設できる。よって、１つの画素制御素子に対しより多くの画素配線を接続できるので、画素制御素子の使用数がさらに低減し、生産性がより向上し低コスト化することができるという効果がある。

請求項３記載のディスプレイ基板によれば、請求項１または２に記載のディスプレイ基板の奏する効果に加え、基板本体が可撓性を有するものであるので、可撓性のあるディスプレイ基板において、表示ムラを抑制し且つ生産性を向上して低コスト化することができるという効果がある。

請求項４記載のディスプレイ基板によれば、請求項１から３のいずれかに記載のディスプレイ基板の奏する効果に加え、画素制御素子の接続端子とスペーサ層上の信号線とは、基板本体からの高さが略等しいので、画素制御素子の接続端子とスペーサ層上の信号線との間に導電性パターンを有するフィルムを配置する作業が容易であり、生産性が向上し低コスト化することができるという効果がある。

請求項５記載のディスプレイ基板の製造方法によれば、第１配設工程により、基板本体上に信号線と画素制御素子と画素配線とが配設され、第２配設工程により、画素配線を覆う第１絶縁層とその第１絶縁層上に形成される画素電極とが配設される。すなわち、画素電極と画素配線との間に第１絶縁層が介在しているので、画素電極の配置に拘わらず、第１絶縁層の下層において画素配線を自由に配線できる。よって、多数の画素配線を配設できるので、１つの画素制御素子で制御できる画素電極の数が増加する。その結果、画素制御素子の使用数が低減し、生産性が向上し低コスト化するという効果がある。また、画素配線のための空きスペースを画素電極間に設ける必要がないので、画素電極間の隙間を小さくすることができ、表示ムラが抑制されたディスプレイ基板を製造できるという効果がある。
また、スペーサ層の形成後、ディスプレイ基板に配置されるべき全ての画素制御素子をスペーサ層の凹部に載置し、その後、基板本体を傾けることにより、各凹部内において画素制御素子を滑らせて位置合わせを行い、位置合わせされた画素制御素子を固着するので、画素制御素子を正確且つ容易に配置することができ、生産性が向上し低コスト化することができるという効果がある。
また、画素配線配設工程により、画素制御素子と接続された信号線上を覆う第２絶縁層とその第２絶縁層上に形成される画素配線とが配設されるので、信号線の配置に拘わらず、第２絶縁層の上層において画素配線を自由に配線できる。よって、より多数の画素配線を配設できるので、画素制御素子の使用数がさらに低減し、生産性が向上し低コスト化することができるという効果がある。

以下、本発明の好ましい実施例について、添付図面を参照して説明する。図１（ａ）は、本発明の一実施例であるディスプレイ基板１０の概略平面図であり、図１（ｂ）は、ディスプレイ基板１０に配設された電極を示す図である。

図１（ａ）および図１（ｂ）に示すように、本実施例のディスプレイ基板１０には、ゲート線１２と、データ線１４と、チップ１６と、画素配線１８（図１（ｂ）参照）と、画素電極２０とが配設されている。本実施例では、ゲート線１２の長手方向を「行」と称し、データ線１４の長手方向を「列」と称する。図１（ａ）では、１０行１０列分の画素電極２０を含む範囲のディスプレイ基板１０を図示している。

図１（ａ）に示すように、５行５列（２５個分）の画素電極２０の略中央の下層には、それぞれ１つのチップ１６が設けられる。なお、本実施例では、１つのチップ１６に接続される画素電極２０の集合（本実施例では５行５列の画素電極２０）を、１ブロックの画素電極２０と称する。図１（ｂ）においては、図面を見易くするために、１ブロック分の画素電極２０のみ想像線で図示している。また、１つのチップ１６と５行５列分の画素電極２０との間には、これらを接続するための画素配線１８が接続されているが、図１（ｂ）においては、図面を見易くするために、１ブロック分の画素電極２０に接続された画素配線１８のみ図示している。

ゲート線１２は、ディスプレイ基板１０の横方向に配設される線であって、行（アドレス）を選択するアドレス信号を、チップ１６に供給するための線である。データ線１４は、ゲート線１２に対し垂直に配設された線であって、画素電極２０に書き込まれるデータ信号をチップ１６に供給するための線である。本実施例のチップ１６は、５行５列分の画素電極２０を制御するので、１つのチップ１６には、５行分のゲート線１２と５列分のデータ線１４とが接続される。

なお、ゲート線１２にアドレス信号を供給するゲートドライバ、データ線１４にデータ信号を供給するデータドライバが、ディスプレイ基板１０に設けられていても良いが、これは公知の構成であるため、図示および説明を省略する。

チップ１６は、複数個（本実施例では５行５列）の画素電極２０を制御するための高集積回路である。このチップ１６は、例えば、シリコンウエハ上に電子デバイスが形成された移動度（モビリティ）が高いＳｉチップである。このチップ１６は、ディスプレイ基板１０において、マトリクス状に規則正しく配設されている。

チップ１６は、その上表面に、ゲート線１２との接点をとるためのゲート線用パッド１６ａと、データ線１４との接点をとるためのデータ線用パッド１６ｂと、画素配線１８を介して画素電極２０と接続するためのデータ電極１６ｃ（図２参照）が形成されている。なお、図１（ｂ）では、図面を理解しやすくするため、ゲート線用パッド１６ａ，データ線用パッド１６ｂのみを図示し、データ電極１６ｃの図示は省略する。また、ゲート線用パッド１６ａ，データ線用パッド１６ｂおよびデータ電極１６ｃについては、図２を参照して後述する。なお、ゲート線用パッド１６ａとゲート線１２との間、およびデータ線用パッド１６ｂとデータ線１４との間は、導電性パターンを有するフィルム２７（図３参照）により接続されているが、これについては、図３を参照して後述することとし、図１においては、図示および説明を省略する。

画素配線１８は、画素電極２０の各々に接続された配線であり、チップ１６のデータ電極１６ｃ（図２参照）と、そのチップ１６によって制御される画素電極２０とを接続する電極である。なお、画素配線１８については、図３を参照して後述する。

画素電極２０は、ディスプレイに表示される画像を構成する各画素毎に形成された矩形の電極であって、マトリクス状に配列されている。各画素電極２０は画素配線１８を介して、チップ１６のデータ電極１６ｃと導通しており、チップ１６から供給されるデータ信号が書き込まれる。

本実施例のディスプレイ基板１０によれば、ゲート線１２からアドレス信号が供給され、データ線１４からデータ信号が供給されると、アドレス信号により選択された行の画素電極２０に、データ線１４から供給されたデータ信号が書き込まれ、画素電極２０が電界を発生する。このディスプレイ基板１０は、ディスプレイを構成するために用いられる。すなわち、このディスプレイ基板１０に、透明基板（図示せず）を対向配置し、ディスプレイ基板１０と透明基板との間に、液晶や電気泳動表示素子等の表示材料を挟持させることにより、ディスプレイを構成することができる。このようなディスプレイでは、任意の画素電極２０にデータ信号を書き込み、電界を発生させることにより、液晶や電気泳動表示素子等の表示材料を駆動することができるので、所望の画像を表示することができる。

なお、本発明のディスプレイ基板１０は、対向配置される透明基板側から入射した外光をディスプレイ基板１０で反射することにより、任意の画像を表示する反射型のディスプレイに好適に用いられる。また、有機ＥＬ（エレクトロルミネッセンス）などの表示材料が自発光する自発光型ディスプレイにおいても好適に用いられる。

図２は、チップ１６の概略平面図と、チップ１６に形成されたスイッチ素子１７の一つを拡大して示す図である。図２に示すように、チップ１６の上表面には、ゲート線用パッド１６ａ，データ線用パッド１６ｂ、データ電極１６ｃ、チップ内ゲート電極１６ｄ、チップ内データ電極１６ｅが配設されている。図２に示すように、１つのチップ１６には、そのチップ１６に接続される画素配線１８と同じ数（本実施例では２５個）のデータ電極１６ｃがマトリクス状に配設されている。

チップ内ゲート電極１６ｄは、ゲート線用パッド１６ａを介してゲート線１２（図１参照）に導通し、ゲート線１２から受けたアドレス信号を、後述する各スイッチ素子１７に供給する線である。チップ内データ電極１６ｅは、データ線用パッド１６ｂを介してデータ線１４（図１参照）に導通し、データ線１４から受けたデータ信号を、後述する各スイッチ素子１７に供給する線である。

図２において拡大して示すように、スイッチ素子１７は、チップ内ゲート電極１６ｄから分岐するゲート部Ｇと、チップ内データ電極１６ｅから突出する張り出し部１６ｆと、データ電極１６ｃとにより形成されるトランジスタである。

このスイッチ素子１７は、公知の構成であるため詳細な説明および図示は省略するが、ゲート部Ｇに電流（アドレス信号）が流れたときのみ、張り出し部１６ｆからデータ電極１６ｃへデータ信号が流入する。すなわち、１行毎のゲート線１２（図１参照）毎にアドレス信号を加えることによって、１行毎のスイッチ素子１７が導通し、データ線１４から与えられるデータ信号がデータ電極１６ｃに与えられる。これにより、データ電極１６ｃに接続された画素配線１８（図１参照）を介して、画素電極２０（図１参照）にデータ信号を書き込むことができる。一方、アドレス信号により指定されない行のスイッチ素子１７は非導通となり、一旦書き込んだデータ信号は記憶されたままになる。

図２に示すように、スイッチ素子１７は、チップ内ゲート電極１６ｄとチップ内データ電極１６ｅとの各交差部近傍に設けられる。本実施例では、５行５列分、すなわち２５個のスイッチ素子１７がチップ１６上に設けられているので、１つのチップ１６で最大２５個の画素電極２０を制御することができる。

図３（ａ）は、１ブロック分（５行５列の画素電極２０の範囲）のディスプレイ基板１０を示す平面図であり、図３（ｂ）は、（ａ）に示すディスプレイ基板１０のＩＩＩｂ−ＩＩＩｂ視断面図である。なお、図面を分かりやすくするために、図３（ａ）では、画素配線１８を透視して見た状態を図示している。

図３（ｂ）に示すように、ディスプレイ基板１０は、図１に示した構成に加えて、さらに、基板本体２４と、スペーサ層２６と、導電性パターンを有するフィルム２７と、下側絶縁層２８と、上側絶縁層３０とを備えている。

基板本体２４は、可撓性を有する板状部材であって、その材質として、ポリエチレンナフタレート、ポリエチレンテレフタレート、ポリエーテルスルフォン、ポリイミドなどの合成樹脂、天然樹脂、紙などが挙げられる。

スペーサ層２６は、基板本体２４上に設けられた絶縁性の層であり、プラスチックフィルムで構成されるスペーサ基板２６ａと、凹部２６ｂとで構成される。スペーサ基板２６ａ上にゲート線１２およびデータ線１４が配設され、凹部２６ｂにチップ１６が配設される。スペーサ基板２６ａはチップ１６と略均一な高さＴを有する。例えば、チップ１６の高さ（厚み）が１００μｍであれば、スペーサ基板２６ａの高さ（厚み）を１００μｍとする。凹部２６ｂは、チップ１６よりも一回り大きく構成される。その結果、スペーサ基板２６ａとチップ１６との間には隙間Ｓが生じ、チップ１６の配置作業が容易である。

導電性パターンを有するフィルム２７は、フレキシブルプリント配線基板（ＦＰＣ）と称されるものであり、可撓性のあるフィルム状の絶縁体の上に導体箔を形成した構造である。スペーサ基板２６ａ上面とチップ１６上面との間に掛け渡される導電性パターンを有するフィルム２７により、チップ１６上表面のゲート線用パッド１６ａとゲート線１２またはデータ線１４との接点をとっているので、隙間Ｓがあっても、これらの接点を容易にとることができる。

下側絶縁層２８は、ゲート線１２、データ線１４およびチップ１６上に積層された絶縁層であって、例えば数μｍ程度の厚みを有する。この下層絶縁層２８の上に画素配線１８が配設されている。下側絶縁層２８は、貫通穴内に導体が形成されたスルーホール２８ａを備え、そのスルーホール２８ａを介して、チップ１６上表面のデータ電極１６ｃと画素配線１８とが導通する。

上側絶縁層３０は、画素配線１８上に積層された絶縁層であって、例えば数μｍ程度の厚みを有する。この上側絶縁層３０の上には画素電極２０が形成されている。上側絶縁層３０は、貫通穴内に導体が形成されたスルーホール３０ａを備え、そのスルーホール３０ａを介して、画素配線１８と画素電極２０とが導通する。

なお、図３（ａ）に示すように、画素配線１８は、画素電極２０の境目に沿って配線されるのが望ましい。このようにすれば、画素配線１８と画素電極２０の間に形成される容量の影響を低減することができ、信号の遅延が抑制される。

本実施例のディスプレイ基板１０によれば、上側絶縁層３０が画素配線１８上に積層され、その上側絶縁層３０上に画素電極２０が形成される。また、下側絶縁層２８がゲート線１２およびデータ線１４上に積層され、その下側絶縁層２８上に画素配線１８が形成される。したがって、ゲート線１２、データ線１４、および画素電極２０の配置に拘わらず、下側絶縁層２８と上側絶縁層３０との間において画素配線１８を自由に配線できる。よって、多数の画素配線１８を配設できるので、１つのチップ１６で制御できる画素電極２０の数が増加する。その結果、チップ１６の使用数が低減し、生産性が向上し低コスト化することができる。また、画素配線１８のための空きスペースを画素電極２０間に設ける必要がないので、画素電極２０間の隙間を小さくすることができ、表示ムラを抑制できる。すなわち、画素電極２０がない領域は、液晶や電気泳動表示素子などの表示材料を駆動できない非表示領域となるので、画素電極２０間の隙間が大きいと、人間が視認できるほどの表示ムラとなって表れてしまうのである。
図４，図５を参照して、上述したディスプレイ基板１０の製造方法について説明する。図４は、ディスプレイ基板１０の製造工程を説明する図であり、図４（ａ）は、基板本体２４上に、スペーサ層２６と、ゲート線１２と、データ線１４（図１参照）と、チップ１６が配設された状態を示す図であり、図４（ｂ）は、その上に、下側絶縁層２８と、画素配線１８とが配設された状態を示す図であり、図４（ｃ）は、その上に、上側絶縁層３０と、画素電極２０とが形成された状態を示す図である。なお、図４（ａ）から図４（ｂ）を参照して説明する一連の工程が、特許請求の範囲に記載した第１配設工程に相当し、図（ｃ）を参照して説明する工程が、特許請求の範囲に記載した第２配設工程に相当する。

図４（ａ）に示すように、まず、基板本体２４上にスペーサ層２６が配設される。スペーサ層２６は、凹部２６ｂを備えたスペーサ基板２６ａを基板本体２４に貼り付けることにより設けられる（スペーサ層形成工程）。

次に、スペーサ基板２６ａ上にゲート線１２およびデータ線１４が配設され（信号線配設工程）、凹部２６ｂにチップ１６が配設される。このとき、チップ１６は、ゲート線用パッド１６ａ、データ線用パッド１６ｂおよびデータ電極１６ｃが設けられた面を上側にして、凹部２６ｂに配置され、適切な位置で固着される（チップ（画素制御素子）固着工程）。なお、この画素制御素子固着工程については、図５を参照して後に詳細に説明する。

次に、図４（ｂ）に示すように、ゲート線１２とゲート線用パッド１６ａ（図１参照）との間、およびデータ線１４とデータ線用パッド１６ｂとの間に、導電性パターンを有するフィルム２７を掛け渡し、圧着する。これにより、ゲート線１２とゲート線用パッド１６ａとの間が接続され、データ線１４とデータ線用パッド１６ｂとの間が接続される（接続工程）。

次に、その上に、下側絶縁層２８と画素配線１８とを配設する（画素配線配設工程）。具体的には、例えば、以下のような手順で行われる。まず、下側絶縁層２８を構成する樹脂フィルムを準備し、その片面に画素配線１８を予めパターニングしておく。そして、その下側絶縁層２８にレーザで貫通孔を形成し、その貫通孔に導電性ペーストを充填して、スルーホール２８ａを形成する。そして、画素配線１８が配線された面を上面として、そのまま、ゲート線１２およびデータ線１４上に一括して積層し、バーヒータなどで、スルーホール２８ａとデータ電極１６ｃとの電気コンタクトをとる。

次に、図４（ｃ）に示すように、画素配線１８上に、上側絶縁層３０と、その上側絶縁層３０の上に形成される画素電極２０とを配設する。これは、例えば、上側絶縁層３０を構成する樹脂フィルムの片面に画素電極２０を予めパターニングおき、上側絶縁層３０側からレーザでスルーホール３０ａを形成し、スルーホール３０ａに導電性ペーストを充填したものを準備しておき、それをそのまま一括して積層する。このようにすれば、絶縁層の塗布、スルーホールの形成、電極配線などの工程を簡略化することができる。

なお、上述した実施例では、下側絶縁層２８と画素配線１８とを一括して積層し、また、上側絶縁層３０と画素電極２０とを一括して積層するものとして説明したが、これらを順次積層するように製造しても良い。例えば、下側絶縁層２８または上側絶縁層３０を、回転による遠心力を利用したスピンコート法により感光性樹脂を均一に塗布した後、フォトリソグラフィー法によりスルーホール２８ａまたはスルーホール３０ａを形成し、その後、スパッタリング、エッチング、またはインクジェットなどの公知の手法により画素配線１８あるいは画素電極２０を形成するようにしても良い。

図５を参照して、チップ（画素制御素子）固着工程について説明する。図５（ａ）は、基板本体２４（図４参照）上に設けられたスペーサ層２６の上面視図である。図５（ａ）に示すように、スペーサ層２６には、複数の凹部２６ｂがマトリクス状に設けられている。この凹部２６ｂに、チップ１６を一つずつ配置することにより、チップ１６が大まかに配置される。

図５（ｂ）は、凹部２６ｂに配置されたチップ１６を示す図である。図５（ｂ）に示すように、凹部２６ｂをチップ１６よりも一回り大きく構成することにより、凹部２６ｂにチップ１６を配置する作業が容易となる。凹部２６ｂにチップ１６を載置する作業は、例えば、基板を載せるステージおよびチップ１６を基板に移すためのロボットハンドを備えたチップマウンタにより自動的に行わせることができる。なお、図５（ｂ）は、図面を分かりやすくするために、凹部２６ｂとチップ１６との大きさの違いを強調して図示しているが、実際には、凹部２６ｂは、チップ１６の外形寸法よりもわずかに大きければ良い。

全ての凹部２６ｂに１つずつチップ１６を載置したら、次に、チップ１６の位置合わせを行う。上述したように、凹部２６ｂはチップ１６よりも一回り大きく構成されているから、凹部２６ｂ内壁とチップ１６側面との間には隙間Ｓがある。よって、基板本体２４（図４参照）を傾け、各凹部２６ｂ内において、それぞれチップ１６を滑らせ、チップ１６側面の角を凹部２６ｂ内壁の角に当接させることにより、面方向におけるチップ１６の位置合わせをすることができる。

図５（ｃ）は、位置合わせ後のチップ１６の位置を示す図である。このように、凹部２６ｂを利用して全てのチップ１６を一括して位置合わせすることができるから、スペーサ層２６の正確な位置に凹部２６ｂを設けておくことにより、チップ１６を正確な位置に、容易に配置することができる。

図５（ｃ）に示すように、チップ１６が位置合わせされた後は、凹部２６ｂ内壁とチップ１６との間にＵＶ（紫外線）硬化型樹脂を充填してＵＶを照射することにより、チップ１６を固着する。

このようにすれば、チップ１６がそれぞれ正確な位置に配設されるので、スペーサ層２６ａ上に配設されるゲート線１２およびデータ線１４と、チップ１６上のゲート線用パッド１６ａおよびデータ線用パッド１６ｂとの間の接点を、導電性パターンを有するフィルム２７を用いて、容易にとることができる。

以上、実施例に基づき本発明を説明したが、本発明は上述した実施例に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良変更が可能であることは容易に推察できるものである。

例えば、本実施例では、画素配線１８は、一層のみ設けられていたが（図３（ｂ）参照）、画素配線１８を多層に配設しても良い。すなわち、画素配線１８上に、さらに絶縁層を形成し、その絶縁層上にも画素配線１８を配設して、画素配線１８も多層構造とすれば、さらに多数の画素配線１８を配設し、チップ１６の個数をより低減することができる。

また、本実施例では２５個の画素電極２０を１つのチップ１６で制御することとしたが、１つのチップ１６で制御する画素電極２０の個数はこれに限られない。１つのチップ１６で制御する画素電極２０の個数が多いほど、使用するチップ１６の個数を減少させ、生産性を向上し低コスト化することができる。

また、本実施例では、基板本体２４が可撓性を有するものとして説明したが、例えばガラス基板など可撓性がない基板本体が用いられる場合にも、本発明は適用可能である。

（ａ）は、本発明の一実施例であるディスプレイ基板の概略平面図であり、（ｂ）は、ディスプレイ基板１０に配設された電極を示す図である。 チップの概略平面図と、チップに形成されたスイッチ素子の一つを拡大して示す図である。 （ａ）は、１ブロック分のディスプレイ基板を示す平面図であり、（ｂ）は、（ａ）に示すディスプレイ基板のＩＩＩｂ−ＩＩＩｂ視断面図である。 ディスプレイ基板の製造工程を説明する図であり、（ａ）は、基板本体上に、スペーサ層と、ゲート線と、データ線と、チップが配設された状態を示す図であり、（ｂ）は、その上に、下側絶縁層と、画素配線とが配設された状態を示す図であり、（ｃ）は、その上に、上側絶縁層と、画素電極とが形成された状態を示す図である。 （ａ）は、基板本体上に設けられたスペーサ層の上面視図であり、（ｂ）は、凹部に配置されたチップを示す図であり、（ｃ）は、位置合わせ後のチップの位置を示す図である。 従来のディスプレイ基板を示す平面図である。

符号の説明

１０ ディスプレイ基板
１２ ゲート線（信号線）
１４ データ線（信号線）
１６ チップ（画素制御素子）
１６ａ ゲート線用パッド（接続端子）
１６ｂ データ線用パッド（接続端子）
１８ 画素配線
２０ 画素電極
２４ 基板本体
２６ スペーサ層
２６ｂ 凹部
２７ 導電性パターンを有するフィルム
２８ 下側絶縁層（第２絶縁層）
３０ 上側絶縁層（第１絶縁層）

Claims (5)

1. ディスプレイに表示される画像を構成する各画素毎に形成された画素電極と、
   その画素電極の各々に接続された画素配線と、
   複数の画素配線を介して複数の画素電極を制御する画素制御素子と、
   各画素電極を制御するための信号を前記画素制御素子に供給する信号線とが基板本体に配設されたディスプレイ基板であって、
   前記画素配線上に積層される第１絶縁層を備え、その第１絶縁層上に前記画素電極が形成されたものであり、
   前記基板本体に絶縁性のスペーサ層が設けられ、
   前記スペーサ層は、前記画素制御素子を配置するための凹部を備え、
   前記信号線は前記スペーサ層上に配設され、
   前記画素制御素子は前記信号線との接点をとるための接続端子を有し、その接続端子が設けられた面を上に向けて前記凹部に配置されるものであり、
   前記画素制御素子の接続端子と前記信号線との間は、導電性パターンを有するフィルムにより接続されることを特徴とするディスプレイ基板。
2. 前記信号線上に積層される第２絶縁層を備え、その第２絶縁層上に前記画素配線が配設されたものであることを特徴とする請求項１記載のディスプレイ基板。
3. 前記基板本体は可撓性を有するものであることを特徴とする請求項１または２に記載のディスプレイ基板。
4. 前記画素制御素子の接続端子と前記スペーサ層上の信号線とは、前記基板本体からの高さが略等しいものであることを特徴とする請求項１から３のいずれかに記載のディスプレイ基板。
5. ディスプレイに表示される画像を構成する各画素毎に形成された画素電極と、
   その画素電極の各々に接続された画素配線と、
   複数の画素配線を介して複数の画素電極を制御する画素制御素子と、
   各画素電極を制御するための信号を前記画素制御素子に供給する信号線とが基板本体に配設されたディスプレイ基板の製造方法であって、
   前記基板本体上に信号線と画素制御素子と画素配線とを配設する第１配設工程と、
   配設された画素配線を覆う第１絶縁層とその第１絶縁層上に形成される画素電極とを配設する第２配設工程とを備え、
   前記第１配設工程は、
   前記画素制御素子を配置するための凹部を備えたスペーサ層を基板本体上に形成するスペーサ層形成工程と、
   前記スペーサ層の形成後、ディスプレイ基板に配置されるべき全ての画素制御素子をスペーサ層の凹部に載置し、その後、基板本体を傾けることにより、各凹部内において画素制御素子を滑らせて位置合わせを行い、位置合わせされた画素制御素子を固着する画素制御素子固着工程と、
   前記スペーサ層上に信号線を配設する信号線配設工程と、
   配設された信号線と画素制御素子とを接続する接続工程と、
   画素制御素子と接続された信号線上を覆う第２絶縁層とその第２絶縁層上に形成される画素配線とを配設する画素配線配設工程とを備えるものであることを特徴とするディスプレイ基板の製造方法。

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