KR20110094181A - 이미지 센서들과 광전지 접합들에서의 암전류들의 개선 및 결함들의 감소 - Google Patents

이미지 센서들과 광전지 접합들에서의 암전류들의 개선 및 결함들의 감소 Download PDF

Info

Publication number
KR20110094181A
KR20110094181A KR1020117012200A KR20117012200A KR20110094181A KR 20110094181 A KR20110094181 A KR 20110094181A KR 1020117012200 A KR1020117012200 A KR 1020117012200A KR 20117012200 A KR20117012200 A KR 20117012200A KR 20110094181 A KR20110094181 A KR 20110094181A
Authority
KR
South Korea
Prior art keywords
species
workpiece
amorphous
defects
trench
Prior art date
Application number
KR1020117012200A
Other languages
English (en)
Inventor
디팍 라마파
데니스 로디에르
Original Assignee
베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크. filed Critical 베리안 세미콘덕터 이큅먼트 어소시에이츠, 인크.
Publication of KR20110094181A publication Critical patent/KR20110094181A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/1804—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof comprising only elements of Group IV of the Periodic Table
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/547—Monocrystalline silicon PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Light Receiving Elements (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Element Separation (AREA)

Abstract

감광성(photosensitive) 장치 내의 암전류들은 그것의 제조 과정 동안 개선된 종(species)의 주입을 통해 감소된다. 암전류들은 제조 과정 동안 사용되는 어닐링(annealing), 주입 또는 다른 과정 단계들 동안 발생하는 포토 다이오드 장치에서의 결함들에 의해 야기될 수 있다. 포토 다이오드 영역에서 작업물(workpiece)을 비정질화(amorphizing)함으로써, 암전류의 이러한 원인을 줄임으로써 그에 의해 결함들의 수가 감소될 수 있다.
암전류는 또한 인접 STI에 의해 유도되는 응력(stress)에 의해 야기되며, 라이너(liner) 및 충진 물질(fill material)에 의해 야기되는 상기 스트레스는 작업물에서 결함들을 더 심하게 한다. 트렌치(trench)의 벽들 및 바닥면을 비정질화(amorphizing)함으로써, 식각 과정 동안 생성된 결함들은 감소될 수 있다. 이러한 결함들의 감소는 또한 감광성 장치에서 암전류를 감소시킨다.

Description

이미지 센서들과 광전지 접합들에서의 암전류들의 개선 및 결함들의 감소{IMPROVING DARK CURRENTS AND REDUCING DEFECTS IN IMAGE SENSORS AND PHOTOVOLTAIC JUNCTIONS}
본 발명은 종(species)의 주입에 관한 것으로, 보다 구체적으로는 이미지 센서들 또는 광전지(photovoltaic; PV) 접합들과 같은 감광성(photosensitive) 장치들에 대한 종의 주입에 관한 것이다.
이미지 센서들 및 PV 셀들과 같은 감광성 장치들은 빛의 세기들을 전기적 신호로 변환시킨다. 이미지 센서의 예로서 빛 에너지를 전압(voltage)으로 변환시키는 접촉 이미지 센서(contact image sensor; CIS)가 있다. 포토 다이오드(photodiode)는 그러한 빛-전압 변환(photovoltage conversion)을 담당하며, 이러한 전압은 이후 상기 이미지 센서와 연결된 CMOS(complementary metal oxide semiconductor) 회로에 의해 디지털 데이터로 변환될 수 있다.
도 1은 예시적인 감광성 장치, 특히 이미지 센서(150)의 단면도이다. 상기 센서(150)는 실리콘 기판과 같은 작업물(workpiece) 위에 위치된다. 포토 다이오드 영역(151)은 저농도로 P-도프된 벌크 영역(P-doped bulk region)(154) 내에 포함되는 N-도프된 웰(153) 위에 P-도프된 영역(152)을 포함한다. 다른 실시예들로서, 영역(153)이 P-도프되는 반면, 영역들(152, 154)은 N-도프될 수 있다. 포토 다이오드들 사이에서 누설(leakage)이 발생할 수 있기 때문에, 기판의 표면에서 포토 다이오드들의 밀도를 증가시키기 위해, 포토 다이오드들을 서로 분리(isolate)시킬 필요성이 있을 수 있다. 한 가지 그러한 분리 기술은 각 포토 다이오드 옆 또는 인접한 트렌치(trench)들을 통합시켜, 상기 포토 다이오드(151) 아래로 확장하는 것이다. 도 1에서 얕은 트렌치 분리(shallow trench isolation; STI)(155)는 이러한 특정 실시예에서 포토 다이오드 영역(151) 옆에 배치된다. P-웰(P-well)(156)은 STI(155)를 둘러싼다. 상기 포토 다이오드 영역(151) 또는 P-N-P 도프된 영역은 이미지 센서이다. 또 다른 P-웰 및 N-도프된 영역은 한 특정 실시예에서 상기 STI(155)의 반대편에 상기 포토 다이오드 영역(151)에 인접하여 배치될 수 있다. 도 2는 예시적인 이미지 센서의 또 다른 단면도이다. 또한, 이러한 도면은 포토 다이오드에 의해 저장된 전압을 독출(read)하고, 그 전압을 리셋하기 위해 사용되는 장치들을 나타낸다.
이미지 센서의 두 번째 유형은 후면 조명(back side illuminated; BSI) 이미지 센서이다. 그 명칭에서 암시하고 있는 바와 같이, 빛이 (전면에 비해) 후면으로부터 이 장치들로 입사된다. 상술한 상기 CIS와 같이, BSI 센서는 전하 분리(charge separation)를 얻기 위해 p-n 접합을 이용한다.
이미지 센서의 또 다른 유형은 전하 결합 장치(charge-coupled device; CCD) 이미지 센서이다. 빛이 상기 CCD 이미지 센서에 가해질 때, 상기 이미지 센서에서 전기적 전하로 유지된다. 상기 전하들은 이러한 전하들이 상기 CCD 이미지 센서를 포함하는 칩으로부터 읽혀질 때, 전압으로 변환된다. 이러한 전압은 이후 상기 CCD 이미지 센서에 연결된 회로에 의해 디지털 데이터로 변환될 수 있다.
도 3은 예시적인 광전지 셀의 단면도이다. 다른 실시예들 또는 설계들이 가능하며, 본 명세서에서 설명된 처리의 실시예들은 도 3에 도시된 상기 PV 셀(120)에 유일하게 한정되지 않는다. PV 셀(120)은 컨택들(contacts)(121)과 후부 컨택(backside contact; 125)을 포함한다. 유전체(dielectric; 122) 아래에는 PV 셀(120)에서 P-N 접합을 형성하는 이미터(123)와 베이스(124)가 있다. 상기 이미터(123)와 베이스(124)는 PV 셀(120) 설계에 따라 P-타입 또는 N-타입일 수 있다. 어떤 예들에서는, 이러한 유전체(122)는 유전체 패시베이션 층(dielectric passivation layer) 또는 반사방지 코팅(antireflective coating)일 수 있다.
빛이 PV 셀에 가해질 때, (반도체의 밴드갭(bandgap) 초과의) 충분한 에너지를 가지는 광자들(photons)은 반도체 물질의 가전자대(valence band) 내에 있는 전자를 전도대(conduction band)로 촉진(promote)시킬 수 있다. 상기 가전자대에서 상응하는 양전하 홀(positively charged hole)이 이러한 자유 전자와 관련된다. 외부 부하(external load)를 구동(drive)할 수 있는 광전류(photocurrent)를 발생시키기 위하여, 이러한 전자 홀(electron hole; e-h) 쌍은 분리될 필요가 있다. 이것은 p-n 접합에서 구축된(built-in) 전기장을 통해 이루어진다. 그러므로, 상기 장치의 공핍 영역(depletion region)으로 확산하는 어떠한 다른 소수 캐리어들(minority carriers)이 있을 때, p-n 접합의 공핍 영역에서 생성되는 어떠한 e-h쌍이 분리된다. 입사 광자(incident photon)들의 다수가 장치의 표면 근처 영역들에서 흡수되므로, 이미터에서 생성되는 소수 캐리어들은 공핍 영역에 도달하기 위해 상기 이미터의 깊이를 가로질러 확산하고, 다른 측면으로 가로질러 퍼질 필요가 있다. 그러므로, 광 생성 전류(photo-generated current)의 수집을 최대화하고, 상기 이미터에서 캐리어 재결합의 기회들을 최소화시키기 위해, 상기 이미터 영역(123)이 매우 얕게 되도록 하는 것이 바람직하다.
일부 광자들은 상기 이미터 영역(123)을 통과하여 상기 베이스(124)로 진입한다. 그런 다음, 이러한 광자들은 관련된 홀들이 상기 베이스(124)에 남아 있는 동안, 상기 이미터 영역(123)으로 이동하는데 있어 자유로운 상기 베이스(124) 내의 전자들을 여기(excite)시킬 수 있다. 그런 다음, 이러한 p-n 접합의 존재에 의해 야기되는 전하 분리의 결과로서, 상기 광자들에 의해 발생되는 추가의 캐리어들(전자들 및 홀들)이 회로를 완성하는 외부 부하를 구동시키기 위해 사용될 수 있다.
외부 부하를 통해 상기 이미터 영역(123)을 상기 베이스(124)에 외부적으로 연결함으로써, 전류를 전도시켜서 전력을 제공하는 것이 가능하다. 이것을 달성하기 위해, 전형적으로는 금속성의 컨택들(121, 125)이 상기 이미터 영역과 상기 베이스의 외부 표면에 배치된다. 상기 베이스는 상기 광자들을 직접적으로 받아들이지 않기 때문에, 전형적으로, 그것의 후면 컨택(125)은 전체의 바깥쪽 표면을 따라 배치된다. 반대로, 상기 이미터 영역(123)의 바깥 표면은 광자들을 받아들이게 되므로 컨택들로 완전히 덮일 수 없다.
'암전류(dark current)'로 알려진 상기 도프된 접합들에서의 기생 전류(parastic current) 때문에 CMOS 이미지 센서들 및 CCD 이미지 센서들 양쪽 모두에서 성능 저하가 부분적으로 발생한다. 암전류는 상기 다이오드에서의 고유의 결함 때문에 비롯되는 이미지 센서에서의 포토 다이오드에 의해 발생하는 기생 전기적 전류이다. 다이오드에서의 (언패시베이트된 Si 빈격자점들(Unpassivated Si vacancies), Si 인터스티셜들(Si interstitials), 인터스티셜 도펀트들(interstitial dopants), 금속 오염(metal contamination), 스태킹 오류들(stacking faults), 및 전위들(dislocations)과 같은) 결함들은 소수 캐리어들에 대해 트랩들(traps)로 작용하며, 상기 다이오드가 역 바이어스(reverse bias)로 배치될 때, 이러한 가둬진 캐리어들이 방출(release)된다. 이러한 역 바이어스 누설 전류는 상기 암전류라 칭한다. 그러므로, 상기 암전류의 전하 생성 비율은 이미지 센서, 특히 접합 및 이미지 센서의 표면에서 결정학상의 결함들과 관련된다. 이러한 암전류들은 이미지 센서의 성능에 중요할 수 있는 이미지 센서의 신호대 잡음비(signal-to-noise ratio; S/N)를 저하시키게 된다.
유사한 방법으로, PV 셀에서의 P-N 접합에서 암전류(또는 PV 셀들에서 언급되는 것과 마찬가지로 역 포화 전류들(reverse saturation currents))는 또한 상기 접합에서의 고유한 결함에 기인한다. 이러한 인터페이스는 기판에서 소수 캐리어 수명(lifetime)을 감소시키고, PV 셀의 효율의 감소를 가져온다.
도 4a 내지 4d는 이미지 센서 공정의 실시예이다. 도 4a에서 트렌치(160)가 식각(etched)된다. 트렌치(160)의 모서리들(169) 및 벽들은 이러한 식각 동안 손상될 수 있다. 식각은 상기 트렌치(160)의 측면들(170)에서 실리콘 빈격자점 클러스터들(silicon vacancy clusters)(적층 결함 결정핵 생성 부위들(stacking fault nucleation sites))을 만들어낼 것이다. 식각은 또한 전하 축적이 된 불규칙한 애싱된 영역들(irregular ashed areas)을 만들어낼 것이다. 추가로, 상기 식각 공정은 상기 식각된 표면에서 상기 실리콘을 손상시켜, 종종 댕글링 결합들(dangling bonds)을 생성한다. 도 4b에서, 산화(oxidation) 및/또는 질화(nitridation) 단계가 수행되어 층(layer; 161)을 생성한다. 도 4c에서, 고밀도 플라즈마 화학적 기상 증착(high density plasma chemical vapor deposition)(HDP CVD) 단계는 상기 트렌치(160)를 물질(material; 162)로 채운다. 상기 층(161) 및 물질(162)은 응력(stress)을 가하여, 상기 트렌치(160)에서의 어떠한 결함들을 일으킬 것이다. 과잉된 물질(162)은 화학 기계 연마(chemical mechanical polish; CMP) 단계를 이용하여 제거된다. 도 4d는 완성된 이미지 센서이다. P-웰(168), P-도프된 영역(163), N-도프된 영역(164), N-도프된 영역(166), P-웰(165), 및 전이 게이트(transfer gate; TG)(167)가 상기 이미지 센서에 추가된다. (화살표들(600)로 표시된) 압축 응력(compressive stress)은 P-도프된 영역(163) 및 N-도프된 영역(164)에서 트렌치(160)에 의해 가해질 수 있다.
특히 상기 STI 웰에서의 응력의 증가는 암전류를 증가시킬 수 있다. HDP CVD에 의한 응력은 산화물(oxide)이 STI 웰(160)에 채우도록 사용될 때 발생할 수 있다. 상기 STI 웰(160)의 식각 동안(즉, HDP CVD 전에), 상기 실리콘의 벽들은 손상된다. 산화물 고밀화(oxide densification) 또는 화학 기계 연마와 같은 다음 처리 단계들 동안 결함들이 커져서 급증할 것이다. 도 5는 STI 웰 모서리들에서의 전위(dislocation)들을 나타내는 투과 전자 현미경(transmission electron microscope; TEM) 사진들이다.
암전류를 발생시키는 결정학적인 결함들(crystallographic defects)은 다중의 원인들(sources)에 기인할 수 있다. 첫째, 상기 결함들은 도핑(doping), 어닐링(annealing), 식각(etching) 또는 다른 집적 회로(integrated circuit; IC) 처리들을 뒤따르는 결정 구조에서의 잔여 손상(residual damage)에 의해 발생 될 수 있다. 도 11은 도 1에 도시된 것과 같은 이미지 센서에서 암전류의 몇 가지 원인들을 나타낸다. 암전류의 제1 원인(901)은 표면과 산화물 맨 위층 사이의 경계면에서의 불완전성들이 결함들을 만들어내는 표면 암전류이다. 이러한 결함들은 소수 캐리어들을 가둔다. 암전류의 제2 원인(902)은 P-도프된 영역에서의 인터스티셜들(interstitials), EOR 결함들 및 다른 기판 결함들에 의해 야기되는 공핍 영역에서 캐리어들의 발생이 있는 공핍 암전류이다. 암전류들의 제3 원인(903)은 상기 도프된 영역으로부터 캐리어들의 확산이며, 제4 원인(904)은 상기 벌크 영역으로부터 캐리어들의 확산이다. 이러한 암전류의 4가지 원인들은 모두 전형적으로 어닐링(annealing), 주입(implanting)), 식각(etching) 또는 어떤 다른 IC 처리 단계에 의해 생성되는 실리콘 결정 구조에서의 비정상성들(anomalies)에 의해 야기된다.
둘째, 상기 결함들은 물질적, 구조적 또는 이미지 센서 배치의 불규칙성들로부터 유도된 응력 때문에 커질 수 있다. 예컨대, 상기 트렌치 모서리들 및 측면들이 거칠고 결함이 있기 때문에 트렌치 분리 피처 엣지들(trench isolation feature edges)은 결함들을 응집한다. HDP CVD를 이용하여 상기 트렌치들을 채우는 것은 이러한 결함들에 응력을 가할 것이며, 상기 결함들의 크기를 급격히 증가시킬 수 있다. 도 11은 피처 관련 응력에 의해 발생되는 전류(905)를 나타낸다.
이미지 센서들에서의 암전류들은 상기 접합 또는 물질들의 품질에 대한 좋은 지표이다. 그러므로, 그것들은 소수 캐리어 수명과 직접적으로 관련된다. 주어진 도프된 영역에서 소수 캐리어들은 덜 풍부한 전하 캐리어이며, 상기 캐리어는 전자들 또는 정공들일 수 있다. 캐리어 수명은 (즉, 홀과 결합하거나 결함을 패시베이트하기 위한 전자에 대해) 재결합하기 위하여 과잉 소수 캐리어(excess minority carrier)를 위해 필요로 하는 평균 시간이다. 이미지 센서에 입사되는 빛은 발생된 전류로서 수집되고 측정되는 캐리어들을 생성할 것이다. 빛으로 유도된 캐리어들의 생성은 배경 잡음(background noise)을 초래할 것이기 때문에 외부 입사 빛이 존재할 경우에 실리콘에서 이러한 암전류들을 측정하는 것은 어렵다. 빛의 존재 없이 독립된 시스템에서 상기 실리콘을 분리시키는 것은 잡음 레벨을 더 낮게 하여, 그러므로 상기 암전류의 측정을 할 수 있게 한다. 이러한 독립된 시스템에서 다이오드를 역 바이어스 시키는 것은 누설 전류를 측정함으로써 상기 실리콘에서의 어떠한 고유 결함들의 진정한 특성을 허용한다. 존재하는 결함들은 트랩된 소수 캐리어들을 방출(release)시키기 시작하여, 암전류를 초래할 것이다. 커패시터(capacitor)가 깊은 공핍에서 동작하는 소수 캐리어들의 생성 수명은 또한 암전류들과 관련된다. 암전류는 상기 이미지 센서의 S/N 비를 낮출 수 있으며, 결과적으로 상기 이미지 센서의 수율(yield)을 낮출 수 있다.
이전에, BF3을 이용하는 STI 웰의 주입은 암전류들을 감소시키기 위해 플라즈마 도핑을 사용하여 약 1E15 내지 3E15으로 수행되었다. 그러나, 그러한 BF3의 높은 도즈(dose)는 상기 이미지 센서에서 기생 전류들을 발생시킬 수 있다. 또한, 다른 높은 도즈의 주입들은 상기 이미지 센서에 손상 또는 결함들을 발생시킬 수 있다. 유사하게, 포토 다이오드에서 p 및 n 영역들에서의 이온들의 도핑은 물질에서 결함들을 발생시켜 증가된 암전류로 이끌 수 있다.
따라서, 이미지 센서 또는 PV 셀에서 종을 주입하는 방법, 보다 구체적으로, 암전류들을 개선하고 결함들을 감소시키기 위해 이미지 센서 또는 PV 셀에서 종을 주입하는 방법을 개선할 필요가 있다.
감광성(photosensitive) 장치 내의 암전류들은 그것의 제조 과정 동안 개선된 종(species)의 주입을 통해 감소된다. 암전류들은 제조 과정 동안 사용되는 어닐링(annealing), 주입 또는 다른 과정 단계들 동안 발생하는 포토 다이오드 장치에서의 결함들에 의해 야기될 수 있다. 포토 다이오드 영역에서 작업물(workpiece)을 비정질화(amorphizing)함으로써, 암전류의 이러한 원인을 줄임으로써 그에 의해 결함들의 수가 감소될 수 있다.
암전류는 또한 인접 STI에 의해 유도되는 응력(stress)에 의해 야기되며, 라이너(liner) 및 충진 물질(fill material)에 의해 야기되는 상기 스트레스는 작업물에서 결함들을 더 심하게 한다. 트렌치(trench)의 벽들 및 바닥면을 비정질화(amorphizing)함으로써, 식각 과정 동안 생성된 결함들은 감소될 수 있다. 이러한 결함들의 감소는 또한 감광성 장치에서 암전류를 감소시킨다.
본 개시 내용을 더욱 양호하게 이해하기 위하여, 동일한 구성요소들이 동일한 번호들로 참조된 첨부 도면들을 참조한다.
도 1은 예시적인 이미지 센서의 단면도이다.
도 2는 예시적인 이미지 센서의 또 다른 단면도이다.
도 3은 예시적인 PV 셀의 단면도이다.
도 4a 내지 4d는 이미지 센서 제조의 실시예이다.
도 5는 STI 웰 모서리들에서의 전위들을 나타내는 TEM 사진들이다.
도 6a 내지 5d는 STI에서 응력을 감소하기 위한 주입의 일실시예이다.
도 7은 더 낮은 온도들에 의해 발생하는 작업물에서의 감소된 결함들을 나타낸다.
도 8a 및 8b는 웰 주입 결함을 감소시키기 위한 주입의 실시예이다.
도 9는 플라즈마 도핑 시스템의 블록 다이어그램이다.
도 10은 빔라인 이온 주입기의 블록 다이어그램이다.
도 11은 예시적인 이미지 센서에서 암전류의 원인을 나타낸다.
도 12a 및 12b는 p-n 접합을 형성하기 위해 도펀트들의 주입을 보여주는 흐름도들이다.
도 6a 내지 6d는 STI에서 응력을 감소시키기 위한 주입의 일실시예이다. 도 6a에서, 트렌치(160)는 식각된다. 상기 트렌치(160)의 코너들(169) 및 측벽들(170)은 이러한 식각 동안 손상될 수 있다. 예를 들면, 식각은 상기 트렌치(160)의 측면들(170)에서 실리콘 빈격자점 클러스터들(silicon vacancy clusters)(적층 결함 결정핵 생성 부위들(stacking fault nucleation sites))을 만들어낼 것이다. 식각은 또한 전하 축적이 된 불규칙한 애싱된 영역들(irregular ashed areas)을 만들어낼 것이다.
도 6b에서, 산화 및/또는 질화 단계가 수행되어, 층(layer; 161)을 생성한다. 이것은 확산로(furnace) 또는 증착(deposition)을 통해 수행될 수 있다. 도 6b에서 종(500)은 또한 상기 트렌치(160)의 벽들 및 바닥으로 주입된다. 이것은 상기 층(161)의 배치 이전, 상기 층(161)의 배치 이후, 또는 적어도 부분적으로 상기 층(161)의 배치 도중일 수 있다. 상기 종(500)은 상기 트렌치(160) 주위의 실리콘을 비정질화시켜, 비정질화된 영역(501)을 형성한다. 이러한 비정질화는 결정 격자의 장거리 질서(long-range order)를 파괴하거나 제거할 것이다. 이러한 비정질화된 영역(501)은 도 6a에서 상기 트렌치(160)의 식각에 의해 생성된 약간의 손상을 제거시키고, 상기 트렌치(160)의 벽들(170)을 균질화하며, 어떤 빈격자점 클러스터들(vacancy clusters) 또는 미래 결정핵 생성 부위들(future nucleation sites)을 제거할 것이다. 그러므로, 상기 트렌치(160)의 벽들(170)은 어닐링(anneal) 동안 진정한 또는 적절한 결정 형태로 되돌려질 것이다.
이러한, 비정질화된 영역(501)은 상기 트렌치(160)의 응력 경계들을 따라 응집되어진 응력 결함들을 제거할 수 있다. 응력 결함들은 상기 트렌치(160)를 채우는 상기 층(161)에 의해 발생된다. 층(161)의 높은 밀도는 상기 트렌치(160)의 상기 벽들에 응력을 가할 것이다. 상기 트렌치(160)의 벽에 이미 존재하는 어떠한 결함들은 이러한 응력 때문에 커져서 응력 결함들을 생성할 것이다. 만약, 상기 층(161)이 상기 트렌치(160)를 채우면, 상기 물질(162)을 위한 공간이 더 적어 응력을 증가시킨다. 상기 비정질화된 영역(501)은 상기 트렌치(160)의 벽들에서 상기 층(161)의 성장을 감소시키거나 제한할 수 있으며, 그렇지 않으면 응력을 증가시킬 수 있다.
도 6c에서, HDP CVD 단계는 상기 트렌치(160)를 물질(material)(162)로 채운다. 이러한 물질은 보통 고밀도 산화물이지만, 또한 일종의 유기 유전체들(organic dielectrics)이 사용될 수 있다. 과잉된 물질(162)은 화학 기계 연마(chemical mechanical polish; CMP) 단계를 이용하여 제거된다. 도 6d는 완성된 이미지 센서이다. P-웰(168), P-도프된 영역(163), N-도프된 영역(164), N-도프된 영역(166), P-웰(165), 및 전이 게이트(transfer gate; TG)(167)가 상기 이미지 센서에 추가된다. 대안적인 실시예에 따라, 상기 P-웰(166) 및/또는 P-웰(168)은 상기 트렌치(160)를 식각하기 전에 도프된다. (화살표들(600)로 표시된) 압축 응력(compressive stress)은 P-도프된 영역(163) 및 N-도프된 영역(164)에서 상기 트렌치(160)에 의해 가해질 수 있다. 그러나, 상기 비정질화된 영역(501)의 존재 때문에 응력의 레벨은 도 4의 상기 이미지 센서와 비교하여 감소될 수 있다. 상기 주입(500)은 결함 영역을 비정질화하고 결함들을 제거한다. 이것은 상기 벽들을 따라 결함 없는 결정 성장(defect free crystal growth)을 가능하게 할 것이다. 그러므로, 별도의 어닐링에 대한 필요가 없다. (p-n 접합의 형성과 같은) STI 형성에 따르는 처리들과 이와 관련된 열 처리는 이러한 비정질화된 측벽들에 대해 요구되는 열 소모 비용(thermal budget)이 증가하도록 제공한다. 이것은 암전류들을 감소시킬 수 있다.
상기 종(500)은 비정질화시키는 종의 어떤 유형일 수 있다. 도핑 종이 사용될 수 있는 반면, He, H, Ar, Kr, Ne, Xe, Si, Ge, O, 또는 N 과 같은 비도핑(non-doping) 종은 하나의 특정 실시예에서 종(500)으로 사용될 수 있다. 또한, 다른 비 도핑 종이 사용될 수 있다. 일 실시예로서, 상기 트렌치(160)에 도핑 종을 주입하는 것이 바람직하지 않을 수 있다. 상기 트렌치(160)의 벽들에 도핑 종을 주입시키는 것은 누적 표면(accumulation surface)을 생성할 수 있는 반면, 그것은 또한 상기 트렌치(160) 아래에 또 다른 다이오드를 형성할 수 있기 때문에 IC에서 기생 효과들을 생성할 수 있다.
상기 이미지 센서의 표면과 비교하여 기울어진 주입은 상기 비정질화된 영역(501)의 비정질성을 개선시킬 수 있으며, 상기 트렌치(160)의 벽들 및 바닥 모두의 비정질성을 허용할 수 있다. 이러한 경우, 기울어진 주입은 상기 주입이 기판의 표면에 수직이 아니거나 상기 트렌치(160)의 바닥에 수직이 아니라는 것을 의미한다. 도 6b는 두 개의 기울어진 주입들을 나타내지만, 다른 많은 주입 단계들 또는 특정한 각도들이 가능하다. 상기 비정질화 주입을 위한 도즈 범위는 약 1E11 및 1E15의 사이가 될 수 있다. 상기 주입 각 및 주입 에너지는 상기 트렌치(160)의 종횡 비(즉, 폭 대비 높이(height to width))에 기초하여 구성된다. 상기 주입 에너지는 약 0.5keV 및 20keV 사이일 수 있다. 다른 도즈들 및 에너지들이 가능하며, 상기 설명된 절차의 실시예들은 이러한 특정 도즈들 및 에너지들에 제한되지 않는다.
작업물을 비정질화하기 위한 종의 능력(ability)은 주입되는 종의 기능, 작업물 물질, 및 사용된 도즈 비율이다. 상기 작업물을 비정질화되도록 야기시키는 주입된 종의 도즈 비율은 비정질화 문턱값(amorphization threshold)으로 알려진다. 예를 들면, (1e15와 같은) 높은 도즈 비율로, BF2는 실리콘을 비정질화시킬 것이다. 그러나, 더 낮은 도즈 비율에서, 그것은 가능하지 않을 수 있다. 마찬가지로, 이러한 동일한 도즈 비율(1e15)로, 보론(boron)은 (더 가벼운 질량 때문에) 실리콘 작업물을 비정질화시키지 않을 것이다. 사실상, 보론은 약 7e15의 비정질화 문턱값을 가진다. 비정질화의 정도는 상기 작업물에 야기되는 손상의 양에 영향을 준다.
상기 주입들에 의해 야기되는 손상을 최소화하기 위해, 상기 주입의 온도는 변경될 수 있다. 상기 비정질화 문턱값을 초과하는 도즈 비율에서 일어나는 주입들에 대해, 콜드 주입(cold implant)이 손상을 감소시키기 위해 사용될 수 있다. 마찬가지로, 상기 도즈 비율이 비정질화 문턱값에 가깝다면, 콜드 주입이 더 나을 수 있다. 한 특정 실시예에서, 상기 작업물은 약 +30℃ 및 -200℃ 사이에서, 보다 특히, 0℃ 및 -200℃ 사이에서 유지된다. 다른 온도들이 가능하며, 상기 설명된 절차의 실시예들은 단지 약 +30℃ 및 -200℃ 사이로 제한되지 않는다. 더 낮은 작업물 온도들은 종이 작업물을 비정질화할 수 있고, 또한 상기 비정질화 품질(quality)을 개선할 수 있는 상기 문턱값을 더 낮출 것이다. 상기 트렌치(160)의 결정 격자(crystal lattice)가 더 높은 온도에서의 결정 격자와 비교하여 서로 더 가까울 수 있기 때문에 비정질화 품질은 더 낮은 온도들에서 개선된다. 또한, 더 낮은 온도들은 상기 주입에 의해 야기되는 종단 범위(end-of-range; EOR) 결함들을 감소시킨다. 실리콘 격자에서의 EOR은 상기 EOR의 바로 아래로 녹아웃(knock out)된 복수의 실리콘 인터스티셜들(interstitials)이다. 콜드 온도들은 비정질화 문턱값을 낮추며, 종(500)의 어떤 도즈에 의해 야기되는 비정질화를 증가시킬 것이다. 그러므로, 더 많은 대체 가능한 빈격자점(vacancy)들이 상기 EOR 아래쪽으로 결정 격자에서 더 균일하게 생성된다. 더 뒤의 어닐링 동안, 재결정화가 상기 EOR에 있는 상기 인터스티셜들에서 시작되며, 위쪽으로 이동하여, 응력 및 EOR 결함들을 야기시킬 것이다. 주어진 영역을 더 완전히 비정질화함으로써, 모든 인터스티셜은 자신의 대체 가능한 사이트로 되돌아가도록 더 나은 기회가 제공되고, 그러므로 EOR 결함들을 감소시킨다. 또한, 콜드 주입들은 비정질화하기 위해 요구되는 도즈를 낮출 수 있다. 도 7은 더 낮은 온도에 의해 야기되는 작업물에서의 감소된 결함들을 나타낸다. 증가된 비정질화 및 감소된 결함들은 암전류를 감소시킬 수 있다.
더 낮은 온도 또는 콜드 주입에 따르는 기판 품질의 개선이 소수 캐리어 수명들을 비교함으로써 보여진다. 인(phosphorus)의 정상 주입(950℃에서 140keV, 5E13, 어닐링)은 200μm의 소수 캐리어 확산(diffusion) 길이를 가져왔다. -60℃에서 수행된 동일한 주입은 310μm의 소수 캐리어 확산 길이를 가져왔다. 이것은 수명에서, 결과적으로 결정 품질에서 50% 초과의 개선이다.
그러나, 주입된 종의 희망하는 도즈 비율이 상기 비정질화 문턱값보다 훨씬 적다면, 결함들을 감소시키고, 결정 격자에 대한 손상을 감소시키기 위해 핫 주입(hot implantation)이 수행된다. 예를 들어, 이러한 핫 주입은 60℃ 및 900℃ 사이가 될 수 있다. 예를 들어, 가열된 플래튼(platen) 또는 램프들을 각각 후면 가스 냉각/가열, 전가열(pre-heating)시키는 것이 이러한 상승된 온도로 기판을 가열하기 위해 사용될 수 있다. 주입은 결정 격자로부터 Si 원자들을 녹아웃시킬 것이다. 이러한 녹아웃된 Si 원자들의 일부는 상기 결정 격자의 인터스티셜 공간으로 이동할 수 있으며, 대체 가능한 공간들이 형성된다. 가열된 주입의 수행은 이러한 녹아웃된(knocked-out) Si 원자들의 일부를 상기 인터스티셜 공간으로부터 상기 결정 격자로 돌아가도록 허용한다. 이러한 것은, 비가열된 주입과 비교하여 더 적게 비정질화되도록 하고, 더 적은 빈격자점 결함(vacancy defect)들로 이끈다. 이것은 더 적은 손상이 어닐링 동안 요구될 필요가 있을 것이라는 것을 의미한다.
가열된 주입들은 비정질화 문턱값 또는 비정질화 레벨 아래에 있는 주입 도즈들을 위해 사용될 수 있다. 이러한 특정 도즈들에서 가열된 주입으로 더 적은 빈격자점들이 생성될 것이다. 하나의 예에서, 상기 주입 도즈 범위는 비가열된 주입과 비교하여 가열된 주입에 의해 변경될 수 있다.
도 6은 (도 11에 (5)로 표시된) 기판에서 특성 유도된 변형(feature driven strain)으로부터 기인한 암전류들을 감소시키기 위한 방법을 설명한다. 이러한 특정 실시예에서, 상기 변형은 STI의 형성으로부터 기인한다.
도 11은 또한 암전류의 다른 몇 가지 원인들을 나타내며, 상기 암전류는 전형적으로 기판의 처리에 의해 야기되는 결정질 구조에서의 이형(anomaly)들과 관련된다. 도 8a 내지 8b는 웰 주입 결함을 감소시키기 위한 주입의 일실시예이다. 도 8a에서, P-웰(166) 및 P-웰(168)은 도프되고, 상기 트렌치(160)는 식각되며, 이는 상기 트렌치(160)의 모서리들 및 측벽들에 손상을 야기시킬 수 있다. 또한, 산화 및/또는 질화 단계가 수행되어, 층(161)을 생성하며, HDP CVD 단계는 상기 트렌치(160)를 물질(162)로 채운다. 과잉 물질(162)은 화학 기계 연마(chemical mechanical polish; CMP) 단계를 이용하여 제거된다.
도 8b는 완성된 IC이다. P-도프된 영역(163), N-도프된 영역(164), N-도프된 영역(166) 및 TG(167)는 상기 IC에 추가된다. 상기 P-웰(166) 및 P-웰(168)은 상기 트렌치(160)의 식각 전 또는 후에 도프된다.
P-웰(168) 또는 P-웰(166)을 형성하는 것은 높은 에너지 주입을 필요로 할 수 있다. 그러한 높은 에너지 주입은 예를 들어 상기 P-웰(168)에 결함들을 야기시킬 수 있다. 이러한 결함들은 소수 캐리어 수명들의 감소를 야기시키고, 이는 접합들에서 암전류들과 서로 관련이 있다. P-웰(168)의 실리콘 격자에서의 결함들은 상기 결함들이 상기 소수 캐리어에 의해 패시베이트되는 언패시베이티드 결합들을 가지기 때문에, 소수 캐리어들에 트랩들(traps)처럼 작용할 수 있다. 하나의 실시예로서, 이것은 P-유형 영역을 위한 전자이다. 빛 에너지의 일정량이 P-N 접합에 의해 흡수될 때, 그것은 전자-홀 쌍들을 자극하고 형성한다. 이러한 쌍들은 전도대 또는 가전자대 각각을 향해 표류(drift)하기 시작한다. 일단 캐리어가 그러한 밴드에 도달하면, 상기 캐리어가 계수되고, 수신된 빛 에너지의 양과 유형을 결정한다. 상기 실리콘에서의 결함들은 상기 캐리어들을 트랩하여, 상기 캐리어들이 상기 밴드들에 도달하지 못하게 할 것이다. 상기 소수 캐리어 수명은 캐리어가 결함에 의해 가둬지기 전에 결정 격자에서 얼마나 살아남을 것인지의 추정이다. 높은 결합 밀도는 캐리어 수명을 더 낮출 것이다. 마찬가지로, 낮은 결함 밀도는 상기 캐리어 수명을 증가시킬 것이다. 이러한 수명은 발생된 캐리어들의 수가 알려지기 때문에 추정되지만, 그런 다음 이러한 캐리어들이 측정되지 않는다면, 상기 캐리어들이 가둬진 것으로 가정될 수 있다.
이러한 결함들을 최소화하고 주입에 의해 야기되는 잔여 손상을 감소시키기 위해, 상기 P-웰(168) 또는 P-웰(166)이 낮은 도즈와 상승된 온도에서 주입될 수 있다. 도 8a의 상기 실시예에서, 단지 P-웰(168)만이 주입된다. 전형적으로 B, BF3 또는 P를 포함하여 상기 P-웰(168)을 위해 사용되는 어떤 종이 사용될 수 있다. 상기 주입의 도즈는 약 1E11 및 1E14 사이일 수 있다. 상기 주입 각 및 주입 에너지는 상기 P-웰(168)의 필요한 깊이에 따라 구성된다. 상기 주입 에너지는 예컨대 약 50keV 및 6MeV 사이가 될 수 있다. 또한 다른 에너지 범위들 및 도즈들이 가능하며, 본 명세서에서 상술한 과정의 실시예들은 약 50keV 및 6MeV 사이 또는 1E11 및 1E14 사이로 제한되지 않는다.
또 다른 실시예에 따라, 상기 P-웰(168)이 주입되고, 상기 트렌치(160)의 벽들은 또한 도 6a 내지 6d의 실시예들과 유사하게 비정질화된다.
또 다른 실시예에 따라, P-도프된 영역(163) 및 N-도프된 영역(164)은 암전류들을 감소시키기 위해 비정질화된다. 도 11은 암전류가 인터스티셜들 및 EOR 결함들에 의해 야기된 공핍 영역에서 캐리어들의 생성으로부터 기인할 수 있는 것을 보여준다. 마찬가지로, 암전류들은 상기 도프된 접합 및 상기 벌크 영역으로부터의 캐리어들의 확산으로부터 기인할 수 있다. 상기 P-도프된 영역(163) 및/또는 상기 N-도프된 영역(164)을 비정질화시킴으로써, 이러한 영역들에서의 결함들의 수는 감소될 수 있으며, 그에 따라 상기 암전류들에서의 감소를 가져온다. 모든 도핑 주입들은 잔여 손상을 남겨둘 수 있다. 이러한 손상을 최소화하기 위해, 실행된 도펀트 주입 도즈가 비결정화 문턱값 초과이면, 콜드 주입들이 수행된다. 반대로, 상기 도펀트 도즈가 그것의 비정질화 문턱값 미만이면, 핫 주입들이 사용된다. 변형된 주입들의 이러한 유형은 전체 잔여 손상 자리(residual damage post)를 감소시키는 데 도움이 되고, 그러므로, 수행된 더 나은 도프된 영역이 결과로 나타난다.
그러나 또 다른 실시예에 따라, PV 셀의 영역들은 소수 캐리어 수명을 개선시키거나, 암전류들을 개선시키거나, 결함들을 감소시키기 위해 비정질화된다. 이것은 PV 셀들에서 효율들에서의 개선이 가능할 것이다. 특히, 상기 P-N 접합, 이미터, 또는 베이스는 비정질화될 수 있다. 상기 광전지 셀의 다른 영역들은 마찬가지로 비정질화될 수 있다. 이것은 선택적 이미터 주입들(selevtive emitter implants), 접촉 주입들(contact implants), 매립된 접합 주입들(buried junction implants), 후면 필드 주입들(back surface field implants) 및 분리 주입들(isolation implants)을 포함한다. 이러한 주입들은 일실시예에서 마스크(mask)들을 통해 수행될 수 있다. 모든 도핑 주입들은 잔여 손상을 남겨둘 수 있다. 이러한 손상을 최소화하기 위해, 실행된 도펀트 주입 도즈가 비결정화 문턱값 초과이면, 콜드 주입들이 수행된다. 반대로, 그것의 상기 도펀트 도즈가 비정질화 문턱값 미만이면, 핫 주입들이 사용된다. 변형된 주입들의 이러한 유형은 전체 잔여 손상 자리(residual damage post)를 감소시키는 데 도움이 되고, 그러므로, 수행된 더 나은 도프된 영역이 결과로 나타난다. 이것은 상기 도프된 영역의 역 포화 전류들(reverse saturation currents) 또는 암전류들이라면 개선점으로서 측정될 수 있다.
도 12a 및 12b는 솔라셀과 함께 사용을 위한 것과 같이, N-타입 기판 및 P-타입 기판을 위한 각각의 흐름도들이다. 도 12a에서 상기 기판은 N-타입으로 가정된다. 이러한 실시예에서, p-타입 주입이 먼저 수행되고, n-타입 주입이 따른다. 상기 p-n 영역이 형성된 후, n++ 주입들이 전방 및 후방 측면들에서 수행된다. 이러한 절차들 각각은 결함들을 최소화시키는 온도에서 수행될 수 있다는 것을 인지해야된다. 상술한 예로서, 핫 주입(hot implant)들이 상기 비정질화 문턱값 아래에 있는 도즈들에 대해 가장 잘 맞는 반면, 상기 주입 도즈가 상기 비정질화 문턱값 보다 크다면 콜드 주입(cold implant)들이 가장 좋다. 도 12b는 p-타입 기판에 대한 시나리오를 위한 유사한 과정을 보여준다.
상기 실시예 내에 개시된 주입들은 CIS, BSI 이미지 센서들, CCD 센서들, 및 PV 셀들을 포함하는 감광성 장치의 어떠한 유형에도 사용될 수 있다. 표면 축적 층들(surface accumulation layers)은 전면 표면 필드(front surface field; FSF)들 또는 (BSI 이미지 센서들의 경우인 것으로서) 후면 표면 필드(back surface field; BSF)들을 형성할 필요가 있으며, 이러한 주입들은 또한 상기 도즈 및 종 타입에 기초하여 콜드/핫 주입들과 함께 수행될 수 있다. 다른 감광성 장치들에 대한 경우와 마찬가지로, 이러한 주입들은 상기 결함을 감소시키고, 그러므로 상기 암전류들의 원인을 감소시킨다.
추가하여, 상기 실시예 내에서 개시된 상기 주입들은 플라즈마 도핑 시스템(plasma doping system; 100) 또는 빔라인 이온 주입기(beamline ion implanter; 200)를 이용하여 수행될 수 있다. 도 9는 플라즈마 도핑 시스템(100)의 블록도이다. 도 10은 빔라인 이온 주입기(200)의 블록도이다. 당업계의 숙련된 기술자들은 상기 플라즈마 도핑 시스템(100) 및 상기 빔라인 이온 주입기(200)가 각각 많은 다른 플라즈마 도핑 시스템들 및 빔라인 이온 주입기들의 단지 하나의 실시예라는 것을 인지할 것이다. 더구나, 당업계의 숙련된 기술자들은 또한 종을 주입하기 위해 사용될 수 있는 다른 플라즈마 투입(plasma immersion) 또는 플라즈마 플러드 도구들(plasma flood tools)과 같은 장치들로 인지할 것이다. 사용중 수행될 수 있는 상기 실시예들 내에 개시된 주입들은 또한 클러스터(cluster) 또는 적재된 설정 도구(stacked configuration tool)에서 수행될 수 있다.
도 9로 되돌아가서, 상기 플라즈마 도핑 시스템(100)은 둘러싸인 볼륨(enclosed volume; 103)을 형성하는 처리 챔버(process chamber; 102)를 포함한다. 상기 처리 챔버(102) 또는 작업물(138)은 온도 조절 시스템(temperature regulation system)(미도시)에 의해 냉각 또는 가열될 수 있다. 플래튼(platen; 134)은 작업물(138)을 지지하기 위해 상기 처리 챔버(102)에 위치될 수 있다. 상기 플래튼(134)은 또한 온도 조절 시스템(미도시)에 의해 냉각 또는 가열될 수 있다. 일 예로서, 상기 작업물(138)은 일 실시예로서 300mm 지름 실리콘 웨이퍼와 같은 디스크 형태를 가지는 반도체 웨이퍼일 수 있다. 그러나, 상기 작업물(138)은 실리콘 웨이퍼로 제한되지 않는다. 상기 작업물(138)은 또한 예를 들어 플랫 패널(flat panel), 솔라(solar) 또는 폴리머 기판(polymer substrate)일 수 있다. 상기 작업물(138)은 정전의(electrostatic) 또는 기계적(mechanical) 힘들에 의해 상기 플래튼(134)의 플랫 표면(flat surface)으로 클램프될 수 있다. 하나의 실시예로서, 상기 플래튼(134)은 상기 작업물(138)에 접속을 형성하기 위한 전도성 핀(conductive pin)들(미도시)을 포함할 수 있다. 상기 플라즈마 도핑 시스템(100)은 상기 처리 챔버(102) 내에서 주입 가스로부터 플라즈마(140)를 생성하도록 구성된 소스(101)를 더 포함할 수 있다. 상기 원인(101)는 RF 소스 또는 당업계의 숙력된 기술자에게 알려진 다른 소스들일 수 있다. 상기 플래튼(134)은 바이어스(bias)될 수 있다. 이러한 바이어스는 DC 또는 RF 전원 공급 장치에 의해 제공될 수 있다. 상기 플라즈마 도핑 시스템(100)은 쉴드 링(shield ring), 패러데이 센서(Faraday sensor), 또는 다른 구성요소들을 더 포함할 수 있다. 어떠한 실시예들에서, 상기 플라즈마 도핑 시스템(100)은 클러스터 툴(cluster tool), 또는 단일한 플라즈마 도핑 시스템(100) 내에서 작동가능하게 연결된 플라즈마 도핑 챔버(poeratively-linked plasma doping chamber)들의 부분이다. 그러므로, 다수의 플라즈마 도핑 챔버들이 진공으로 연결될 수 있다.
작동 중에, 상기 소스(101)는 상기 처리 챔버(102) 내에서 상기 플라즈마(140)를 생성하도록 구성된다. 일 실시예로서, 상기 소스는 진동 자기장(oscillating magnetic field)을 생성하기 위한 적어도 하나의 RF 안테나에서 RF 전류들을 공진하는 RF 소스이다. 상기 진동 자기장은 RF 전류들을 상기 처리 챔버(102)로 유도한다. 상기 진동 챔버(102)에서 상기 RF 전류들은 상기 플라즈마(140)를 생성하기 위해 주입 가스를 여기(excite)시키고 이온화시킨다. 그러므로, 상기 플래튼(134) 및 상기 작업물(138)에 제공되는 상기 바이어스는 바이어스 펄스 기간 동안 상기 작업물(138) 방향으로 상기 플라즈마(140)로부터 이온들을 가속시킬 것이다. 상기 펄스 플래튼 신호(pulsed platen signal)의 주파수 및/또는 상기 펄스들의 듀티 사이클(duty cycle)은 희망하는 도즈 비율을 제공하도록 선택될 수 있다. 상기 펄스 플래튼 신호의 진폭(amplitude)은 희망하는 에너지를 제공하도록 선택될 수 있다. 모든 다른 파라미터들이 동일할 때, 더 큰 에너지가 더 큰 주입 깊이(implanted depth)를 가져올 것이다.
도 10으로 돌아가서, 빔라인 이온 주입기(200)의 블록도가 도시된다. 다시, 당업계의 숙련된 기술자는 상기 빔라인 이온 주입기(200)가 많은 빔라인 이온 주입기들의 예시들 중 단지 하나라는 것을 인식할 것이다. 일반적으로, 상기 빔라인 이온 주입기(200)는 예컨대 리본 빔(ribbon) 또는 스팟 빔(spot beam)일 수 있는 이온 빔(281)을 형성하기 위해 추출되는 이온들을 생성하기 위한 이온 소스(280)를 포함한다. 상기 이온 빔(281)은 질량 분석되고, 한 예로서 분기하는(diverging) 이온 빔으로부터 실질적으로 평행한 이온 궤도들을 가지는 리본 이온 빔으로 변환될 수 있다. 상기 빔라인 이온 주입기(200)는 어떤 실시예들에서 가속 또는 감속 유닛(290)을 더 포함할 수 있다.
종단 스테이션(211)은 희망하는 종의 이온들이 작업물(138)에 주입되는 그러한 상기 이온 빔(281)의 경로에서의 작업물(138)과 같은 하나 이상의 작업물들을 지지한다. 일 예로서, 상기 작업물(138)은 일 실시예에서 300mm 지름 실리콘 웨이퍼와 같은 디스크 형태를 가지는 반도체 웨이퍼일 수 있다. 그러나, 상기 작업물(138)은 실리콘 웨이퍼로 제한되지 않는다. 상기 작업물(138)은 또한 예를 들어 플랫 패널(flat panel), 솔라(solar) 또는 폴리머 기판(polymer substrate)일 수 있다. 상기 종단 스테이션(211)은 상기 작업물(138)을 지지하기 위해 플래튼(295)을 포함할 수 있다. 상기 종단 스테이션(211)은 일 실시예로 상기 이온 빔(281) 단면의 긴 치수(dimension)에 직교하는 방향으로 작업물(138)을 이동시켜, 그에 의해 이온들을 작업물(138)의 전체 표면에 대해 분산시키는 스캐너(미도시)를 포함할 수 있다.
상기 이온 주입기(200)는 자동화된 작업물 조종 장비(automated workpiece handling equipment), 패러데이 센서(Faraday sensor)들, 또는 전자 플러드 건(electron flood gun)과 같은 당업계의 숙련된 기술자들에게 알려진 추가적인 구성요소들을 포함할 수 있다. 상기 이온 빔에 의해 가로지르는 전체 경로가 이온 주입 동안 비워지는 것은 당업계의 숙련된 기술자들에게 이해되어질 것이다. 상기 빔라인 이온 주입기(200)는 어떤 실시예들에서 이온들의 핫 또는 콜드 주입을 포함할 수 있다.
상기 명세서상에서 사용된 용어들과 표현들은 상세한 설명의 용어들로서 사용되며, 그 용어로 제한되지 않는다. 그러한 용어들 및 표현들의 사용에 있어서, 상기 도시 및 설명된 특징들(또는 그것의 부분들)의 어떠한 등가물들을 배제하는 것을 의도하지 않으며, 다양한 변형들이 가능하다는 것이 인식된다. 다른 변경들, 변형들, 및 대안들이 또한 가능하다. 따라서, 앞서 언급한 설명은 단지 예시의 방법에 의한 것이며, 한정으로서 의도된 것이 아니다.

Claims (19)

  1. 작업물위의 감광성 장치에서 암전류를 감소시키는 방법으로서,
    상기 작업물에서 측벽들 및 바닥 표면을 포함하는 얕은 트렌치를 식각하는 단계;
    상기 트렌치의 상기 측벽들 및 상기 바닥 표면위에 층을 생성하기 위해 산화(oxidation) 또는 질화(nitridation)를 수행하는 단계;
    상기 트렌치의 상기 측벽들 및 바닥 표면을 비정질화하는 단계;
    상기 트렌치를 물질로 채우는 단계; 및
    상기 트렌치에 인접하여 상기 감광성 장치를 형성하는 단계를 포함하는, 암전류를 감소시키는 방법.
  2. 청구항 1에 있어서,
    상기 비정질화하는 단계는 상기 산화 또는 질화 단계 이전에 수행되는, 암전류를 감소시키는 방법.
  3. 청구항 1에 있어서,
    상기 비정질화하는 단계는 상기 산화 또는 질화 단계 이후에 수행되는, 암전류를 감소시키는 방법.
  4. 청구항 1에 있어서,
    상기 비정질화하는 단계는 적어도 부분적으로 상기 산화 또는 질화 단계 동안 수행되는, 암전류를 감소시키는 방법.
  5. 청구항 1에 있어서,
    상기 비정질화하는 단계는 0.5keV 및 20keV 사이의 주입 에너지로 상기 작업물에 이온들을 주입하는 단계를 포함하는, 암전류를 감소시키는 방법.
  6. 청구항 1에 있어서,
    상기 비정질화하는 단계는 1E11 및 1E15 사이의 도즈(dose)로 상기 작업물에 이온들을 주입하는 단계를 포함하는, 암전류를 감소시키는 방법.
  7. 청구항 1에 있어서,
    상기 비정질화하는 단계는 비도핑 종(non-doping species)의 이온들을 주입하는 단계를 포함하는, 암전류를 감소시키는 방법.
  8. 청구항 7에 있어서,
    상기 비도핑 종은 헬륨(helium), 수소(hydrogen), 아르곤(argon), 크립톤(krypton), 네온(neon), 제논(xenon), 실리콘(silicon), 게르마늄(germanium), 산소(oxygen) 및 질소(nitrogen)로 구성되는 그룹으로부터 선택되는, 암전류를 감소시키는 방법.
  9. 청구항 1에 있어서,
    상기 비정질화하는 단계는 +30℃ 미만의 온도에서 수행되는, 암전류를 감소시키는 방법.
  10. 청구항 1에 있어서,
    상기 비정질화하는 단계는 60℃ 및 900℃ 사이의 온도에서 수행되는, 암전류를 감소시키는 방법.
  11. 청구항 1에 있어서,
    상기 형성하는 단계는 P-타입 영역을 생성하기 위해 제1 종의 이온들을 주입하고, 상기 P-타입 영역 아래로 N-타입 영역을 생성하기 위해 제2 종의 이온들을 주입하는 단계를 포함하는, 암전류를 감소시키는 방법.
  12. 작업물위의 감광성 장치에서 암전류를 감소시키는 방법으로서,
    제1 도프된 영역을 형성하기 위해 상기 작업물에 제1 종의 이온들을 주입하는 단계로서, 상기 제1 종의 상기 주입은 상기 제1 종의 희망하는 투입량(dosage)에 종속적인 온도에서 수행되는, 상기 제1 종의 이온들을 주입하는 단계;
    상기 제1 영역 위에 제2 도프된 영역을 형성하기 위해 상기 작업물에 제2 종의 이온들을 주입하는 단계로서, 상기 제2 종의 상기 주입은 상기 제2 종의 희망하는 투입량(dosage)에 종속적인 온도에서 수행되는, 상기 제2 종의 이온들을 주입하는 단계를 포함하는, 암전류를 감소시키는 방법.
  13. 청구항 12에 있어서,
    상기 감광성 장치는 이미지 센서를 포함하는, 암전류를 감소시키는 방법.
  14. 청구항 12에 있어서,
    상기 감광성 장치는 광전지 장치를 포함하는, 암전류를 감소시키는 방법.
  15. 청구항 12에 있어서,
    상기 제1 종의 도즈 비율이 작업물의 비정질화 문턱값보다 더 적으면, 상기 제1 종의 상기 주입은 60℃ 및 900℃ 사이에서 수행되는, 암전류를 감소시키는 방법.
  16. 청구항 12에 있어서,
    상기 제1 종의 도즈 비율이 작업물의 비정질화 문턱값보다 더 크면, 상기 제1 종의 상기 주입은 +30℃ 및 -200℃ 사이에서 수행되는, 암전류를 감소시키는 방법.
  17. 청구항 12에 있어서,
    상기 제2 종의 도즈 비율이 작업물의 비정질화 문턱값보다 더 적으면, 상기 제2 종의 상기 주입은 60℃ 및 900℃ 사이에서 수행되는, 암전류를 감소시키는 방법.
  18. 청구항 12에 있어서,
    상기 제2 종의 도즈 비율이 작업물의 비정질화 문턱값보다 더 크면, 상기 제2 종의 상기 주입은 +30℃ 및 -200℃ 사이에서 수행되는, 암전류를 감소시키는 방법.
  19. 청구항 12에 있어서,
    상기 제1 종의 상기 주입의 상기 온도는 상기 제1 종의 질량에 종속적이며, 상기 제2 종의 상기 주입의 상기 온도는 상기 제2 종의 질량에 종속적인, 암전류를 감소시키는 방법.
KR1020117012200A 2008-10-31 2009-10-29 이미지 센서들과 광전지 접합들에서의 암전류들의 개선 및 결함들의 감소 KR20110094181A (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US11001308P 2008-10-31 2008-10-31
US61/110,013 2008-10-31
US14863909P 2009-01-30 2009-01-30
US61/148,639 2009-01-30
US12/607,643 2009-10-28
US12/607,643 US8815634B2 (en) 2008-10-31 2009-10-28 Dark currents and reducing defects in image sensors and photovoltaic junctions

Publications (1)

Publication Number Publication Date
KR20110094181A true KR20110094181A (ko) 2011-08-22

Family

ID=42129549

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117012200A KR20110094181A (ko) 2008-10-31 2009-10-29 이미지 센서들과 광전지 접합들에서의 암전류들의 개선 및 결함들의 감소

Country Status (7)

Country Link
US (1) US8815634B2 (ko)
EP (1) EP2342751A4 (ko)
JP (1) JP2012507871A (ko)
KR (1) KR20110094181A (ko)
CN (1) CN102203944B (ko)
TW (1) TW201030953A (ko)
WO (1) WO2010051365A2 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130127814A (ko) * 2012-05-15 2013-11-25 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20180114295A (ko) * 2017-04-10 2018-10-18 에스케이하이닉스 주식회사 이미지 센서 및 그 제조방법

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110042053A (ko) * 2008-06-11 2011-04-22 솔라 임플란트 테크놀로지스 아이엔씨. 주입을 이용한 솔라 셀-선택 에미터의 형성 및 어닐링 방법
US8749053B2 (en) 2009-06-23 2014-06-10 Intevac, Inc. Plasma grid implant system for use in solar cell fabrications
SG183267A1 (en) * 2010-02-09 2012-09-27 Intevac Inc An adjustable shadow mask assembly for use in solar cell fabrications
TWI469368B (zh) * 2010-11-17 2015-01-11 Intevac Inc 在太陽能電池製造中供固態磊晶成長之直流電離子注入
JP5508356B2 (ja) * 2011-07-26 2014-05-28 シャープ株式会社 固体撮像装置およびその駆動方法、固体撮像装置の製造方法、並びに電子情報機器
US9324598B2 (en) 2011-11-08 2016-04-26 Intevac, Inc. Substrate processing system and method
JP5856868B2 (ja) * 2012-02-17 2016-02-10 国立大学法人九州工業大学 同一基板へのｃｍｏｓ及びトレンチダイオードの作製方法
US20140048897A1 (en) * 2012-08-16 2014-02-20 Omnivision Technologies, Inc. Pixel with negatively-charged shallow trench isolation (sti) liner
US9318332B2 (en) 2012-12-19 2016-04-19 Intevac, Inc. Grid for plasma ion implant
JP2014130922A (ja) * 2012-12-28 2014-07-10 Toshiba Corp 半導体装置及びその製造方法
JP6265709B2 (ja) * 2013-11-27 2018-01-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9748290B2 (en) * 2014-02-03 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming image sensor with lateral doping gradient
US9984917B2 (en) 2014-05-21 2018-05-29 Infineon Technologies Ag Semiconductor device with an interconnect and a method for manufacturing thereof
KR102252647B1 (ko) 2014-07-11 2021-05-17 삼성전자주식회사 이미지 센서의 픽셀 및 이미지 센서
JP2016134614A (ja) * 2015-01-22 2016-07-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6491509B2 (ja) * 2015-03-25 2019-03-27 キヤノン株式会社 固体撮像装置及びその製造方法
TWI550716B (zh) * 2015-07-08 2016-09-21 力晶科技股份有限公司 半導體元件的製造方法
US9847363B2 (en) 2015-10-20 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with a radiation sensing region and method for forming the same
CN106981495B (zh) * 2016-01-15 2019-10-25 中芯国际集成电路制造(上海)有限公司 一种cmos图像传感器及其制作方法
US10304886B2 (en) * 2017-09-28 2019-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Back-side deep trench isolation (BDTI) structure for pinned photodiode image sensor
US10672810B2 (en) * 2017-10-31 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS image sensor with shallow trench edge doping
KR20200040131A (ko) 2018-10-08 2020-04-17 삼성전자주식회사 이미지 센서 및 이의 제조 방법
CN113412324B (zh) 2018-12-03 2022-12-02 富士胶片电子材料美国有限公司 蚀刻组合物
US11721774B2 (en) * 2020-02-27 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Full well capacity for image sensor
US20220059582A1 (en) * 2020-08-20 2022-02-24 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and methods for effective impurity gettering
CN113764542A (zh) * 2021-08-31 2021-12-07 天津大学 一种氦离子注入提升硅基探测器红外响应的方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5244820A (en) * 1990-03-09 1993-09-14 Tadashi Kamata Semiconductor integrated circuit device, method for producing the same, and ion implanter for use in the method
JPH07142754A (ja) * 1993-11-19 1995-06-02 Matsushita Electric Ind Co Ltd 多結晶シリコン素子の製造方法
US5565690A (en) * 1995-02-02 1996-10-15 Motorola, Inc. Method for doping strained heterojunction semiconductor devices and structure
US5811347A (en) 1996-04-29 1998-09-22 Advanced Micro Devices, Inc. Nitrogenated trench liner for improved shallow trench isolation
JPH10163129A (ja) * 1996-11-29 1998-06-19 Sony Corp 半導体装置の製造方法
US6239441B1 (en) * 1997-01-20 2001-05-29 Kabushiki Kaisha Toshiba Apparatus for manufacturing a semiconductor device and a method for manufacturing a semiconductor device
US5859450A (en) 1997-09-30 1999-01-12 Intel Corporation Dark current reducing guard ring
US6455385B1 (en) * 1998-01-07 2002-09-24 Advanced Micro Devices, Inc. Semiconductor fabrication with multiple low dose implant
JP2000058635A (ja) * 1998-08-11 2000-02-25 Mitsubishi Electric Corp 素子間分離絶縁膜の形成方法及び半導体装置
US6352909B1 (en) * 2000-01-06 2002-03-05 Silicon Wafer Technologies, Inc. Process for lift-off of a layer from a substrate
US6939434B2 (en) 2000-08-11 2005-09-06 Applied Materials, Inc. Externally excited torroidal plasma source with magnetic control of ion distribution
US6949445B2 (en) 2003-03-12 2005-09-27 Micron Technology, Inc. Method of forming angled implant for trench isolation
JP2004327493A (ja) * 2003-04-21 2004-11-18 Renesas Technology Corp 半導体装置及びその製造方法
US7102184B2 (en) 2003-06-16 2006-09-05 Micron Technology, Inc. Image device and photodiode structure
US7064406B2 (en) 2003-09-03 2006-06-20 Micron Technology, Inc. Supression of dark current in a photosensor for imaging
EP1513199A3 (en) 2003-09-03 2006-09-27 Matsushita Electric Industrial Co., Ltd. Solid-state imaging device and camera
CN100477240C (zh) 2003-10-06 2009-04-08 株式会社半导体能源研究所 半导体器件以及制造该器件的方法
JP2005251947A (ja) 2004-03-03 2005-09-15 Matsushita Electric Ind Co Ltd 固体撮像装置とその製造方法および固体撮像装置を用いたカメラ
US8035142B2 (en) 2004-07-08 2011-10-11 Micron Technology, Inc. Deuterated structures for image sensors and methods for forming the same
KR100670537B1 (ko) * 2004-12-30 2007-01-16 매그나칩 반도체 유한회사 광 특성을 향상시킬 수 있는 이미지센서 및 그 제조 방법
JP2006222379A (ja) * 2005-02-14 2006-08-24 Fuji Film Microdevices Co Ltd 半導体装置およびその製造方法
JP2007134423A (ja) 2005-11-09 2007-05-31 Sony Corp 半導体装置および半導体装置の製造方法
US20070257315A1 (en) * 2006-05-04 2007-11-08 International Business Machines Corporation Ion implantation combined with in situ or ex situ heat treatment for improved field effect transistors
JP2008066410A (ja) * 2006-09-05 2008-03-21 Sony Corp 固体撮像素子及びその製造方法、並びに半導体装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130127814A (ko) * 2012-05-15 2013-11-25 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20180114295A (ko) * 2017-04-10 2018-10-18 에스케이하이닉스 주식회사 이미지 센서 및 그 제조방법

Also Published As

Publication number Publication date
CN102203944A (zh) 2011-09-28
TW201030953A (en) 2010-08-16
US20100110239A1 (en) 2010-05-06
WO2010051365A2 (en) 2010-05-06
US8815634B2 (en) 2014-08-26
CN102203944B (zh) 2013-10-09
WO2010051365A3 (en) 2010-08-12
EP2342751A4 (en) 2013-08-21
EP2342751A2 (en) 2011-07-13
JP2012507871A (ja) 2012-03-29

Similar Documents

Publication Publication Date Title
US8815634B2 (en) Dark currents and reducing defects in image sensors and photovoltaic junctions
US8658458B2 (en) Patterned doping for polysilicon emitter solar cells
US8237126B2 (en) X-ray imaging device and method for the manufacturing thereof
US6569700B2 (en) Method of reducing leakage current of a photodiode
US4127932A (en) Method of fabricating silicon photodiodes
JP2020092269A (ja) イオン注入を使用した太陽電池エミッタ領域製造
US7811913B2 (en) Method of fabricating a low, dark-current germanium-on-silicon pin photo detector
EP3206234B1 (en) Semiconductor element with a single photon avalanche diode and method for manufacturing such semiconductor element
Young et al. Interdigitated back passivated contact (IBPC) solar cells formed by ion implantation
KR20150100741A (ko) 태양 전지의 공간적으로 위치된 확산 영역을 형성하기 위한 도펀트의 이온 주입
JP2009038124A (ja) エピタキシャルウェーハの製造方法およびエピタキシャルウェーハ
KR20080098632A (ko) 고 열 전도율을 가진 반도체 웨이퍼
US8716821B2 (en) Low-capacitance photodiode utilizing vertical carrier confinement
CA1078948A (en) Method of fabricating silicon photodiodes
CN105321974A (zh) 通过f离子注入降低cmos图像传感器暗电流的方法
US20120322192A1 (en) Method of defect reduction in ion implanted solar cell structures
US20240105878A1 (en) Method for producing a photodiode
Tan et al. Leakage suppression of gated diodes fabricated under low-temperature annealing with substitutional carbon Si/sub 1-y/C/sub y/incorporation
Hockett Front side Gettering for N/N+ (5b)
Claeys et al. Lattice defects in high resistivity silicon
KR20200142723A (ko) 멀티 전계 에미터 태양전지 제조 방법
CN115911063A (zh) Cmos图像传感器及其形成方法
CN115312555A (zh) 图像传感器及制作方法
Fuse et al. Significant roles of ultra-high energy ion implanter for high performance image sensing devices
CN106340440A (zh) 半导体元件的制造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid