KR20110094143A - 이중 게이트 구조물을 포함하는 반도체 장치 및 그러한 반도체 장치를 형성하는 방법 - Google Patents

이중 게이트 구조물을 포함하는 반도체 장치 및 그러한 반도체 장치를 형성하는 방법 Download PDF

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Abstract

이중 게이트 구조물을 포함하는 반도체 장치 및 그러한 반도체 장치를 형성하기 위한 방법이 개시되었다. 예컨대, 제1 재료로부터 형성된 제1 도전성 게이트 구조물을 포함할 수 있는 제1 게이트 스택, 및 제1 재료의 산화물로부터 형성된 유전체 구조물을 포함할 수 있는 제2 게이트 스택을 포함하는 반도체 장치가 개시되었다. 다른 예로서, 반도체 기판 위에 하이-K 유전체 재료층을 형성하고, 하이-K 유전체 재료층 위에 제1 도전성 재료층을 형성하고, 제1 도전성 재료층의 일부분을 유전체 재료층으로 변환하기 위해 제1 도전성 재료층의 일부분을 산화시키고, 도전성 재료층 및 유전체 재료층 양쪽의 위에 제2 도전성 재료층을 형성하는 단계를 포함하는 방법 또한 개시되었다.

Description

이중 게이트 구조물을 포함하는 반도체 장치 및 그러한 반도체 장치를 형성하는 방법{SEMICONDUCTOR DEVICES INCLUDING DUAL GATE STRUCTURES AND METHODS OF FORMING SUCH SEMICONDUCTOR DEVICES}
본 발명의 실시예는 하나 또는 그 이상의 이중 게이트 구조물을 포함하는 반도체 장치, 및 그러한 반도체 장치를 형성하는 방법에 관한 것이다.
하이-K 유전체 위의 이중 금속 전극 또는 게이트를 포함하는 이중 게이트 구조물을 포함하는 반도체 장치는 메모리 장치의 다음 세대를 위한 기초가 될 것으로 예상된다. 그러나, 서로 다른 두 개의 일함수(work function)를 갖는 이중 금속 게이트의 믿을 만한 제조 및 통합(integration)은 도전이었다. 예컨대, 서로 다른 두 개의 일함수를 갖는 이중 금속 게이트를 형성하는 종래의 방법은 다른 금속층을 적용하기 전에 하이-K 유전체 재료의 일부분 위에 금속층을 에칭하는 것을 요구하며, 이는 하이-K 유전체 재료에 에치로 의한 손상을 일으킬 수 있다.
본 명세서를 읽고 이해함으로써 본 기술분야의 통상적인 기술자에게 명백해질 상기 기술한 이유들 및 다른 이유들로부터, 이중 게이트 구조물을 포함하는 개선된 반도체 장치 및 그러한 반도체 장치를 형성하는 방법에 대한 필요가 본 기술분야에 존재한다.
일부 실시예에서, 본 발명은 적어도 하나의 이중 게이트 구조물을 포함하는 반도체 장치를 포함한다. 이중 게이트 구조물은 제1 게이트 스택 및 제2 게이트 스택을 포함할 수 있다. 제1 게이트 스택은 제1 재료로부터 형성된 제1 도전성 게이트 구조물을 포함할 수 있으며, 제2 게이트 스택은 제1 재료의 산화물로부터 형성된 유전체 구조물을 포함할 수 있다. 더욱이, 유전체 구조물은 도전성 게이트 구조물의 두께와 실질적으로 동일한 두께를 가질 수 있다.
추가적인 실시예에서, 본 발명은 제1 게이트 스택 및 제2 게이트 스택을 포함하는 적어도 하나의 이중 게이트 구조물을 포함하는 반도체 장치를 포함하며, 각각의 제1 및 제2 게이트 스택은 하이-K 유전체 재료 구조물 및 낮은 일함수의 도전성 재료 구조물을 포함한다. 제1 게이트 스택은 하이-K 유전체 재료 구조물과 낮은 일함수의 도전성 재료 구조물 사이에 배치된 높은 일함수의 도전성 재료 구조물을 포함할 수 있다. 추가적으로, 제2 게이트 스택은 하이-K 유전체 구조물과 낮은 일함수의 도전성 재료 구조물 사이에 배치된, 높은 일함수의 도전성 재료 구조물의 높은 일함수의 도전성 재료의 유전체 산화물를 포함하는 유전체 구조물을 포함할 수 있다.
부가적인 실시예에서, 본 발명은 아이솔레이션(isolation) 구조물에 의해 분리된 nFET 장치 영역 및 pFET 장치 영역을 포함하는 적어도 하나의 반도체 구조물을 포함하는 반도체 기판을 포함하는 반도체 장치를 포함한다. 제1 게이트 스택은 pFET 장치 영역 위에 배치될 수 있으며, 제1 하이-K 유전체 구조물, 낮은 일함수의 도전성 구조물, 및 낮은 일함수의 도전성 구조물과 제1 하이-K 유전체 구조물 사이에 배치된 높은 일함수의 게이트 구조물을 포함한다. 추가적으로, 제2 게이트 스택은 nFET 장치 영역 위에 배치될 수 있으며, 제2 하이-K 유전체 구조물, 낮은 일함수의 게이트 구조물, 및 낮은 일함수의 게이트 구조물과 제2 하이-K 유전체 구조물 사이에 배치된 변환된 유전체 구조물을 포함할 수 있다.
추가적인 실시예에서, 본 발명은 이중 게이트 구조물을 형성하는 방법들을 포함한다. 방법들은 반도체 기판 위에 하이-K 유전체 재료층을 형성하는 단계, 하이-K 유전체 재료층 위에 제1 도전성 재료층을 형성하는 단계, 제1 도전성 재료층의 일부분을 유전체 재료층으로 변환하기 위해 제1 도전성 재료층의 일부분을 산화시키는 단계, 및 도전성 재료층 및 유전체 재료층 양쪽 위에 제2 도전성 재료층을 형성하는 단계를 포함할 수 있다.
더 부가적인 실시예에서, 본 발명은 반도체 기판의 nFET 장치 영역 및 pFET 장치 영역 위에 제1 도전성 재료층을 형성하는 단계, 및 nFET 장치 영역 및 pFET 장치 영역 중 단 하나의 영역 위의 제1 도전성 재료층의 일부분을 유전체 재료층으로 변환하는 단계를 포함할 수 있는 이중 게이트 구조물을 형성하는 방법들을 포함한다.
도 1은 이중 게이트 구조물을 포함하는 반도체 장치의 부분적인 단면도.
도 2 내지 도 8은 도 1에서 도시된 것과 같은 이중 게이트 구조물을 포함하는 반도체 장치를 형성하는데 사용될 수 있는 방법들의 중간 구조물 및 실시예를 도시하는 도면.
도 2는 하이-K 유전체 재료층이 그 위에 형성된 반도체 기판을 포함하는 중간 구조물의 부분적인 단면도.
도 3은 제1 도전성 재료층을 더 포함하는 도 2의 중간 구조물의 부분적인 단면도.
도 4는 마스킹 구조물을 더 포함하는 도 3의 중간 구조물의 부분적인 단면도.
도 5는 제1 도전성 재료층의 일부분이 유전체 재료층으로 변환된 것을 더 포함하는 도 4의 중간 구조물의 부분적인 단면도.
도 6은 도 5의 중간 구조물의 마스킹 구조물이 제거된 것을 도시하는 부분적인 단면도.
도 7은 제2 도전성 재료층을 더 포함하는 도 6의 중간 구조물의 부분적인 단면도.
도 8은 도전성 워드 라인 재료층을 더 포함하는 도 7의 중간 구조물의 부분적인 단면도.
본원에 제시된 도면들은 임의의 특정 장치 또는 시스템의 실제 모습이 되기를 의도하지 않았으며, 단지 본 발명을 설명하기 위해 사용된 이상화된 표현이다. 추가적으로, 도면들 사이에서 공통적인 요소들은 동일한 번호 지정을 유지할 수 있다.
도 1은 제1 게이트 스택(14) 및 제2 게이트 스택(16)을 포함하는 이중 게이트 구조물(12)을 포함하는 반도체 장치(10)의 부분적인 단면도를 도시한다. 이중 게이트 구조물(12)은 반도체 기판(18) 위에 형성될 수 있으며, 각각의 게이트 스택(14 및 16)은 복수의 적재된 층들을 포함할 수 있다. 제1 게이트 스택(14) 및 제2 게이트 스택(16)은 유사한 층들을 포함할 수 있고 또는 상이한 재료 특성을 갖는 층들을 포함할 수 있다.
반도체 기판(18)은 아이솔레이션 구조물(24)에 의해 분리된 n-타입 전계 효과 트랜지스터(nFET) 장치 영역(20) 및 p-타입 전계 효과 트랜지스터(pFET) 장치 영역(22)을 포함할 수 있다. 예컨대, 아이솔레이션 구조물(24)은 본 기술 분야에서 잘 알려진 STI(shallow trench isolation) 구조물일 수 있다. 도면들은 이중 게이트 구조물을 포함하는 반도체 장치를 설명하는 데 있어서의 명료함을 위해 반도체 장치(10)의 일부분만을 도시하지만, 반도체 기판(18)은 임의의 수의 그러한 영역들을 포함할 수 있으며 반도체 장치(10)는 임의의 수의 그러한 이중 게이트 구조물(12) 뿐 아니라 다른 구조물들을 포함할 수 있음을 이해할 수 있다. 게이트 구조물은 반도체 기판(18)의 각각의 FET 장치 영역(20 및 22) 위에 배치될 수 있다. 예컨대, 도 1에 도시된 것과 같이, 제1 게이트 스택(14)은 pFET 장치 영역(22) 위에 배치될 수 있으며 제2 게이트 스택(16)은 nFET 장치 영역(20) 위에 배치될 수 있다.
제1 게이트 스택(14)은, 하이-K 유전체 구조물(28) 및 복수의 도전성 재료 구조물을 포함하는 복수의 적재된 또는 적층된 구조물을 포함할 수 있다. 하이-K 유전체 구조물(28)은 반도체 기판(18)의 액티브 표면(30)에 인접하여 배치될 수 있다. 예컨대, 하이-K 유전체 구조물(28)은 반도체 기판(18)의 액티브 표면(30) 위에 직접 배치될 수 있으며, 반도체 기판(18)과 직접 접촉할 수 있다. 추가적인 실시예에서, 하이-K 유전체 구조물(28)은 약 3Å(0.3nm) 내지 약 15Å(1.5nm)의 두께를 갖는 계면 이산화규소(SiO2)층과 함께 산화된 실리콘 표면에 형성될 수 있다. 하이-K 유전체 구조물(28)은 약 10Å(1.0nm) 내지 약 50Å(5.0nm)의 두께를 가질 수 있으며, 본 기술분야에 알려진 임의의 수의 하이-K 유전체 재료들 중 하나를 포함할 수 있다. 본원에서 사용된 것과 같이, 용어 "하이-K 유전체 재료"는 이산화규소(SiO2)와 비교하여 높은 유전 상수(K)를 갖는 재료를 의미하며, 예컨대, 하이-K 유전체 재료는 약 10보다 큰 유전 상수를 가질 수 있다. 예컨대, 하이-K 유전체 구조물(28)은 질화 하프늄 실리케이트(HfSiON), 하프늄 실리케이트(HfSiO4), 및/또는 하프늄 이산화물(HfO2)과 같은 하프늄계 재료를 포함할 수 있다. 다른 예로서, 하이-K 유전체 구조물(28)은 지르코늄 실리케이트(ZrSiO4) 및/또는 지르코늄 이산화물(ZrO2)과 같은 지르코늄계 재료를 포함할 수 있다.
제1 게이트 스택(14)의 하이-K 유전체 구조물(28) 위에 배치된 복수의 도전성 재료 구조물은 높은 일함수의 도전성 재료를 포함하는 높은 일함수의 게이트 구조물(32)과 같은 게이트 구조물을 포함할 수 있다. 예컨대, 높은 일함수의 도전성 재료는 탄탈 나이트라이드(TaN)와 같은 탄탈계 재료 및 티타늄 나이트라이드(TiN)와 같은 티타늄계 재료 중 적어도 하나를 포함할 수 있다. 본원에서 사용된 것과 같이, 용어 "높은 일함수의 도전성 재료"는 약 4.55eV보다 큰 일함수를 갖는 재료를 의미하며, 예컨대 높은 일함수의 도전성 재료는 약 5.1eV의 일함수를 갖는 도전성 재료일 수 있다. 높은 일함수의 도전성 재료는 pFET 장치 영역과 연관된 게이트 구조물로서 사용하기에 특히 적절할 수 있다.
높은 일함수의 게이트 구조물(32)은 약 5Å(0.5nm) 내지 약 50Å(5.0nm)의 두께를 가질 수 있으며 하이-K 유전체 구조물(28)에 인접하여 배치될 수 있다. 예컨대, 높은 일함수의 게이트 구조물(32)의 두께는 약 20Å(2.0nm)일 수 있으며, 하이-K 유전체 구조물(28) 위에 직접으로 배치될 수 있으며, 하이-K 유전체 구조물(28)과 직접 접촉할 수 있다.
제1 게이트 스택(14)의 복수의 도전성 재료 구조물은 높은 일함수의 게이트 구조물(32)에 인접한 낮은 일함수의 도전성 구조물(34)과 같은, 게이트 구조물에 인접한 도전성 구조물을 더 포함할 수 있다. 예컨대, 낮은 일함수의 도전성 구조물(34)은 높은 일함수의 게이트 구조물(32) 위에 직접으로 배치될 수 있으며, 높은 일함수의 도전성 재료층과 직접 접촉할 수 있다. 본원에서 사용된 것과 같이, 용어 "낮은 일함수의 도전성 재료"는 약 4.55eV보다 낮은 일함수를 갖는 재료를 의미하고, 예컨대, 낮은 일함수의 도전성 재료는 약 4.1eV의 일함수를 갖는 도전성 재료일 수 있다. 예컨대, 낮은 일함수의 도전성 재료는 탄탈 실리콘 나이트라이드(TaSiN) 재료를 포함할 수 있다. 낮은 일함수의 도전성 재료는 nFET 장치 영역의 게이트 구조물로서 사용하기에 특히 적절할 수 있으나, 반도체 장치의 전계 효과 트랜지스터 영역에 가장 가까운 도전성 재료의 일함수만이 상당히 중요할 수 있다. 예컨대, 전계 효과 트랜지스터(FET)에 의해 체험되는 가장 중요한 전기장은 FET에 가장 가까운 도전층과 연관된 전기장일 수 있다. 따라서, 높은 일함수의 게이트 구조물(32)은 낮은 일함수의 도전성 구조물(34)과 하이-K 유전체 구조물(28) 사이에 배치될 수 있으며, 높은 일함수의 게이트 구조물(32)은 낮은 일함수의 도전성 구조물(34)보다 반도체 기판(18)의 pFET 장치 영역(22)에 더 가깝게 배치될 수 있다. 제1 게이트 스택(14)의 이러한 구성은 pFET 장치 영역(22)과의 사용을 위해 적절할 수 있다.
높은 일함수의 게이트 구조물(32) 및 낮은 일함수의 도전성 구조물(34) 외에, 제1 게이트 스택(14)의 복수의 도전성 재료층들은 도전성 워드 라인 구조물(36)을 더 포함할 수 있다. 예컨대, 도전성 워드 라인 구조물(36)은 텅스텐(W) 및 금속 규화물 중 적어도 하나를 포함할 수 있다. 도전성 워드 라인 구조물(36)의 두께는 약 200Å(20nm) 내지 1000Å(100nm)일 수 있으며, 단일 재료층 또는 복수의 재료층들을 포함할 수 있다. 예컨대, 도전성 워드 라인 구조물(36)은 텅스텐, 니켈, 코발트, 및/또는 티타늄 규화물계 재료층, 티타늄 나이트라이드(TiN)와 같은 티타늄계 콘택 재료층, 및 티타늄 나이트라이드(TiN) 및/또는 텅스텐 나이트라이드(WN)와 같은 텅스텐 및/또는 티타늄계 배리어 층을 포함할 수 있다.
제2 게이트 스택(16)은 제1 게이트 스택(14)과 같은, 또는 유사한 구조물을 포함할 수 있으며, 또는 제1 게이트 스택(14)과 다른 재료 특성을 갖는 구조물들을 또한 포함할 수 있다. 예컨대, 제2 게이트 스택(16)은 반도체 기판(18)의 nFET 장치 영역(20)과 함께 사용되도록 구성될 수 있다.
제2 게이트 스택(16)은 제1 게이트 스택(14)의 하이-K 유전체 구조물(28)과 실질적으로 유사한 하이-K 유전체 구조물(38)을 포함할 수 있다. 하이-K 유전체 재료층은 반도체 기판의 액티브 표면에 인접하여 배치될 수 있다. 예컨대, 하이-K 유전체 구조물(38)은 반도체 기판(18)의 액티브 표면(30) 위에 직접으로 배치될 수 있으며 반도체 기판(18)과 직접 접촉할 수 있다. 추가적인 실시예에서, 하이-K 유전체 구조물(28)은, 약 3Å(0.3nm) 내지 약 15Å(1.5nm)의 두께를 갖는 계면 이산화규소(SiO2)층과 함께 산화된 실리콘 표면 위에 형성될 수 있다. 제2 게이트 스택(16)의 하이-K 유전체 구조물(38)은 제1 게이트 스택(14)의 하이-K 유전체 구조물(28)과 같은 재료 또는 실질적으로 유사한 재료를 포함할 수 있다. 예컨대, 하이-K 유전체 구조물(38)은 질화 하프늄 실리케이트(HfSiON), 하프늄 실리케이트(HfSiO4), 및/또는 하프늄 이산화물(HfO2)과 같은 하프늄계 재료를 포함할 수 있다. 다른 예로서, 하이-K 유전체 구조물(38)은 지르코늄 실리케이트(ZrSiO4) 및/또는 지르코늄 이산화물(ZrO2)과 같은 지르코늄계 재료를 포함할 수 있다. 하이-K 유전체 구조물(38)의 두께는 약 10Å(1.0nm) 내지 약 50Å(5.0nm)일 수 있다(이는 제1 게이트 스택(14)의 하이-K 유전체 구조물(28)과 유사함).
제2 게이트 스택(16)은 하이-K 유전체 구조물(38)에 인접하여 배치된, 변환된 유전체 구조물(40)을 더 포함할 수 있다. 변환된 유전체 구조물(40)은 예를 들어 도전성 재료의 유전체 산화물을 형성함으로써, 도전성 재료를 유전체 재료로 변환하는 것으로부터 형성되는 유전체 재료를 포함할 수 있다. 따라서, 높은 일함수의 게이트 구조물(32)의 높은 일함수의 도전성 재료와 같은, 제1 게이트 스택(14)의 게이트 구조물을 형성할 수 있는 동일한 재료는 제2 게이트 스택(16)의 변환된 유전체 구조물(40)을 형성하기 위해 유전체 재료로 변환될 수 있다. 예컨대, 제1 게이트 스택(14)은 탄탈 나이트라이드(TaN)와 같은 높은 일함수의 도전성 재료로부터 형성되는 높은 일함수의 게이트 구조물(32)을 포함할 수 있으며, 변환된 유전체 구조물(40)은 탄탈 옥시나이트라이드(TaON)와 같은 높은 일함수의 게이트 구조물(32)의 높은 일함수의 도전성 재료의 유전체 산화물로부터 형성될 수 있다. 다른 예에서, 제1 게이트 스택(14)은 티타늄 나이트라이드(TiN)를 포함하는 높은 일함수의 게이트 구조물(32)을 포함할 수 있으며, 제2 게이트 스택(16)은, 제1 게이트 스택(14)의 높은 일함수의 게이트 구조물(32)의 높은 일함수의 도전성 재료의 유전체 산화물인 티타늄 옥시나이트라이드(TiON)를 포함하는 변환된 유전체 구조물(40)을 포함할 수 있다. 제2 게이트 스택(16)의 변환된 유전체 구조물(40)은 제1 게이트 스택(14)의 게이트 구조물이 형성될 때와 동일한 재료층의 변환된 재료로부터 형성될 수 있다. 이 관점에서, 제2 게이트 스택(16)의 변환된 유전체 구조물(40)은 제1 게이트 스택(14)의 게이트 구조물과 실질적으로 동일한 두께일 수 있다. 예컨대, 제2 게이트 스택(16)의 변환된 유전체 구조물(40)은 제1 게이트 스택(14)의 높은 일함수의 게이트 구조물(32)과 실질적으로 동일한 두께일 수 있다. 따라서, 변환된 유전체 재료층의 두께는 약 5Å(0.5nm) 내지 약 50Å(5.0nm)일 수 있다(이는 제1 게이트 스택(14)의 높은 일함수의 게이트 구조물(32)과 유사함). 예컨대, 변환된 유전체 구조물(40)의 두께는 약 20Å(2.0nm)일 수 있다.
변환된 유전체 구조물(40)에 인접한 낮은 일함수의 게이트 구조물(42)과 같은, 게이트 구조물을 포함하는 복수의 도전성 구조물들이 제2 게이트 스택(16)의 변환된 유전체 구조물(40) 위에 배치될 수 있다. 예컨대, 낮은 일함수의 게이트 구조물(42)은 변환된 유전체 구조물(40) 위에 직접 배치될 수 있으며, 변환된 유전체 구조물(40)과 직접 접촉할 수 있다. 제2 게이트 스택(16)의 낮은 일함수의 게이트 구조물(42) 및 제1 게이트 스택(14)의 낮은 일함수의 도전성 구조물(34)은 동일한 재료층으로부터 형성될 수 있다. 이 관점에서, 낮은 일함수의 게이트 구조물(42)은 제1 게이트 스택(14)의 낮은 일함수의 도전성 구조물(34)과 동일한 재료로 형성될 수 있으며, 제1 게이트 스택(14)의 낮은 일함수의 도전성 구조물(34)과 실질적으로 동일한 두께일 수 있다. 낮은 일함수의 게이트 구조물(42)은 반도체 기판(18)의 nFET 장치 영역(20)에 가장 가까운 제2 게이트 스택(16)의 도전성 재료일 수 있으며, 이는 nFET 장치 영역(20)과 함께 사용하기에 적절할 수 있는 구성이다.
낮은 일함수의 게이트 구조물(42) 외에, 제2 게이트 스택(16)의 복수의 도전성 구조물들은, 제1 게이트 스택(14)의 도전성 워드 라인 구조물(36)과 유사한 도전성 워드 라인 구조물(44)을 더 포함할 수 있다. 예컨대, 도전성 워드 라인 구조물(44)은 텅스텐(W) 및 금속 규화물 중 적어도 하나를 포함할 수 있다. 도전성 워드 라인 구조물(44)은 약 200Å(20nm) 내지 1000Å(100nm)일 수 있으며, 단일 재료층 또는 복수의 재료층들을 포함할 수 있다. 예컨대, 도전성 워드 라인 구조물(44)은 텅스텐, 니켈, 코발트, 및/또는 티타늄 규화물계 재료층, 티타늄 나이트라이드(TiN)와 같은 티타늄계 콘택 재료층, 및 티타늄 나이트라이드(TiN) 및/또는 텅스텐 나이트라이드(WN)와 같은 텅스텐 및/또는 티타늄계 배리어 층을 포함할 수 있다. 제2 게이트 스택(16)의 도전성 워드 라인 구조물(44) 및 제1 게이트 스택(14)의 도전성 워드 라인 구조물(36)은 동일한 재료층으로부터 형성될 수 있다. 따라서, 제2 게이트 스택(16)의 도전성 워드 라인 구조물(44)은 제1 게이트 스택(14)의 도전성 워드 라인 구조물(36)과 실질적으로 동일한 재료를 포함할 수 있으며, 실질적으로 두께가 동일할 수 있다.
본원에 설명된, 이중 게이트 구조물(12)을 포함하는 반도체 장치(10)의 실시예는, 제2 게이트 스택(16)과 실질적으로 동일한 높이, 또는 두께를 갖는 제1 게이트 스택(14)을 포함할 수 있다. 추가적으로, 제1 게이트 스택(14)의 각각의 구조물은 대응하는 구조물과 실질적으로 동일한 두께일 수 있는, 제2 게이트 스택(16)의 구조물에 대응할 수 있다. 예컨대, 제1 게이트 스택(14)의 하이-K 유전체 구조물(28)은 제2 게이트 스택(16)의 하이-K 유전체 재료 구조물(38)과 실질적으로 두께가 동일할 수 있으며 실질적으로 동일한 재료를 포함할 수 있다. 제1 게이트 스택(14)의 게이트 구조물, 예컨대 높은 일함수의 게이트 구조물(32)은 제2 게이트 스택(16)의 변환된 유전체 구조물(40)과 실질적으로 두께가 동일할 수 있다. 추가적으로, 제2 게이트 스택(16)의 변환된 유전체 구조물(40)은 제1 게이트 스택(14)의 도전성 게이트 재료로부터 변환된 유전체 재료를 포함할 수 있으며, 예컨대 제2 게이트 스택(16)의 변환된 유전체 구조물(40)은 제1 게이트 스택(14)의 도전성 게이트 재료의 유전체 산화물일 수 있다. 낮은 일함수의 게이트 구조물(42)과 같은 제2 게이트 스택(16)의 도전성 게이트 구조물은 제1 게이트 스택(14)의 낮은 일함수의 도전성 구조물(34)과 같은 도전성 구조물과 실질적으로 두께가 동일할 수 있으며, 제1 게이트 스택(14)의 대응하는 도전성 구조물과 실질적으로 동일한 재료를 포함할 수 있다. 예컨대, 제2 게이트 스택(16)의 낮은 일함수 게이트 구조물(42)은 제1 게이트 스택(14)의 낮은 일함수 도전성 구조물(34)과 실질적으로 두께가 동일할 수 있으며, 실질적으로 동일한 재료를 포함할 수 있다. 마지막으로, 제1 게이트 스택(14)의 도전성 워드 라인 구조물(36)은 제2 게이트 스택(16)의 도전성 워드 라인 구조물(44)과 실질적으로 두께가 동일할 수 있으며, 실질적으로 동일한 재료를 포함할 수 있다.
추가적인 실시예에서, 제1 게이트 스택(14)의 도전성 게이트 구조물은 높은 일함수의 게이트 구조물(32)의 높은 일함수의 도전성 재료보다는 낮은 일함수의 도전성 재료를 포함할 수 있으며, 제2 게이트 스택(16)의 변환된 유전체 구조물(40)은 변환된 낮은 일함수의 도전성 재료로부터 형성된 유전체 재료를 포함할 수 있다. 예컨대, 제2 게이트 스택(16)의 변환된 유전체 구조물(40)은 낮은 일함수의 도전성 재료의 유전체 산화물을 포함할 수 있다. 추가적으로, 제1 게이트 스택(14)은 낮은 일함수의 도전성 구조물(34)보다는 게이트 구조물 위에 배치된 높은 일함수의 도전성 재료로부터 형성된 높은 일함수의 도전성 구조물을 포함할 수 있다. 마찬가지로, 제2 게이트 스택(16)은, 낮은 일함수의 게이트 구조물(42)보다는 변환된 유전체 구조물(40) 위에 배치된 높은 일함수의 게이트 구조물을 포함할 수 있으며, 이는 제2 게이트 스택(16)의 도전성 게이트 구조물의 역할을 할 수 있다. 따라서, 제1 게이트 스택(14)은, 도시된 것과 같이 반도체 기판(18)의 pFET 장치 영역(22)이 아니라, nFET 장치 영역(20) 위에 배치될 수 있으며, nFET 장치 영역(20)과 함께 사용되도록 구성될 수 있다. 더욱이, 제2 게이트 스택(16)은 반도체 기판(18)의 pFET 장치 영역(22) 위에 배치될 수 있으며, pFET 장치 영역(22)과 함께 사용되도록 구성될 수 있다.
본원에 설명한 반도체 장치를 형성하기 위한 방법 및 중간 구조물들이 도 2 내지 도 8을 참조하여 설명된다.
도 2에 도시된 것과 같이, 아이솔레이션 구조물(24)에 의해 분리된 n-타입 전계 효과 트랜지스터(nFET) 장치 영역(20) 및 p-타입 전계 효과 트랜지스터(pFET) 장치 영역(22)을 포함하는 반도체 기판(18)이 제공된다. 반도체 기판(18) 위에 하이-K 유전체 재료층(46)이 형성될 수 있다. 예컨대, 하이-K 유전체 재료층(46)은 반도체 기판(18)의 액티브 표면(30) 위에 직접 퇴적된 하프늄계 재료로부터 형성될 수 있다. 추가적인 실시예에서, 하이-K 유전체 재료층(46)은 약 3Å(0.3nm) 내지 약 15Å(1.5nm)의 두께를 갖는 계면 이산화규소(SiO2)층과 함께 산화된 실리콘 표면에 퇴적된 하프늄계 재료로부터 형성될 수 있다. 하이-K 유전체 재료층(46)은, 원자층 증착(ALD), 물리 기상 증착(PVD) 및 화학 기상 증착(CVD)를 포함하나, 이들에 제한되지 않는 다양한 방법들을 통해 반도체 기판(18) 위에 형성될 수 있다. 하이-K 유전체 재료층(46)은 약 10Å(1.0nm) 내지 약 50Å(5.0nm)의 두께로 형성될 수 있다.
반도체 기판(18) 위에 하이-K 유전체 재료층(46)이 형성된 후, 도 3에 도시된 것과 같이 하이-K 유전체 재료층(46) 위에 제1 도전성 재료층(48)이 형성될 수 있다. 예컨대, 높은 일함수의 도전성 재료층은 하이-K 유전체 재료층(46) 위에 직접 형성될 수 있다. 추가적인 실시예에서, 낮은 일함수의 도전성 재료층은 하이-K 유전체 재료층(46) 위에 직접 형성될 수 있다. 제1 도전성 재료층(48)은, 원자층 증착(ALD), 물리 기상 증착(PVD) 및 화학 기상 증착(CVD)를 포함하나, 이들에 제한되지 않는 다양한 방법들을 통해 약 5Å(0.5nm) 내지 50Å(5.0nm)의 범위 내의 두께로 형성될 수 있다. 예컨대, 탄탈 나이트라이드의 층은 ALD 프로세스에 의해 약 20Å(2.0nm)의 두께로 하이-K 유전체 재료층(46) 위에 직접 퇴적될 수 있다.
하이-K 유전체 재료층(46) 위에 제1 도전성 재료층(48)이 형성된 후, 제1 도전성 재료층(48)의 일부분 위에 마스킹 구조물(50)이 형성될 수 있다. 예컨대, 마스킹 구조물(50)은, 도 4에 도시된 것과 같이 전계 효과 트랜지스터 장치 영역들(20 및 22) 중 단 하나(예를 들어 pFET 장치 영역(22))의 위에만 배치될 수 있다. 마스킹 구조물(50)은 제1 도전성 재료층(48) 위에 마스킹 재료층을 퇴적한 후, 알려진 패터닝 기술을 사용하여 마스킹 재료층의 선택된 부분을 제거함으로써 형성될 수 있다. 예컨대, 폴리실리콘 하드 마스크 재료층이 CVD 또는 PVD를 사용하여 퇴적될 수 있으며, 그 후 드라이 에치 프로세스를 사용한 포토리소그래피에 의해 패터닝될 수 있다. 따라서, 반도체 기판(18)의 pFET 장치 영역(22) 위의 부분(52)과 같은 제1 도전성 재료층(48)의 일부분은 마스킹 구조물(50)에 의해 덮일 수 있으며, 반도체 기판(18)의 nFET 장치 영역(20) 위의 노출된 부분(54)과 같은 제1 도전성 재료층(48)의 다른 부분은 노출될 수 있으며 실질적으로 마스킹 재료가 없을 수 있다.
도 5에 도시된 것과 같이, 제1 도전성 재료층(48)의 노출된 부분(54)(도 4)은 그 후 유전체 재료층(56)으로 변환될 수 있다. 일부 실시예에서, 제1 도전성 재료층(48)의 노출된 부분(54)은 산화 환경(oxidizing environment)에 노출될 수 있으며, 제1 도전성 재료층(48)은 유전체 산화물로 변환될 수 있다. 예컨대, 제1 도전성 재료층(48)의 노출된 부분(54)은 약 10분 내지 약 30분 동안, 약 275℃ 내지 약 350℃ 범위 내의 온도에서 오존에 노출될 수 있다. 도전성 재료를 유전체 산화물로 변환하는 데 사용될 수 있는 추가적인 산화 방법은, ISSG(in-situ steam generation), 플라즈마계 산화, 산화 질소(NO)에의 노출, 및 실리콘(Si)을 산화시키는 것과 같은 용도로 알려진 산화 기술들을 포함하나 이에 제한되지 않는다. 일부 실시예에서, 높은 일함수의 도전성 재료는 유전체 재료로 변환될 수 있다. 예컨대, 탄탈 질화물 및/또는 티타늄 질화물과 같은 높은 일함수의 도전성 질화물 재료는 높은 일함수의 도전성 질화물 재료를 탄탈 산화 질화물(oxynitride) 및/또는 티타늄 산화 질화물과 같은 유전체 재료로 변환하기 위해 산화될 수 있다. 추가적인 실시예에서, 티타늄 질화물 재료를 유전체 티타늄 산화 질화물로 변환하기 위해 도전성 티타늄 질화물 재료층이 산화될 수 있다.
더 추가적인 실시예에서, 제1 도전성 재료층(48)은 예를 들어, 산화에 의해, 유전체 재료로 변환될 수 있는 낮은 일함수의 도전성 재료층을 포함할 수 있다. 예를 들어, 산화에 의해, 유전체 재료로 변환될 수 있는 그러한 낮은 일함수의 도전성 재료의 예는, 유전체 TaSiON으로 변환될 수 있는 TiSiN, 유전체 HfON으로 변환될 수 있는 HfN, 유전체 ZrON으로 변환될 수 있는 ZrN, 유전체 Al2O3으로 변환될 수 있는 Al, 및 유전체 TiO2로 변환될 수 있는 Ti를 포함하나, 이에 제한되지 않는다.
제1 도전성 재료층(48)의 노출된 부분(54)이 유전체 재료층(56)으로 변환된 후, 도 6에 도시된 것과 같이 마스킹 구조물(50)은 제거될 수 있다. 마스킹 구조물(50)의 제거는 마스킹 구조물(50)을 에천트에 노출하는 것을 포함할 수 있다. 에천트는 마스킹 구조물(50)의 마스킹 재료와 반응하여 마스킹 구조물(50)을 에치제거할 수 있고, 제1 도전성 재료층(48) 또는 변환된 유전체 재료층(56) 중의 어느 것도 실질적으로 에치하지 않을 수 있는 선택적인 에천트일 수 있다. 예컨대, 이를테면 약 100:1(H2O:HF)로 물(H2O)에 희석된 불산(HF)이 마스킹 구조물(50)에 적용되고, 그에 이어 H2O 내의 약 2.25% TMAH와 같은, 물(H2O)에 희석된 테트라메틸암모늄 수산화물((CH3)4NOH)(TMAH)이 가해질 수 있으며, 이는 폴리실리콘 하드 마스크 구조물과 같은 마스킹 구조물(50)을 에치할 수 있으나, 탄탈 질화물 재료층과 같은 제1 도전성 재료층(48), 또는 탄탈 산화 질화물 재료층과 같은 변환된 유전체 재료층(56)은 실질적으로 에치하지 않을 수 있다.
다음, 도 7에 도시된 것과 같이 제1 도전성 재료층(48) 및 변환된 유전체 재료층(56) 위에 제2 도전성 재료층(58)이 형성될 수 있다. 제2 도전성 재료층(58)은 제1 도전성 재료층(48)과 상이한 일함수를 갖는 도전성 재료로 형성될 수 있다. 예컨대, 낮은 일함수를 갖는 제2 도전성 재료층(58)은, 높은 일함수를 갖는 재료로 형성될 수 있는 변환된 유전체 재료층(56) 및 제1 도전성 재료층(48)의 표면 위에 직접 형성될 수 있다. 제2 도전성 재료층(58)은, 원자층 증착(ALD), 물리 기상 증착(PVD) 및 화학 기상 증착(CVD)를 포함하나, 이에 제한되지 않는 다양한 방법들을 통해 약 5Å(0.5nm) 내지 500Å(50nm)의 범위 내의 두께로 형성될 수 있다. 예컨대, TaSiN과 같은 낮은 일함수 재료의 제2 도전성 재료층(58)은, ALD 프로세스에 의해 TaON층과 같은 변환된 유전체 재료층(56) 및 TaN층과 같은 제1 도전성 재료층(48) 위에 약 20Å(2.0nm)의 두께로 직접 퇴적될 수 있다.
제2 도전성 재료층(58)의 형성 후, 도 8에 도시된 것과 같이 제2 도전성 재료층(58) 위에 도전성 워드 라인 재료층(60)이 형성될 수 있다. 도전성 워드 라인 재료층(60)은 약 200Å(20.0nm) 내지 약 1000Å(100.0nm)의 두께로 형성될 수 있으며, 단일 재료층으로 형성될 수 있고, 또는 복수의 도전성 재료층들로서 형성될 수 있다. 일부 실시예에서, 도전성 워드 라인 재료층(60)은 텅스텐(W), 니켈(Ni), 코발트(Co), 및 티타늄 규화물 중 임의의 하나를 포함할 수 있는 층을 포함할 수 있다. 도전성 워드 라인 재료층(60)은 티타늄 질화물(TiN)층과 같은 콘택 재료층 및 텅스텐 질화물(WN) 및/또는 TiN층과 같은 배리어층을 더 포함할 수 있다. 도전성 워드 라인 재료층(60)은 원자층 증착(ALD), 물리 기상 증착(PVD) 및 화학 기상 증착(CVD)를 포함하나, 이에 제한되지 않는 다양한 방법들을 통해 형성될 수 있다.
마지막으로, 도 1에 도시된 것과 같이, 하이-K 유전체 재료층(46), 제1 도전성 재료층(48), 변환된 유전체 재료층(56), 제2 도전성 재료층(58) 및 도전성 워드 라인 재료층(60)을 포함하는, 반도체 기판(18) 위에 형성된 복수의 층들은, 본 기술분야에 알려진 방법을 사용하여 패터닝되어 제1 게이트 스택(14) 및 제2 게이트 스택(16)을 형성할 수 있다. 따라서, 하이-K 유전체 재료층(46)은 하이-K 유전체 구조물(28 및 38)을 형성하도록 패터닝될 수 있고, 제1 도전성 재료층(48)은 높은 일함수의 게이트 구조물(32)을 형성하도록 패터닝될 수 있고, 변환된 유전체 재료층(56)은 변환된 유전체 구조물(40)을 형성하도록 패터닝될 수 있고, 제2 도전성 재료층(58)은 낮은 일함수의 도전성 구조물(34) 및 낮은 일함수의 게이트 구조물(42)을 형성하도록 패터닝될 수 있고, 도전성 워드 라인 재료층(60)은 도전성 워드 라인 구조물(36 및 44)을 형성하도록 패터닝될 수 있다. 추가적인 실시예에서, 하이-K 유전체 재료층(46)은 패터닝되지 않을 수 있다. 이 관점에서, 제1 및 제2 게이트 스택(14 및 16) 하이-K 유전체 구조물은, 분리된 하이-K 유전체 구조물(28 및 38) 보다는 하이-K 유전체 재료층(46)과 같은 하이-K 유전체 재료의 단일의 연속적인 층을 포함할 수 있다.
본 발명은 특정 도시된 실시예 및 그 변형(variation)에 관하여 설명되었으나, 본 기술분야의 통상의 기술자는 본 발명이 그것에 제한적이지 않다는 것을 이해 및 인식할 것이다. 오히려, 하기 청구항들 및 그들의 법적인 동등물들에 의해 정의된 것과 같이, 본 발명의 범위에서 벗어나지 않으면서 도시된 실시예에 추가, 삭제 및 변경이 이루어질 수 있다.

Claims (19)

  1. 적어도 하나의 이중 게이트 구조물을 포함하는 반도체 장치로서,
    상기 이중 게이트 구조물은,
    제1 재료로부터 형성된 제1 도전성 게이트 구조물을 포함하는 제1 게이트 스택; 및
    상기 제1 재료의 산화물로부터 형성된 유전체 구조물을 포함하는 제2 게이트 스택을 포함하며,
    상기 유전체 구조물은 상기 도전성 게이트 구조물의 두께와 실질적으로 동일한 두께를 갖는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 재료는 4.55eV보다 큰 일함수를 갖는 재료를 포함하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 재료는 금속계 재료를 포함하는 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 재료는 탄탈 질화물 및 티타늄 질화물 중 하나를 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 도전성 게이트 구조물은 약 0.5nm 내지 약 5nm의 두께를 갖는 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 제1 게이트 스택의 상기 제1 도전성 게이트 구조물과 반도체 기판 사이에 배치된 제1 하이-K 유전체 구조물; 및
    상기 제2 게이트 스택의 상기 유전체 구조물과 상기 반도체 기판 사이에 배치된 제2 하이-K 유전체 구조물을 더 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 및 제2 하이-K 유전체 구조물은 하프늄계 재료를 포함하는 반도체 장치.
  8. 제6항에 있어서,
    상기 제1 게이트 스택은 상기 제1 도전성 게이트 구조물의 일함수와 상이한 일함수를 갖는 도전성 구조물을 더 포함하며, 상기 제1 도전성 게이트 구조물은 상기 도전성 구조물과 상기 제1 하이-K 유전체 구조물 사이에 배치되며;
    상기 제2 게이트 스택은 제2 도전성 게이트 구조물을 더 포함하며, 상기 유전체 구조물은 상기 제2 도전성 게이트 구조물과 상기 제2 하이-K 유전체 구조물 사이에 배치되며;
    상기 제2 게이트 스택의 제2 게이트 구조물 및 상기 제1 게이트 스택의 도전성 구조물은 제2 재료로부터 형성되며, 상기 제2 재료는 4.55eV보다 작은 일함수를 갖는 반도체 장치.
  9. 제8항에 있어서,
    상기 제2 게이트 스택의 제2 게이트 구조물은 상기 제1 게이트 스택의 도전성 구조물의 두께와 실질적으로 동일한 두께를 갖는 반도체 장치.
  10. 제9항에 있어서,
    상기 제2 게이트 구조물은 약 0.5nm 내지 약 5nm의 두께를 갖는 반도체 장치.
  11. 제8항에 있어서,
    상기 반도체 기판은 아이솔레이션 구조물에 의해 분리된 nFET 장치 영역 및 pFET 장치 영역을 포함하며, 상기 제1 게이트 스택은 상기 pFET 장치 영역 위에 배치되며, 상기 제2 게이트 스택은 상기 nFET 장치 영역 위에 배치되는 반도체 장치.
  12. 제11항에 있어서,
    상기 제1 게이트 스택은 상기 도전성 구조물과 접촉하는 제1 도전성 워드 라인 구조물을 더 포함하며;
    상기 제2 게이트 스택은 상기 제2 도전성 게이트 구조물과 접촉하는 제2 도전성 워드 라인 구조물을 더 포함하는 반도체 장치.
  13. 이중 게이트 구조물을 형성하는 방법으로서,
    반도체 기판의 nFET 장치 영역 및 pFET 장치 영역 위에 제1 도전성 재료층을 형성하는 단계; 및
    상기 nFET 장치 영역 및 상기 pFET 장치 영역 중 단지 하나의 위의 상기 제1 도전성 재료층의 일부분을 유전체 재료층으로 변환하는 단계
    를 포함하는 방법.
  14. 제13항에 있어서,
    상기 제1 도전성 재료층과 상이한 일함수를 갖는 제2 도전성 재료층을 상기 제1 도전성 재료층 위에 형성하는 단계를 더 포함하는 방법.
  15. 제13항 또는 제14항에 있어서,
    상기 nFET 장치 영역 및 상기 pFET 장치 영역 중 단지 하나의 위의 상기 제1 도전성 재료층의 일부분을 유전체 재료층으로 변환하는 단계는 유전체 산화물 재료층을 형성하기 위해 상기 nFET 장치 영역 및 상기 pFET 장치 영역 중 단지 하나의 위의 상기 제1 도전성 재료층의 일부분을 산화시키는 단계를 포함하는 방법.
  16. 제13항에 있어서,
    상기 반도체 기판 위에 하이-K 유전체 재료층을 형성하는 단계;
    상기 하이-K 유전체 재료층 위에 상기 제1 도전성 재료층을 형성하는 단계;
    상기 제1 도전성 재료층의 일부분을 산화시켜 상기 제1 도전성 재료층의 일부분을 상기 유전체 재료층으로 변환하는 단계; 및
    상기 도전성 재료층 및 상기 유전체 재료층 양측의 위에 제2 도전성 재료층을 형성하는 단계를 더 포함하는 방법.
  17. 제16항에 있어서,
    상기 제1 도전성 재료층 위에 마스킹 재료층을 형성하는 단계;
    상기 마스킹 재료층을 패터닝하여 마스킹 구조물을 형성하고, 상기 제1 도전성 재료층의 일부분을 노출시키는 단계; 및
    상기 제1 도전성 재료층의 일부분을 산화시켜 상기 제1 도전성 재료층의 일부분을 상기 유전체 재료층으로 변환한 후에, 및 상기 도전성 재료층 및 상기 유전체 재료층 양쪽의 위에 상기 제2 도전성 재료층을 형성하기 전에 상기 마스킹 구조물을 제거하는 단계를 더 포함하는 방법.
  18. 제16항 또는 제17항에 있어서,
    상기 하이-K 유전체 재료층 위에 도전성 재료층을 형성하는 단계는 상기 하이-K 유전체 재료층 위에 도전성 금속 질화물층을 형성하는 단계를 포함하며;
    상기 도전성 재료층의 일부분을 산화시켜 상기 도전성 재료층의 일부분을 유전체 재료층으로 변환하는 단계는 상기 도전성 금속 질화물층의 일부분을 산화시켜 상기 도전성 금속 질화물층의 일부분을 유전체 금속 산화 질화물 재료층으로 변환하는 단계를 포함하는 방법.
  19. 제16항 또는 제17항에 있어서,
    상기 제2 도전성 재료층 위에 도전성 워드 라인 재료층을 형성하는 단계; 및
    적어도 상기 제1 도전성 재료층, 상기 유전체 재료층, 상기 제2 도전성 재료층 및 상기 도전성 워드 라인 재료층을 패터닝하는 단계를 더 포함하는 방법.
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