KR20110088192A - 프레임 인터포저를 갖는 멀티 칩 패키지 - Google Patents

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KR20110088192A
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Abstract

멀티 칩 패키지(multi-chip package)를 제공한다. 상기 멀티 칩 패키지는 프레임 인터포저(frame interposer), 제 1 칩 스탁(first chip stack) 및 제 2 칩 스탁(second chip stack)을 구비한다. 상기 프레임 인터포저는 서로 마주보는 제 1 표면 및 제 2 표면을 구비한다. 상기 제 1 칩 스탁은 상기 제 1 표면에 부착되고 n 개의 반도체 칩들을 구비한다. 상기 제 2 칩 스탁은 상기 제 2 표면에 부착되고 m 개의 반도체 칩들을 구비한다. 상기 n 및 상기 m 은 양의 정수이다.

Description

프레임 인터포저를 갖는 멀티 칩 패키지{Multi-chip package having frame interposer}
본 발명은 반도체장치에 관한 것으로, 특히 프레임 인터포저를 갖는 멀티 칩 패키지 및 그 형성방법에 관한 것이다.
반도체장치의 경박단소화에 따라 멀티 칩 패키지의 구현기술이 다양하게 연구되고 있다. 상기 멀티 칩 패키지는 다수의 칩을 하나의 패키지 내에서 서로 전기적으로 접속되도록 구성한다. 일반적으로, 상기 멀티 칩 패키지는 휨(warpage)과 같이 제조공정에 기인한 불량에 취약한 구조를 갖는다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 높은 양산효율을 갖는 멀티 칩 패키지 및 그 형성방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 실시 예들은, 멀티 칩 패키지(multi-chip package)를 제공한다. 상기 멀티 칩 패키지는 프레임 인터포저(frame interposer), 제 1 칩 스탁(first chip stack) 및 제 2 칩 스탁(second chip stack)을 포함한다. 상기 프레임 인터포저는 서로 마주보는 제 1 표면 및 제 2 표면을 구비한다. 상기 제 1 칩 스탁은 상기 제 1 표면에 부착되고 n 개의 반도체 칩들을 구비한다. 상기 제 2 칩 스탁은 상기 제 2 표면에 부착되고 m 개의 반도체 칩들을 구비한다. 상기 n 및 상기 m 은 양의 정수이다.
몇몇 실시 예에 있어서, 상기 프레임 인터포저, 상기 제 1 칩 스탁 및 상기 제 2 칩 스탁은 봉지재(encapsulant)로 덮일 수 있다. 상기 봉지재는 상기 제 1 표면 상에 제 1 두께 및 상기 제 2 표면 상에 제 2 두께를 구비할 수 있다. 상기 제 1 두께 및 상기 제 2 두께는 실질적으로 동일할 수 있다. 상기 프레임 인터포저는 상기 봉지재와 실질적으로 동일한 폭을 구비할 수 있다.
다른 실시 예에 있어서, 상기 봉지재를 관통하여 상기 제 1 칩 스탁에 전기적으로 접속된 외부접속단자가 제공될 수 있다. 상기 제 1 칩 스탁은 상기 프레임 인터포저에 인접한 제 1 반도체 칩 및 상기 제 1 반도체 칩 상에 형성되고 상기 프레임 인터포저에서 가장 먼곳에 위치한 제 n 반도체 칩을 구비할 수 있다. 이 경우에, 상기 외부접속단자는 상기 제 n 반도체 칩 상에 제공될 수 있다.
또 다른 실시 예에 있어서, 상기 제 n 반도체 칩 및 상기 외부접속단자 사이에 형성된 재배선 패드가 제공될 수 있다. 상기 외부접속단자는 상기 재배선 패드를 경유하여 상기 제 1 칩 스탁 및 상기 제 2 칩 스탁에 전기적으로 접속될 수 있다. 상기 외부접속단자는 솔더 볼(solder ball), 도전성 범프(conductive bump), 리드그리드어레이(lead grid array; LGA), 핀그리드어레이(pin grid array; PGA), 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다.
또 다른 실시 예에 있어서, 상기 프레임 인터포저는 에치드 카파 리드 프레임(etched copper lead frame), 스탬프드 카파 리드 프레임(stamped copper lead frame), 에치드 얼로이42 리드 프레임(etched Alloy 42 lead frame), 스탬프드 얼로이42 리드 프레임(stamped Alloy 42 lead frame), 및 이들의 혼합 리드 프레임으로 이루어진 일군에서 선택된 하나일 수 있다.
또 다른 실시 예에 있어서, 상기 프레임 인터포저는 다수의 프레임 리드들 및 상기 프레임 리드들과 떨어진 프레임 패드를 포함할 수 있다. 상기 프레임 패드는 제 1 보조 패드, 제 2 보조 패드, 및 상기 제 1 보조 패드 및 상기 제 2 보조 패드 사이에 형성된 메인 패드를 구비할 수 있다. 상기 메인 패드 및 상기 제 1 보조 패드 사이에 형성된 제 1 개구부, 및 상기 메인 패드 및 상기 제 2 보조 패드 사이에 형성된 제 2 개구부가 제공될 수 있다.
또 다른 실시 예에 있어서, 상기 프레임 리드들은 제 1 프레임 리드 및 제 2 프레임 리드를 포함할 수 있다. 상기 프레임 패드는 상기 제 1 프레임 리드 및 상기 제 2 프레임 리드 사이에 제공될 수 있다.
또 다른 실시 예에 있어서, 상기 프레임 인터포저, 상기 제 1 칩 스탁 및 상기 제 2 칩 스탁을 덮고, 상기 제 1 개구부 및 상기 제 2 개구부를 채우는 봉지재를 포함할 수 있다. 상기 봉지재는 수지(resin) 및 필러(filler)를 구비할 수 있다. 상기 제 1 개구부 및 상기 제 2 개구부는 상기 필러보다 클 수 있다. 상기 필러는 상기 제 1 반도체 칩의 두께보다 클 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 칩 스탁은 상기 제 1 보조 패드 및 상기 메인 패드에 부착된 제 1 반도체 칩, 및 상기 제 1 반도체 칩 상에 부착된 제 2 반도체 칩을 포함할 수 있다. 상기 제 2 반도체 칩은 상기 제 1 반도체 칩에 부분적으로 중첩될 수 있다. 상기 제 2 반도체 칩의 일부 영역은 상기 제 2 개구부에 정렬될 수 있다.
또 다른 실시 예에 있어서, 상기 제 2 칩 스탁은 상기 제 2 보조 패드 및 상기 메인 패드에 부착된 제 1 반도체 칩, 및 상기 제 1 반도체 칩 상에 부착된 제 2 반도체 칩을 포함할 수 있다. 상기 제 2 반도체 칩은 상기 제 1 반도체 칩에 부분적으로 중첩될 수 있다. 상기 제 2 반도체 칩의 일부 영역은 상기 제 1 개구부에 정렬될 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 칩 스탁 및 상기 제 2 칩 스탁은 카스케이드 스탁(cascade stack), 오버행 스탁(overhang stack), 또는 오버행 스탁(overhang stack) 및 카스케이드 스탁(cascade stack)의 조합을 포함할 수 있다.
또 다른 실시 예에 있어서, 상기 프레임 인터포저에 제어 칩(control chip)을 부착할 수 있다.
또한, 본 발명의 실시 예들은, 전자시스템(electronic system)을 제공한다. 상기 전자시스템은 입출력 장치 및 상기 입출력 장치에 인접하게 형성되고 전기적으로 접속된 멀티 칩 패키지를 포함한다. 상기 멀티 칩 패키지는 프레임 인터포저(frame interposer), 제 1 칩 스탁(first chip stack) 및 제 2 칩 스탁(second chip stack)을 포함한다. 상기 프레임 인터포저는 서로 마주보는 제 1 표면 및 제 2 표면을 구비한다. 상기 제 1 칩 스탁은 상기 제 1 표면에 부착되고 n 개의 반도체 칩들을 구비한다. 상기 제 2 칩 스탁은 상기 제 2 표면에 부착되고 m 개의 반도체 칩들을 구비한다. 상기 n 및 상기 m 은 양의 정수이다.
다른 실시 예에 있어서, 상기 제 1 칩 스탁 및 상기 제 2 칩 스탁은 디램(dynamic random access memory; DRAM), 에스램(static random access memory; SRAM), 플래시메모리(flash memory), 상변화메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 알램(resistive random access memory; RRAM), 및 이들의 조합으로 이루어진 일군에서 선택된 하나를 포함할 수 있다.
또 다른 실시 예에 있어서, 상기 프레임 인터포저, 상기 제 1 칩 스탁 및 상기 제 2 칩 스탁을 덮는 봉지재가 제공될 수 있다. 상기 봉지재를 관통하여 상기 제 1 칩 스탁에 전기적으로 접속된 외부접속단자가 제공될 수 있다. 상기 외부접속단자는 상기 제 1 칩 스탁 및 상기 제 2 칩 스탁에 전기적으로 접속될 수 있다. 상기 프레임 인터포저는 상기 봉지재와 실질적으로 동일한 폭을 구비할 수 있다.
또 다른 실시 예에 있어서, 상기 입출력 장치에 인접하게 형성되고 전기적으로 접속된 제어기가 제공될 수 있다. 상기 제어기는 상기 멀티 칩 패키지에 전기적으로 접속될 수 있다.
본 발명의 실시 예들에 따르면, 프레임 인터포저를 갖는 멀티 칩 패키지가 제공된다. 상기 프레임 인터포저에 제 1 칩 스탁 및 제 2 칩 스탁이 부착된다. 상기 프레임 인터포저, 상기 제 1 칩 스탁 및 상기 제 2 칩 스탁은 봉지재(encapsulant)로 덮일 수 있다. 상기 프레임 인터포저는 상대적으로 저렴한 가격과 우수한 기계적 강도 그리고 높은 신뢰성을 갖는다. 결과적으로, 높은 양산효율을 갖는 멀티 칩 패키지를 구현할 수 있다.
도 1 내지 도 3은 본 발명의 제 1 실시 예에 따른 멀티 칩 패키지 및 그 형성방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 제 2 실시 예에 따른 멀티 칩 패키지 및 그 형성방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 제 3 실시 예에 따른 멀티 칩 패키지를 채택하는 반도체모듈을 설명하기 위한 평면도이다.
도 6은 본 발명의 제 4 실시 예에 따른 멀티 칩 패키지를 채택하는 전자시스템의 구성도이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제 1, 제 2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
[실시예 1]
도 1 내지 도 3은 본 발명의 제 1 실시 예에 따른 멀티 칩 패키지 및 그 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 프레임 패드(115) 및 프레임 리드들(117, 118)을 갖는 프레임 인터포저(frame interposer; 110)를 준비한다. 상기 프레임 패드(115)는 메인 패드(112) 및 보조 패드들(113, 114)을 구비할 수 있다. 상기 프레임 인터포저(110)는 서로 마주보는 제 1 표면(S1) 및 제 2 표면(S2)을 정의할 수 있다. 상기 프레임 인터포저(110)는 에치드 카파 리드 프레임(etched copper lead frame), 스탬프드 카파 리드 프레임(stamped copper lead frame), 에치드 얼로이42 리드 프레임(etched Alloy 42 lead frame), 스탬프드 얼로이42 리드 프레임(stamped Alloy 42 lead frame), 및 이들의 혼합 리드 프레임으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
상기 메인 패드(112)는 제 1 보조 패드(113) 및 제 2 보조 패드(114) 사이에 제공될 수 있다. 상기 메인 패드(112) 및 상기 보조 패드들(113, 114) 사이에 제 1폭(W1)을 갖는 개구부들(113H, 114H)을 형성할 수 있다. 상기 개구부들(113H, 114H)은 제 1 개구부(113H) 및 제 2 개구부(114H)를 포함할 수 있다. 상기 보조 패드들(113, 114)의 각각은 연장되어 상기 메인 패드(112)에 접속된 구성을 가질 수 있다. 상기 메인 패드(112)는 병렬 형성된 여러 개로 구성될 수 있다. 상기 프레임 패드(115)는 제 1 프레임 리드(117) 및 제 2 프레임 리드(118) 사이에 제공될 수 있다. 상기 프레임 리드들(117, 118)의 각각은 상기 프레임 패드(115)로부터 떨어질 수 있다. 상기 제 1 프레임 리드(117) 및 상기 제 2 프레임 리드(118)는 우회배선(도시되지 않음)을 경유하여 서로 전기적으로 접속될 수 있다.
상기 프레임 인터포저(110)는 상기 메인 패드(112)의 가운데를 중심으로 하는 대칭구조를 보일 수 있다. 상기 프레임 인터포저(110)는 다양한 형태로 가공이 용이하고, 우수한 기계적 강도를 구비하며, 균일한 두께 및 낮은 전기저항을 보일 수 있다.
도 2를 참조하면, 상기 프레임 인터포저(110)의 상기 제 1 표면(S1)에 제 1 칩 스탁(first chip stack; 10)을 부착할 수 있으며, 상기 프레임 인터포저(110)의 상기 제 2 표면(S2)에 제 2 칩 스탁(second chip stack; 20)을 부착할 수 있다. 상기 제 2 칩 스탁(20)은 제 1 내부배선(41)을 사용하여 상기 제 1 프레임 리드(117)에 전기적으로 접속할 수 있으며, 상기 제 1 칩 스탁(10)은 제 2 내부배선(42)을 사용하여 상기 제 2 프레임 리드(118)에 전기적으로 접속할 수 있다. 상기 제 1 칩 스탁(10)은 n 개의 반도체 칩들(11 - 18)을 구비할 수 있으며, 상기 제 2 칩 스탁(20)은 m 개의 반도체 칩들(21 - 28)을 구비할 수 있다. 여기서, 상기 n 및 상기 m 은 양의 정수이다. 또한, 상기 n 및 상기 m 은 2의 배수일 수 있으며, 상기 n 및 상기 m 은 같을 수도 있다.
예를 들면, 상기 제 1 칩 스탁(10)은 제 1 내지 제 8 반도체 칩들(11 - 18)을 구비할 수 있으며, 상기 제 2 칩 스탁(20)은 제 9 내지 제 16 반도체 칩들(21 - 28)을 구비할 수 있다. 상기 제 1 내지 제 16 반도체 칩들(11 - 18, 21 - 28)은 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시메모리(flash memory), 상변화메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다. 상기 제 1 반도체 칩(11)은 상기 프레임 인터포저(110)의 상기 제 1 표면(S1)에 부착할 수 있다. 이 경우에, 상기 제 1 반도체 칩(11)은 상기 메인 패드(112) 및 상기 제 1 보조 패드(113)와 중첩될 수 있다. 상기 제 1 반도체 칩(11) 및 상기 프레임 인터포저(110) 사이에 접착제가 개재될 수 있으나 간략한 설명을 위하여 생략하기로 한다.
상기 제 2 내지 제 8 반도체 칩들(12 - 18)은 상기 제 1 반도체 칩(11) 상에 차례로 부착될 수 있다. 도 2에 도시된 바와 같이, 상기 제 1 내지 제 8 반도체 칩들(11 - 18)은 카스케이드 스탁(cascade stack)을 구성할 수 있다. 이 경우에, 상기 제 2 반도체 칩(12)은 상기 제 1 반도체 칩(11)에 부분적으로 중첩될 수 있다. 바꾸어 말하면, 상기 제 2 반도체 칩(12)의 일부 영역은 상기 제 1 반도체 칩(11)과 중첩되지 않을 수 있다. 상기 제 1 반도체 칩(11)과 중첩되지 않은 상기 제 2 반도체 칩(12)의 일부 영역은 상기 제 2 개구부(114H)에 중첩될 수 있다. 즉, 상기 제 2 개구부(114H)는 상기 제 2 반도체 칩(12)의 일부 영역에 정렬될 수 있다.
상기 제 1 내지 제 8 반도체 칩들(11 - 18)은 상기 제 2 내부배선(42)을 경유하여 상기 제 2 프레임 리드(118)에 전기적으로 접속될 수 있다. 상기 제 1 칩 스탁(10)의 표면에 재배선 패드들(33)을 형성할 수 있다. 상기 재배선 패드들(33)은 상기 제 1 칩 스탁(10) 내의 제 n 번째 칩 상에 형성할 수 있다. 예를 들면, 상기 재배선 패드들(33)은 상기 제 8 반도체 칩(18) 상에 형성할 수 있다. 즉, 상기 재배선 패드들(33)은 상기 제 1 칩 스탁(10) 내의 최외곽 칩 상에 형성할 수 있다. 상기 재배선 패드들(33)은 구리(Cu), 알루미늄(Al), 및/또는 텅스텐(W)과 같은 금속막으로 형성할 수 있다. 상기 제 1 내지 제 8 반도체 칩들(11 - 18)은 상기 제 2 내부배선(42)을 경유하여 상기 재배선 패드들(33)에 전기적으로 접속될 수 있다.
상기 제 9 반도체 칩(21)은 상기 프레임 인터포저(110)의 상기 제 2 표면(S2)에 부착할 수 있다. 이 경우에, 상기 제 9 반도체 칩(21)은 상기 메인 패드(112) 및 상기 제 2 보조 패드(114)와 중첩될 수 있다. 상기 제 9 반도체 칩(21) 및 상기 프레임 인터포저(110) 사이에도 접착제가 개재될 수 있으나 간략한 설명을 위하여 생략하기로 한다.
상기 제 10 내지 제 16 반도체 칩들(22 - 28)은 상기 제 9 반도체 칩(21) 상에 차례로 부착될 수 있다. 도 2에 도시된 바와 같이, 상기 제 9 내지 제 16 반도체 칩들(21 - 28)은 카스케이드 스탁(cascade stack)을 구성할 수 있다. 이 경우에, 상기 제 10 반도체 칩(22)은 상기 제 9 반도체 칩(21)에 부분적으로 중첩될 수 있다. 바꾸어 말하면, 상기 제 10 반도체 칩(22)의 일부 영역은 상기 제 9 반도체 칩(21)과 중첩되지 않을 수 있다. 상기 제 9 반도체 칩(21)과 중첩되지 않은 상기 제 10 반도체 칩(22)의 일부 영역은 상기 제 1 개구부(113H)에 중첩될 수 있다. 즉, 상기 제 1 개구부(113H)는 상기 제 10 반도체 칩(22)의 일부 영역에 정렬될 수 있다.
상기 제 9 내지 제 16 반도체 칩들(21 - 28)은 상기 제 1 내부배선(41)을 경유하여 상기 제 1 프레임 리드(117)에 전기적으로 접속될 수 있다. 상기 제 1 내부배선(41) 및 상기 제 2 내부배선(42)은 와이어 본딩(wire bonding)기술, 빔 리드 본딩(beam lead bonding)기술, 테이프 본딩(tape bonding)기술, 및 이들의 조합으로 이루어진 일군에서 선택된 하나를 이용하여 형성할 수 있다. 상기 제 1 내부배선(41) 및 상기 제 2 내부배선(42)은 골드 와이어(gold wire), 알루미늄 와이어(aluminum wire), 빔 리드(beam lead), 도전성 테이프(conductive tape), 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다. 몇몇 실시 예에서, 상기 제 9 내지 제 16 반도체 칩들(21 - 28)은 상기 제 1 내부배선(41), 상기 제 1 프레임 리드(117), 상기 제 2 프레임 리드(118) 및 상기 제 2 내부배선(42)을 경유하여 상기 재배선 패드들(33)에 전기적으로 접속될 수 있다. 상기 제 1 칩 스탁(10) 및 상기 제 2 칩 스탁(20)은 상기 프레임 인터포저(110)의 중심점을 기준으로 하는 점대칭(point symmetry) 구조를 보일 수 있다.
몇몇 다른 실시 예에서, 상기 제 1 칩 스탁(10) 및 상기 제 2 칩 스탁(20)은 오버행 스탁(overhang stack), 또는 오버행 스탁(overhang stack) 및 카스케이드 스탁(cascade stack)의 조합을 포함할 수 있다.
도 3을 참조하면, 상기 제 1 칩 스탁(10) 및 상기 제 2 칩 스탁(20)을 덮는 봉지재(encapsulant; 45)를 형성할 수 있다. 상기 봉지재(45)를 관통하여 상기 재배선 패드들(33)에 접촉된 외부접속단자들(35)을 형성할 수 있다. 상기 외부접속단자들(35)은 솔더 볼(solder ball)일 수 있다. 상기 프레임 리드들(117, 118)은 트리밍(trimming) 공정을 이용하여 부분적으로 제거될 수 있다. 즉, 상기 프레임 인터포저(110)는 상기 봉지재(45)와 실질적으로 동일한 폭을 구비할 수 있다. 결과적으로, 상기 프레임 인터포저(frame interposer; 110), 상기 제 1 칩 스탁(10), 상기 제 2 칩 스탁(20), 상기 내부배선들(41, 42), 상기 재배선 패드들(33), 상기 봉지재(45), 및 상기 외부접속단자들(35)을 구비하는 멀티 칩 패키지(multi-chip package)를 형성할 수 있다.
상기 봉지재(45)는 수지(resin) 및 필러(filler)를 포함하는 에폭시몰딩컴파운드(epoxy molding compound; EMC)일 수 있다. 상기 필러(filler)는 55㎛ - 125㎛ 크기를 갖는 구상 필러(filler)일 수 있다. 상기 봉지재(45)는 상기 제 1 표면(S1) 상에 제 1 두께(T1)를 구비할 수 있으며, 상기 제 2 표면(S2) 상에 제 2 두께(T2)를 구비할 수 있다. 상기 제 1 두께(T1) 및 상기 제 2 두께(T2)는 실질적으로 동일할 수 있다.
상술한 바와 같이, 상기 제 2 개구부(114H)는 상기 제 2 반도체 칩(12)의 일부 영역에 정렬될 수 있으며, 상기 제 1 개구부(113H)는 상기 제 10 반도체 칩(22)의 일부 영역에 정렬될 수 있다. 즉, 상기 제 1 개구부(113H)는 상기 제 10 반도체 칩(22) 및 상기 제 1 반도체 칩(11) 사이에 개재될 수 있으며, 상기 제 2 개구부(114H)는 상기 제 2 반도체 칩(12) 및 상기 제 9 반도체 칩(21) 사이에 개재될 수 있다. 또한, 상기 제 1 개구부(113H) 및 상기 제 2 개구부(114H)는 제 1폭(도 1의 W1)을 구비할 수 있다. 상기 제 1폭(도 1의 W1)은 상기 필러(filler) 보다 클 수 있다.
상기 제 1 개구부(113H) 및 상기 제 2 개구부(114H)는 상기 봉지재(45)로 채워질 수 있다. 상기 제 1 개구부(113H) 및 상기 제 2 개구부(114H)의 존재에 기인하여, 상기 봉지재(45)는 우수한 매립특성을 보일 수 있다. 본 발명의 실시 예에 따르면, 상기 필러(filler)는 종래에 비하여 상대적으로 큰 것을 사용할 수 있다. 예를 들면, 상기 필러(filler)는 상기 제 1 반도체 칩(11)의 두께보다 큰 것일 수 있다. 상대적으로 큰 사이즈의 필러(filler)를 포함하는 에폭시몰딩컴파운드(epoxy molding compound; EMC)는 상대적으로 낮은 구매비용 및 우수한 신뢰성을 보일 수 있다. 바꾸어 말하면, 저렴한 비용으로 우수한 신뢰성을 갖는 멀티 칩 패키지(multi-chip package)를 구현할 수 있다.
상기 외부접속단자(35)는 레이저 드릴링(laser drilling)기술을 이용하여 형성할 수 있다. 몇몇 다른 실시 예에서, 상기 외부접속단자(35)는 도전성 범프(conductive bump), 리드그리드어레이(lead grid array; LGA), 핀그리드어레이(pin grid array; PGA), 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다. 상기 외부접속단자(35)는 상기 제 1 칩 스탁(10) 및 상기 제 2 칩 스탁(20)에 전기적으로 접속될 수 있다.
상술한 바와 같이, 상기 프레임 인터포저(110)는 상기 메인 패드(112)의 가운데를 중심으로 하는 대칭구조를 보일 수 있다. 또한, 상기 제 1 칩 스탁(10) 및 상기 제 2 칩 스탁(20)은 상기 프레임 인터포저(110)의 중심점을 기준으로 하는 점대칭(point symmetry) 구조를 보일 수 있다. 상기 제 1 두께(T1) 및 상기 제 2 두께(T2)는 실질적으로 동일할 수 있다. 더 나아가서, 상기 프레임 인터포저(110)는 우수한 기계적 강도를 보일 수 있다. 결과적으로, 본 발명의 제 1 실시 예에 따른 멀티 칩 패키지는 휨(warpage)과 같이 제조공정에 기인한 불량을 현저히 개선할 수 있다.
[실시예 2]
도 4는 본 발명의 제 2 실시 예에 따른 멀티 칩 패키지 및 그 형성방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 본 발명의 제 2 실시 예에 따른 멀티 칩 패키지는 프레임 인터포저(frame interposer; 110), 제 1 칩 스탁(10), 제 2 칩 스탁(20), 내부배선들(41, 42, 43), 재배선 패드들(33), 봉지재(45), 외부접속단자들(35), 및 제어 칩(control chip; 49)을 구비할 수 있다. 이하에서는 제 1 실시 예와의 차이점만 간략하게 설명하기로 한다.
상기 제어 칩(49)은 상기 프레임 인터포저(110)의 일면에 장착할 수 있다. 예를들면, 상기 제어 칩(49)은 제 1 보조 패드(113) 상에 부착할 수 있다. 상기 제어 칩(49)은 제 3 내부배선(43)을 통하여 제 2 프레임 리드(118)에 전기적으로 접속될 수 있다. 상기 내부배선들(41, 42, 43)은 와이어 본딩(wire bonding)기술, 빔 리드 본딩(beam lead bonding)기술, 테이프 본딩(tape bonding)기술, 및 이들의 조합으로 이루어진 일군에서 선택된 하나를 이용하여 형성할 수 있다. 상기 내부배선들(41, 42, 43)은 골드 와이어(gold wire), 알루미늄 와이어(aluminum wire), 빔 리드(beam lead), 도전성 테이프(conductive tape), 및 이들의 조합으로 이루어진 일군에서 선택된 하나일 수 있다.
[실시예 3]
도 5는 본 발명의 제 3 실시 예에 따른 멀티 칩 패키지를 채택하는 반도체모듈을 설명하기 위한 평면도이다.
도 5를 참조하면, 본 발명의 제 3 실시 예에 따른 반도체모듈은 모듈 기판(210), 복수의 멀티 칩 패키지들(207), 및 제어 칩 패키지(203)를 구비할 수 있다. 상기 모듈 기판(210)에 입출력 단자들(205)을 형성할 수 있다. 상기 멀티 칩 패키지들(207)은 도 1 내지 도 4를 참조하여 설명한 것과 유사한 것일 수 있다.
상기 멀티 칩 패키지들(207) 및 상기 제어 칩 패키지(203)는 상기 모듈 기판(210)에 장착할 수 있다. 상기 멀티 칩 패키지들(207) 및 상기 제어 칩 패키지(203)는 상기 입출력 단자들(205)에 전기적으로 직/병렬 접속될 수 있다.
상기 제어 칩 패키지(203)는 생략될 수 있다. 상기 멀티 칩 패키지들(207)은 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시메모리(flash memory), 상변화메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다. 이 경우에, 본 발명의 제 3 실시 예에 따른 반도체모듈은 메모리 모듈일 수 있다.
[실시예 4]
도 6은 본 발명의 제 4 실시 예에 따른 멀티 칩 패키지를 채택하는 전자시스템의 구성도이다.
도 6을 참조하면, 본 발명의 제 4 실시 예에 따른 전자시스템(1100)은 제어기(1110), 입출력 장치(1120), 기억 장치(1130), 인터페이스(1140), 및 버스 구조체(1150)을 구비할 수 있다. 상기 기억 장치(1130)는 도 1 내지 도 4를 참조하여 설명한 것과 유사한 멀티 칩 패키지를 구비하는 것일 수 있다. 상기 버스 구조체(1150)는 상기 제어기(1110), 상기 입출력 장치(1120), 상기 기억 장치(1130), 및 상기 인터페이스(1140) 상호 간에 데이터들이 이동하는 통로를 제공하는 역할을 할 수 있다.
상기 제어기(1110)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 제어기(1110)에 의해 실행되는 명령어 등을 저장하는 역할을 할 수 있다.
상기 기억 장치(1130)는 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시메모리(flash memory), 상변화메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 구비할 수 있다. 예를 들면, 상기 전자시스템(1100)은 반도체 디스크 장치(solid state disk; SSD)일 수 있다.
상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 역할을 할 수 있다. 상기 인터페이스(1140)는 유무선 형태일 수 있다. 예를 들어, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 상기 전자 시스템(1100)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있다.
상기 전자 시스템(1100)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1100)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1100)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDAM(Wideband Code Division Multiple Access), CDMA2000과 같은 통신 시스템에서 사용될 수 있다.
10, 20: 칩 스탁(chip stack)
11 - 18, 21 - 28: 반도체 칩
33: 재배선 패드
35: 외부접속단자
41, 42, 43: 내부배선
45: 봉지재(encapsulant)
49: 제어 칩(control chip)
110: 프레임 인터포저(frame interposer)
112: 메인 패드
113, 114: 보조 패드
113H, 114H: 개구부
115: 프레임 패드
117, 118: 프레임 리드
203: 제어 칩 패키지
205: 입출력 단자
207: 반도체 패키지
210: 모듈 기판
1100: 전자 시스템
1110: 제어기
1120: 입출력 장치
1130: 기억 장치
1140: 인터페이스
1150: 버스 구조체

Claims (10)

  1. 서로 마주보는 제 1 표면 및 제 2 표면을 갖는 프레임 인터포저(frame interposer);
    상기 제 1 표면에 부착되고 n 개의 반도체 칩들을 갖는 제 1 칩 스탁(first chip stack); 및
    상기 제 2 표면에 부착되고 m 개의 반도체 칩들을 갖는 제 2 칩 스탁(second chip stack)을 포함하되, 상기 n 및 상기 m 은 양의 정수인 멀티 칩 패키지(multi-chip package).
  2. 제 1 항에 있어서,
    상기 프레임 인터포저, 상기 제 1 칩 스탁 및 상기 제 2 칩 스탁을 덮는 봉지재(encapsulant)를 더 포함하는 멀티 칩 패키지.
  3. 제 2 항에 있어서,
    상기 봉지재는 상기 제 1 표면 상에 제 1 두께 및 상기 제 2 표면 상에 제 2 두께를 구비하되, 상기 제 1 두께 및 상기 제 2 두께는 실질적으로 동일한 멀티 칩 패키지.
  4. 제 2 항에 있어서,
    상기 프레임 인터포저는 상기 봉지재와 실질적으로 동일한 폭을 갖는 멀티 칩 패키지.
  5. 제 2 항에 있어서,
    상기 봉지재를 관통하여 상기 제 1 칩 스탁에 전기적으로 접속된 외부접속단자를 더 포함하되, 상기 제 1 칩 스탁은
    상기 프레임 인터포저에 인접한 제 1 반도체 칩; 및
    상기 제 1 반도체 칩 상에 형성되고 상기 프레임 인터포저에서 가장 먼곳에 위치한 제 n 반도체 칩을 구비하고, 상기 외부접속단자는 상기 제 n 반도체 칩 상에 형성된 멀티 칩 패키지.
  6. 제 5 항에 있어서,
    상기 제 n 반도체 칩 및 상기 외부접속단자 사이에 형성된 재배선 패드를 더포함하되, 상기 외부접속단자는 상기 재배선 패드를 경유하여 상기 제 1 칩 스탁 및 상기 제 2 칩 스탁에 전기적으로 접속된 멀티 칩 패키지.
  7. 제 5 항에 있어서,
    상기 외부접속단자는 솔더 볼(solder ball), 도전성 범프(conductive bump), 리드그리드어레이(lead grid array; LGA), 핀그리드어레이(pin grid array; PGA), 및 이들의 조합으로 이루어진 일군에서 선택된 하나인 멀티 칩 패키지.
  8. 제 1 항에 있어서,
    상기 프레임 인터포저는 에치드 카파 리드 프레임(etched copper lead frame), 스탬프드 카파 리드 프레임(stamped copper lead frame), 에치드 얼로이42 리드 프레임(etched Alloy 42 lead frame), 스탬프드 얼로이42 리드 프레임(stamped Alloy 42 lead frame), 및 이들의 혼합 리드 프레임으로 이루어진 일군에서 선택된 하나인 멀티 칩 패키지.
  9. 제 1 항에 있어서,
    상기 프레임 인터포저는
    다수의 프레임 리드들; 및
    상기 프레임 리드들과 떨어진 프레임 패드를 포함하되, 상기 프레임 패드는 제 1 보조 패드, 제 2 보조 패드, 및 상기 제 1 보조 패드 및 상기 제 2 보조 패드 사이에 형성된 메인 패드를 구비하고, 상기 메인 패드 및 상기 제 1 보조 패드 사이에 형성된 제 1 개구부, 및 상기 메인 패드 및 상기 제 2 보조 패드 사이에 형성된 제 2 개구부를 갖는 멀티 칩 패키지.
  10. 제 9 항에 있어서,
    상기 프레임 리드들은 제 1 프레임 리드 및 제 2 프레임 리드를 포함하되, 상기 프레임 패드는 상기 제 1 프레임 리드 및 상기 제 2 프레임 리드 사이에 형성된 멀티 칩 패키지.
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