KR20110074352A - 표시장치와 그 게이트펄스 변조 제어방법 - Google Patents

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Abstract

본 발명은 표시장치에 관한 것으로, 데이터라인들과 게이트라인들이 교차되는 표시패널; 단일 FLK 신호와 순차적으로 지연되는 I(I는 2 이상의 정수) 상 게이트 쉬프트 클럭들을 출력하는 타이밍 콘트롤러; 상기 단일 FLK 신호를 분주하여 J(J는 2 이상 I 보다 작은 정수) 개의 FLK 신호를 출력하는 FLK 분주회로; 디지털 비디오 데이터를 데이터전압으로 변환하여 상기 데이터라인들에 공급하는 데이터 구동회로; 및 게이트 쉬프트 클럭을 레벨 쉬프팅하여 게이트펄스를 발생하고, 상기 분주된 FLK 신호에 동기하여 상기 게이트펄스의 폴링 에지 전압을 변조한 후에 상기 게이트펄스를 상기 게이트라인들에 순차적으로 공급하는 게이트 구동회로를 구비한다.

Description

표시장치와 그 게이트펄스 변조 제어방법{DISPLAY DEVICE AND METHOD FOR CONTROLLING GATE PULSE MODULATION}
본 발명은 표시장치와 그 게이트펄스 변조 제어방법에 관한 것이다.
액정표시장치는 경량, 박형, 저소비 전력구동 등의 특징으로 인해 그 응용범위가 점차 넓어지고 있는 추세에 있다. 액정표시장치는 노트북 PC와 같은 휴대용 컴퓨터, 사무 자동화 기기, 오디오/비디오 기기, 옥내외 광고 표시장치 등으로 이용되고 있다. 액정표시장치는 액정셀들에 인가되는 전계를 제어하여 백라이트 유닛으로부터 입사되는 빛을 변조함으로써 화상을 표시한다.
액티브 매트릭스 타입의 액정표시장치는 화소마다 형성되어 화소전극에 공급되는 데이터전압을 스위칭하는 TFT(Thin Film Transistor)를 포함한 액정표시패널, 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 데이터 구동회로, 액정표시패널의 게이트라인들에 게이트펄스(또는 스캔펄스)를 순차적으로 공급하기 위한 게이트 구동회로, 및 상기 구동회로들의 동작 타이밍을 제어하기 위한 타이밍 콘트롤러 등을 구비한다.
액티브 매트릭스 타입의 액정표시장치에서 액정셀에 충전되는 전압은 TFT(Thin Film Transistor)의 기생용량으로 인하여 발생되는 킥백전압(Kickback Voltage)(또는 Feed Through Voltage, △Vp)에 영향을 받는다. 킥백전압(△Vp)은 수학식 1과 같다.
Figure 112009080375006-PAT00001
여기서, 'Cgd'는 게이트라인에 접속된 TFT의 게이트단자와 액정셀의 화소전극에 접속된 TFT의 드레인단자 사이에 형성되는 기생용량이고, 'VGH-VGL'는 게이트라인에 공급되는 게이트펄스의 게이트하이전압과 게이트로우전압의 차전압이다.
킥백전압(△Vp)으로 인하여 액정셀의 화소전극에 인가되는 전압이 변동되어 표시화상에서 플리커, 잔상, 색편차 등이 보일 수 있다. 킥백전압(△Vp)을 줄이기 위하여, 게이트펄스의 폴링에지에서 게이트 하이 전압(VGH)을 변조하는 게이트펄스 변조방법(Gate Pulse Modulation, GPM)이 있다. 도 1은 게이트펄스가 변조되지 않은 예(NO GPM)와 게이트펄스가 변조된 예(GPM)를 보여 주는 파형도이다. 게이트펄스의 변조 파형의 폴링 에지에서 게이트 하이 전압(VGH)은 낮아진다.
타이밍 콘트롤러는 게이트 스타트 펄스(Gate Start Pulse, GSP)를 쉬프트시키기 위한 게이트 쉬프트 클럭들(Gate Shift Clock, GSC)과 함께, 게이트펄스의 변조 타이밍을 제어하기 위한 게이트펄스 변조 제어신호(이하, "FLK") 신호를 발생한 다. 일반적으로 게이트 쉬프트 클럭들은 순차적으로 지연된 2 상(phase) 이상의 클럭들로 발생되고, FLK 신호는 게이트 쉬프트 클럭마다 동기된다. 게이트 구동회로 내의 게이트펄스 변조회로는 FLK 신호에 동기하여 게이트 하이 전압(VGH)을 변조한다.
그런데, 도 2와 같이 제N(N은 양의 정수) 게이트펄스(Nth GP)와 제N+1 게이트펄스{(N+1)th GP)}를 중첩(Overlap)하면, 게이트펄스의 에지뿐 아니라 게이트 하이 전압(VGH)을 유지하여야 하는 펄스폭 기간 내에서 FLK 신호에 의해 게이트 하이 전압(VGH)이 낮아지게 된다. 도 2에서, "VGHM"은 FLK 신호에 동기되어 변조된 게이트 하이 전압이다. 이는 게이트 하이 전압(VGH)이 필요 없는 구간에서 변조되므로 소비전류의 증가를 초래할 뿐 아니라 액정표시패널의 데이터전압 충전율 감소를 초래한다.
이 문제를 해결하기 위하여, FLK 신호를 2 상 이상으로 분할하고 게이트펄스 변조회로를 FLK 신호 각각에 독립적으로 구성하는 방법이 고려될 수 있다. 그러나 이 방법은 FLK 신호들의 개수 증가로 인하여 타이밍 콘트롤러 내에 회로 구성이 추가되고 타이밍 콘트롤러의 출력 핀 증가를 필요로 하고 게이트펄스의 중첩 구간이 길수록 FLK 신호들의 개수가 증가하는 문제를 초래한다.
본 발명은 타이밍 콘트롤러의 변경 없이 서로 중첩된 게이트 펄스들을 변조 할 수 있는 표시장치와 그 게이트 펄스 변조 제어방법을 제공한다.
본 발명의 일 양상으로서, 본 발명의 표시장치는 데이터라인들과 게이트라인들이 교차되는 표시패널; 단일 FLK 신호와 순차적으로 지연되는 I(I는 2 이상의 정수) 상 게이트 쉬프트 클럭들을 출력하는 타이밍 콘트롤러; 상기 단일 FLK 신호를 분주하여 J(J는 2 이상 I 보다 작은 정수) 개의 FLK 신호를 출력하는 FLK 분주회로; 디지털 비디오 데이터를 데이터전압으로 변환하여 상기 데이터라인들에 공급하는 데이터 구동회로; 및 게이트 쉬프트 클럭을 레벨 쉬프팅하여 게이트펄스를 발생하고, 상기 분주된 FLK 신호에 동기하여 상기 게이트펄스의 폴링 에지 전압을 변조한 후에 상기 게이트펄스를 상기 게이트라인들에 순차적으로 공급하는 게이트 구동회로를 구비한다.
상기 표시장치의 게이트펄스 변조 제어방법은 단일 FLK 신호를 분주하여 상기 J 개의 FLK 신호를 발생하는 단계; 및 상기 게이트 쉬프트 클럭을 레벨 쉬프팅하여 게이트펄스를 발생하고, 상기 분주된 FLK 신호에 동기하여 상기 게이트펄스의 폴링 에지 전압을 변조한 후에 상기 게이트펄스를 상기 게이트라인들에 순차적으로 공급하는 단계를 포함한다.
본 발명은 타이밍 콘트롤러로부터 출력되는 단일 FLK 신호를 분주하고 분주 된 FLK 신호를 이용하여 게이트펄스의 폴링 에지 전압을 변조하여 타이밍 콘트롤러의 변경 없이 서로 중첩된 게이트 펄스들을 변조할 수 있다.
본 발명의 표시장치는 게이트펄스(또는 스캔펄스)를 게이트라인들에 순차적으로 공급하여 라인 순차 스캐닝으로 픽셀들에 비디오 데이터를 기입하는 어떠한 표시장치도 포함한다. 예를 들어, 본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 유기발광다이오드 표시장치(Organic Light Emitting Diode, OLED), 전기영동 표시장치(Electrophoresis, EPD) 중 어느 하나일 수 있다.
본 발명의 액정표시장치는 액정모드로 구분할 때 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 등의 액정모드로도 구현될 수 있다. 본 발명의 액정표시장치는 투과율 대 전압 특성으로 구분할 때 노말리 화이트 모드(Normally White Mode) 또는 노말리 블랙 모드(Normally Black mode)로 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다.
이하 첨부된 도면을 참조하여 액정표시장치를 중심으로 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 본 발명의 표시장치는 아래의 실시예 설명에서 액정표시장치를 중심으로 예시하였지만, 액정표시장치에 한정되지 않는 것에 주의하여야 한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
이하의 설명에서 사용되는 구성요소들의 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 명칭과는 상이할 수 있다.
도 3을 참조하면, 본 발명의 표시장치는 표시패널(10), 데이터 구동회로, FLK 분주회로(21), 게이트 구동회로, 및 타이밍 콘트롤러(11) 등을 구비한다.
표시패널(10)은 두 장의 기판 사이에 액정층이 형성된다. 표시패널(10)의 하부 기판에는 데이터라인들, 데이터라인들과 교차되는 게이트라인들, 데이터라인들과 게이트라인들의 교차부마다 형성된 TFT들, TFT에 접속되어 화소전극(1)과 공통전극(2) 사이의 전계에 의해 구동되는 액정셀들, 및 스토리지 커패시터 등을 포함한 TFT 어레이가 형성된다. 표시패널(10)의 상부기판 상에는 블랙매트릭스와 컬러필터를 포함한 컬러필터 어레이가 형성된다. 공통전극(2)은 TN 모드와 VA 모드와 같은 수직전계 구동방식에서 상부기판 상에 형성되며, IPS 모드와 FFS 모드와 같은 수평전계 구동방식에서 화소전극과 함께 하부 유리기판 상에 형성될 수 있다. 표시패널(10)의 상부기판과 하부기판 상에는 광축이 직교하는 편광판이 부착되고, 액정층과 접하는 계면에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다.
표시패널(10)은 액정표시장치에 한정되지 않고, 유기발광다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 중 어느 하나의 표시패널로 구현될 수 있다.
데이터 구동회로는 다수의 소스 드라이브 IC들(12)을 포함한다. 소스 드라 이브 IC들(12)은 타이밍 콘트롤러(11)로부터 디지털 비디오 데이터들(RGB)을 입력 받는다. 소스 드라이브 IC들(12)은 타이밍 콘트롤러(11)로부터의 소스 타이밍 제어신호에 응답하여 디지털 비디오 데이터들(RGB)을 정극성/부극성 아날로그 데이터전압으로 변환한 후에 그 데이터전압을 게이트펄스에 동기되도록 표시패널(10)의 데이터라인들에 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(10)의 데이터라인들에 접속될 수 있다. 도 3은 소스 드라이브 IC들은 TCP(Tape Carrier Package)에 실장되어 인쇄회로보드(Printed Circuit Board, PCB)(14)와 표시패널(10)의 하부 유리기판에 TAB 방식으로 접합된 예를 보여 준다.
FLK 분주회로(21)는 타이밍 콘트롤러(11)와 게이트 구동회로 사이에 접속된다. FLK 분주회로(21)는 PCB(14) 상에 실장될 수 있다. FLK 분주회로(21)는 타이밍 콘트롤러(11)로부터 입력된 단일 FLK 신호를 분주하여 다수의 FLK 신호들(FLKⅠ~FLKⅢ)을 발생하고 그 FLK 신호들(FLKⅠ~FLKⅢ)을 게이트 구동회로로 출력한다.
게이트 구동회로는 타이밍 콘트롤러(11)와 표시패널(10)의 게이트라인들 사이에 접속된 레벨 쉬프터(level shiftet)(22), 및 쉬프트 레지스터(13)를 포함한다.
레벨 쉬프터(22)는 타이밍 콘트롤러(11)로부터 입력되는 게이트 쉬프트 클럭들(CLK)의 TTL(Transistor-Transistor- Logic) 로직 레벨을 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL)으로 레벨 쉬프팅한다. 게이트 쉬프트 클럭 들(GCLK1~GCLK6)은 소정의 위상차를 갖는 I(i는 2 이상의 양의 정수) 상(phase) 클럭으로 레벨 쉬프터(22)에 입력된다. 도 3에서, 게이트 쉬프트 클럭들(GCLK1~GCLK6)은 6 상 클럭들을 예시한 것이다.
레벨 쉬프터(22)는 FLK 분주회로(21)로부터 입력되는 FLK 신호들(FLKⅠ~FLKⅢ)에 응답하여 레벨 쉬프트된 클럭들의 폴링 에지에서 게이트 하이 전압(VGH)을 낮게 변조하여 킥백전압(△Vp)을 줄인다. 쉬프트 레지스터(13)는 레벨 쉬프터(22)로부터 입력되는 클럭들을 쉬프트시켜 표시패널(10)의 게이트라인들에 게이트펄스를 순차적으로 공급한다.
게이트 구동회로는 GIP(Gate In Panel) 방식으로 표시패널(10)의 하부 기판 상에 직접 형성되거나 TAB 방식으로 표시패널(10)의 게이트라인들과 타이밍 콘트롤러(11) 사이에 연결될 수 있다. GIP 방식에서, 레벨 쉬프터(22)는 PCB(14) 상에 실장되고, 쉬프트 레지스터(13)는 표시패널(10)의 하부기판 상에 형성될 수 있다. TAB 방식에서, 레벨 쉬프터와 쉬프트 레지스터는 하나위 IC 칩으로 집적되고 TCP 상에 실장되어 표시패널(10)의 하부기판에 접착될 수 있다. FLK 분주회로(21)는 레벨 쉬프터(22)에 내장될 수 있다.
타이밍 콘트롤러(11)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 외부의 호스트 컴퓨터로부터 디지털 비디오 데이터(RGB)를 입력 받는다. 타이밍 콘트롤러(11)는 호스트 컴퓨터로부터 입력되는 디지털 비디오 데이터들(RGB)을 소스 드라이브 IC들(12)로 전송한다.
타이밍 콘트롤러(11)는 LVDS 또는 TMDS 인터페이스 수신회로를 통해 호스트 컴퓨터로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받는다. 타이밍 콘트롤러(11)는 호스트 컴퓨터로부터의 타이밍 신호를 기준으로 소스 드라이브 IC들과 게이트 구동회로의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 구동회로의 동작 타임을 제어하기 위한 게이트 타이밍 제어신호, 소스 드라이브 IC들(12)의 동작 타이밍과 데이터전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다.
게이트 타이밍 제어신호는 게이트 스타트 펄스(GSP), 게이트 쉬프트 클럭(CLK), 단일 FLK 신호, 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 쉬프트 레지스터(13)에 입력되어 쉬프트 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(CLK)은 레벨 쉬프터(22)에 입력되어 레벨 쉬프팅된 후에 쉬프트 레지스터(13)에 입력되며, 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호로 이용된다. 단일 FLK 신호(FLK)는 게이트 쉬프트 클럭(CLK)의 클럭마다 동기되는 클럭들로 발생되어 게이트펄스의 변조 타이밍을 제어한다. 게이트 출력 인에이블신호(GOE)는 쉬프트 레지스터(13)의 출력 타이밍을 제어한다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity, POL), 및 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이브 IC들(12)의 쉬프트 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이브 IC들(12) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들로부터 출력되는 데이터전압의 극성을 제어한다. 타이밍 콘트롤러(11)과 소스 드라이브 IC들(12) 사이의 데이터 전송 인터페이스가 mini LVDS 인터페이스라면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다.
도 4는 타이밍 콘트롤러(11)로부터 출력되는 단일 FLK 신호(FLK)와 6 상 게이트 쉬프트 클럭들을 보여 주는 파형도이다.
도 4를 참조하면, 타이밍 콘트롤러(11)는 위상이 순차적으로 지연되는 6 상 게이트 쉬프트 클럭들(GCLK1~GCLK6)과, 6 상 게이트 쉬프트 클럭들(GCLK1~GCLK6) 보다 높은 주파수로 발생되는 단일 FLK 신호(FLK)를 출력한다. 게이트 쉬프트 클럭들(GCLK1~GCLK6)과 단일 FLK 신호(FLK)는 기저전압(GND 0V)와 로직 전원 전압(Vcc 3.3V) 사이에서 스윙한다.
게이트 쉬프트 클럭들(GCLK1~GCLK6)에서, 제N(도 4에서 N은 1과 6 사이에서 순환되는 정수) 게이트 쉬프트 클럭은 제N-1 게이트 쉬프트 클럭의 뒷 부분과 소정 시간만큼 중첩되고, 제N+1 게이트 쉬프트 클럭의 앞 부분과 소정 시간만큼 중첩된다. 제6 게이트 쉬프트 클럭(GCLK6)은 제5 게이트 쉬프트 클럭(GCLK5)의 뒷 부분과 중첩되고, 제1 게이트 쉬프트 클럭(GCLK1)의 앞 부분과 중첩된다.
단일 FLK 신호(FLK)의 클럭들은 게이트 쉬프트 클럭들(GCLK1~GCLK6) 각각에 동기된다. 따라서, 단일 FLK 신호(FLK)의 주파수는 게이트 쉬프트 클럭 들(GCLK1~GCLK6)의 주파수에 비하여 6 배 정도 높다.
도 5는 FLK 분주회로(21)를 보여 주는 블록도이다.
도 5를 참조하면, FLK 분주회로(21)는 제1 FLK 분주회로(31)와, 제2 FLK 분주회로(32)를 포함한다.
제1 FLK 분주회로(31)는 도 6과 같은 AND 게이트를 이용하여 단일 FLK 신호(FLK), 제N 게이트 쉬프트 클럭, 및 제N+2 게이트 쉬프트 클럭을 논리곱 연산하여 제1 내지 제6 FLK 신호들(FLK1~FLK6)을 발생한다. 제1 내지 제6 FLK 신호들(FLK1~FLK6)은 게이트 쉬프트 클럭들(GCLK1~GCLK6) 간의 위상차와 동일한 위상차를 가지며, 게이트 쉬프트 클럭들(GCLK1~GCLK6)과 동일한 주파수를 갖는다.
제2 FLK 분주회로(32)는 도 7과 같은 OR 게이트를 이용하여 제1 FLK 신호(FLK1)와 제4 FLK 신호(FLK4)를 논리합 연산한 결과로 제Ⅰ FLK 신호(FLKⅠ)를 발생하고, 제2 FLK 신호(FLK2)와 제5 FLK 신호(FLK5)를 논리합 연산한 결과로 제Ⅱ FLK 신호(FLKⅡ)를 발생한다. 그리고 제2 FLK 분주회로(32)는 제3 FLK 신호(FLK3)와 제6 FLK 신호(FLK6)를 논리합 연산한 결과로 제Ⅲ FLK 신호(FLKⅢ)를 발생한다. 제Ⅰ내지 Ⅲ FLK 신호들(FLKⅠ~FLKⅢ)의 주파수는 도 9와 같이 제1 내지 제6 FLK 신호들(FLK1~FLK6)의 주파수에 비하여 2 배 높다.
도 8은 레벨 쉬프터(22)를 상세히 보여 주는 회로도이다. 도 9는 FLK 분주회로(21)에 의해 분주된 FLK 신호들(FLKⅠ~FLKⅢ)과 레벨 쉬프터(22)의 출력들을 보여 주는 파형도이다.
도 8 및 도 9를 참조하면, 레벨 쉬프터(22)는 제1 내지 제6 게이트펄스 변조 회로들(821~826)을 구비한다.
게이트펄스 변조회로들(821~826) 각각에는 FLK 신호들(FLKⅠ~FLKⅢ) 중 어느 하나와 게이트 쉬프트 클럭들(GCLK1~GCLK6) 중 어느 하나가 입력된다. 그리고 게이트펄스 변조회로들(821~826) 각각에는 게이트 하이 전압(VGH), 게이트 변조 하이 전압(VGM), 및 게이트 로우 전압(VGL)이 공급된다. 게이트 하이 전압(VGH)은 표시패널(10)의 TFT 어레이에 형성된 TFT들의 문턱 전압 이상으로 설정된 전압으로서 대략 20V 정도의 전압이다. 게이트 로우 전압(VGL)은 표시패널(10)의 TFT 어레이에 형성된 TFT들의 문턱 전압 보다 낮은 전압으로 전압으로서 대략 -5V 정도의 전압이다. 게이트 변조 하이 전압(VGM)은 게이트 하이 전압(VGH) 보다 낮고 게이트 로우 전압(VGL) 보다 높은 전압이다.
제1 게이트펄스 변조회로(821)는 제Ⅰ FLK신호(FLKⅠ)와 제1 게이트 쉬프트 클럭(GCLK1)에 응답하여 제1 게이트펄스(GPM1)를 출력한다. 제2 게이트펄스 변조회로(822)는 제Ⅱ FLK신호(FLKⅡ)와 제2 게이트 쉬프트 클럭(GCLK2)에 응답하여 제2 게이트펄스(GPM2)를 출력한다. 제3 게이트펄스 변조회로(823)는 제Ⅲ FLK신호(FLKⅢ)와 제3 게이트 쉬프트 클럭(GCLK3)에 응답하여 제3 게이트펄스(GPM3)를 출력한다. 제4 게이트펄스 변조회로(824)은 제Ⅰ FLK신호(FLKⅠ)와 제4 게이트 쉬프트 클럭(GCLK4)에 응답하여 제4 게이트펄스(GPM4)를 출력한다. 제5 게이트펄스 변조회로(825)는 제Ⅱ FLK신호(FLKⅡ)와 제5 게이트 쉬프트 클럭(GCLK5)에 응답하여 제5 게이트펄스(GPM5)를 출력한다. 제6 게이트펄스 변조회로(826)는 제Ⅲ FLK신호(FLKⅢ)와 제6 게이트 쉬프트 클럭(GCLK6)에 응답하여 제6 게이트펄스(GPM6)를 출력한다. 게이트펄스들(GPM1~GPM6) 각각은 게이트 로우 전압(VGL)과 게이트 하이 전압(VGH) 사이에서 스윙하고 게이트 쉬프트 클럭(GCLK1~GCLK6)과 동일한 위상차로 순차 지연된다. 게이트펄스들(GPM1~GPM6)의 폴링 에지 전압은 FLK신호(FLKⅠ~FLKⅢ)의 폴링 에지에 동기하여 게이트 하이 전압(VGH)으로부터 게이트 변조 하이 전압(VGM)으로 낮아진 다음, 게이트 변조 하이 전압(VGM)으로부터 게이트 로우 전압(VGL)으로 낮아진다. 게이트펄스들(GPM1~GPM6)은 쉬프트 레지스터(13)를 통해 표시패널(10)의 게이트라인들에 공급된다.
게이트펄스 변조회로들(821~826) 각각은 로직부(83), 제1 내지 제3 트랜지스터(T1~T3) 등을 구비한다. 제1 및 제2 트랜지스터(T1, T2)는 n 타입 MOS TFT(Metal Oxide Semiconductor TFT)로 구현되고, 제3 트랜지스터(T3)는 p 타입 MOS TFT로 구현된다.
로직부(83)는 FLK 분주회로(21)로부터 입력된 FLK 신호들(FLKⅠ~FLKⅢ) 중 어느 하나와 게이트 쉬프트 클럭들(GCLK1~GCLK6) 중 어느 하나에 응답하여 트랜지스터들(T1~T3)의 온/오프(ON/OFF) 동작 타이밍을 제어한다. 로직부(83)는 제1 출력 단자를 통해 제1 트랜지스터(T1)를 제어하기 위한 제1 스위치 제어신호를 출력한다. 로직부(83)는 제2 출력 단자를 통해 제2 트랜지스터(T2)를 제어하기 위한 제2 스위치 제어신호를 출력한다. 로직부(83)는 제3 출력 단자를 통해 제3 트랜지스터(T3)를 제어하기 위한 제3 스위치 제어신호를 출력한다.
제1 트랜지스터(T1)는 로직부(83)의 제어 하에 게이트 쉬프트 클럭(GCLK1~GCLK6)의 라이징 에지에 동기하여 턴-온되어 게이트 하이 전압(VGH)을 게 이트펄스 변조회로(821~826)의 출력단자에 공급하며, FLK 신호(FLKⅠ~FLKⅢ)의 폴링 에지에 동기하여 턴-오프된다. 제1 트랜지스터(T1)의 게이트전극은 로직부(83)의 제1 출력 단자에 접속되고, 제1 트랜지스터(T1)의 드레인전극은 게이트펄스 변조회로(821~826)의 출력단자에 접속된다. 제1 트랜지스터(T1)의 소스 전극에는 게이트 하이 전압(VGH)이 공급된다.
제2 트랜지스터(T2)는 로직부(83)의 제어 하에 FLK 신호(FLKⅠ~FLKⅢ)의 폴링 에지에 동기하여 턴-온되어 게이트 변조 하이 전압(VGM)을 게이트펄스 변조회로(821~826)의 출력단자에 공급하며, 게이트 쉬프트 클럭(GCLK1~GCLK6)의 폴링 에지에 동기하여 턴-오프된다. 제2 트랜지스터(T2)의 게이트전극은 로직부(22)의 제2 출력 단자에 접속되고, 제2 트랜지스터(T2)의 소스전극은 게이트펄스 변조회로(821~826)의 출력단자에 접속된다. 제2 트랜지스터(T2)의 드레인 전극에는 게이트 변조 하이 전압(VGM)이 공급된다.
제3 트랜지스터(T3)는 로직부(83)의 제어 하에 게이트 쉬프트 클럭(GCLK1~GCLK6)의 폴링 에지에 동기하여 턴-온되어 게이트 로우 전압(VGL)을 게이트펄스 변조회로(821~826)의 출력단자에 공급하며, 게이트 쉬프트 클럭(GCLK1~GCLK6)의 라이징 에지에 동기하여 턴-오프된다. 제3 트랜지스터(T3)의 게이트전극은 로직부(22)의 제3 출력 단자에 접속되고, 제3 트랜지스터(T3)의 드레인전극은 게이트펄스 변조회로(821~826)의 출력단자에 접속된다. 제3 트랜지스터(T3)의 소스 전극에는 게이트 로우 전압(VGL)이 공급된다.
타이밍 콘트롤러(11)는 4 상 게이트 쉬프트 클럭들(GCLK1~GCLK4)를 발생할 수 있다. 도 10 내지 도 15는 4 상 게이트 쉬프트 클럭들(GCLK1~GCLK4)에 대한 게이트펄스 변조 방법의 실시예를 보여 주는 도면들이다.
도 10은 타이밍 콘트롤러(11)로부터 출력되는 단일 FLK 신호(FLK)와 4 상 게이트 쉬프트 클럭들(GCLK1~GCLK4)을 보여 주는 파형도이다.
도 10을 참조하면, 타이밍 콘트롤러(11)는 위상이 순차적으로 지연되는 4상 게이트 쉬프트 클럭들(GCLK1~GCLK4)과, 4상 게이트 쉬프트 클럭들(GCLK1~GCLK4) 보다 높은 주파수로 발생되는 단일 FLK 신호(FLK)를 출력한다. 게이트 쉬프트 클럭들(GCLK1~GCLK4)과 단일 FLK 신호(FLK)는 기저전압(GND 0V)과 로직 전원 전압(Vcc 3.3V) 사이에서 스윙한다.
게이트 쉬프트 클럭들(GCLK1~GCLK4)에서, 제N(도 10에서 N은 1과 4 사이에서 순환되는 정수) 게이트 쉬프트 클럭은 제N-1 게이트 쉬프트 클럭의 뒷 부분과 소정 시간만큼 중첩되고, 제N+1 게이트 쉬프트 클럭의 앞 부분과 소정 시간만큼 중첩된다. 제4 게이트 쉬프트 클럭(GCLK4)은 제3 게이트 쉬프트 클럭(GCLK3)의 뒷 부분과 중첩되고, 제1 게이트 쉬프트 클럭(GCLK1)의 앞 부분과 중첩된다.
단일 FLK 신호(FLK)의 클럭들은 게이트 쉬프트 클럭들(GCLK1~GCLK4) 각각에 동기된다. 따라서, 단일 FLK 신호(FLK)의 주파수는 게이트 쉬프트 클럭들(GCLK1~GCLK4)의 주파수에 비하여 4 배 정도 높다.
한편, 본 발명의 게이트 쉬프트 클럭들은 6 상 게이트 쉬프트 클럭들이나 후술하는 4 상 게이트 쉬프트 클럭들에 한정되지 않는다. 예컨대, 타이밍 콘트롤러(11)는 단일 FLK 신호(FLK)와 순차적으로 지연되는 I(I는 2 이상의 정수) 상 게 이트 쉬프트 클럭들을 출력할 수 있다. FLK 분주회로(21)는 단일 FLK 신호(FLK)를 분주하여 J(J는 2 이상 I 보다 작은 정수) 개의 FLK 신호를 출력할 수 있다.
도 11은 도 10에 도시된 단일 FLK 신호(FLK)를 분주하기 위한 FLK 분주회로(21)를 보여 주는 블록도이다.
도 11을 참조하면, FLK 분주회로(21)는 제1 FLK 분주회로(31)와, 제2 FLK 분주회로(32)를 포함한다.
제1 FLK 분주회로(31)는 도 12와 같은 AND 게이트를 이용하여 단일 FLK 신호(FLK), 제N 게이트 쉬프트 클럭, 및 제N+1 게이트 쉬프트 클럭을 논리곱 연산하여 제1 내지 제4 FLK 신호들(FLK1~FLK4)을 발생한다. 제1 내지 제4 FLK 신호들(FLK1~FLK4)은 게이트 쉬프트 클럭들(GCLK1~GCLK4) 간의 위상차와 동일한 위상차를 가지며, 게이트 쉬프트 클럭들(GCLK1~GCLK4)과 동일한 주파수를 갖는다.
제2 FLK 분주회로(32)는 도 13과 같은 OR 게이트를 이용하여 제1 FLK 신호(FLK1)와 제3 FLK 신호(FLK3)를 논리합 연산한 결과로 제Ⅰ FLK 신호(FLKⅠ)를 발생하고, 제2 FLK 신호(FLK2)와 제4 FLK 신호(FLK4)를 논리합 연산한 결과로 제Ⅱ FLK 신호(FLKⅡ)를 발생한다. 제Ⅰ및 Ⅱ FLK 신호들(FLKⅠ~FLKⅡ)의 주파수는 도 15와 같이 제1 내지 제4 FLK 신호들(FLK1~FLK4)의 주파수에 비하여 2 배 높다.
도 14는 도 10에 도시된 4 상 게이트 쉬프트 클럭들(GCLK1~GCLK4)을 레벨 쉬프팅하기 위한 레벨 쉬프터(22)를 상세히 보여 주는 회로도이다. 도 15는 도 11에 도시된 FLK 분주회로(21)에 의해 분주된 FLK 신호들(FLKⅠ~FLKⅢ)과 도 14에 도시된 레벨 쉬프터(22)의 출력들을 보여 주는 파형도이다.
도 14 및 도 15를 참조하면, 레벨 쉬프터(22)는 제1 내지 제4 게이트펄스 변조회로들(821~824)을 구비한다.
게이트펄스 변조회로들(821~824) 각각에는 FLK 신호들(FLKⅠ, FLKⅡ) 중 어느 하나와 게이트 쉬프트 클럭들(GCLK1~GCLK4) 중 어느 하나가 입력된다. 그리고 게이트펄스 변조회로들(821~824) 각각에는 게이트 하이 전압(VGH), 게이트 변조 하이 전압(VGM), 및 게이트 로우 전압(VGL)이 공급된다.
제1 게이트펄스 변조회로(821)는 제Ⅰ FLK신호(FLKⅠ)와 제1 게이트 쉬프트 클럭(GCLK1)에 응답하여 제1 게이트펄스(GPM1)를 출력한다. 제2 게이트펄스 변조회로(822)는 제Ⅱ FLK신호(FLKⅡ)와 제2 게이트 쉬프트 클럭(GCLK2)에 응답하여 제2 게이트펄스(GPM2)를 출력한다. 제3 게이트펄스 변조회로(823)는 제Ⅰ FLK신호(FLKⅠ)와 제3 게이트 쉬프트 클럭(GCLK3)에 응답하여 제3 게이트펄스(GPM3)를 출력한다. 제4 게이트펄스 변조회로(824)은 제Ⅱ FLK신호(FLKⅡ)와 제4 게이트 쉬프트 클럭(GCLK4)에 응답하여 제4 게이트펄스(GPM4)를 출력한다. 게이트펄스들(GPM1~GPM4) 각각은 게이트 로우 전압(VGL)과 게이트 하이 전압(VGH) 사이에서 스윙하고 게이트 쉬프트 클럭(GCLK1~GCLK6)과 동일한 위상차로 순차 지연된다. 게이트펄스들(GPM1~GPM4)의 폴링 에지 전압은 FLK신호(FLKⅠ, FLKⅡ)의 폴링 에지에 동기하여 게이트 하이 전압(VGH)으로부터 게이트 변조 하이 전압(VGM)으로 낮아진 다음, 게이트 변조 하이 전압(VGM)으로부터 게이트 로우 전압(VGL)으로 낮아진다. 게이트펄스들(GPM1~GPM4)은 쉬프트 레지스터(13)를 통해 표시패널(10)의 게이트라인들에 공급된다.
게이트펄스 변조회로들(821~824) 각각은 로직부(83), 제1 내지 제3 트랜지스터(T1~T3) 등을 구비한다. 제1 및 제2 트랜지스터(T1, T2)는 n 타입 MOS TFT(Metal Oxide Semiconductor TFT)로 구현되고, 제3 트랜지스터(T3)는 p 타입 MOS TFT로 구현된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 게이트펄스의 레벨 쉬프팅과 게이트 하이 전압의 변조를 보여 주는 파형도이다.
도 2는 게이트펄스의 중첩 구동에서 단일 FLK 신호로 게이트펄스를 변조한 예를 보여 주는 파형도이다.
도 3은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 4는 도 3에 도시된 타이밍 콘트롤러로부터 출력되는 단일 FLK 신호와 6 상 게이트 쉬프트 클럭들을 보여 주는 파형도이다.
도 5는 도 3에 도시된 FLK 분주회로의 제1 실시예를 보여 주는 블록도이다.
도 6은 도 5에 도시된 제1 FLK 분주회로를 상세히 보여 주는 회로도이다.
도 7은 도 5에 도시된 제2 FLK 분주회로를 상세히 보여 주는 회로도이다.
도 8은 도 3에 도시된 레벨 쉬프터의 제1 실시예를 상세히 보여 주는 회로도이다.
도 9는 도 5에 도시된 FLK 분주회로에 의해 분주된 FLK 신호들과 도 8에 도시된 레벨 쉬프터의 출력들을 보여 주는 파형도이다.
도 10은 도 3에 도시된 타이밍 콘트롤러로부터 출력되는 단일 FLK 신호와 4 상 게이트 쉬프트 클럭들을 보여 주는 파형도이다.
도 11은 도 3에 도시된 FLK 분주회로의 제2 실시예를 보여 주는 블록도이다.
도 12는 도 11에 도시된 제1 FLK 분주회로를 상세히 보여 주는 회로도이다.
도 13은 도 11에 도시된 제2 FLK 분주회로를 상세히 보여 주는 회로도이다.
도 14는 도 3에 도시된 레벨 쉬프터의 제2 실시예를 상세히 보여 주는 회로도이다.
도 15는 도 11에 도시된 FLK 분주회로에 의해 분주된 FLK 신호들과 도 14에 도시된 레벨 쉬프터의 출력들을 보여 주는 파형도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 표시패널 12 : 소스 드라이브 IC
13 : 쉬프트 레지스터 14 : PCB
21 : FLK 분주회로
22 : 레벨 쉬프터

Claims (11)

  1. 데이터라인들과 게이트라인들이 교차되는 표시패널;
    단일 FLK 신호와 순차적으로 지연되는 I(I는 2 이상의 정수) 상 게이트 쉬프트 클럭들을 출력하는 타이밍 콘트롤러;
    상기 단일 FLK 신호를 분주하여 J(J는 2 이상 I 보다 작은 정수) 개의 FLK 신호를 출력하는 FLK 분주회로;
    디지털 비디오 데이터를 데이터전압으로 변환하여 상기 데이터라인들에 공급하는 데이터 구동회로; 및
    게이트 쉬프트 클럭을 레벨 쉬프팅하여 게이트펄스를 발생하고, 상기 분주된 FLK 신호에 동기하여 상기 게이트펄스의 폴링 에지 전압을 변조한 후에 상기 게이트펄스를 상기 게이트라인들에 순차적으로 공급하는 게이트 구동회로를 구비하는 것을 특징으로 하는 표시장치.
  2. 제 1 항에 있어서,
    상기 게이트 쉬프트 클럭들은 적어도 일부가 서로 중첩되고,
    제N(N은 양의 정수) 게이트 쉬프트 클럭은 제N-1 게이트 쉬프트 클럭의 뒷 부분과 소정 시간만큼 중첩되고, 제N+1 게이트 쉬프트 클럭의 앞 부분과 소정 시간만큼 중첩되는 것을 특징으로 하는 표시장치.
  3. 제 2 항에 있어서,
    상기 단일 FLK 신호의 주파수는 상기 게이트 쉬프트 클럭들의 주파수에 비하여 I 배 높은 것을 특징으로 하는 표시장치.
  4. 제 3 항에 있어서,
    상기 게이트 쉬프트 클럭들은 순차적으로 지연되는 제1 내지 제6 게이트 쉬프트 클럭들을 포함하고,
    상기 FLK 분주회로는,
    상기 단일 FLK 신호, 상기 제N 게이트 쉬프트 클럭, 및 제N+2 게이트 쉬프트 클럭을 논리곱 연산하여 제1 내지 제6 FLK 신호들을 발생하는 제1 FLK 분주회로;
    상기 제1 FLK 신호와 제4 FLK 신호를 논리합 연산한 결과로 제Ⅰ FLK 신호를 발생하고, 제2 FLK 신호와 제5 FLK 신호를 논리합 연산한 결과로 제Ⅱ FLK 신호를 발생하며, 제3 FLK 신호와 제6 FLK 신호를 논리합 연산한 결과로 제Ⅲ FLK 신호를 발생하는 제2 FLK 분주회로를 구비하는 것을 특징으로 하는 표시장치.
  5. 제 4 항에 있어서,
    상기 제1 내지 제6 FLK 신호들은 상기 게이트 쉬프트 클럭들 간의 위상차와 동일한 위상차를 가지며, 상기 게이트 쉬프트 클럭들과 실질적으로 동일한 주파수를 가지며,
    상기 제Ⅰ내지 Ⅲ FLK 신호들의 주파수는 상기 제1 내지 제6 FLK 신호들의 주파수에 비하여 2 배 높은 것을 특징으로 하는 표시장치.
  6. 제 5 항에 있어서,
    상기 레벨 쉬프터는,
    상기 제Ⅰ FLK신호와 제1 게이트 쉬프트 클럭에 응답하여 제1 게이트펄스를 출력하고 상기 제Ⅰ FLK신호의 폴링 에지와 제1 게이트 쉬프트 클럭의 폴링 에지 사이에서 상기 제1 게이트펄스의 전압을 소정의 게이트 변조 하이 전압까지 낮추는 제1 게이트펄스 변조회로;
    상기 제Ⅱ FLK신호와 상기 제2 게이트 쉬프트 클럭에 응답하여 제2 게이트펄스를 출력하고 상기 제Ⅱ FLK신호의 폴링 에지와 상기 제2 게이트 쉬프트 클럭의 폴링 에지 사이에서 상기 제2 게이트펄스의 전압을 상기 게이트 변조 하이 전압까지 낮추는 제2 게이트펄스 변조회로;
    상기 제Ⅲ FLK신호와 상기 제3 게이트 쉬프트 클럭에 응답하여 제3 게이트펄스를 출력하고 상기 제Ⅲ FLK신호의 폴링 에지와 상기 제3 게이트 쉬프트 클럭의 폴링 에지 사이에서 상기 제3 게이트펄스의 전압을 상기 게이트 변조 하이 전압까지 낮추는 제3 게이트펄스 변조회로;
    상기 제Ⅰ FLK신호와 상기 제4 게이트 쉬프트 클럭에 응답하여 제4 게이트펄스를 출력하고 상기 제Ⅰ FLK신호의 폴링 에지와 상기 제4 게이트 쉬프트 클럭의 폴링 에지 사이에서 상기 제4 게이트펄스의 전압을 상기 게이트 변조 하이 전압까지 낮추는 제4 게이트펄스 변조회로;
    상기 제Ⅱ FLK신호와 상기 제5 게이트 쉬프트 클럭에 응답하여 제5 게이트펄스를 출력하고 상기 제Ⅱ FLK신호의 폴링 에지와 상기 제5 게이트 쉬프트 클럭의 폴링 에지 사이에서 상기 제5 게이트펄스의 전압을 상기 게이트 변조 하이 전압까지 낮추는 제5 게이트펄스 변조회로; 및
    상기 제Ⅲ FLK신호와 상기 제6 게이트 쉬프트 클럭에 응답하여 제6 게이트펄스를 출력하고 상기 제Ⅲ FLK신호의 폴링 에지와 상기 제6 게이트 쉬프트 클럭의 폴링 에지 사이에서 상기 제6 게이트펄스의 전압을 상기 게이트 변조 하이 전압까지 낮추는 제6 게이트펄스 변조회로를 구비하고,
    상기 게이트펄스들 각각은 게이트 로우 전압과 게이트 하이 전압 사이에서 스윙하고 상기 게이트 쉬프트 클럭과 동일한 위상차로 순차 지연되며, 상기 게이트 변조 하이 전압은 상기 게이트 로우 전압보다 높고 상기 게이트 하이 전압보다 낮은 것을 특징으로 하는 표시장치.
  7. 제 3 항에 있어서,
    상기 게이트 쉬프트 클럭들은 순차적으로 지연되는 제1 내지 제4 게이트 쉬프트 클럭들을 포함하고,
    상기 FLK 분주회로는,
    상기 단일 FLK 신호, 상기 제N 게이트 쉬프트 클럭, 및 제N+1 게이트 쉬프트 클럭을 논리곱 연산하여 제1 내지 제4 FLK 신호들을 발생하는 제1 FLK 분주회로;
    상기 제1 FLK 신호와 제3 FLK 신호를 논리합 연산한 결과로 제Ⅰ FLK 신호를 발생하고, 제2 FLK 신호와 제4 FLK 신호를 논리합 연산한 결과로 제Ⅱ FLK 신호를 발생하는 제2 FLK 분주회로를 구비하는 것을 특징으로 하는 표시장치.
  8. 제 7 항에 있어서,
    상기 제1 내지 제4 FLK 신호들은 상기 게이트 쉬프트 클럭들 간의 위상차와 동일한 위상차를 가지며, 상기 게이트 쉬프트 클럭들과 실질적으로 동일한 주파수를 가지며,
    상기 제Ⅰ및 Ⅱ FLK 신호들의 주파수는 상기 제1 내지 제4 FLK 신호들의 주파수에 비하여 2 배 높은 것을 특징으로 하는 표시장치.
  9. 제 8 항에 있어서,
    상기 레벨 쉬프터는,
    상기 제Ⅰ FLK신호와 제1 게이트 쉬프트 클럭에 응답하여 제1 게이트펄스를 출력하고 상기 제Ⅰ FLK신호의 폴링 에지와 제1 게이트 쉬프트 클럭의 폴링 에지 사이에서 상기 제1 게이트펄스의 전압을 소정의 게이트 변조 하이 전압까지 낮추는 제1 게이트펄스 변조회로;
    상기 제Ⅱ FLK신호와 상기 제2 게이트 쉬프트 클럭에 응답하여 제2 게이트펄스를 출력하고 상기 제Ⅱ FLK신호의 폴링 에지와 상기 제2 게이트 쉬프트 클럭의 폴링 에지 사이에서 상기 제2 게이트펄스의 전압을 상기 게이트 변조 하이 전압까지 낮추는 제2 게이트펄스 변조회로;
    상기 제Ⅰ FLK신호와 상기 제3 게이트 쉬프트 클럭에 응답하여 제3 게이트펄스를 출력하고 상기 제Ⅰ FLK신호의 폴링 에지와 상기 제3 게이트 쉬프트 클럭의 폴링 에지 사이에서 상기 제3 게이트펄스의 전압을 상기 게이트 변조 하이 전압까지 낮추는 제3 게이트펄스 변조회로; 및
    상기 제Ⅱ FLK신호와 상기 제4 게이트 쉬프트 클럭에 응답하여 제4 게이트펄스를 출력하고 상기 제Ⅱ FLK신호의 폴링 에지와 상기 제4 게이트 쉬프트 클럭의 폴링 에지 사이에서 상기 제4 게이트펄스의 전압을 상기 게이트 변조 하이 전압까지 낮추는 제4 게이트펄스 변조회로를 구비하고,
    상기 게이트펄스들 각각은 게이트 로우 전압과 게이트 하이 전압 사이에서 스윙하고 상기 게이트 쉬프트 클럭과 동일한 위상차로 순차 지연되며, 상기 게이트 변조 하이 전압은 상기 게이트 로우 전압보다 높고 상기 게이트 하이 전압보다 낮은 것을 특징으로 하는 표시장치.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 표시장치는 액정표시장치(LCD), 유기발광다이오드 표시장치(OLED), 전기영동 표시장치(EPD) 중 어느 하나인 것을 특징으로 하는 표시장치.
  11. 데이터라인들과 게이트라인들이 교차되는 표시패널, 단일 FLK 신호와 순차적으로 지연되는 I(I는 2 이상의 정수) 상 게이트 쉬프트 클럭들을 출력하는 타이밍 콘트롤러, 및 디지털 비디오 데이터를 데이터전압으로 변환하여 상기 데이터라인들 에 공급하는 데이터 구동회로를 구비하는 표시장치의 게이트펄스 변조 제어방법에 있어서,
    상기 단일 FLK 신호를 분주하여 J(J는 2 이상 I 보다 작은 정수) 개의 FLK 신호를 발생하는 단계; 및
    상기 게이트 쉬프트 클럭을 레벨 쉬프팅하여 게이트펄스를 발생하고, 상기 분주된 FLK 신호에 동기하여 상기 게이트펄스의 폴링 에지 전압을 변조한 후에 상기 게이트펄스를 상기 게이트라인들에 순차적으로 공급하는 단계를 포함하는 것을 특징으로 하는 표시장치의 게이트펄스 변조 제어방법.
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