KR20110043211A - 플래시 메모리 장치의 동작 방법 및 그것을 포함하는 메모리 시스템 - Google Patents

플래시 메모리 장치의 동작 방법 및 그것을 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명은 플래시 메모리 장치의 동작 방법 및 그것을 포함하는 메모리 시스템에 관한 것이다. 본 발명의 실시 예에 따른 메모리 시스템은 올 비트 라인(All BL) 구조를 갖는 플래시 메모리 장치 및 상기 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함한다. 상기 플래시 메모리 장치는 오드 비트 라인(Odd BL) 또는 이븐 비트 라인(Even BL)에 연결된 메모리 셀을 감지하는 동안에, 상기 이븐 비트 라인 또는 상기 오드 비트 라인에 연결된 메모리 셀을 독출한다. 본 발명의 실시 예에 따른 플래시 메모리 장치의 동작 방법에 의하면, 라지 사이즈 페이지를 분할하여 스몰 사이즈 페이지 단위로 읽기 동작을 수행할 수 있고, 플래시 메모리 장치의 읽기 동작의 성능을 향상시킬 수 있다.

Description

플래시 메모리 장치의 동작 방법 및 그것을 포함하는 메모리 시스템{THE OPERATION METHOD OF FLASH MEMORY DEVICE AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 플래시 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리 장치와 EEPROM, FRAM, PRAM, MRAM, 플래시 메모리(flash memory) 등과 같은 불휘발성 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원이 차단되면 저장된 데이터를 보존할 수 없다. 반면에, 불휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지므로, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
플래시 메모리는 데이터를 저장하는 메모리 셀 어레이(memory cell array)를 포함한다. 메모리 셀 어레이는 복수의 메모리 블록(memory block)으로 구성된다. 각각의 메모리 블록은 복수의 페이지(page)로 구성된다. 각각의 페이지는 하나의 워드 라인을 공유하는 복수의 메모리 셀(memory cell)로 구성된다. 플래시 메모리 는 블록 단위로 소거(erase) 동작을 수행하고, 페이지 단위로 읽기(read) 또는 프로그램(program) 동작을 수행한다.
플래시 메모리는 읽기 동작시 메모리 셀에 저장된 데이터를 페이지 버퍼에 일시 저장한 후 독출하고, 프로그램 동작시 외부에서 데이터를 입력받아 페이지 버퍼에 일시 저장한 후 메모리 셀에 저장한다.
본 발명의 목적은 읽기 동작의 성능을 개선할 수 있는 ABL(All Bit Line)으로 구현된 플래시 메모리 장치의 동작 방법 및 그것을 포함하는 메모리 시스템을 제공하는 데 있다.
본 발명은 플래시 메모리 장치의 동작 방법에 관한 것이다. 상기 플래시 메모리 장치는 하나의 워드 라인을 공유하며 인접하여 배열되는 제 1 내지 제 4 메모리 셀; 각각의 메모리 셀에 연결되는 제 1 내지 제 4 비트 라인; 및 각각의 비트 라인에 연결되는 제 1 내지 제 4 페이지 버퍼를 포함한다. 상기 플래시 메모리 장치의 동작 방법은 상기 제 1 및 제 3 메모리 셀에 저장된 데이터를 감지하고 상기 제 1 및 제 3 페이지 버퍼에 저장하는 단계; 상기 제 2 및 제 4 메모리 셀에 저장된 데이터를 감지하고 상기 제 2 및 제 4 페이지 버퍼에 저장하는 동안에, 상기 제 1 및 제 3 페이지 버퍼에 저장된 데이터를 독출하는 단계; 및 상기 제 2 및 제 4 페이지 버퍼에 저장된 데이터를 독출하는 단계를 포함한다.
실시 예로서, 상기 동작 방법은 프로그램 동작 시에 상기 제 1 내지 제 4 메모리 셀에 저장될 데이터를 상기 제 1 내지 제 4 페이지 버퍼에 저장하는 단계를 더 포함할 수 있다. 상기 동작 방법은 프로그램 동작 시에 상기 제 1 내지 제 4 페이지 버퍼에 저장된 데이터를 상기 제 1 내지 제 4 메모리 셀에 동시에 프로그램하는 단계를 더 포함할 수 있다.
다른 실시 예로서, 상기 동작 방법은 상기 제 1 내지 제 4 메모리 셀에 저장된 데이터를 감지하기 위한 열 어드레스를 입력받는 단계를 더 포함하되, 상기 제 1 및 제 3 메모리 셀에 저장된 데이터를 감지하기 위한 열 어드레스를 입력받은 다음에, 상기 제 2 및 제 4 메모리 셀에 저장된 데이터를 감지하기 위한 열 어드레스를 입력받을 수 있다.
또 다른 실시 예로서, 상기 동작 방법은 상기 제 1 및 제 3 페이지 버퍼에 저장된 데이터를 독출하는 단계에서, 상기 플래시 메모리 장치는 레디 신호(ready signal)를 발생할 수 있다. 상기 동작 방법은 상기 레디 신호를 발생한 다음에, 상기 제 2 및 제 4 메모리 셀에 저장된 데이터를 감지하고 상기 제 2 및 제 4 페이지 버퍼에 저장하기 위해 비지 신호(busy signal)를 발생할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 올 비트 라인(All BL) 구조를 갖는 플래시 메모리 장치; 및 상기 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함한다. 상기 플래시 메모리 장치는 오드 비트 라인(Odd BL) 또는 이븐 비트 라인(Even BL)에 연결된 메모리 셀을 감지하는 동안에, 상기 이븐 비트 라인 또는 상기 오드 비트 라인에 연결된 메모리 셀을 독출한다.
상기 메모리 시스템의 실시 예로서, 상기 플래시 메모리 장치는 올 비트 라인 단위로 프로그램 동작을 수행하고, 오드 비트 라인 또는 이븐 비트 라인 단위로 읽기 동작을 수행할 수 있다. 상기 메모리 컨트롤러는 읽기 동작 시에 상기 오드 비트 라인을 선택하기 위한 열 어드레스를 제공한 다음에, 상기 이븐 비트 라인을 선택하기 위한 열 어드레스를 제공할 수 있다. 상기 메모리 컨트롤러는 읽기 동작 시에 상기 이븐 비트 라인을 선택하기 위한 열 어드레스를 제공한 다음에, 상기 오드 비트 라인을 선택하기 위한 열 어드레스를 제공할 수 있다.
상기 메모리 시스템의 다른 실시 예로서, 상기 플래시 메모리 장치는 동작 모드에 따라, 올 비트 라인 단위로 읽기 동작을 수행하거나, 오드 비트 라인 또는 이븐 비트 라인 단위로 읽기 동작을 수행할 수 있다. 상기 동작 모드는 상기 메모리 컨트롤러로부터 제공되는 읽기 커맨드를 통해 결정될 수 있다. 상기 동작 모드는 모드 레지스터를 통해 결정될 수 있다. 상기 모드 레지스터는 상기 메모리 컨트롤러에 포함될 수 있다. 상기 모드 레지스터는 상기 플래시 메모리 장치에 포함될 수 있다. 상기 동작 모드는 퓨즈 옵션을 통해 결정될 수 있다.
상기 메모리 시스템의 또 다른 실시 예로서, 상기 올 비트 라인은 8KB이고, 상기 오드 비트 라인 또는 상기 이븐 비트 라인은 4KB일 수 있다. 상기 플래시 메모리 장치는 멀티 레벨 셀을 포함할 수 있다. 상기 플래시 메모리 장치 및 상기 메모리 컨트롤러는 이동식 저장 장치로 구현될 수 있다. 상기 플래시 메모리 장치 및 상기 메모리 컨트롤러는 솔리드 스테이트 드라이브(SSD)로 구현될 수 있다.
본 발명의 실시 예에 따른 플래시 메모리 장치에 의하면, 라지 사이즈 페이지를 분할하여 스몰 사이즈 페이지 단위로 읽기 동작을 수행할 수 있고, 플래시 메모리 장치의 읽기 동작의 성능을 향상시킬 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.
도 1은 본 발명의 실시 예에 따른 플래시 메모리 장치를 보여주는 블록도이다. 도 1을 참조하면, 플래시 메모리 장치(100)는 메모리 셀 어레이(110), 열 선택 회로(120), 페이지 버퍼 회로(130), 어드레스 디코더(140), 그리고 제어 로직(150)을 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 블록을 포함한다. 각각의 메모리 블록은 복수의 페이지를 포함한다. 각각의 페이지(예를 들면, 111)는 복수의 메모리 셀을 포함한다. 플래시 메모리는 메모리 블록 단위로 소거 동작을 수행하고, 페이지 단위로 쓰기 또는 읽기 동작을 수행한다.
열 선택 회로(120)는 복수의 스위치 회로(S0~Sn -1)를 포함한다. 각각의 스위치 회로(S0~Sn -1)는 대응하는 각각의 비트 라인(BL0~BLn -1)에 의해 메모리 셀 어레이(110)와 연결된다. 각각의 스위치 회로(S0~Sn -1)는 열 선택 신호(Yi)에 응답하여 각각의 비트 라인(BL0~BLn -1)을 선택한다.
페이지 버퍼 회로(130)는 복수의 페이지 버퍼(PB0~PBn-1)를 포함한다. 각각의 페이지 버퍼(PB0~PBn-1)는 대응하는 각각의 비트 라인(BL0~BLn -1)에 의해 열 선택 회로(120)와 연결된다. 각각의 페이지 버퍼(PB0~PBn-1)는 쓰기 동작을 위해 외부로부터 데이터(DATA)를 입력받아 일시 저장하고, 읽기 동작을 위해 외부로 일시 저장된 데이터(DATA)를 출력한다.
어드레스 디코더(140)는 행 디코더(141) 및 열 디코더(142)를 포함한다. 행 디코더(141)는 행 어드레스(row address)를 입력받고 메모리 블록 또는 페이지를 선택한다. 여기에서, 메모리 블록을 선택하기 위한 어드레스를 블록 어드레스(block address)라고 하고, 페이지를 선택하기 위한 어드레스를 페이지 어드레스(page address)라고 한다. 이하에서는 임의의 페이지(111)가 선택된 것으로 가정한다. 열 디코더(142)는 열 어드레스(column address)를 입력받고 열 선택 신호(Yi)를 발생한다. 열 선택 신호(Yi)는 열 선택 회로(120)에 제공된다.
제어 로직(150)은 명령 신호(CMD) 및 제어 신호(CTRL)에 응답하여 플래시 메모리 장치(100)의 쓰기, 읽기, 소거 등의 동작을 제어할 수 있다. 예를 들면, 제어 로직(150)은 읽기 동작 시에, 어드레스 디코더(140)를 제어하는 것에 의해 워드 라인과 비트 라인을 선택할 수 있고, 페이지 버퍼 회로(130)를 제어하는 것에 의해 선택 메모리 셀의 데이터를 각각의 대응하는 페이지 버퍼(PB0~PBn -1)에 일시 저장할 수 있다.
플래시 메모리의 프로그램 성능을 개선하기 위해 두 개의 스몰 사이즈 페이지(small size page)를 한 개의 라지 사이즈 페이지(large size page)로 구현하는 스킴(scheme)이 적용되고 있다. 또한, 두 개의 스몰 사이즈 페이지가 한 개의 라지 사이즈 페이지로 구현되더라도 각각의 비트 라인 마다 페이지 버퍼를 연결하는 ABL(All Bit Line) 스킴이 적용될 수 있다.
본 발명의 실시 예에 따른 플래시 메모리 장치(100)는 ABL(All Bit Line) 구조를 가진다. 그리고, 플래시 메모리 장치(100)는 인접 비트 라인간의 간섭에 의한 오동작 방지를 위한 감지 동작을 수행한다. 예를 들면, 플래시 메모리 장치(100)는 짝수 번째 비트 라인들을 감지한 후 홀수 번째 비트 라인들을 감지한다. 또는, 플래시 메모리 장치(100)는 홀수 번째 비트 라인들을 감지한 후 짝수 번째 비트 라인들을 감지한다.
여기서, 라지 사이즈 페이지(large size page)는 선택된 페이지(111)의 모든 메모리 셀들로 구성되고, 스몰 사이즈 페이지(small size page)는 선택된 페이지(111)의 짝수 번째 메모리 셀들 또는 홀수 번째 메모리 셀들로 구성된다.
도 2는 플래시 메모리 장치의 복수의 비트 라인에 대한 열 어드레싱 방식을 예시적으로 보여주는 회로도이다. 여기서, 열 어드레스는 0번부터 8191번까지 할당된다고 가정한다. 도 2를 참조하면, 0번부터 8191번까지의 열 어드레스는 비트 라인 BL0부터 비트 라인 BLn -1까지 각각의 비트 라인에 순차적으로 할당된다.
도 3은 도 2의 열 어드레싱 방식을 사용하는 플래시 메모리 장치에서, 데이 터를 독출하는 방법을 예시적으로 설명하기 위한 순서도이다. 도 3을 참조하면, 플래시 메모리 장치(100)는 짝수 번째 비트 라인들을 감지한다(S110). 이때, 짝수 번째 메모리 셀들로 구성된 스몰 사이즈 페이지의 데이터는 짝수 번째 페이지 버퍼들에 일시 저장된다. 플래시 메모리 장치(100)는 홀수 번째 비트 라인들을 감지한다(S120). 이때, 홀수 번째 메모리 셀들로 구성된 스몰 사이즈 페이지의 데이터는 홀수 번째 페이지 버퍼들에 일시 저장된다. 그리고, 플래시 메모리 장치(100)는 페이지 버퍼 회로(130)에 일시 저장된 라지 사이즈 페이지의 데이터를 독출한다(S130).
여기서, 각각의 스몰 사이즈 페이지의 데이터는 연속적인 열 어드레스를 갖지 못한다. 예를 들면, 짝수 번째 페이지 버퍼들에 일시 저장된 스몰 사이즈 페이지의 데이터는 0, 2, 4, … ,8186, 8188, 8190번의 열 어드레스를 갖는다. 홀수 번째 페이지 버퍼들에 일시 저장된 스몰 사이즈 페이지의 데이터는 1, 3, 5, … ,8187, 8189, 8191번의 열 어드레스를 갖는다. 불연속적인 어드레스를 갖는 스몰 사이즈 페이지 데이터는 독출될 수 없다. 따라서, 도 2의 열 어드레싱 방식을 사용하는 플래시 메모리 장치(100)는 라지 사이즈 페이지 단위로만 데이터를 독출할 수 있다. 즉, 도 2의 열 어드레싱 방식을 사용하는 플래시 메모리 장치(100)에서 데이터를 독출하기 위해서는 짝수 번째 비트 라인들 및 홀수 번째 비트 라인들에 대한 두 번의 감지 동작이 필요하다.
도 4는 플래시 메모리 장치의 복수의 비트 라인에 대한 또 다른 열 어드레싱 방식을 예시적으로 보여주는 회로도이다. 여기서, 열 어드레스는 0번부터 8191번까 지 할당된다고 가정한다. 도 4를 참조하면, 0번부터 4095번까지의 열 어드레스는 짝수 번째 비트 라인들에 순차적으로 할당된다. 4096번부터 8191번까지의 열 어드레스는 홀수 번째 비트 라인들에 순차적으로 할당된다.
도 5는 도 4의 열 어드레싱 방식을 사용하는 플래시 메모리 장치에서, 데이터를 독출하는 방법을 예시적으로 설명하기 위한 순서도이다. 도 5를 참조하면, 플래시 메모리 장치(100)는 짝수 번째 비트 라인들을 감지한다(S210). 이때, 짝수 번째 메모리 셀들로 구성된 스몰 사이즈 페이지의 데이터는 짝수 번째 페이지 버퍼들에 일시 저장된다. 플래시 메모리 장치(100)는 짝수 번째 페이지 버퍼들에 일시 저장된 스몰 사이즈 페이지의 데이터를 독출하는 동안에 홀수 번째 비트 라인들을 감지한다(S220). 이때, 홀수 번째 메모리 셀들로 구성된 스몰 사이즈 페이지의 데이터는 홀수 번째 페이지 버퍼들에 일시 저장된다. 그리고, 플래시 메모리 장치(100)는 짝수 번째 페이지 버퍼들에 일시 저장된 스몰 사이즈 페이지의 데이터를 독출한다(S230).
여기서, 각각의 스몰 사이즈 페이지의 데이터는 연속적인 어드레스를 갖는다. 예를 들면, 짝수 번째 페이지 버퍼들에 일시 저장된 스몰 사이즈 페이지의 데이터는 0, 1, 2, … ,4093, 4094, 4095번의 연속적인 열 어드레스를 갖는다. 홀수 번째 페이지 버퍼들에 일시 저장된 스몰 사이즈 페이지의 데이터는 4096, 4097, 4098, … ,8189, 8190, 8191번의 연속적인 열 어드레스를 갖는다. 연속적인 열 어드레스를 갖는 스몰 사이즈 페이지 데이터는 독출될 수 있다. 따라서, 도 4의 열 어드레싱 방식을 사용하는 플래시 메모리 장치(100)는 스몰 사이즈 페이지 단위로 데이터를 독출할 수 있다. 즉, 도 4의 열 어드레싱 방식을 사용하는 플래시 메모리 장치(100)에서 짝수 번째 비트 라인들 또는 홀수 번째 비트 라인들에 대한 한 번의 감지 동작으로 스몰 사이즈 페이지의 데이터를 독출할 수 있다.
도 6은 도 4의 열 어드레싱 방식을 사용하는 플래시 메모리 장치에서, 데이터를 독출하는 방법을 예시적으로 설명하기 위한 타이밍도이다. 도 6을 참조하면, 플래시 메모리 장치(100)는 비지 신호(Busy)에 따라 짝수 번째 비트 라인들을 감지한다. 이때, 짝수 번째 메모리 셀들로 구성된 스몰 사이즈 페이지의 데이터는 짝수 번째 페이지 버퍼들에 일시 저장된다. 여기서, 짝수 번째 페이지 버퍼들에 일시 저장된 스몰 사이즈 페이지의 데이터는 0, 1, 2, … ,4093, 4094, 4095번의 연속적인 열 어드레스를 갖는다.
짝수 번째 비트 라인들에 대한 감지 동작이 종료되면, 플래시 메모리 장치(100)는 레디 신호(Ready)에 따라 짝수 번째 페이지 버퍼들에 일시 저장된 스몰 사이즈 페이지의 데이터를 독출할 수 있다. 플래시 메모리 장치(100)는 비지 신호(Busy)에 따라 짝수 번째 페이지 버퍼들에 일시 저장된 스몰 사이즈 페이지의 데이터를 독출하는 동안에 홀수 번째 비트 라인들을 감지할 수 있다. 이때, 홀수 번째 메모리 셀들로 구성된 스몰 사이즈 페이지의 데이터는 홀수 번째 페이지 버퍼들에 일시 저장된다. 여기서, 홀수 번째 페이지 버퍼들에 일시 저장된 스몰 사이즈 페이지의 데이터는 4096, 4097, 4098, … ,8189, 8190, 8191번의 연속적인 열 어드레스를 갖는다.
홀수 번째 비트 라인들에 대한 감지 동작이 종료되면, 플래시 메모리 장 치(100)는 레디 신호(Ready)에 응답하여 홀수 번째 페이지 버퍼들에 일시 저장된 스몰 사이즈 페이지의 데이터를 독출할 수 있다.
도 4의 열 어드레싱 방식을 사용하는 플래시 메모리 장치(100)는 짝수 번째 페이지 버퍼들에 일시 저장된 스몰 사이즈 페이지의 데이터를 독출하는 동안에 홀수 번째 비트 라인들을 감지할 수 있다. 즉, 홀수 번째 비트 라인들에 대한 감지 동작에 걸리는 시간을 절약할 수 있다. 따라서, 스몰 사이즈 페이지 단위로 데이터를 독출하는 경우에 읽기 동작에 걸리는 시간이 줄어들게 된다. 결국, 상술한 동작 방법에 의해 읽기 동작의 성능은 개선될 수 있다.
본 발명의 실시 예에 따른 플래시 메모리 장치(100)에서, 복수의 비트 라인(BL0~BLn -1)은 N개의 비트 라인 그룹으로 구분될 수 있다(단, N은 2 이상의 정수). 각각의 비트 라인 그룹은 다음과 같이 구성된다.
제 1 비트 라인 그룹은 비트라인 BL0, BL0 +N, BL0 +2N, … ,BLn -3N, BLn -2N, BLn -N으로 구성된다. 제 2 비트 라인 그룹은 비트라인 BL1, BL1 +N, BL1 +2N, … ,BLn +1-3N, BLn +1-2N, BLn +1-N으로 구성된다. 제 3 비트 라인 그룹은 비트라인 BL2, BL2 +N, BL2 +2N, … ,BLn +2-3N, BLn +2-2N, BLn +2-N으로 구성된다. 제 4 비트 라인 그룹은 비트라인 BL3, BL3+N, BL3 +2N, … ,BLn +3-3N, BLn +3-2N, BLn +3-N으로 구성된다. 계속해서 제 N 비트 라인 그룹까지 이와 같은 방식으로 구성된다. 따라서, 제 N 비트 라인 그룹은 비트 라인 BLN-1, BL2N -1, BL3N -1, … ,BLn -1-2N, BLn -1-N, BLn - 1으로 구성된다.
이하에서는 복수의 비트 라인(BL0~BLn -1)이 제 1 비트 라인 그룹부터 제 4 비트 라인 그룹까지 4개의 비트 라인 그룹으로 구분되는 것으로 가정한다. 또한, 각각의 비트 라인(BL0~BLn -1)에 대응하는 복수의 페이지 버퍼(PB0~PBn -1)도 상술한 바와 마찬가지로 제 1 페이지 버퍼 그룹부터 제 4 페이지 버퍼 그룹까지 4개의 페이지 버퍼 그룹으로 구분되는 것으로 가정한다.
본 발명의 실시 예에 따른 플래시 메모리 장치(100)는 스몰 사이즈 페이지 단위로 데이터를 독출하는 동작 모드(이하, 제 1 동작 모드라고 함) 및 라지 사이즈 페이지 단위로 데이터를 독출하는 동작 모드(이하, 제 2 동작 모드라고 함)를 모두 제공할 수 있다. 제 1 동작 모드 및 제 2 동작 모드는 명령 신호(CMD)에 의해 구별될 수 있다. 각각의 동작 모드는 이하의 도 7 및 도 8을 참조하여 상세하게 설명될 것이다.
도 7은 본 발명의 실시 예에 따른 플래시 메모리 장치의 제 1 동작 모드를 예시적으로 설명하기 위한 순서도이다. 도 7을 참조하면, 플래시 메모리 장치(100)는 제 1 비트 라인 그룹을 감지한다(S310). 이때, 제 1 비트 라인 그룹에 대응하는 스몰 사이즈 페이지의 데이터는 제 1 페이지 버퍼 그룹에 일시 저장된다.
플래시 메모리 장치(100)는 제 2 비트 라인 그룹을 감지한다(S320). 이때, 제 2 비트 라인 그룹에 대응하는 스몰 사이즈 페이지의 데이터는 제 2 페이지 버퍼 그룹에 일시 저장된다.
플래시 메모리 장치(100)는 제 3 비트 라인 그룹을 감지한다(S330). 이때, 제 3 비트 라인 그룹에 대응하는 스몰 사이즈 페이지의 데이터는 제 3 페이지 버퍼 그룹에 일시 저장된다.
플래시 메모리 장치(100)는 제 4 비트 라인 그룹을 감지한다(S340). 이때, 제 4 비트 라인 그룹에 대응하는 스몰 사이즈 페이지의 데이터는 제 4 페이지 버퍼 그룹에 일시 저장된다. 그리고, 플래시 메모리 장치(100)는 페이지 버퍼 회로(130)에 일시 저장된 라지 사이즈 페이지의 데이터를 독출한다(S350).
도 8은 본 발명의 실시 예에 따른 플래시 메모리 장치의 제 2 동작 모드를 예시적으로 설명하기 위한 순서도이다. 도 8을 참조하면, 플래시 메모리 장치(100)는 제 1 비트 라인 그룹을 감지한다(S410). 이때, 제 1 비트 라인 그룹에 대응하는 스몰 사이즈 페이지의 데이터는 제 1 페이지 버퍼 그룹에 일시 저장된다.
플래시 메모리 장치(100)는 제 1 페이지 버퍼 그룹에 일시 저장된 스몰 사이즈 페이지의 데이터를 독출하는 동안에 제 2 비트 라인 그룹을 감지한다(S420). 이때, 제 2 비트 라인 그룹에 대응하는 스몰 사이즈 페이지의 데이터는 제 2 페이지 버퍼 그룹에 일시 저장된다.
플래시 메모리 장치(100)는 제 2 페이지 버퍼 그룹에 일시 저장된 스몰 사이즈 페이지의 데이터를 독출하는 동안에 제 3 비트 라인 그룹을 감지한다(S430). 이때, 제 3 비트 라인 그룹에 대응하는 스몰 사이즈 페이지의 데이터는 제 3 페이지 버퍼 그룹에 일시 저장된다..
플래시 메모리 장치(100)는 제 3 페이지 버퍼 그룹에 일시 저장된 스몰 사이즈 페이지의 데이터를 독출하는 동안에 제 4 비트 라인 그룹을 감지한다(S440). 이 때, 제 4 비트 라인 그룹에 대응하는 스몰 사이즈 페이지의 데이터는 제 4 페이지 버퍼 그룹에 일시 저장된다. 그리고, 플래시 메모리 장치(100)는 제 4 페이지 버퍼 그룹에 일시 저장된 스몰 사이즈 페이지의 데이터를 독출한다.
도 7 및 도 8에서 살펴본 바와 같이, 본 발명의 실시 예에 따른 플래시 메모리 장치(100)는 명령 신호(CMD)에 따라 제 1 동작 모드 또는 제 2 동작 모드의 읽기 동작을 수행할 있다. 다만, 프로그램 동작 시에 프로그램 데이터는 복수의 페이지 버퍼(PB0~PBn -1)에 일시 저장되고, 복수의 페이지 버퍼(PB0~PBn -1)에 저장된 데이터는 동시에 프로그램된다. 이는 프로그램 동작은 라지 사이즈 페이지 단위로 수행되는 반면에, 읽기 동작은 스몰 사이즈 페이지 단위 또는 라지 사이즈 페이지 단위로 수행될 수 있다는 것을 의미한다.
일반적으로, 라지 사이즈 페이지의 크기는 8KB이고, 스몰 사이즈 페이지의 크기는 4KB이다. 그러나, 이는 예시적인 것으로 본 발명의 실시 예에 따른 플래시 메모리 장치(100)는 다양한 크기의 페이지로 구성될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명의 실시 예에 따른 플래시 메모리 장치(100)는 하나의 메모리 셀에 하나의 비트 데이터를 저장할 수도 있고, 두 비트 이상의 데이터를 저장할 수 있다. 여기서, 하나의 비트 데이터를 저장하는 메모리 셀을 싱글 레벨 셀(SLC: Single Level Cell)이라고 하고, 두 비트 이상의 데이터를 저장하는 메모리 셀을 멀티 레벨 셀(MLC: Multi Level Cell)이라고 한다. 플래시 메모리 장치(100)가 멀 티 레벨 셀로 구성되는 경우, 각각의 페이지 버퍼(PB0~PBn-1)는 두 비트 이상의 데이터를 일시 저장할 수 있는 구조로 구현되어야 한다는 점은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명의 실시 예에 따른 플래시 메모리 장치(100)는 여러 가지 제품에 적용 또는 응용될 수 있다. 본 발명의 실시 예에 따른 플래시 메모리 장치(100)는 퍼스널 컴퓨터, 디지털 카메라, 캠코더, 휴대 전화, MP3, PMP, PSP, PDA 등과 같은 전자 장치들뿐만 아니라, 메모리 카드, USB 메모리, 솔리드 스테이트 드라이브(Solid State Drive, 이하 SSD라 함) 등과 같은 저장 장치로 구현될 수 있다.
도 9는 본 발명의 실시 예에 따른 플래시 메모리 장치를 사용하는 메모리 시스템을 보여주는 블록도이다. 도 9를 참조하면, 메모리 시스템(1000)은 플래시 메모리 장치(1100) 및 메모리 컨트롤러(1200)를 포함한다.
플래시 메모리 장치(1100) 및 메모리 컨트롤러(1200)는 하나의 저장 장치 내에 포함될 수 있다. 이러한 저장 장치에는 USB 메모리 및 메모리 카드(MMC, SD 카드, xD 카드, CF 카드, SIM 카드 등) 등과 같은 이동식 저장 장치도 포함된다. 또한, 이러한 저장 장치는 컴퓨터, 노트북, 디지털 카메라, 휴대폰, MP3 플레이어, PMP, 게임기 등과 같은 호스트(도시되지 않음)에 접속되어 사용될 수 있다.
플래시 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 소거, 쓰기 또는 읽기 동작을 수행할 수 있다. 메모리 컨트롤러(1200)는 플래시 인터페이스(1210), 호스트 인터페이스(1220), ECC 회로(1230), 중앙처리장치(CPU, 1240), 그리고 버퍼 메모리(1250)를 포함한다.
플래시 인터페이스(1210)는 플래시 메모리 장치(1100)와 커맨드, 어드레스, 데이터 등을 주고 받는데 사용된다. 즉, 플래시 인터페이스(1210)는 읽기 동작 시에는 읽기 커맨드 및 어드레스를 제공하고, 쓰기 동작 시에는 쓰기 커맨드, 어드레스, 그리고 데이터를 제공한다. 호스트 인터페이스(1220)는 호스트로부터 쓰기나 읽기 등의 요청을 받거나, 호스트의 요청에 응답하여 데이터를 제공하는 데 사용된다.
ECC 회로(1230)는 플래시 메모리 장치(1100)로 전송되는 데이터를 이용하여, 패러티 비트 (또는 ECC 데이터)를 생성한다. 그렇게 생성된 패러티 비트는 플래시 메모리 장치(1100)의 스페어 영역(spare area)에 저장된다. ECC 회로(1230)는 플래시 메모리 장치(1100)로부터 읽혀진 데이터의 에러를 검출한다. 만약 검출된 에러가 정정 범위 내이면, ECC 회로(1230)는 검출된 에러를 정정한다. 한편, ECC 회로(1230)는 메모리 시스템(1000)에 따라, 메모리 컨트롤러(1200) 내에 위치하거나 밖에 위치할 수도 있다.
중앙처리장치(1240)는 호스트의 요청에 응답하여 플래시 메모리 장치(1100)의 읽기 또는 쓰기 동작 등을 제어하도록 구성된다. 버퍼 메모리(1250)는 플래시 메모리 장치(1100)로부터 읽혀진 데이터 또는 호스트로부터 제공되는 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(1250)는 플래시 변환 레이어(Flash Translation Layer; FTL)와 같은 펌웨어를 구동하는 데 사용될 수도 있다. 플래시 변환 레이어(FTL)는 중앙처리장치(1240)에 의해 운용된다. 버퍼 메모리(1250)는 DRAM, SRAM 등으로 구현될 수 있다.
한편, 버퍼 메모리(1250)는 읽기 에러 정보를 관리하는 데 필요한 테이블 정보를 저장할 수 있다. 이 테이블 정보는 메타(meta) 데이터로, 중앙처리장치(1240) 제어 하에 플래시 메모리 장치(1100)의 메타 영역에 저장된다. 이 테이블 정보는 파워 업 시에 메타 영역으로부터 버퍼 메모리(1250)로 복사된다. 비록 도면에는 도시되지 않았지만, 메모리 시스템(1000)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(도시되지 않음) 등이 더 포함될 수 있다.
본 발명의 실시 예에 따른 메모리 시스템(1000)은 올 비트 라인(All BL) 구조를 갖는 플래시 메모리 장치(1100) 및 플래시 메모리 장치(1100)를 제어하기 위한 메모리 컨트롤러(1200)를 포함할 수 있다.
플래시 메모리 장치(1100)는 오드 비트 라인(Odd BL) 또는 이븐 비트 라인(Even BL)에 연결된 메모리 셀을 감지하는 동안에, 이븐 비트 라인 또는 오드 비트 라인에 연결된 메모리 셀을 독출할 수 있다. 그리고, 플래시 메모리 장치(1100)는 올 비트 라인 단위로 프로그램 동작을 수행하고, 오드 비트 라인 또는 이븐 비트 라인 단위로 읽기 동작을 수행할 수 있다.
또한, 플래시 메모리 장치(1100)는 동작 모드에 따라, 올 비트 라인 단위로 읽기 동작을 수행하거나, 오드 비트 라인 또는 이븐 비트 라인 단위로 읽기 동작을 수행할 수 있다. 여기서, 동작 모드는 읽기 커맨드, 모드 레지스터, 또는 퓨즈 옵션을 통해 결정될 수 있다. 읽기 커맨드는 메모리 컨트롤러(1200)로부터 제공된다. 모드 레지스터는 플래시 메모리 장치(1100) 또는 메모리 컨트롤러(1200)에 포함될 수 있다.
메모리 컨트롤러(1200)는 읽기 동작 시에 오드 비트 라인(또는 이븐 비트 라인)을 선택하기 위한 열 어드레스를 제공한 다음에, 이븐 비트 라인(또는 오드 비트 라인)을 선택하기 위한 열 어드레스를 제공할 수 있다.
도 10은 본 발명의 실시 예에 따른 플래시 메모리 장치를 포함하는 메모리 카드를 보여주는 블록도이다. 도 10은 메모리 카드 중에서 SD 카드의 외형을 보여준다. 도 10을 참조하면, SD 카드는 9개의 핀으로 구성되어 있다. SD 카드는 4개의 데이터 핀(예를 들면, 1, 7, 8, 9), 한 개의 커맨드 핀(예를 들면, 2), 한 개의 클록 핀(예를 들면, 5), 3개의 전원 핀(예를 들면, 3, 4, 6)을 갖는다.
여기에서, 커맨드 핀(핀 번호 2)을 통해 커맨드(command) 및 응답 신호(response)가 전달된다. 일반적으로, 커맨드(command)는 호스트로부터 메모리 카드로 전송되고, 응답 신호(response)는 메모리 카드로부터 호스트로 전송된다.
본 발명의 실시 예에 따른 메모리 시스템(1000)은 SD 카드 등과 같은 이동식 저장장치로 구현될 수 있다. 메모리 시스템(1000)은 올 비트 라인(All BL) 구조를 갖는 플래시 메모리 장치(1100) 및 플래시 메모리 장치(1100)를 제어하기 위한 메모리 컨트롤러(1200)를 포함할 수 있다. 플래시 메모리 장치(1100)는 오드 비트 라인(Odd BL) 또는 이븐 비트 라인(Even BL)에 연결된 메모리 셀을 감지하는 동안에, 이븐 비트 라인 또는 오드 비트 라인에 연결된 메모리 셀을 독출할 수 있다.
도 11은 도 10에 도시된 메모리 카드의 내부 구성 및 호스트와의 연결 관계를 보여주는 블록도이다. 메모리 카드 시스템(2000)은 호스트(2100)와 메모리 카 드(2200)를 구비한다. 호스트(2100)는 호스트 컨트롤러(2110) 및 호스트 접속 유닛(2120)을 포함한다. 메모리 카드(2200)는 카드 접속 유닛(2210), 카드 컨트롤러(2220), 그리고 메모리(2230)를 포함한다.
호스트 접속 유닛(2120) 및 카드 접속 유닛(2210)은 복수의 핀으로 구성된다. 이들 핀에는 커맨드 핀, 데이터 핀, 클록 핀, 전원 핀 등이 포함되어 있다. 핀의 수는 메모리 카드(2200)의 종류에 따라 달라진다. 예로서, SD 카드는 9개의 핀을 갖는다.
호스트(2100)는 메모리 카드(2200)에 데이터를 쓰거나, 메모리 카드(2200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(2110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(2100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(2120)을 통해 메모리 카드(2200)로 전송한다.
카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 컨트롤러(2220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 메모리(2230)에 저장한다. 메모리(2230)는 호스트(2100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(2100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.
본 발명의 실시 예에 따른 메모리 시스템(1000)은 메모리 카드 시스템(2000)으로 구현될 수 있다. 메모리 시스템(1000)은 올 비트 라인(All BL) 구조를 갖는 플래시 메모리 장치(1100) 및 플래시 메모리 장치(1100)를 제어하기 위한 메모리 컨트롤러(1200)를 포함할 수 있다. 여기서, 메모리 컨트롤러(1200)는 카드 컨트롤러(2220)로 구현되고, 메모리 장치(1100)는 플래시 메모리(2230)로 구현될 수 있다. 플래시 메모리 장치(1100)는 오드 비트 라인(Odd BL) 또는 이븐 비트 라인(Even BL)에 연결된 메모리 셀을 감지하는 동안에, 이븐 비트 라인 또는 오드 비트 라인에 연결된 메모리 셀을 독출할 수 있다.
도 12는 본 발명의 실시 예에 따른 플래시 메모리 장치를 솔리드 스테이트 드라이브(SSD)로 구현한 예를 보여주는 블록도이다. 도 12를 참조하면, SSD 시스템(3000)은 호스트(3100)와 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(signal connector, 3231)를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터(power connector, 3221)를 통해 전원을 입력받는다. SSD(3200)는 복수의 불휘발성 메모리 장치(3201~320n), SSD 컨트롤러(3210), 그리고 보조 전원 장치(3220)를 포함한다.
복수의 불휘발성 메모리 장치(3201~320n)는 SSD(3200)의 저장 매체로서 사용된다. 복수의 불휘발성 메모리 장치(3201~320n)는 대용량의 저장 능력을 가지는 플래시 메모리 장치로 구현될 수 있다. SSD(3200)는 주로 플래시 메모리(Flash memory)를 사용하고 있으나, 플래시 메모리 이외에도 PRAM, MRAM, ReRAM, FRAM 등의 불휘발성 메모리 장치가 사용될 수도 있다.
복수의 불휘발성 메모리 장치(3201~320n)는 복수의 채널(CH1~CHn)을 통해 SSD 컨트롤러(3210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 메모리 장치들은 동일한 데이 터 버스에 연결될 수 있다.
SSD 컨트롤러(3210)는 신호 커넥터(3231)를 통해 호스트(3100)와 신호(SGL)를 주고 받는다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(3210)는 호스트(3100)의 커맨드에 따라 해당 메모리 장치에 데이터를 쓰거나 해당 메모리 장치로부터 데이터를 읽어낸다. SSD 컨트롤러(3210)의 내부 구성은 도 13을 참조하여 상세하게 설명된다.
보조 전원 장치(3220)는 전원 커넥터(3221)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3220)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 한편, 보조 전원 장치(3220)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3220)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
본 발명의 실시 예에 따른 메모리 시스템(1000)은 SSD 시스템(3000)으로 구현될 수 있다. 메모리 시스템(1000)은 올 비트 라인(All BL) 구조를 갖는 플래시 메모리 장치(1100) 및 플래시 메모리 장치(1100)를 제어하기 위한 메모리 컨트롤러(1200)를 포함할 수 있다. 여기서, SSD 컨트롤러(3210)는 메모리 컨트롤러(1200)으로 구현되고, 복수의 불휘발성 메모리 장치(3201~320n)는 플래시 메모리 장치(1100)로 구현될 수 있다. 플래시 메모리 장치(1100)는 오드 비트 라인(Odd BL) 또는 이븐 비트 라인(Even BL)에 연결된 메모리 셀을 감지하는 동안에, 이븐 비트 라인 또는 오드 비트 라인에 연결된 메모리 셀을 독출할 수 있다.
도 13은 도 12에 도시된 SSD 컨트롤러의 구성을 예시적으로 보여주는 블록 도이다. 도 13을 참조하면, SSD 컨트롤러(3210)는 NVM 인터페이스(3211), 호스트 인터페이스(3212), ECC 회로(3213), 중앙 처리 장치(CPU, 3214), 그리고 버퍼 메모리(3215)를 포함한다.
NVM 인터페이스(3211)는 버퍼 메모리(3215)로부터 전달된 데이터를 각각의 채널들(CH1~CHn)로 스캐터링(Scattering)한다. 그리고 NVM 인터페이스(3211)는 불휘발성 메모리 장치(3201~320n)로부터 읽은 데이터를 버퍼 메모리(3215)로 전달한다. 여기에서, NVM 인터페이스(3211)는 낸드 플래시 메모리의 인터페이스 방식을 사용할 수 있다. 즉, SSD 컨트롤러(3210)는 낸드 플래시 메모리 인터페이스 방식에 따라 프로그램, 읽기, 또는 소거 동작 등을 수행할 수 있다.
호스트 인터페이스(3212)는 호스트(3100)의 프로토콜에 대응하여 SSD(3200)와의 인터페이싱을 제공한다. 호스트 인터페이스(3212)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등을 이용하여 호스트(3100)와 통신할 수 있다. 또한, 호스트 인터페이스(3212)는 호스트(3100)가 SSD(3200)를 하드 디스크 드라이브(HDD)로 인식하도록 지원하는 디스크 에뮬레이션(Disk Emulation) 기능을 수행할 수 있다.
ECC 회로(3213)는 불휘발성 메모리(3201~320n)로 전송되는 데이터를 이용하여, 패러티 비트를 생성한다. 그렇게 생성된 패러티 비트는 불휘발성 메모리(3201~320n)의 스페어 영역(spare area)에 저장된다. ECC 회로(3213)는 불휘발성 메모리(3201~320n)로부터 읽혀진 데이터의 에러를 검출한다. 만약 검출된 에러가 정정 범위 내이면, ECC 회로(3213)는 검출된 에러를 정정한다.
중앙 처리 장치(3214)는 호스트(3100, 도 12 참조)로부터 입력된 신호(SGL)를 분석하고 처리한다. 중앙 처리 장치(3214)는 호스트 인터페이스(3212)나 NVM 인터페이스(3211)를 통해 호스트(3100)나 불휘발성 메모리(3201~320n)를 제어한다. 중앙 처리 장치(3214)는 SSD(3200)을 구동하기 위한 펌웨어에 따라서 불휘발성 메모리 장치(3201~320n)의 동작을 제어한다.
버퍼 메모리(3215)는 호스트(3100)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치로부터 읽은 데이터를 임시로 저장한다. 또한, 버퍼 메모리(3215)는 불휘발성 메모리 장치(3201~320n)에 저장될 메타 데이터나 캐시 데이터를 저장할 수 있다. 서든 파워 오프 동작 시에, 버퍼 메모리(3215)에 저장된 메타 데이터나 캐시 데이터는 불휘발성 메모리 장치(3201~320n)에 저장된다. 버퍼 메모리(3215)에는 DRAM, SRAM 등이 포함될 수 있다.
본 발명의 실시 예에 따른 메모리 시스템(1000)은 올 비트 라인(All BL) 구조를 갖는 플래시 메모리 장치(1100) 및 플래시 메모리 장치(1100)를 제어하기 위한 메모리 컨트롤러(1200)를 포함할 수 있다. 플래시 메모리 장치(1100)는 오드 비트 라인(Odd BL) 또는 이븐 비트 라인(Even BL)에 연결된 메모리 셀을 감지하는 동안에, 이븐 비트 라인 또는 오드 비트 라인에 연결된 메모리 셀을 독출할 수 있다. 메모리 시스템(1000)이 SSD 시스템(3000)으로 구현되는 경우 메모리 컨트롤러(1200)는 SSD 컨트롤러(3210)로 구현될 수 있다.
도 14는 본 발명의 실시 예에 따른 플래시 메모리 장치를 전자 장치로 구현 한 예를 보여주는 블록도이다. 여기에서, 전자 장치(4000)는 퍼스널 컴퓨터(PC)로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(Personal Digital Assistant), 그리고 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
도 14를 참조하면, 전자 장치(4000)는 메모리 시스템(4100), 전원 장치(4200), 보조 전원 장치(4250), 중앙처리장치(4300), 램(4400), 그리고 사용자 인터페이스(4500)를 포함한다. 메모리 시스템(4100)은 플래시 메모리(4110) 및 메모리 컨트롤러(4120)를 포함한다.
본 발명의 실시 예에 따른 메모리 시스템(1000)은 전자 장치(4000)의 메모리 시스템(4100)으로 구현될 수 있다. 메모리 시스템(1000)은 올 비트 라인(All BL) 구조를 갖는 플래시 메모리 장치(1100) 및 플래시 메모리 장치(1100)를 제어하기 위한 메모리 컨트롤러(1200)를 포함할 수 있다. 플래시 메모리 장치(1100)는 오드 비트 라인(Odd BL) 또는 이븐 비트 라인(Even BL)에 연결된 메모리 셀을 감지하는 동안에, 이븐 비트 라인 또는 오드 비트 라인에 연결된 메모리 셀을 독출할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템(1000)은 올 비트 라인(All BL) 구조를 갖는 플래시 메모리 장치(1100) 및 플래시 메모리 장치(1100)를 제어하기 위한 메모리 컨트롤러(1200)를 포함할 수 있다. 플래시 메모리 장치(1100)는 오드 비트 라인(Odd BL) 또는 이븐 비트 라인(Even BL)에 연결된 메모리 셀을 감지하는 동안에, 이븐 비트 라인 또는 오드 비트 라인에 연결된 메모리 셀을 독출할 수 있다.
여기서, 올 비트 라인은 8KB이고, 오드 비트 라인 또는 이븐 비트 라인은 4KB이다. 그러나, 이는 예시적인 것으로 본 발명의 실시 예에 따른 메모리 시스템(1000)은 다양한 크기의 비트 라인으로 구성될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 또한, 메모리 시스템(1000)은 하나의 메모리 셀에 하나의 비트 데이터를 저장할 수도 있고, 두 비트 이상의 데이터를 저장할 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
도 1은 본 발명의 실시 예에 따른 메모리 장치를 보여주는 블록도이다.
도 2는 메모리 장치의 복수의 비트 라인에 대한 열 어드레싱 방식을 예시적으로 보여주는 회로도이다.
도 3은 도 2의 열 어드레싱 방식을 사용하는 메모리 장치에서, 데이터를 독출하는 방법을 예시적으로 설명하기 위한 순서도이다.
도 4는 메모리 장치의 복수의 비트 라인에 대한 또 다른 열 어드레싱 방식을 예시적으로 보여주는 회로도이다.
도 5는 도 4의 열 어드레싱 방식을 사용하는 메모리 장치에서, 데이터를 독출하는 방법을 예시적으로 설명하기 위한 순서도이다.
도 6은 도 4의 열 어드레싱 방식을 사용하는 메모리 장치에서, 데이터를 독출하는 방법을 예시적으로 설명하기 위한 타이밍도이다.
도 7은 본 발명의 실시 예에 따른 메모리 장치의 제 1 동작 모드를 예시적으로 설명하기 위한 순서도이다.
도 8은 본 발명의 실시 예에 따른 메모리 장치의 제 2 동작 모드를 예시적으로 설명하기 위한 순서도이다.
도 9는 본 발명의 실시 예에 따른 플래시 메모리 장치를 사용하는 메모리 시스템을 보여주는 블록도이다.
도 10은 본 발명의 실시 예에 따른 플래시 메모리 장치를 포함하는 메모리 카드를 보여주는 블록도이다.
도 11은 도 10에 도시된 메모리 카드의 내부 구성 및 호스트와의 연결 관계를 보여주는 블록도이다.
도 12는 본 발명의 실시 예에 따른 플래시 메모리 장치를 솔리드 스테이트 드라이브(SSD)로 구현한 예를 보여주는 블록도이다.
도 13은 도 12에 도시된 SSD 컨트롤러의 구성을 예시적으로 보여주는 블록도이다.
도 14는 본 발명의 실시 예에 따른 플래시 메모리 장치를 전자 장치로 구현한 예를 보여주는 블록도이다.

Claims (10)

  1. 플래시 메모리 장치의 동작 방법에 있어서:
    상기 플래시 메모리 장치는 하나의 워드 라인을 공유하며 인접하여 배열되는 제 1 내지 제 4 메모리 셀; 각각의 메모리 셀에 연결되는 제 1 내지 제 4 비트 라인; 및 각각의 비트 라인에 연결되는 제 1 내지 제 4 페이지 버퍼를 포함하고,
    상기 플래시 메모리 장치의 동작 방법은
    상기 제 1 및 제 3 메모리 셀에 저장된 데이터를 감지하고 상기 제 1 및 제 3 페이지 버퍼에 저장하는 단계;
    상기 제 2 및 제 4 메모리 셀에 저장된 데이터를 감지하고 상기 제 2 및 제 4 페이지 버퍼에 저장하는 동안에, 상기 제 1 및 제 3 페이지 버퍼에 저장된 데이터를 독출하는 단계; 및
    상기 제 2 및 제 4 페이지 버퍼에 저장된 데이터를 독출하는 단계를 포함하는 동작 방법.
  2. 제 1 항에 있어서,
    상기 제 1 내지 제 4 메모리 셀에 저장된 데이터를 감지하기 위한 열 어드레스를 입력받는 단계를 더 포함하되,
    상기 제 1 및 제 3 메모리 셀에 저장된 데이터를 감지하기 위한 연속적인 열 어드레스를 입력받은 다음에, 상기 제 2 및 제 4 메모리 셀에 저장된 데이터를 감 지하기 위한 연속적인 열 어드레스를 입력받는 동작 방법.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 3 페이지 버퍼에 저장된 데이터를 독출하는 단계에서, 상기 플래시 메모리 장치는 레디 신호(ready signal)를 발생하는 동작 방법.
  4. 제 3 항에 있어서,
    상기 레디 신호를 발생한 다음에, 상기 제 2 및 제 4 메모리 셀에 저장된 데이터를 감지하고 상기 제 2 및 제 4 페이지 버퍼에 저장하기 위해 비지 신호(busy signal)를 발생하는 동작 방법.
  5. 올 비트 라인(All BL) 구조를 갖는 플래시 메모리 장치; 및
    상기 플래시 메모리 장치를 제어하기 위한 메모리 컨트롤러를 포함하되,
    상기 플래시 메모리 장치는 오드 비트 라인(Odd BL) 또는 이븐 비트 라인(Even BL)에 연결된 메모리 셀을 감지하는 동안에, 상기 이븐 비트 라인 또는 상기 오드 비트 라인에 연결된 메모리 셀을 독출하는 메모리 시스템.
  6. 제 5 항에 있어서,
    상기 플래시 메모리 장치는 올 비트 라인 단위로 프로그램 동작을 수행하고, 오드 비트 라인 또는 이븐 비트 라인 단위로 읽기 동작을 수행하는 메모리 시스템.
  7. 제 6 항에 있어서,
    상기 메모리 컨트롤러는 읽기 동작 시에 상기 오드 비트 라인을 선택하기 위한 연속적인 열 어드레스를 제공한 다음에, 상기 이븐 비트 라인을 선택하기 위한 연속적인 열 어드레스를 제공하는 메모리 시스템.
  8. 제 6 항에 있어서,
    상기 메모리 컨트롤러는 읽기 동작 시에 상기 이븐 비트 라인을 선택하기 위한 연속적인 열 어드레스를 제공한 다음에, 상기 오드 비트 라인을 선택하기 위한 연속적인 열 어드레스를 제공하는 메모리 시스템.
  9. 제 5 항에 있어서,
    상기 플래시 메모리 장치는 동작 모드에 따라, 올 비트 라인 단위로 읽기 동작을 수행하거나, 오드 비트 라인 또는 이븐 비트 라인 단위로 읽기 동작을 수행하는 메모리 시스템.
  10. 제 9 항에 있어서,
    상기 동작 모드는 상기 메모리 컨트롤러로부터 제공되는 읽기 커맨드를 통해 결정되는 메모리 시스템.
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