KR20110039299A - 반도체 디바이스에서의 와이어온와이어 스티치 본딩 - Google Patents

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KR20110039299A
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stitch
die
semiconductor die
wire
stitches
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싱츠 리앙
하이보 팡
리 왕
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샌디스크 코포레이션
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    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
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    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
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    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48738—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48744—Gold (Au) as principal constituent
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    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
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    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48844—Gold (Au) as principal constituent
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    • H01L2224/85035—Reshaping, e.g. forming the ball or the wedge of the wire connector by heating means, e.g. "free-air-ball"
    • H01L2224/85045—Reshaping, e.g. forming the ball or the wedge of the wire connector by heating means, e.g. "free-air-ball" using a corona discharge, e.g. electronic flame off [EFO]
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    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/85051—Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
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    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
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    • H01L2224/85205—Ultrasonic bonding
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/85951—Forming additional members, e.g. for reinforcing
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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Abstract

기판에 장착되는 적어도 제 1 및 제 2 적층 반도체 다이를 포함하는 프로파일이 낮은 반도체 패키지가 개시된다. 제 1 반도체 다이가 순방향 볼 본딩 프로세스에서 복수의 스티치들로 기판에 전기적으로 결합될 수 있다. 그 다음에, 제 2 반도체 다이가, 제 1 및 제 2 반도체 다이의 다이 본딩 패드들 간에 본딩에는 스티치들의 제 2 세트를 사용하여, 제 1 반도체 다이에 전기적으로 결합될 수 있다. 스티치들의 제 2 세트는 각각, 제 2 반도체 다이의 본딩 패드들에 본딩되는 스티치 볼들을 갖는 전단부를 포함할 수 있다. 스티치들의 제 2 세트에서의 각각의 스티치의 후단부는 스티치들의 제 1 세트에서의 스트치의 전단부에 직접 웨지 본딩될 수 있다.

Description

반도체 디바이스에서의 와이어온와이어 스티치 본딩{WIRE ON WIRE STITCH BONDING IN A SEMICONDUCTOR DEVICE}
우선권 주장
본 출원은 중국 특허출원 번호 제200810127580.5호(2008년 6월 27일 출원, 발명의 명칭: "Wire on Wire Stitch Bonding In A Semiconductor Device")에 대해 우선권을 주장하며, 이 중국 특허출원은 그 전체가 본 명세서에 통합된다.
본 발명의 실시예들은 프로파일(profile)이 낮은 반도체 디바이스 및 그 제조 방법에 관한 것이다.
휴대용 가전제품에 대한 수요의 큰 성장으로 인해 고용량의 저장 디바이스들이 필요해지고 있다. 플래시 메모리 저장 카드들과 같은 비휘발성 반도체 메모리 디바이스들은 디지털 정보의 저장 및 교환에 있어 계속 성장하는 수요를 충족시키기 위해 광범위하게 사용되고 있다. 이들의 휴대가능성, 용도의 다양성, 및 러기드 디자인(rugged design)은 이들의 높은 신뢰성 및 큰 용량과 함께 이러한 메모리 디바이스들이 다양한 전자 디바이스들(예를 들어, 디지털 카메라, 디지털 음악 재생기, 비디오 게임 콘솔, PDA, 및 셀룰러 전화기를 포함함)에서 이상적으로 사용되게 한다.
다양한 패키징 구성이 알려져 있지만, 플래시 메모리 저장 카드들은 일반적으로 시스템인패키지(system-in-a-package, SiP) 혹은 멀티칩 모듈(multichip modules, MCM)로서 제조될 수 있으며, 여기서 기능적 시스템이 단일 패키지에 조립된다. (몰딩 화합물이 없는) 종래의 반도체 패키지(20)의 가장자리 도면이 종래 기술을 나타낸 도 1 및 도 2에 제시된다. 전형적은 패키지들은 기판(26)에 장착되는 복수의 반도체 다이(22, 24)를 포함한다. 도 1 및 도 2에 도시되지는 않았지만, 반도체 다이는 다이의 위쪽 표면 상에 다이 본딩 패드(die bond pad)들을 갖도록 형성된다. 기판(26)은 위쪽 전도성 층과 아래쪽 전도성 층 사이에 끼어있는 전기적으로 절연성의 코어(core)로 형성될 수 있다. 위쪽 및/또는 아래쪽 전도성 층들은 전기적 리드(lead)들 및 콘택 패드(contact pad)들을 포함하는 컨덕턴스 패턴(conductance pattern)들이 형성되도록 에칭될 수 있다. 본드 와이어들(이것은 본 명세서에 스티치(stitch)들로 언급됨)이 반도체 다이(22, 24)의 다이 본딩 패드들과 기판(26)의 콘택 패드들 간에 본딩되어 반도체 다이를 기판에 전기적으로 결합시킨다. 기판 상에서의 전기적 리드들은 또한 다이와 호스트 디바이스 간의 전기적 경로를 제공한다. 다이와 기판 간의 전기적 연결들이 만들어지는 경우, 이후, 조립체는 보호 패키지를 제공하기 위해 전형적으로 몰딩 화합물 내에 인케이싱(encasing)된다.
반도체 다이를 서로의 상부에 오프셋(offset)을 갖도록 층을 배치(종래 기술을 나타낸 도 1)하거나 혹은 적층 구성으로 층을 배치(종래 기술을 나타낸 도 2)하는 것이 알려져 있다. 도 1의 오프셋 구성에서, 다이는 오프셋을 갖도록 적층되어 그 다음 아래쪽 다이의 본딩 패드들이 노출되게 한다. 이러한 구성은 예를 들어 미국 특허번호 제6,359,340호(발명자: 린(Lin) 등, 발명의 명칭: "Multichip Module Having A Stacked Chip Arrangement")에 제시되어 있다. 오프셋 구성은 반도체 다이 각각 상의 본딩 패드들에 대한 액세스가 편리한 장점을 제공한다. 그러나, 이러한 오프셋은 공간이 한정되어 있는 기판 상에 더 큰 풋프린트(footprint)를 요구한다.
도 2의 적층 구성에서, 두 개 이상의 반도체 다이가 서로의 상부에 직접 적층되고, 그럼으로써 오프셋 구성과 비교해 기판 상에 더 적은 풋 프린트를 차지한다. 그러나, 적층 구성에서, 와이어 스티치(wire stitch)들(30)을 위한 공간이 인접하는 반도체 다이 사이에 제공돼야만 한다. 스티치들(30) 자체의 높이에 더하여, 추가적인 공간이 스티치들 위에 남겨져야만 하는데, 왜냐하면 일 다이의 스티치들(30)이 그 위에 있는 그 다음 다이와 접촉시 전기적 단락이 일어날 수 있기 때문이다. 따라서, 도 2에 도시된 바와 같이, 유전성의 스페이서 층(34)을 제공하여 아래쪽 다이(24) 상의 다이 본딩 패드에 본딩될 스티치들(30)을 위한 충분한 공간을 제공하는 것이 알려져 있다. 스페이서 층(34) 대신에, 두 개의 인접하는 반도체 다이 사이의 와이어 스티치들을 각각의 다이 사이의 접착층에 매립하는 것이 또한 알려져 있다. 이러한 구성은 예를 들어, 미국 특허번호 제6,388,313호(발명자: 리(Lee) 외, 발명의 명칭: "Multi-Chip Module") 및 미국 특허번호 제7,037,756호(발명자: 지앙(Jiang) 외, 발명의 명칭: "Stacked Microelectronic Devices and Methods of Fabricating Same")에 제시되어 있다.
메모리 모듈들 내에서의 저장 용량을 증가시키려는 경향이 항상 존재하고 있다. 저장 용량을 증가시키는 한 가지 방법은 패키지 내에서 사용되는 메모리 다이의 수를 증가시키는 것이다. 휴대용 메모리 패키지들에서, 사용될 수 있는 다이의 수는 패키지의 두께에 의해 제한되어 있다. 이에 따라, 메모리 밀도를 증가시키면서 패키지의 내용물의 두께를 감소시키는 것에 대한 큰 관심이 존재한다.
종래 기술을 나타낸 도 1 및 도 2에 도시된 패키지(20)는 와이어 스티치들의 높이를 수용하기 위해 패키지 내에 추가적인 공간이 제공될 것을 요구한다. 스티치들(30)을 형성하기 위한 종래 프로세스에 관한 더 세부적 사항이 종래 기술을 나타낸 도 3 내지 도 5의 사시도를 참조하여 설명된다. 도 3 내지 도 5에서, 다이(22 및 24)가 기판(26)에 장착된다. 도 3은 순방향 볼 본딩 프로세스(forward ball bonding process)에 의해 형성된 스티치들(30)을 나타낸다. 이 프로세스는 와이어 본딩 캐필러리(wire bonding capillary)로 불리는 와이어 본딩 디바이스를 사용한다. 임의 길이의 와이어(전형적으로는 금(gold) 혹은 구리(copper))가 와이어 본딩 캐필러리의 중앙 캐버티를 통해 공급된다. 와이어는 캐필러리의 팁(tip)을 통해 튀어나오고, 여기서 캐필러리 팁과 관련된 트랜스듀서(transducer)로부터 고전압의 전하가 와이어에 인가된다. 이 전하는 팁에서 와이어를 용융시키고, 용융된 금속의 표면 장력으로 인해, 와이어는 볼(ball)(도 3에서의 38)로 형성된다.
볼이 고형화됨에 따라, 캐필러리는 반도체 다이(24) 상에 형성된 다이 본딩 패드(40)의 표면까지 낮추어진다. 다이(24)의 표면은 본딩이 더 잘 되도록 가열될 수 있다. 스티치 볼(38)이 하중(load)을 받으며 다이 본딩 패드(40) 상에 융착되고, 이 경우 트랜스듀서는 초음파 에너지를 인가한다. 열, 압력, 초음파 에너지의 결합되어 스티치 볼(38)과 다이 본딩 패드(40) 간의 와이어 본딩이 생성된다.
그 다음에, 와이어가 캐필러리를 통해 제공됨에 따라, 와이어 본딩 캐필러리는 상향 이동되어 반도체 다이(24)의 표면으로부터 멀어진다. 그 다음에, 캐필러리는 기판(26) 상에서 스티치의 제 2 단부를 수용하는 콘택 패드(44)로 이동한다. 그 다음에, 웨지 본딩(wedge bond) 혹은 테일 본딩(tail bond)으로 불리는 제 2 와이어 본딩이, 열, 압력 및 초음파 에너지를 다시 사용하여 콘택 패드(44) 상에 형성되는데, 이 경우 와이어는, 볼을 형성하는 대신, 압력을 받아 압착되고, 이에 따라 제 2 와이어 본딩을 형성한다. 그 다음에 와이어 본딩 디바이스는 소량의 와이어를 제공하고, 제 2 와이어 본딩의 표면으로부터 와이어를 잡아챈다. 이후, 캐필러리의 단부에 매달려 있는 소량의 와이어 끝부분은 후속하는 그 다음 스티치에 대한 스티치 볼(38)을 형성하는데 사용된다. 앞서 설명된 싸이클은, 반도체 다이와 기판 간에 모든 스티치들(30)이 형성될 때까지, 초당 약 20 내지 30회 반복될 수 있다. 도 3 및 도 4에 제시된 것보다 더 많은 스티치들(30)이 존재할 수 있음을 이해해야 한다.
와이어 스티치(30)가 각각의 스티치(30) 상의 볼(38)로부터 상향으로 당겨져야만 하기 때문에, 순방향 볼 본딩 프로세스에 의해 형성되는 도 3에 도시된 스티치들은 상대적으로 높은 높이를 갖는다. 앞서 살펴본 바와 같이, 이러한 높이는 공간이 한정되어 있는 패기지의 전체 두께에 부가된다. 종래 기술을 나타낸 도 4는, 다이(22, 24), 기판(26), 및 역방향 볼 본딩 프로세스(reverse ball bonding process)에 의해 형성되는 스티치들(30)의 사시도이다. 역방향 볼 본딩 프로세스에서, 스티치 볼(50)이 처음에 반도체 다이(24)의 다이 본딩 패드들(40) 상에 형성된다. 즉, 캐필러리는 볼을 형성하고, 이 볼을 본딩 패드(40)에 본딩시키지만, 와이어 제공 없이 이동된다. 이 프로세스는 반복되어 다이(24) 상의 각각의 본딩 패드(40) 상에 볼(50)을 융착시킨다. 이후, 제 1 와이어 스티치를 형성하기 위해, 제 2 볼(52)이 기판(26)의 콘택 패드(44) 상에 와이어 본딩되고, 그리고 캐필러리는 와이어를 제공하면서 상향 이동되어 볼(52)로부터 멀어진다. 그 다음에, 캐필러리는 웨지 본딩을 사용하여 다이 본딩 패드(40) 상에서의 대응하는 볼(50)에 스티치(30)를 와이어 본딩한다. 캐필러리가 평평한 웨지 본딩을 사용하여 볼(50)에 스티치(30)를 부착시키기 때문에, 와이어가 들어 올려져 다이 본딩 패드 상의 볼(38)로부터 멀어지게 되는 도 3의 순방향 볼 본딩 프로세스에서보다 스티치는 더 낮은 프로파일을 갖는다. 이 프로세스는 반복되어 다이(24)와 기판(26) 간에 각각의 스티치들을 형성한다.
종래 기술을 나타내는 도 5를 참조하면, 도 5는 이 프로세스를 반복하여 다이(22)를 와이어 본딩시킨 것을 나타낸다. 즉, 스티치 볼들(60)이 먼저 다이(22)의 본딩 패드들(40)에 부착된다. 그 다음에, 스티치 볼들(62)이 다이(24) 상의 웨지 본딩들의 상부에 형성된다. 와이어가 제공되고, 이 와이어가 볼들(60)에 본딩되어 다이(22) 상에 스티치들(66)을 형성한다. 이 프로세스는 다이 스택 상의 임의의 추가적인 다이에 대해 다시 반복될 수 있다. 도시된 바와 같이, 서로 다른 다이(22 및 24) 상에서의 대응하는 (정렬된) 다이 본딩 패드들(40)은 함께 전기적으로 단락된다. (칩 활성화 신호 연결(미도시)을 통해) 스택에서의 다이 중 단지 하나만을 활성화시킴으로써, 신호들이 특정 다이에 전송되고 그리고 특정 다이로부터 전송되며, 이에 따라 신호가 특정 스티치 연결 경로를 따라 전송될 수 있지만 단지 활성화된 다이만이 응답하게 된다.
도 4 및 도 5에 대해 앞서 설명된 바와 같이 종래의 역방향 와이어 본딩 프로세스는 결과적으로 도 3의 순방향 와이어 본딩 프로세스보다 더 낮은 프로파일을 만든다. 그러나, 다이 스택에서의 다이 상의 모든 스티치들은 (최상위 다이를 제외하고는) 볼-와이어-볼 구성(ball-wire-ball configuration)을 갖는다. 즉, 도 5에서의 다이(24)에 대해 도시된 바와 같이, 본딩 패드들(40) 상의 스티치들은 스티치(30)의 단부에 본딩된 볼(62)을 포함하며, 이 스티치(30)의 단부가 또한 볼(50) 상에 형성되어 있다.
볼-와이어-볼 구성을 다이 스택에서의 모든 중간 다이의 다이 본딩 패드들 상에 갖는 것은 결점을 갖는다. 먼저, 역방향 와이어 본딩 프로세스에서 추가적인 스티치 볼을 부가해야만 하는 것은 프로세싱 단계 및 시간을 제조 공정에 부가하는 것이고, 특히 임의의 소정의 반도체 패키지에서 요구되는 본드들의 수가 매우 많다는 점을 고려하는 경우 그러하다. 추가적으로, 볼-와이어-볼 구성은 스티치 실패율이 높고 상대적으로 복잡한 구조를 갖는다. 4-메모리 다이 마이크로 SD 패키지의 일 예에서, 양품률 손실(yield loss)이 약 2000 PPM(Parts Per Million)인 것으로 밝혀졌다.
본 발명의 실시예는, 기판에 장착되는 적어도 제 1 및 제 2 적층 반도체 다이를 포함하는 프로파일이 낮은 반도체 패키지에 관한 것이다. 제 1 반도체 다이가 순방향 볼 본딩 프로세스에서 복수의 스티치들로 기판에 전기적으로 결합될 수 있다. 그 다음에, 제 2 반도체 다이가, 제 1 및 제 2 반도체 다이의 다이 본딩 패드들 간에 본딩되는 스티치들의 제 2 세트를 사용하여, 제 1 반도체 다이에 전기적으로 결합될 수 있다. 스티치들의 제 2 세트는 각각, 제 2 반도체 다이의 본딩 패드들에 본딩되는 스티치 볼(stitch ball)들을 갖는 전단부(lead end)를 포함할 수 있다. 스티치들의 제 2 세트에서의 각각의 스티치의 후단부(tail end)는 스티치들의 제 1 세트에서의 스트치의 전단부에 직접 웨지 본딩될 수 있다.
스티치의 후단부를 아래에 놓인 다이 상의 와이어 본딩에 직접 부착시킴으로써, 볼-와이어-볼 구성을 포함하는 종래 시스템보다 개선된 점을 제공한다. 예를 들어, 본 시스템은 보다 적은 제조 단계 및 보다 적은 제조 시간을 요구한다. 특히, 종래의 역방향 본딩 기술은 스티치의 전단부와 후단부 양쪽 모두에 스티치 볼들이 형성될 것을 요구했다. 이와는 반대로, 본 발명은 단지 스티치의 전단부에서만 스티치 볼을 요구한다. 스티치의 후단부는 아래에 놓인 다이의 전단부 와이어 본딩에 직접 웨지 본딩될 수 있다. 이것은 결과적으로, 종래 역방향 본딩 기술과 비교하여 스티치 형성 싸이클 시간을 30% 내지 50% 만큼 감소시킨다. 더욱이, 종래 볼-와이어-볼 구성 대신에, 본 발명의 와이어-온-와이어 구성(wire-on-wire configuration)은 더 작은 크기를 갖고, 이는 전기적 노이즈를 감소시키는 이점 및 안정성이 더 커지게 하는 이점을 제공하여, 결과적으로 스티치 파쇄율(stitch fracture rates)이 더 낮아지게 된다.
도 1은 오프셋 관계(offset relation)로 적층된 한 쌍의 반도체 다이를 포함하는 종래 반도체 디바이스의 가장자리 도면(종래기술)이다.
도 2는 오버랩핑 관계(overlapping relation)로 적층되고 아울러 스페이서 층에 의해 분리된 한 쌍의 반도체 다이를 포함하는 종래 반도체 디바이스의 가장자리 도면(종래기술)이다.
도 3은 순방향 볼 본딩 프로세스에서 기판에 장착되고 스티치되는 반도체 다이를 포함하는 종래 반도체 디바이스의 부분적 사시도(종래기술)이다.
도 4는 역방향 볼 본딩 프로세스를 사용하여 기판에 장착되고 스티치되는 반도체 다이를 포함하는 종래 반도체 디바이스의 부분적 사시도(종래기술)이다.
도 5는 도 4에 도시된 반도체 다이에 장착되고 스티치된 반도체 다이를 포함하는 종래 반도체 디바이스의 부분적 사시도(종래기술)이다.
도 6은 본 발명에 따른 반도체 디바이스의 제조를 나타낸 흐름도이다.
도 7은 기판에 스티치된 다이를 포함하는 제조하는 동안의 반도체 디바이스의 가장자리 도면이다.
도 8은 기판에 스티치된 다이를 포함하는 제조하는 동안의 반도체 디바이스의 사시도이다.
도 9는 기판에 스티치된 제 1 다이 및 제 1 다이에 스티치된 제 2 다이를 포함하는 제조하는 동안의 반도체 디바이스의 가장자리 도면이다.
도 10은 기판에 스티치된 제 1 다이 및 제 1 다이에 스티치된 제 2 다이를 포함하는 제조하는 동안의 반도체 디바이스의 사시도이다.
도 10a는 제 1 다이에 스티치된 제 2 다이의 와이어 본딩의 확대도이다.
도 11은 기판에 스티치된 제 1 다이, 제 1 다이에 스티치된 제 2 다이, 및 제 2 다이에 스티치된 제 3 다이를 포함하는 제조하는 동안의 반도체 디바이스의 사시도이다.
도 12는 본 발명의 실시예에 따른, 완성된 반도체 디바이스의 단면 가장자리 도면이다.
도 6 내지 도 12를 참조하여 실시예들이 이제 설명될 것이고, 이 실시예들은 프로파일이 낮은 반도체 패키지에 관한 것이다. 본 발명은 서로 다른 많은 형태들로 구현될 수 있으며, 본 발명이 본 명세서에서 설명되는 실시예들로만 한정되는 것으로 해석돼서는 안됨을 이해해야 한다. 오히려, 이러한 실시예들은 본 개시 내용이 철저하고 완벽해지도록 하기 위해 아울러 본 발명이 속하는 기술분야에서 숙련된 자들에게 본 발명을 충분히 전달할 수 있도록 하기 위해 제공된다 실제로, 본 발명은 이러한 실시예들의 대안물, 수정물, 및 등가물을 포괄하도록 의도되었고, 이들은 첨부되는 특허청구범위에서 정의되는 바와 같이 본 발명의 사상 및 범위 내에 포함된다. 더욱이, 본 발명의 다음의 상세한 설명에 있어, 많은 특정 세부사항들이 본 발명의 완전한 이해를 제공하기 위해 설명된다. 그러나, 본 발명이 이러한 특정 세부사항 없이도 실시될 수 있음이 본 발명의 기술분야에서 통상의 기술을 가진 자들에게는 명백하게 될 것이다.
용어 "상부" 및 "하부" 및 "위쪽" 및 "아래쪽"은 본 명세서에서 단지 편의상 그리고 설명 목적으로 사용된 것이지 본 발명의 설명을 한정하려는 것이 아닌데, 왜냐하면 참조되는 아이템들이 적절한 위치에서 서로 교환될 수 있기 때문이다.
본 발명에 따른 반도체 패키지를 형성하는 프로세스가 이제 도 6의 흐름도와, 도 7 내지 도 12의 도면을 참조하여 설명될 것이다. 먼저 도 7 및 도 8의 가장자리 도면 및 사시도를 참조하면, 단계(200)에서 제 1 반도체 다이(102)가 기판(106) 상에 장착될 수 있다. 다이(102)는 알려진 접착제 혹은 공정 다이 본딩 프로세스(eutectic die bond process)로 다이 부착 접착제를 통해 기판(106)에 장착될 수 있다. 비록 도시되지는 않았지만, 기판(106)은 기판들의 패널의 일부일 수 있어, 본 발명에 따른 반도체 패키지들은 대량생산으로 인한 원가 절감을 위해 일괄 처리될 수 있다. 비록 단일의 반도체 패키지의 제조가 아래에서 설명되지만, 다음의 설명은 기판 패널에 형성되는 모든 패키지들에도 적용될 수 있음을 이해해야 한다.
본 발명에 있어 중요한 사항은 아니지만, 기판(106)은 다양한 서로 다른 칩 캐리어 매체(chip carrier medium)들일 수 있고, 이러한 것에는 PCB, 리드프레임(leadframe) 혹은 테이프 자동 본딩(Tape Automated Bonded, TAB) 테이프가 있다. 기판(106)이 PCB인 경우, 이 기판은 코어(core)로 형성될 수 있으며, 이 코어 상에는 상부 및/또는 하부 전도성 층들이 형성된다. 이 코어는 다양한 유전체 물질, 예를 들어, 폴리이미드 래미네이트(polyimide laminate)들, FR4 및 FR5를 포함하는 에폭시 수지(epoxy resin)들, 비스말레이미드 트리아진(Bismaleimide Triazine, BT) 등과 같은 그러한 유전체 물질들일 수 있다.
전도성 층들은, 구리 혹은 구리 합금, 도금된 구리 혹은 도금된 구리 합금, 얼로이 42(Alloy 42)(42FE/58NI), 구리 도금된 강(steel) 혹은 다른 금속, 또는 기판상에서의 사용을 위해 알려진 물질로 형성될 수 있다. 전도성 층들은, 반도체 다이(102)와 외부 디바이스(미도시) 간의 신호를 전달하기 위해 알려진 바와 같은 컨덕턴스 패턴(conductance pattern)으로 에칭될 수 있다. 추가적으로 기판(106)은 기판(106)의 위쪽 표면 상에서 콘택 패드들(108)(예를 들어, 도 8에 도시됨)을 형성하는 노출된 금속 부분들을 포함할 수 있다. 반도체 패키지가 랜드 그리드 어레이(Land Grid Array, LGA) 패키지인 경우, 콘택 핑거(contact finger)들(미도시)이 또한 기판(106)의 아래쪽 표면상에 정의될 수 있다. 콘택 패드들(108) 및/또는 콘택 핑거들은, 예를 들어, 종래 기술에서 공지된 바와 같은 전기도금 프로세스(electroplating process)에서, 하나 이상의 금층(gold layer)들로 도금될 수 있다.
제 1 반도체 다이(102)가 단계(200)에서 기판(106)에 부착된 이후, 하나 이상의 추가적인 다이가 오프셋 구성으로 다이(102)에 장착될 수 있다. 예를 들어, 도 7 내지 도 10은 다이(102) 상에 장착되는 하나의 부가적인 다이(104)를 나타낸다. 도 11 및 도 12는 다이(104) 상에 장착되는 두 개의 추가적인 다이(104 및 110)를 나타낸다. 다이 스택이 또 다른 실시예들에서 둘 이상의 추가적인 다이를 포함할 수 있음을 이해해야 한다.
도 7 및 도 8에 제시된 바와 같이, 와이어 스티치들(120)의 제 1 세트가, 단계(202)에서, 종래의 순방향 볼 본딩 프로세스로, 다이(102) 상의 다이 본딩 패드들(124)과 기판(106) 상의 콘택 패드들(108) 간에 부착될 수 있다. 먼저, 와이어 본딩(122)이 스티치들(120)과 다이(102) 상의 다이 본딩 패드들(124) 간에 형성될 수 있다. 이것은, 스티치 볼(126)을 다이(102)의 본딩 패드(124) 상에 형성 및 융착시키는 공지된 구성(미도시)의 와이어 본딩 캐필러리 디바이스를 사용하여 달성될 수 있다. 볼(126)이 하중을 받으며 본딩 패드(124)에 인가될 수 있고, 이때, 트랜스듀서는 초음파 에너지를 인가한다. 열, 압력, 및 초음파 에너지의 결합으로 스티치 볼(126)과 다이 본딩 패드(124) 간에 와이어 본딩(122)이 생성된다. 실시예들에서, 앞서 설명된 스티치 본딩 프로세스 및 이후 설명되는 것들은, 스티치의 전단부 혹은 후단부를 수용하는 본딩 패드의 표면을 가열함으로써 더 촉진될 수 있다.
그 다음에, 제 2 와이어 본딩(128), 예를 들어, 웨지 본딩이 와이어(120)와 기판(106) 간에 형성된다. 특히, 제 1 와이어 본딩(122)을 형성한 이후, 캐필러리는 와이어를 제공하면서 상향 이동되어 볼(126)로부터 멀어지고, 그리고 와이어를 기판(106) 상의 대응하는 콘택 패드(108)에 본딩시켜 스티치(120)를 완성하게 된다. 스티치(120)가 하중을 받으며 콘택 패드(108)에 인가될 수 있고, 이 경우 트랜스듀서는 초음파 에너지를 인가한다. 열, 압력, 및 초음파 에너지의 결합으로 스티치(120)와 콘택 패드(108) 간에 본딩이 생성된다. 그 다음에, 와이어 본딩 캐필러리는 소량의 와이어를 제공하고, 콘택 패드(108)의 표면으로부터 와이어를 잡아챈다. 이후, 캐필러리의 단부에 매달려 있는 소량의 와이어 끝부분은 후속하는 그 다음 스티치에 대한 스티치 볼(126)을 형성하는데 사용된다. 앞서 설명된 싸이클은, 다이(102)와 기판(106) 간에 모든 스티치들(120)이 형성될 때까지 반복될 수 있다. 도 8에 제시된 것보다 더 많은 스티치들(120)이 존재할 수 있음을 이해해야 한다.
그 다음에, 이제 본 발명에 따른 도 9 내지 도 10을 참조하면, 다이(104) 상에 제 1 와이어 본딩(132)을 갖고 아울러 다이(102)의 본딩 패드(124) 상에서의 와이어 본딩(122)의 상부에 제 2 와이어 본딩을 갖는 스티치들(130)의 제 2 세트가 형성될 수 있다. 단계(204)에서, 와이어 본딩 캐필러리 디바이스가 다이(104)의 본딩 패드(134) 상에 스티치 볼(136)을 형성 및 융착시킬 수 있다. 볼(136)이 하중을 받으며 본딩 패드(134)에 인가될 수 있고, 이 경우 트랜스듀서가 초음파 에너지를 인가한다.
다음으로, 캐필러리는 와이어를 제공하면서 상향 이동되어 볼(136)로부터 멀어지고, 와이어 본딩(122)의 상부에 스티치(130)의 후단부를 직접 부착시킴으로써 스티치(130)를 완성시킨다. 스티치(130)에 대한 와이어는 하중을 받으며 와이어 본딩(122)의 상부에 본딩될 수 있고, 이 경우 트랜스듀서는 초음파 에너지를 인가한다. 도 10a는 와이어 본딩(122)에 연결된 스티치(130)의 후단부(130a)의 확대도이다. 도 10a는 다이 본딩 패드(124)에 부착된 스티치 볼(126) 및 이로부터 연장된 스티치(120)를 포함하는 와이어 본딩(122)을 보여준다. 스티치(130)의 단부(130a)는, 와이어 본딩 캐필러리 디바이스에 의해 인가되는 열, 압력 및 초음파 에너지를 모두 사용하여 와이어 본딩(122)내로 인도(drive)되어 부착된다.
일 실시예에서, 캐필러리는, 스티치(130)의 단부(130a)를 와이어 본딩(122)에 본딩시키기 위해 14 밀리초 동안 35그램의 힘 및 60 mA의 전류를 인가할 수 있다. 이러한 압력 및 초음파 에너지는 다이 본딩 패드(124) 상의 와이어 본딩(122)에 스티치(130)의 단부(130a)를 부착 및 전기적으로 결합시키기에 충분하다. 후단부(130a)가 와이어 본딩(122)에 부착되는 데 사용된 앞서 설명된 전류, 힘, 및/또는 시간은 단지 예시적인 것으로, 또 다른 실시예들에서 파라미터들은 앞서 제시된 값들보다 클 수 있고, 작을 수도 있다. 스티치(130)의 후단부(130a)를 와이어 본딩(122)에 부착하는 프로세스는, 스티치 볼(126)로부터 연장된 스티치(120)의 일부에 후단부(130a)를 물리적으로 연결시키는 것, 혹은 스티치 볼(126) 자체에 후단부(130a)를 물리적으로 연결시키는 것, 혹은 이 두 가지 모두를 포함할 수 있음을 또한 이해해야 한다.
도 10a에 나타난 바와 같이, 캐필러리는, 스티치(130)의 단부(130a)의 부착시, 와이어 본딩(122)으로부터 연장된 스티치(120)를 (예를 들어, 섹션(120a)에서) 부분적으로 평평하게 할 수 있다. 후단부(130a)의 연결을 위해 평평한 본딩 표면을 제공하는 것에 추가하여, 와이어 본딩(122)으로부터 연장된 스티치(120)를 평평하게 하는 것은 또한 스티치(120)의 높이를 감소시키는 역할을 할 수 있다.
후단부(130a)가 와이어 본딩(122)에 부착된 이후, 와이어 본딩 캐필러리는 소량의 와이어를 제공하고 와이어 본딩(122)의 표면으로부터 와이어를 잡아챈다. 이후, 캐필러리의 단부에 매달려 있는 소량의 와이어 끝부분은 후속하는 그 다음 스티치에 대한 스티치 볼(136)을 형성하는데 사용된다. 앞서 설명된 싸이클은, 다이(104)와 다이(102) 상의 와이어 본딩들(122) 간에 모든 스티치들(130)이 형성될 때까지 반복될 수 있다. 도 10에 제시된 것보다 더 많은 스티치들(130)이 존재할 수 있음을 이해해야 한다.
본 발명에 따른 스티치를 형성하는 시스템은 본 발명의 상기 배경 기술 부분에서 설명된 바와 같은 볼-와이어-볼 구성을 포함하는 종래 시스템보다 더 개선된 것이다. 먼저, 본 시스템은 더 적은 제조 단계 및 더 적은 제조 시간을 필요로 한다. 특히, 종래의 역방향 본딩 기술은 스티치 볼들이 스티치의 전단부 및 후단부 양쪽 모두에서 형성될 것을 요구했다. 이와는 반대로, 본 발명은 단지 스티치의 전단부에서만 스티치 볼을 요구한다. 스티치의 후단부는 그 아래에 있는 다이의 전단부 와이어 본딩에 직접 웨지 본딩될 있다. 이것은 결과적으로, 종래의 역방향 본딩 기술과 비교하여 예를 들어 30% 내지 50%만큼 스티치 형성 싸이클 시간을 감소시킨다. 더욱이, 중간 다이(즉, 스택에서의 최상부 다이 아래에 있는 다이) 상의 와이어 본딩은, 볼-와이어-볼 구성 대신, 크기가 더 작은 와이어-온-와이어 구성을 갖는바, 이 구성은 전기적 노이즈를 감소시키고 안정성이 더 커지게 하는 이점을 제공한다. 안정성이 더 커짐으로 인해 스티치 파쇄율이 더 낮아진다. 예를 들어, 종래 기술의 4-다이 마이크로 SD 패키지는 2000 PPM의 양품률 손실을 가질 수 있지만, 본 발명에 따라 와이어 본딩된 동일한 패키지는 400 PPM 이하의 양품률 손실을 가질 수 있다.
얼마나 많은 반도체 다이가 스택에 포함되어 있는가에 따라, 다이 스택에서의 임의의 추가적인 반도체 다이 상에 스티치들을 형성하기 위해 단계(204)가 반복될 수 있다(도 6에서 점선으로 된 화살표로 표시됨). 예를 들어, 도 7 내지 도 10에서는, 단지 두 개의 반도체 다이만이 존재하고, 따라서, 스티치들(130)이 형성된 이후, 와이어링된 반도체 패키지는 아래에서 설명되는 바와 같이 캡슐화(encapsulate)될 수 있고 싱귤레이트(singulate)될 수 있다. 그러나, 도 11 및 도 12에서, 다이 스택은 제 3 반도체 다이(110)를 포함한다. 따라서, 단계(204)는 앞서 설명된 바와 같이 스티치들(140)이 형성되도록 반복된다. 즉, 스티치(140)의 전단부가 본딩 패드(144)에 부착되고, 스티치(140)의 후단부가 다이(104) 상에서의 와이어 본딩(132)의 상부에 직접 부착된다. 다이(110)의 상부에 장착되는 하나 이상의 추가적인 다이가 존재하는 경우 일회 이상의 추가적인 횟수로 단계(204)가 반복될 수 있음을 이해해야 한다.
앞서 설명된 실시예들에서, 다이 스택에서의 다이 모두는 먼저 기판에 장착되고, 그 다음에 이들은 함께 와이어 본딩된다. 대안적인 실시예에서, 임의의 다이가 스택에 부착될 수 있고, 이후, 스택에 그 다음 다이가 부가되기 전에 앞서 설명된 바에 따라 와이어 본딩이 행해질 수 있다.
앞서 설명된 실시예들에서, 스티치들은 코팅되지 않은 금일 수 있고, 하지만 대안적으로 스티치들은 구리, 알루미늄 혹은 다른 금속일 수 있다. 본 발명의 또 다른 실시예에서, 와이어의 표면을 전기적으로 비전도성으로 만드는 폴리머 절연을 통해 스티치들은 사전에 절연될 수 있다. 본 발명에서의 사용에 적합한 사전에 절연된 스티치들의 두 가지 예는 미국 특허번호 제5,396,106호(발명의 명칭: "Resin Coated Bonding Wire, Method Of Manufacturing The Same, And Semiconductor Device") 및 미국 공개 특허출원번호 제2004/0124545호(발명의 명칭: "High Density Integrated Circuits And The Method Of Packaging the Same") 에 개시되어 있으며, 이들 두 문헌은 그 전체가 참조로 본 명세서에 통합된다.
도 12에 도시된 바와 같이, 다이 스택을 형성하고 그리고 다이 스택을 서로에 대해 그리고 기판(106)에 전기적으로 결합시킨 이후에, 다이 스택은 단계(210)에서 몰딩 화합물(150) 내에 인케이싱될 수 있다. 몰딩 화합물(150)은 예를 들어, 본사가 모두 일본에 소재하는 스미토모사(Sumitomo Corp.) 및 니토 덴코사(Nitto Denko Corp.)로부터 입수가능한 그러한 공지된 에폭시일 수 있다. 앞서 설명된 바와 같이, 반도체 패키지들이 패널 상에 한번에 여러 개 형성될 수 있다. 따라서, 캡슐화 이후, 단계(212)에서 각각의 패키지들은 해당 패널로부터 싱귤레이트될 수 있고 이에 따라 완성된 반도체 패키지(160)가 형성될 수 있다. 일부 실시예들에서, 이 완성된 패키지(160)는 선택에 따라서는 단계(220)에서 리드(lid)들 내에 밀봉될 수 있다.
도면에 도시된 바와 같이, 스택에서의 서로 다른 반도체 다이에서의 모든 대응하는 (정렬된) 스티치들은 전기적으로 함께 단락된다. 예를 들어, 도 11에서, 다이(102, 104 및 110)의 최우측 가장자리를 따라 표시되어 있는 세 개의 스티치들(120, 130, 및 140)은 함께 단락된다. (칩 활성화 신호 연결(미도시)을 통해) 스택에서의 다이 중 단지 하나만을 활성화시킴으로써, 신호들이 특정 다이(102, 104 및 110)에 전송되고 그리고 특정 다이(102, 104 및 110)로부터 전송되며, 이에 따라 신호가 특정 스티치 연결 경로를 따라 전송될 수 있지만 단지 활성화된 다이만이 신호를 수신하고 응답하게 된다.
도 12에 도시된 바와 같은 반도체 패키지(160)는 플래시 메모리 디바이스로서 사용될 수 있다. 이러한 실시예들에서, 패키지(160) 내에 사용된 반도체 다이(102, 104 및/또는 110)는 플래시 메모리 칩들일 수 있다. 다이(102, 104 및 110)에 추가하여, 패키지(160)는 또한 ASIC과 같은 제어기를 포함할 수도 있고, 따라서 패키지(160)는 플래시 메모리 디바이스로서 사용될 수 있다. 실시예들에서, 완성된 패키지(160)는 앞서 설명된 바와 같이 와이어 본딩된 네 개의 메모리 다이 및 제어기 다이를 포함할 수 있다. 또 다른 실시예에서, 완성된 패키지(160)는 앞서 설명된 바와 같이 와이어 본딩된 여덟 개의 메모리 다이 및 제어기 다이를 포함할 수 있다. 패키지(160)가 다른 개수의 메모리 다이를 포함할 수 있음을 이해해야 한다.
패키지(160)는, 예를 들어, SD 카드, 콤팩트 플래시, 스마트 미디어, 미니 SD 카드, MMC 및 xD 카드 혹은 메모리 스틱을 포함하는, 표준 플래시 메모리 인클로저(standard flash memory enclosure)에서 사용될 수 있다. 다른 표준 플래시 메모리 패키지들도 또한 가능하다. 패키지(160)는 대안적으로, 본 발명의 또 다른 실시예들에서 다른 기능들을 수행하도록 구성된 반도체 다이를 포함할 수 있다.
본 발명의 앞서의 상세한 설명은 예시적이고 설명적 목적으로 제시되었다. 이것은 본 발명 모두를 빠짐없이 설명하도록 의도되지 않았고, 또한 본 발명을 정확하게 이처럼 개시되는 형태로만 한정시키도록 의도되지 않았다. 앞서의 가르침에 근거하여 많은 변형 및 수정이 가능하다. 본 명세서에서 설명되는 실시예들은 본 발명의 원리 및 그 실제 응용을 가장 잘 설명하여 본 발명의 기술분야에서 숙련된 다른 사람들이 고려되는 특정 용도에 맞게 다양한 실시예로 그리고 다양한 변경을 통해 본 발명을 가장 잘 이용할 수 있도록 하기 위해 선택되었다. 본 발명의 범위는 본 명세서에 첨부되는 특허청구범위에 의해 정의되도록 의도되었다.

Claims (15)

  1. 반도체 디바이스를 제조하는 방법으로서,
    (a) 제 1 반도체 다이를 컴포넌트에 부착하는 단계와, 여기서 상기 제 1 반도체 다이는 와이어 본딩부를 수용하기 위한 패드를 포함하고;
    (b) 제 1 스티치의 제 1 단부를 상기 제 1 반도체 다이의 패드에 와이어 본딩하여 상기 제 1 스티치의 제 1 단부와 상기 제 1 반도체 다이의 패드 간에 와이어 본딩부를 형성하는 단계와;
    (c) 제 2 반도체 다이를 상기 제 1 반도체 다이에 부착하는 단계와, 여기서 상기 제 2 반도체 다이는 와이어 본딩부를 수용하기 위한 패드를 포함하고;
    (d) 제 2 스티치의 제 1 단부를 상기 제 2 반도체 다이의 패드에 와이어 본딩하는 단계와;
    (e) 상기 (d) 단계에서의 상기 제 2 스티치의 제 1 단부의 와이어 본딩 이후에 상기 제 2 스티치의 제 2 단부를 상기 (b) 단계에서 형성된 와이어 본딩부에 직접 와이어 본딩하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  2. 제1항에 있어서,
    상기 제 2 스티치의 제 2 단부를 상기 (b) 단계에서 형성된 와이어 본딩부에 직접 와이어 본딩하는 상기 (e) 단계는, 상기 제 1 스티치의 제 1 단부에 맞대어 상기 제 2 스티치의 제 2 단부에 압력을 가하는 단계와, 그리고 열과 전류와 초음파 에너지 중 적어도 하나를 인가하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  3. 제2항에 있어서,
    상기 제 1 스티치의 제 1 단부를 상기 제 1 반도체 다이의 패드에 와이어 본딩하는 상기 (b) 단계는, 스티치 볼을 형성하는 단계와, 그리고 상기 스티치 볼을 상기 제 1 반도체 다이의 패드에 부착하는 단계를 포함하며, 상기 제 1 스티치의 제 1 단부는 상기 스티치 볼로부터 연장되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  4. 제3항에 있어서,
    상기 제 2 스티치의 제 2 단부를 상기 (b) 단계에서 형성된 와이어 본딩부에 직접 와이어 본딩하는 상기 (e) 단계는, 상기 제 2 스티치의 제 2 단부를 상기 제 1 스티치의 제 1 단부 상부에 직접 와이어 본딩하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  5. 제3항 또는 제4항에 있어서,
    상기 제 2 스티치의 제 2 단부를 상기 (b) 단계에서 형성된 와이어 본딩부에 직접 와이어 본딩하는 상기 (e) 단계는, 상기 제 2 스티치의 제 2 단부를 상기 제 1 스티치의 상기 스티치 볼 상부에 직접 와이어 본딩하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  6. 제5항에 있어서,
    상기 (e) 단계는, 상기 제 2 스티치의 제 2 단부가 상기 제 1 스티치의 제 1 단부와 상기 제 1 패드 간의 와이어 본딩부와 마주 대하도록 하는 웨지 본딩부를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  7. 제6항에 있어서,
    상기 제 2 스티치의 제 1 단부를 상기 제 2 반도체 다이의 패드에 와이어 본딩하는 상기 (d) 단계는, 스티치 볼을 형성하는 단계와, 그리고 상기 스티치 볼을 상기 제 2 반도체 다이의 패드에 부착하는 단계를 포함하며, 상기 제 2 스티치의 제 1 단부는 상기 스티치 볼로부터 연장되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  8. 반도체 디바이스로서,
    복수의 콘택 패드들을 포함하는 기판과;
    상기 기판에 장착되는 제 1 반도체 다이와, 여기서 상기 제 1 반도체 다이는 복수의 본딩 패드들을 포함하고;
    상기 제 1 반도체 다이의 다이 본딩 패드들과 상기 기판의 콘택 패드들 간에 와이어 본딩되는 스티치들의 제 1 세트와;
    상기 제 1 반도체 다이 상에 장착되는 제 2 반도체 다이와, 여기서 상기 제 2 반도체 다이는 복수의 본딩 패드들을 포함하고; 그리고
    상기 제 2 반도체 다이의 다이 본딩 패드들에 본딩되는 전단부들과, 그리고 상기 제 1 반도체 다이의 다이 본딩 패드들에 와이어 본딩되는 스티치들의 상기 제 1 세트의 상부에 웨지 본딩되는 후단부들을 갖는 스티치들의 제 2 세트를 포함하는 것을 특징으로 하는 반도체 디바이스.
  9. 제8항에 있어서,
    스티치들의 상기 제 1 세트는 상기 제 1 반도체 다이의 다이 본딩 패드들에 부착되는 스티치 볼을 갖는 전단부를 포함하는 것을 특징으로 하는 반도체 디바이스.
  10. 제9항에 있어서,
    스티치들의 상기 제 2 세트의 후단부들은 스티치들의 상기 제 1 세트의 단부에서 상기 스티치 볼들로부터 연장되는 스티치들의 상기 제 1 세트의 부분들에 웨지 본딩되는 것을 특징으로 하는 반도체 디바이스.
  11. 제9항 또는 제10항에 있어서,
    스티치들의 상기 제 2 세트의 후단부들은 스티치들의 상기 제 1 세트의 단부에서 상기 스티치 볼들에 웨지 본딩되는 것을 특징으로 하는 반도체 디바이스.
  12. 제11항에 있어서,
    스티치들의 상기 제 2 세트의 전단부들은 상기 제 2 반도체 다이의 다이 본딩 패드들에 부착되는 스티치 볼들을 포함하는 것을 특징으로 하는 반도체 디바이스.
  13. 제12항에 있어서,
    상기 제 1 반도체 다이와 상기 제 2 반도체 다이는 플래시 메모리 다이인 것을 특징으로 하는 반도체 디바이스.
  14. 제13항에 있어서,
    상기 기판에 전기적으로 결합되는 제어기 다이를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  15. 제14항에 있어서,
    상기 반도체 디바이스는 플래시 메모리 디바이스인 것을 특징으로 하는 반도체 디바이스.
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