KR20110033956A - 메모리 디바이스들 및 그 형성 방법들 - Google Patents

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Abstract

각 메모리 셀이 횡방향으로 압축된 부분을 가지는 위상 변경 재료를 포함하는 복수의 메모리 셀들을 구비하는 메모리 디바이스들. 인접하는 메모리 셀들의 횡방향으로 압축된 부분들은 수직으로 오프셋되어 메모리 디바이스의 반대 사이드들 상에 배치된다. 또한 각 메모리 셀이 상이한 폭들을 가지고 있는 제1 및 제2 전극들을 포함하는 복수의 메모리 셀들을 구비하는 메모리 디바이스들이 개시된다. 인접하는 메모리 셀들은 메모리 디바이스의 수직으로 반대되는 사이드들 상에서 오프셋되는 제1 및 제2 전극들을 구비하고 있다. 메모리 디바이스들을 형성하는 방법들이 또한 개시된다.

Description

메모리 디바이스들 및 그 형성 방법들{MEMORY DEVICES AND METHODS OF FORMING THE SAME}
[우선권 주장]
본 출원서는 발명의 명칭이 "MEMORY DEVICES AND METHODS OF FORMING THE SAME"이고 2008년 8월 21일에 출원된 미합중국 특허출원 일련번호 12/195,510의 출원일의 우선권을 주장한다.
[기술 분야]
본 발명의 실시예들은 메모리 디바이스들 및 그 제조 방법들에 관한 것이다. 특히, 본 발명은 횡방향으로 압축된 위상 변경 재료들 또는 상이한 폭들의 전극들을 구비하는 메모리 디바이스들 - 여기에서 횡방향 압축들의 좁은 부분들 또는 좁은 전극들은 메모리 디바이스의 반대 사이드들 상에 있음 -, 및 그러한 메모리 디바이스들의 제조에 관한 것이다.
위상 변경 랜덤 액세스 메모리(PCRAM)는 인가된 전류에 따라 데이터를 기록하고 판독할 수 있는 비휘발성 메모리 디바이스를 지칭한다. PCRAM 디바이스에서, 위상 변경 재료의 체적이 2개의 전극들 사이에서 피착되어 단일 메모리 셀을 형성한다. 위상 변경 재료들은 비정질 및 결정 상태 사이에서 전기적으로 스위칭할 수 있는 능력으로 인해 전자 메모리 어플리케이션들에 이용된다. 이들 재료들은 1보다 큰 전기 저항률 값을 선택적으로 나타낸다. 예를 들면, 위상 변경 재료가 결정 상태에 있는 경우, 그 저항은 낮고, 비정질 상태에 있는 경우에는 그 저항이 높다.
PCRAM 디바이스에서, 프로그래밍 전류가 위상 변경 재료를 통과하여 위상 변경을 유도한다. 이러한 프로그래밍 전류는 위상 변경 재료의 전기 저항의 결과로서 열을 발생시킨다. 발생된 열의 양은 재료의 고정된 체적의 전류 밀도에 비례한다. 재료의 체적이 감소됨에 따라, 위상 변경을 유도하는데 요구되는 프로그래밍 전류도 또한 감소된다. 또한, 프로그래밍 전류가 감소됨에 따라, 생성된 열의 양도 또한 감소된다.
각 메모리 셀은 프로그래밍 전류를 활용하고 PCRAM 디바이스 당 수 백만개의 메모리 셀들이 있으므로, 디바이스를 동작시키는데 큰 전체 에너지 입력이 요구된다. 위상 변경을 유도하는데 요구되는 프로그래밍 전류의 양을 감소시키고, 그렇게 할 때, 디바이스의 전체 에너지 요구조건들을 감소시키는 것이 바람직하다.
추가적으로, 여전히-더 작은 메모리 디바이스들을 생성하는 것에 대한 요구가 증가하고 있다. 메모리 디바이스들이 밀집되게 됨에 따라, 이웃하는 메모리 셀들 간의 상대 거리가 축소되고, 결과적으로 극도로 가까운 근접도의 셀들로 나타난다. 그러한 가까운 근접도의 셀들은 인접하는 셀들로부터 증가된 열적 영향을 받게 될 것이라는 것은 이론화되어 있다. 이러한 현상은 "열적 크로스-토크(cross-talk)"로 알려져 있다. 열적 크로스-토크는 프로그래밍 전류의 인가에 인해, 하나의 메모리 셀에 생성된 열이 인접하는 메모리 셀로 열적으로 전도되는 경우에 발생한다.
열적 크로스-토크는 메모리 셀에서 원하지 않는 위상 변경을 유발할 수 있고, 결과적으로 메모리 셀 내에 저장된 데이터의 손상으로 나타나기 때문에 바람직하지 않다. 비정질 및 결정 상태들 사이의 변환들은 온도 변경에 의해 개시될 수 있다. 열적 크로스-토크가 방지되지 않는다면, 원하지 않는 셀, 즉 전류가 인가되지 않은 하나의 위상 변경 재료가 인접하는 셀로부터의 열 전달로 인해 변형되는 것이 가능하다(즉, 부정확한 상태로 의도하지 않게 프로그래밍됨). 최소 스케일 및 높은 셀 밀도에도 불구하고 감소된 에너지 인출(draw) 및 무시가능한 열적 크로스-토크로 동작할 수 있는 디바이스를 형성하는 것이 바람직할 것이다.
Happ 등에 의한 미국특허출원공보 제20070181932호는 위상 변경 메모리 셀들을 열적으로 분리하는 방법을 기술하고 있다. 인접하는 위상 변경 메모리 셀들은 제1 및 제2 절연 재료들에 의해 서로 분리되어 있다. 위상 변경 메모리 셀들의 위상 변경 재료들은 모래시계 또는 테이퍼링된 형태를 가지고 있다.
도 1-5는 본 발명의 실시예들에 따른 메모리 디바이스들의 단면도들이다.
도 6-14는 도 1의 메모리 디바이스의 제조를 예시하는 단면도들이다.
도 15-21은 도 2의 메모리 디바이스의 제조를 예시하는 단면도들이다.
도 22-24는 도 3의 메모리 디바이스의 제조를 예시하는 단면도들이다.
도 25-26은 도 4의 메모리 디바이스의 제조를 예시하는 단면도들이다.
인접하는 메모리 셀들의 프로그램가능한 체적들 사이에서 증가된 거리를 가지는 복수의 메모리 셀들이 개시된다. 복수의 메모리 셀들은 PCRAM 디바이스와 같은 메모리 디바이스에 활용될 수 있다. PCRAM 디바이스는 전기적으로 스위칭가능한(프로그램가능한) 재료로서 위상 변경 재료를 포함할 수 있다. 위상 변경 재료는 PCRAM 디바이스에서 위상 변경 재료 소자로서 구성될 수 있다. 인접하는 프로그램가능한 체적들 사이의 거리를 증가시킴으로써, 메모리 셀들 사이의 열적 크로스-토크가 감소된다. 이러한 거리를 증가시키기 위해, 메모리 디바이스들(6, 6′, 6″,6"') 상의 인접하는 메모리 셀들(4)의 프로그램가능한 체적들(2)의 로케이션은 도 1-4에 예시된 바와 같이, 서로에 대해 수직으로 스태거링되거나 오프셋된다. 각 메모리 셀(4)은 기저부 전극(10) 및 최상부 전극(12)의 사이와 같이, 2개의 전극들 사이에 배치된 위상 변경 재료 소자(8B)를 포함한다. 메모리 셀들(4)은 어레이로 배열된다. 비-제한적인 예로서, 하나의 메모리 셀(4)의 프로그램가능한 체적(2)은 기저부 전극(10)에 근접하는데 대해, 또 하나의 인접하는 메모리 셀(4)의 프로그램가능한 체적(2)은 최상부 전극(12)에 근접할 수 있다.
하나의 실시예에서, 위상 변경 재료 소자(8B)는 도 1-3에 예시된 바와 같이, 횡방향으로 압축된 부분(14)을 포함할 수 있다. 위상 변경 재료 소자(8B)는 메모리 셀(4)의 수직 방향으로 좁힘(narrowing) 또는 압축을 포함한다. 횡방향으로 압축된 부분(14)은 도 1에 예시된 바와 같이 위상 변경 재료 소자(8B) 및 기저부 전극(10) 또는 최상부 전극(12)의 인터페이스에, 또는 도 2 및 3에 예시된 바와 같이 위상 변경 재료 소자(8B) 내의 로케이션에 로케이팅될 수 있다. 횡방향으로 압축된 부분(14)은 메모리 셀(4)의 프로그램가능한 체적(2)에 실질적으로 대응할 수 있다. 도 4에 예시된 또 하나의 실시예에서, 기저부 전극(52, 54) 또는 최상부 전극(58, 60)은 위상 변경 재료 소자(8B)의 폭보다 더 작은 폭을 가질 수 있다.
여기에 사용된 바와 같이, 용어 "프로그램가능한 체적"은 전류가 위상 변경 재료에 인가되는 경우에 비정질 상태와 결정 상태 사이에서 전기적으로 스위칭하는 횡방향으로 압축된 부분에서 위상 변경 재료의 일부를 의미하고 포함한다. 프로그램가능한 체적은 메모리 셀의 기저부 또는 최상부 전극과 직접 또는 간접 접촉 상태에 있을 수 있다. 위상 변경 재료가 횡방향으로 압축된 부분을 포함하지 않는다면, 용어 "프로그램가능한 체적"은 기저부 또는 최상부 전극과 접촉 상태에 있는 위상 변경 재료의 일부를 의미하고 포함한다.
여기에 사용된 바와 같이, 용어들 "기저부", "최상부", "상부", 및 "하부"는 상대적인 용어들이고 메모리 디바이스가 형성된 기판과 관련된 위치들을 기술한다. 용어들 "최상부"또는 "상부"는 기판으로부터 먼 위치를 지칭하고, 용어들 "기저부"또는 "하부"는 기판에 가깝게 근접한 위치를 지칭한다. 비-제한적인 예로서, 구절들 "기저부 전극"및 "최상부 전극"은 상대적인 용어들이고 기판에 대한 전극의 도전성 재료의 로케이션을 의미하며 포함한다. "기저부 전극"은 기판에 근접한 전극을 기술하는데 대해, "최상부 전극"은 기판에 말단인 전극을 지칭한다.
여기에 사용된 바와 같이, 구절 "위상 변경 재료"는 칼코겐 이온 및 양전성 원소를 포함하는 칼코게나이드 화합물을 의미하고 포함한다. 위상 변경 재료의 칼코겐 이온은 산소(O), 황(S), 셀레늄(Se), 텔루르(Te), 또는 폴로늄(Po)일 수 있다. 양전성 원소는 질소(N), 실리콘(Si), 니켈(Ni), 갈륨(Ga), 게르마늄(Ge), 비소(As), 은(Ag), 인듐(In), 주석(Sn), 안티몬(Sb), 금(Au), 납(Pb), 비스무스(Bi), 알루미늄(Al), 팔라듐(Pd), 코발트(Co), 백금(Pt), 또는 그 조합들을 포함하고 이들로 제한되지 않는다. 칼코게나이드 화합물은 이원, 삼원, 또는 사원 화합물 또는 이들 원소들의 합금일 수 있다. 비-제한적인 예로서, 칼코게나이드 화합물은 이하의 원소들의 조합을 포함할 수 있다.
Figure pct00001
상기-언급된 칼코게나이드 화합물에서 원소들의 화학량론은 제한되지 않는다. 그러한 것으로서, 상기-언급된 칼코게나이드 화합물에서의 원소들의 임의의 주지된 화학량론이 이용될 수 있다. 하나의 실시예에서, 칼코게나이드 화합물은, Ge2Sb2Te5, Ge8Sb32Te56(또한 Ge1Sb4Te7로 알려짐), Ge14Sb28Te56(또한 Ge1Sb2Te4로 알려짐), Ge40Sb9Te51, Ge44Sb5Te51, Ge28Sb27Te45, Ge58Sb19Te23, Ge17Sb27Te56, 또는 Ge30Sb17Te53과 같은 Ge, Sb 및 Te(GST 재료)의 화합물이다. 또 하나의 실시예에서, 칼코게나이드 화합물은 Te81Ge15Sb2S2 또는 Sb2Te3이다.
인접하는 메모리 셀들(4)의 프로그램가능한 체적들(2)은 도 1-4에 도시된 바와 같이, 서로에 대해 수직으로 오프셋된다. 다른 방식으로 언급하면, 인접하는 메모리 셀들(4)의 프로그램 가능한 체적들(2)은 메모리 디바이스들(6,6',6",6"')의 반대측 상에 배치된다. 도 5에 더 상세하게 도시된 바와 같이, 메모리 셀들(4)은 비트간 거리(또는 열적 거리) d, 높이 h 및 공간 s를 가지고 있다. 비트간 거리 d는 인접하는 메모리 셀들(4)의 프로그램가능한 체적들(2) 사이의 거리이고, 높이 h는 위상 변경 재료의 길이이며, 공간 s는 인접하는 메모리 셀들(4)의 중심들 사이의 수평 거리이다. 메모리 디바이스들(6,6',6",6"')의 크기가 계속해서 감소함에 따라, 높이 h는 대략 20nm 내지 대략 40nm의 범위일 수 있고, 공간 s는 대략 20nm 내지 대략 40nm의 범위일 수 있다. 비-제한적인 예로서, 공간 s가 대략 20nm인 경우에, 높이 h는 대략 20nm 내지 대략 40nm이다. 비트간 거리 d는 (h2+s2)의 제곱근으로서 계산된다. 비-제한적인 예로서, s가 20nm이고 h가 30nm라면, d는 대략 36nm이다. 이에 비해, 인접하는 메모리 셀들의 프로그램가능한 체적들이 서로와 동일한 수직 면 상에 있는 종래의 메모리 디바이스의 비트간 거리 d는 인접하는 메모리 셀들의 프로그램가능한 체적들 사이의 수평 거리와 동일하다. 환언하면, s가 20nm이고 h가 30nm인 종래의 메모리 디바이스에서, 비트간 거리 d는 20nm이다.
본 발명의 실시예들은 반도체 제조시에 채용되는 종래의 기술들과 관련하여 실시되어 원하는 메모리 디바이스들(6,6',6",6"')을 생성한다. 이하의 설명은 본 발명의 실시예들의 철저한 설명을 제공하기 위해 재료 타입들, 재료 치수들 및 처리 조건들과 같은 특정 세부사항들을 제공하지만, 본 기술분야의 숙련자라면, 본 발명의 실시예들이 이들 특정 세부사항들을 채용하지 않고서도 실시될 수 있다는 것을 잘 알고 있을 것이다. 뿐만 아니라, 여기에 제공된 설명은 PCRAM 디바이스를 제조하기 위한 완전한 프로세스 플로우를 형성하지 않고, 이하에 설명된 PCRAM 디바이스는 완전한 반도체 디바이스를 형성하지 않는다. 단지 본 발명의 실시예들을 이해하는데 필요한 이들 프로세스 동작들 및 구조들만이 이하에 상세하게 설명된다. PCRAM 디바이스를 포함하는 완전한 반도체 디바이스를 형성하는 추가적인 동작들은 종래의 기술들에 의해 수행될 수 있다.
여기에 제공된 예시들은 임의의 특정 PCRAM 디바이스들의 실제 뷰들을 의미하는 것이 아니라, 단지 본 발명의 실시예들을 설명하는데 채용되는 이상화된 표현들일뿐이다. 뿐만 아니라, 예시들은 스케일링되도록 그려지지 않는다. 도면들 사이에서 공통인 구성요소들 및 특징들은 동일한 숫자 지정을 가질 수 있다.
메모리 디바이스들(6,6',6",6"')을 형성하기 위해, 기저부 전극(10)은 도 1-4에 예시된 바와 같이, 유전체 재료(13) 내의 소위 "플러그"일 수 있다. 유전체 재료(13)는 산화물 또는 질화물과 같이, 적합한 절연성 또는 유전체 재료로부터 형성될 수 있다. 비-제한적인 예로서, 유전체 재료(13)는 플라즈마 인핸스드 CVD("PECVD")SiOz(여기에서, z는 1 또는 2임), PECVD 실리콘 질화물, 또는 표준 열적 CVD Si3N4일 수 있다. 유전체 재료(13) 및 기저부 전극(10)은 반도체 재료층을 포함하는 종래의 실리콘 기판 또는 다른 벌크(bulk) 기판과 같은 기판(도시되지 않음) 위에 형성될 수 있다. 여기에 사용된 바와 같이, 용어 "벌크 기판"은 실리콘 웨이퍼들뿐만 아니라, 실리콘-온-절연체("SOI") 기판들, 실리콘-온-사파이어("SOS") 기판들, 베이스 반도체 기초 상의 실리콘의 에피택셜 층들, 및 실리콘-게르마늄, 게르마늄, 갈륨 비화물, 또는 인듐 인화물과 같은 다른 반도체 또는 광전 재료들도 포함한다. 기판은 도핑되거나 도핑되지 않을 수 있다. 기저부 전극(10)을 플러그로서 형성하기 위해, 유전체 재료(13)가 패터닝되어, 기저부 전극(10)의 도전성 재료로 채워지는 개구들을 형성한다. 도전성 재료는 W, Ni, 탄탈늄 질화물(TaN), Pt, 텅스텐 질화물(WN), Au, 티타늄 질화물(TiN), 또는 티타늄 알루미늄 질화물(TiAlN)을 포함하고 이들로 제한되지 않는다. 기저부 전극(10)은 화학적 증착(CVD) 또는 물리적 증착(PVD)과 같은 종래의 피착 기술에 의해 형성될 수 있다. 유전체 재료(13) 위에 놓여지는 도전성 재료의 부분들은 예를 들면 CMP에 의해 제거될 수 있다.
다르게는, 기저부 전극(10)의 도전성 재료는 도 6에 예시된 바와 같이, 유전체 재료(13) 위의 하나의 층 또는 3차원 구성으로서 형성될 수 있다. 도 6은 패터닝된 위상 변경 재료 소자(8A) 및 패터닝된 마스크 재료(16A)와 함께, 하나의 층으로서 구성된 기저부 전극(10)의 도전성 재료를 예시하고 있다. 이하에 상세하게 설명되는 바와 같이, 최상부 전극(12)의 도전성 재료를 하나의 층으로 형성한 후, 기저부 전극(10) 및 최상부 전극(12)은 종래의 포토리소그래피 기술들에 의해 원 위치에서(in situ) 에칭되어 메모리 셀들(4)을 형성할 수 있다. 본 도면들의 대부분은 유전체 재료(13)에서 기저부 전극(10)의 도전성 재료를 플러그로서 형성하는 것을 예시하고 있지만, 도전성 재료가 하나의 층으로 형성되는 추가적인 실시예들이 생각될 수 있다.
도 1의 메모리 디바이스(6)를 형성하기 위해, 위상 변경 재료(8)는 도 7에 도시된 바와 같이, 유전체 재료(13) 및 기저부 전극(10)의 위에, 그리고 이들과 접촉한 상태에서 형성될 수 있다. 위상 변경 재료(8)는 CVD 또는 PVD를 포함하고 이들로 제한되지 않는 종래의 기술에 의해 형성될 수 있다. 그러나, 본 기술분야에 주지된 다른 피착 기술들이 또한 이용될 수도 있다. 위상 변경 재료(8)는 약 10nm 내지 약 100nm의 두께를 가질 수 있다. 마스크 재료(16)는 위상 변경 재료(8) 위에 도포될 수 있다. 마스크 재료(16)는 종래의 포토레지스트 재료이고 본 기술분야의 통상의 기술자에 의해 선택될 수 있다. 마스크 재료(16)는 현상 및 에칭되어 원하는 패턴을 형성하고, 이는 도 8에 도시된 바와 같이, 위상 변경 재료(8)에 전사되어 패터닝된 위상 변경 재료(8A) 및 복수의 트렌치들(18)을 그 내부에 형성한다. 복수의 트렌치들(18)은 패터닝된 위상 변경 재료(8A)의 측벽들에 의해 정의된다. 마스크 재료(16)는 비정질 카본 또는 투명 카본 또는 실리콘 산화물을 포함하고 이들로 제한되지 않는 재료로 형성된 하드 마스크일 수 있다. 패터닝된 위상 변경 재료(8A)는 약 60nm와 같이, 약 10nm 내지 약 100nm의 높이, 및 약 25nm와 같이, 약 5nm 내지 약 50nm의 폭을 가질 수 있다. 패터닝된 위상 변경 재료(8A)는 예를 들면 원형, 직사각형, 또는 타원형과 같은 임의의 기하학적 단면 형태를 가질 수 있다. 트렌치들(18)은 예를 들면 마스크 재료(16) 및 그리고나서 위상 변경 재료(8)를 에칭함으로써, 단일 에치 또는 복수 에치들을 이용하여 마스크 재료(16) 및 위상 변경 재료(8)를 에칭함으로써 형성될 수 있다. 이용되는 재료들에 따라, 마스크 재료(16) 및 위상 변경 재료(8)는 건식 에치 프로세스, 습식 에치 프로세스, 또는 그 조합을 이용하여 에칭될 수 있다. 마스크 재료(16) 및 위상 변경 재료(8)의 에칭은 종래의 에치 화학작용들을 이용하여 수행될 수 있고, 이들은 여기에 상세하게 설명되지 않는다. 에치 화학작용은 이용되는 재료들에 기초하여 본 기술분야의 통상의 기술자에 의해 선택될 수 있다. 비-제한적인 예로서, 마스크 재료(16) 및 위상 변경 재료(8)는 반응성-이온 에칭 또는 플라즈마 에칭에 의해 에칭될 수 있다. 에칭액은 CF4, CHF3, CH2F2, C2F6, CCl4, Cl2, 또는 C4F8 중 임의의 하나일 수 있다. 하나의 실시예에서, 에칭액은 CF4이다.
패터닝된 마스크 재료(16A)는 도 9에 예시되어 있는 바와 같이, 선택적으로 제거되거나 트리밍될 수 있다. 트리밍된 마스크 재료(16B)의 수직 두께 및 횡방향 폭은 그 이전 두께 및 폭에 비해 감소될 수 있다. 트리밍된 마스크 재료(16B)의 폭은 그 가장 좁은 단면 영역에서 대략적으로 횡방향으로 압축된 위상 변경 재료(8B)의 원하는 폭과 대략 동일할 수 있다(도 10 참조). 패터닝된 마스크 재료(16A)를 트리밍하는 것은 예를 들면 이방성 에치 프로세스와 같은 종래의 기술들에 의해 달성될 수 있다. 이방성 에칭액의 선택은 마스크 재료(16)로서 이용되는 재료에 좌우될 수 있고 본 기술분야의 통상의 기술자에 의해 결정될 수 있다. 비-제한적인 예로서, 패터닝된 마스크 재료(16A)는 예를 들면 플루오르화수소산 또는 CF4를 이용하여 이방성으로 에칭될 수 있다.
트리밍된 마스크 재료(16B)의 아래에 놓여지는 패터닝된 위상 변경 재료(8A)는 도 10에 도시된 바와 같이, 에치 마스크로서 트리밍된 마스크 재료(16B)를 이용하여 이방성으로 에칭될 수 있다. 비-제한적인 예로서, 패터닝된 위상 변경 재료(8A)는 건식 에치에 의해 이방성으로 에칭될 수 있다. 패터닝된 위상 변경 재료(8A)의 부분들이 제거되어, 횡방향으로 압축된 위상 변경 재료(8B)를 형성하고, 이는 실질적으로 비-수직적 또는 경사진 측벽들을 가지고 있다. 메모리 디바이스(6)에서, 횡방향으로 압축된 위상 변경 재료(8B)는 실질적으로 테이퍼링되거나 프러스토코니컬(frustoconical) 형태를 가질 수 있다. 그러한 것으로서, 횡방향으로 압축된 위상 변경 재료(8B)의 제1 단부(19)는 횡방향으로 압축된 위상 변경 재료(8B)의 제2 단부(21)에 비해 감소된 폭을 가질 수 있다.
트리밍된 마스크 재료(16B)는 이용되는 재료에 기초하여 선택될 수 있는 종래의 에칭액을 이용하여 제거될 수 있다. 절연 재료(20)는 도 11에 도시된 바와 같이, 횡방향으로 압축된 위상 변경 재료(8B), 유전체 재료(13) 및 기저부 전극(10)의 노출된 표면 위에 등각으로 형성될 수 있다. 절연 재료(20)는 유전체 특성들을 가지고 있고 등각으로 피착될 수 있는 본 기술분야에 주지된 임의의 재료일 수 있다. 절연 재료(20)는 등각 피착에 이용될 수 있는 원자 층 피착("ALD")과 같은 임의의 주지된 피착 기술에 의해 피착될 수 있다. 절연 재료(20)는 예를 들면 ALD 산화물, ALD 질화물, 또는 실리콘 옥시니트라이드일 수 있다. 기저부 전극(10)의 상부 표면 및 횡방향으로 압축된 위상 변경 재료(8B)의 상부 표면 상에 배치된 것들과 같은, 절연 재료(20)의 수평 부분들은 도 12에 도시된 바와 같이 제거될 수 있다. 이들 수평 부분들은 여기에 상세하게 설명되지 않은 종래의 기술들에 의해 제거될 수 있다. 절연 재료(20)의 이들 수평 부분들을 제거하는 것은 횡방향으로 압축된 위상 변경 재료(8B)의 상부 표면 및 기저부 전극(10)의 상부 표면을 노출시키고, 절연 재료(20)의 측벽들 및 기저부 전극(10)의 상부 표면에 의해 정의된 스페이스들(30)을 형성한다. 절연 재료(20)는 횡방향으로 압축된 위상 변경 재료(8B) 상에서 등각으로 피착되므로, 스페이스들(30)은 비-수직 또는 경사진 측벽들에 의해 경계지어진다.
스페이스들(30)은 도 13에 도시된 바와 같이, 필 위상 변경 재료(24)로 채워질 수 있다. 필 위상 변경 재료(24)는 이전에 설명된 재료들 중 하나일 수 있고 위상 변경 재료(8)로서 이용된 재료와 동일하거나 상이할 수 있다. 필 위상 변경 재료(24)는 위상 변경 재료(8)와 상이한 원소들의 조합들을 포함할 수 있다. 다르게는, 필 위상 변경 재료(24)는 동일한 원소들을 포함하지만 위상 변경 재료(8)와 상이한 화학량론을 가질 수 있다. 위상 변경 재료(8) 및 필 위상 변경 재료(24)에 동일한 재료가 이용된다면, 인접하는 메모리 셀들은 동일한 프로그래밍 전류를 가질 수 있다. 위상 변경 재료(8) 및 필 위상 변경 재료(24)에 대해 상이한 재료들을 활용함으로써, 인접하는 메모리 셀들은 상이한 프로그래밍 전류들을 가질 수 있다. 전극들(전극들(10, 12, 52, 54, 58 또는 60))과 위상 변경 재료 소자(8B) 및 필 위상 변경 재료(24)의 단면 접촉 영역에 따라, 위상 변경 재료(8) 및 필 위상 변경 재료(24)에 이용되는 재료들은 인접하는 메모리 셀들에 대해 유사한 프로그래밍 전류들을 제공하도록 선택될 수 있다. 스페이스들(30)은 종래의 기술에 의해 필 위상 변경 재료(24)로 채워질 수 있다. 절연 재료(20) 및 횡방향으로 압축된 위상 변경 재료(8B)의 위에 놓여지는 필 위상 변경 재료(24)의 부분들은, 예를 들면 화학적 기계적 평탄화("CMP")와 같은 종래 기술들에 의해 제거되어, 필 위상 변경 재료(24) 및 절연 재료(20)를 노출시킨다. 스페이스들(30)은 경사진 측벽들을 가지고 있으므로, 스페이스들(30)에 형성된 필 위상 변경 재료(24)는 경사진 측벽들 및 횡방향으로 압축된 부분(14)을 또한 가지고 있다.
그리고나서, 최상부 전극(12)은 도 14에 도시된 바와 같이, 절연 재료(20), 횡방향으로 압축된 위상 변경 재료(8B), 및 필 위상 변경 재료(24)의 노출된 표면들 위에 놓여지도록 형성될 수 있다. 최상부 전극(12)은 기저부 전극(10)으로 이용하기 위해 이전에 설명된 도전성 재료들 중 하나로부터 형성될 수 있다. 최상부 전극(12), 및 절연 재료(20)의 아래에 놓여지는 부분들은 종래의 포토리소그래피 기술들에 의해 에칭되어 유전체 재료(13)의 부분들을 노출시키고, 도 1에 도시된 메모리 셀들(4)을 형성한다. 비-제한적인 예로서, 포토레지스트 재료(도시되지 않음)는 최상부 전극(12) 위에 도포되고, 종래의 포토리소그래피 기술들에 따라 현상되고 에칭된다. 기저부 전극(10)이 하나의 층으로서 형성되었다면, 기저부 전극(10), 최상부 전극(12), 및 절연 재료(20)의 아래에 놓여지는 부분들은 종래의 포토리소그래피 기술들에 의해 원 위치에서 에칭되어 메모리 셀들(4)을 형성한다. 인접하는 메모리 셀들(4)은 공기 갭(26)에 의해 분리될 수 있다. 다르게는, 공기 갭(26)은 실리콘 산화물, 실리콘 질화물, 또는 낮은 열적 도전율을 가지는 재료와 같은 절연성 재료(도시되지 않음)로 채워질 수 있다.
도 1의 메모리 디바이스(6)에서, 횡방향으로 압축된 위상 변경 재료(8B)의 횡방향으로 압축된 부분들(14) 및 필 위상 변경 재료(24)는 각각 최상부 전극(12) 및 기저부 전극(10)과 직접 접촉하고 있다. 횡방향으로 압축된 부분들(14)은 메모리 셀들(4)의 프로그램가능한 체적들(2)에 대응한다. 횡방향으로 압축된 위상 변경 재료(8B)는 필 위상 변경 재료(24)의 형태의 반전 이미지인 형태를 가질 수 있다. 횡방향으로 압축된 위상 변경 재료(8B) 및 필 위상 변경 재료(24)는 반대되는 오리엔테이션들의 반전된 테이퍼 형태들을 가지고 있으므로, 인접하는 메모리 셀들(4)의 프로그램가능한 체적들(2) 사이의 비트간 거리 d가 최대화된다.
도 2의 메모리 디바이스(6')를 형성하기 위해, 마스크 재료(16), 위상 변경 재료(8), 기저부 전극(10), 및 유전체 재료(13)는 도 7에 도시된 바와 같이 형성될 수 있다. 이들 재료들은 도 7과 관련하여 이전에 설명된 바와 같이 형성될 수 있다. 마스크 재료(16) 및 위상 변경 재료(8)는 도 15에 도시된 바와 같이 패터닝될 수 있다. 마스크 재료(16) 및 위상 변경 재료(8)의 패터닝은, 위상 변경 재료(8C)의 일부가 패터닝된 위상 변경 재료(8A)뿐만 아니라, 기저부 전극(10) 및 유전체 재료(13)의 최상부 표면 위에 남아있다는 점을 제외하고는, 도 8과 관련하여 이전에 설명된 바와 같이 수행될 수 있다. 그러한 것으로서, 기저부 전극(10) 및 유전체 재료(13)는 노출되지 않는다. 위상 변경 재료(8)의 부분적 제거는 여기에 상세하게 설명되지 않는 종래의 에칭 기술들에 의해 달성될 수 있다. 마스크 재료(16) 및 위상 변경 재료(8)의 패터닝은 개구들(28)을 생성하고, 이들은 위상 변경 재료(8C)의 기저부 표면 및 패터닝된 위상 변경 재료(8A)의 실질적으로 수직인 측벽들에 의해 정의된다. 패터닝된 마스크 재료(16A)는 도 16에 도시된 바와 같이 트리밍될 수 있다. 마스크 재료(16)의 트리밍은 도 9와 관련하여 이전에 설명된 바와 같이 달성될 수 있다. 트리밍된 마스크 재료(16B)는 에치 마스크로서 이용되어, 패터닝된 위상 변경 재료(8A)를 이방성으로 에칭하고, 도 17에 도시된 바와 같이 위상 변경 재료 소자(8B)에 대응하는 횡방향으로 압축된 위상 변경 재료(8B)를 생성한다. 횡방향으로 압축된 위상 변경 재료(8B)의 제1 단부(19)는 횡방향으로 압축된 위상 변경 재료(8B)의 제2 단부(21)와 비교할 때 감소된 폭을 가질 수 있다. 패터닝된 위상 변경 재료(8A)의 이방성 에치는 도 10과 관련하여 이전에 설명된 바와 같이 수행될 수 있다. 위상 변경 재료(8C)는 이방성 에치에 의해 실질적으로 영향을 받지 않을 수 있다.
트리밍된 마스크 재료(16B)가 제거되고 절연 재료(20)가 도 18에 도시된 바와 같이, 횡방향으로 압축된 위상 변경 재료(8B) 및 위상 변경 재료(8C)의 노출된 표면들 위에 등각으로 형성된다. 절연 재료(20)의 형성은 도 11과 관련하여 이전에 설명된 바와 같이 수행될 수 있다. 횡방향으로 압축된 위상 변경 재료(8B) 및 위상 변경 재료(8C)의 최상부 표면 상에 배치된 것들과 같은 절연 재료(20)의 수평 부분들은 제거되어, 도 19에 도시된 바와 같이, 절연 재료(20)의 실질적으로 비-수직 또는 경사진 측벽들 및 위상 변경 재료(8C)의 최상부 표면에 의해 정의된 스페이스들(31)을 형성한다. 절연 재료(20)의 수평 부분들의 제거는 도 12와 관련하여 이전에 설명된 바와 같이 수행될 수 있다. 스페이스들(31)은 도 20에 도시된 바와 같이, 필 위상 변경 재료(24)로 채워질 수 있다. 스페이스들(31)을 채우는 것은 도 13과 관련하여 이전에 설명된 바와 같이 수행될 수 있다. 또 하나의 위상 변경 재료(32)는, 도 21에 도시된 바와 같이, 횡방향으로 압축된 위상 변경 재료(8B), 절연 재료(20), 및 필 위상 변경 재료(24)의 노출된 표면들 위에 형성될 수 있다. 또 하나의 위상 변경 재료(32)는 이전에 설명된 재료들 중 하나일 수 있고 위상 변경 재료(8) 또는 필 위상 변경 재료(24)와 동일하거나 상이할 수 있다. 또 하나의 위상 변경 재료(32)는 횡방향으로 압축된 위상 변경 재료(8B), 절연 재료(20), 및 필 위상 변경 재료(24) 위에 실질적으로 평탄한 층을 형성할 수 있다.
그리고나서, 최상부 전극(12)은 또 하나의 위상 변경 재료(32)의 위에 놓이도록 형성될 수 있다. 최상부 전극(12)은 도 14와 관련하여 이전에 설명된 바와 같이 형성될 수 있다. 도 2에 도시된 바와 같이, 최상부 전극(12), 및 절연 재료(20), 또 하나의 위상 변경 재료(32) 및 위상 변경 재료(8C)의 아래에 놓여지는 부분들은 종래의 기술들에 의해 에칭되어 유전체 재료(13)의 부분들을 노출시키고 메모리 셀들(4)을 형성한다. 인접하는 메모리 셀들(4)은 공기 갭(26)에 의해 분리될 수 있다. 다르게는, 공기 갭(26)은 실리콘 산화물, 실리콘 질화물, 또는 낮은 열적 전도율을 가지는 재료와 같은 절연성 재료(도시되지 않음)로 채워질 수 있다.
도 2의 메모리 디바이스(6')에서, 횡방향으로 압축된 위상 변경 재료(8B)의 횡방향으로 압축된 부분들(14) 및 필 위상 변경 재료(24)는 기저부 전극(10) 및 최상부 전극(12)을 직접 접촉하기 보다는, 위상 변경 재료(8C) 및 또 하나의 위상 변경 재료(32)와 직접 접촉하고 있다. 위상 변경 재료(8C) 및 또 하나의 위상 변경 재료(32)는 기저부 전극(10) 및 최상부 전극(12)과 각각 실질적으로 접촉하고 있다. 횡방향으로 압축된 부분들(14)은 메모리 셀들(4)의 프로그램가능한 체적들(2)에 대응한다. 필 위상 변경 재료(24)는 횡방향으로 압축된 위상 변경 재료(8B)의 형태의 반전 이미지인 형태를 가질 수 있다. 횡방향으로 압축된 위상 변경 재료(8B) 및 필 위상 변경 재료(24)가 반대되는 오리엔테이션들의 교대되는, 반전된 테이퍼 형태들을 가지고 있으므로, 인접하는 메모리 셀들(4)의 프로그램가능한 체적들(2) 간의 비트간 거리 d가 최대화된다.
도 1 및 2의 메모리 디바이스들(6,6')은 2개의 포토마스크 프로세스들을 이용하여 제조될 수 있다. 하나의 실시예에서, 제1 포토마스크 프로세스가 위상 변경 재료(8) 및 마스크 재료(16)를 패터닝하는데 활용되는데 대해, 제2 포토마스크 프로세스는 원 위치에서 기저부 및 최상부 전극들(10, 12)을 패터닝하는데 활용된다. 제2 실시예에서, 제1 포토마스크 프로세스는 위상 변경 재료(8) 및 마스크 재료(16)의 적어도 일부를 패터닝하는데 활용되는데 대해, 제2 포토마스크 프로세스는 원 위치에서 기저부 및 최상부 전극들(10, 12)을 패터닝하는데 활용된다. 종래의 메모리 디바이스(인접하는 메모리 셀들의 프로그램가능한 체적들이 서로 동일한 수직 면 상에 있음)의 제조는 또한 2개의 포토마스크 프로세스들, 즉, 기저부 전극을 패터닝하는 하나의 포토마스크 프로세스 및 메모리 셀 및 최상부 전극을 패터닝하는 다른 포토마스크 프로세스를 활용하므로, 메모리 디바이스들(6,6')의 제조는 추가적인 프로세스 동작들을 활용하지 않고서도 달성될 수 있다.
도 3의 메모리 디바이스(6")를 형성하기 위해, 기저부 전극(10)의 플러그들은 도 7과 관련하여 이전에 설명된 바와 같이 유전체 재료(13) 내에 형성될 수 있다. 그리고나서, 추가적인 유전체 재료(34)는 유전체 재료(13) 및 기저부 전극(10) 위에 형성될 수 있고, 교대되는 넓은 개구들(36) 및 부분적으로 압축된 넓은 개구들(38)이 도 22에 도시된 바와 같이, 그 내부에 형성된다. 넓은 개구들(36) 및 부분적으로 압축된 넓은 개구들(38)은 기저부 전극(10) 위에 형성될 수 있다. 넓은 개구들(36) 및 부분적으로 압축된 넓은 개구들(38)은 건식 에치 프로세스가 뒤따르는 종래의 포토리소그래피 기술들을 이용하여 형성될 수 있다. 비-제한적인 예로서, 마스크(도시되지 않음)는 넓은 개구들(36) 및 좁은 개구들(40, 점선으로 도시됨)을 생성하는데 이용될 수 있다. 좁은 개구들(40)의 일부는 후속적으로 넓어져서, 부분적으로 압축된 넓은 개구들(38)을 형성한다. 그 가장 넓은 포인트에서의 부분적으로 압축된 넓은 개구들(38)의 폭은 넓은 개구들(36)의 폭과 실질적으로 동일할 수 있다. 비-제한적인 예로서, 좁은 개구들(40)의 최상부 부분이 넓어져서 횡방향 셀프(42)를 형성하는데 대해, 교대되는 좁은 개구들(40)의 기저부 부분의 폭은 넓은 개구들(38)을 마스킹하는 동안에 실질적으로 영향을 받지 않고 유지될 수 있다. 횡방향 셀프(42)는 횡방향으로 압축된 부분(14)을 부분적으로 압축된 넓은 개구들(38)에 제공할 수 있다.
다르게는, 마스크(도시되지 않음)는 종래의 포토리소그래피 기술들에 의해 교대되는 기저부 전극들(10)의 위에 놓여지는 유전체 재료(13) 내에 좁은 개구들(40)을 생성하는데 이용된다. 그리고나서, 좁은 개구들(40)의 모두 또는 일부의 폭이 증가되어, 넓은 개구들(36) 및 부분적으로 압축된 넓은 개구들(38)을 각각 생성한다. 넓은 개구들(36)을 형성하기 위해, 교대하는 좁은 개구들(40)의 폭이 넓어질 수 있다. 교대하는 좁은 개구들(40)은 넓어져서는 안 되는 이들 좁은 개구들(40)을 마스킹함으로써(도시되지 않음) 넓어질 수 있다. 다르게는, 넓어져서는 안 되는 이들 좁은 개구들(40)은 희생 재료(도시되지 않음)로 채워질 수 있다. 그리고나서, 넓어져야 되는 좁은 개구들(40)은 이방성 에치를 받는데 대해, 넓어져서는 안 되는 이들 좁은 개구들(40)은 마스크 또는 희생 재료에 의해 보호된다. 마스크 또는 희생 재료는 종래의 기술들에 의해 후속적으로 제거될 수 있다. 부분적으로 압축된 넓은 개구들(38)을 형성하기 위해, 교대되는 좁은 개구들(40)의 최상부 부분이 넓어져서 횡방향 셀프(42)를 형성하는데 대해, 교대되는 좁은 개구들(40)의 기저부 부분의 폭은 넓은 개구들(38)을 마스킹하는 동안에 실질적으로 영향을 받지 않고 유지될 수 있다. 횡방향 셀프(42)는 횡방향으로 압축된 부분(14)을 부분적으로 압축된 넓은 개구들(38)에게 제공할 수 있다. 위상 변경 재료(8)는 도 23에 도시된 바와 같이, 넓은 개구들(36) 및 부분적으로 압축된 넓은 개구들(38) 내에 피착될 수 있다. 위상 변경 재료(8)는 이전에 설명된 재료들 중 하나일 수 있고, 종래의 기술들에 의해 넓은 개구들(36) 및 부분적으로 압축된 넓은 개구들(38)에 피착될 수 있다. 유전체 재료(13) 위에 놓여지는 위상 변경 재료(8)의 부분들은 예를 들면 CMP에 의해 제거될 수 있다.
그리고나서, 교대되는 넓은 개구들(44) 및 좁은 개구들(46)이 도 24에 도시된 바와 같이 형성될 수 있다. 넓은 개구들(44)은 그 내부에 횡방향으로 압축된 부분(14)을 가지는 위상 변경 재료(8) 위에 형성되는데 대해, 좁은 개구들(46)은 횡방향으로 압축된 부분(14)이 없는 위상 변경 재료(8) 위에 형성될 수 있다. 넓은 개구들(44) 및 좁은 개구들(46)은 위상 변경 재료(8)의 일부를 제거함으로써 형성될 수 있다. 다르게는, 추가적인 유전체 재료(도시되지 않음)가 유전체 재료(13) 및 위상 변경 재료(8) 위에 형성될 수 있고, 추가적인 유전체 재료의 부분들이 제거되어 넓은 개구들(44) 및 좁은 개구들(46)을 형성한다. 그리고나서, 넓은 개구들(44) 및 좁은 개구들(46)은 도 3에 도시된 바와 같이, 또 하나의 위상 변경 재료(32)로 채워질 수 있다. 또 하나의 위상 변경 재료(32)는 이전에 설명된 재료들 중 하나일 수 있고, 위상 변경 재료(8)와 동일하거나 상이할 수 있다. 도전성 재료가 위상 변경 재료(8) 및 또 하나의 위상 변경 재료(32) 위에 형성되고, 에칭되어, 도 3에 도시된 바와 같이 최상부 전극(12)을 형성한다.
도 3에 도시된 바와 같이, 메모리 디바이스(6")의 메모리 셀들(4)의 위상 변경 재료(8) 및 또 하나의 위상 변경 재료(32)는 제1 부분(48) 및 제2 부분(50)을 포함하고, 여기에서 제2 부분(50)의 폭은 제1 부분(48)의 폭보다 크므로 소위 "Y"형태를 형성한다. 인접하는 메모리 셀들(4)은 교대되는 Y 형태들을 가질 수 있다. 제1 부분(48) 및 제2 부분(50)의 인터페이스는 위상 변경 재료(8)의 횡방향으로 압축된 부분(14)을 생성할 수 있다. 제1 부분(48) 및 제2 부분(50)은 위상 변경 재료 소자(8B)에 대응한다. 횡방향으로 압축된 부분들(14)은 메모리 셀들(4)의 프로그램가능한 체적들(2)에 대응한다. 인접하는 메모리 셀들(4)의 제1 부분들(48)은 서로에 대해 교대되는 방식으로 수직으로 스태거링되거나 오프셋될 수 있고, 각각 기저부 전극(10) 및 최상부 전극(12)의 하나와 직접 접촉할 수 있다. 인접하는 메모리 셀들(4)이 교대되는 반전된 Y 형태들을 가지고 있으므로, 인접하는 메모리 셀들(4)의 프로그램가능한 체적들(2) 사이의 비트간 거리 d가 최대화된다.
메모리 디바이스(6)의 횡방향으로 압축된 부분들(14)은 기저부 전극(10) 또는 최상부 전극(12)과 접촉하고 있는 횡방향으로 압축된 위상 변경 재료(8B) 또는 필 위상 변경 재료(24)의 단면 접촉 영역이 최소화되어, 비정질 및 결정 상태들 사이에서 프로그래밍가능한 체적(2)을 전기적으로 스위칭하는데 활용되는 전류의 양을 감소시키는 것을 보장한다. 메모리 디바이스(6")에서, 제2 부분(50)에 대한 위상 변경 재료(8)의 제1 부분(48)의 감소된 폭은 또한 기저부 전극(10) 또는 최상부 전극(12)과의 접촉을 위한 감소된 단면 접촉 영역을 제공한다. 메모리 디바이스들(6', 6")에서, 횡방향으로 압축된 부분들(14)이 기저부 또는 최상부 전극들(10, 12)을 직접 접촉하지 않도록 횡방향으로 압축된 부분들(14)을 배치시킴으로써, 프로그램가능한 체적(2)과 기저부 또는 최상부 전극들(10, 12) 사이의 열 손실이 감소된다. 그러한 것으로서, 프로그램가능한 체적(2)과 기저부 또는 최상부 전극(10, 12) 사이의 인터페이스는 메모리 디바이스들(6',6")의 이용 및 동작 동안에 냉각된 채로 유지되고, 이는 그 신뢰성을 개선시킨다. 뿐만 아니라, 횡방향으로 압축된 부분들(14)의 감소된 횡단 단면 영역은 그를 통과하는 전류 밀도를 증가시키고, 프로그램가능한 체적(2)을 전기적으로 스위칭하는데 활용되는 전류량을 감소시킨다. 교대하는 테이퍼링 형태들(메모리 디바이스(6,6')에서) 또는 교대하는 Y 형태들(메모리 디바이스(6")에서)은 메모리 디바이스들(6,6',6")의 이용 및 동작 동안에 인접하는 메모리 셀들(4) 사이의 비트간 거리 d를 최대화시키도록 작용하고, 인접하는 메모리 셀들(4)간의 열 전달 및 결과적인 원하지 않은 위상 변경들을 감소시킨다.
인접하는 메모리 셀들(4)간의 비트간 거리 d를 최대화시키고 위상 변경 재료(8)의 프로그램가능한 체적(2)과 기저부 및 최상부 전극들 중 연관된 하나의 사이의 접촉 영역을 최소화시키기 위해, 도 4에 도시된 메모리 디바이스(6"')가 형성될 수 있다. 단일 메모리 셀(4)의 기저부 및 최상부 전극들은 넓은 기저부 전극(54) 및 좁은 최상부 전극(58)과 같이 상이한 폭들을 가질 수 있다. 인접하는 메모리 셀(4)의 기저부 및 최상부 전극들은 교대하는 방식으로 수직으로 스태거링되거나 오프셋되어 있어, 각 메모리 셀(4)은 좁은 기저부 전극(52) 및 넓은 최상부 전극(60)을 가지고 있는데 대해 횡방향으로 인접한 메모리 셀은 넓은 기저부 전극(54) 및 좁은 최상부 전극(58)을 가지고 있고, 그 반대로도 가능하다.
메모리 디바이스(6"')를 형성하기 위해, 유전체 재료(13)는 패터닝되어 교대하는, 횡방향으로 인접하는 좁은 개구들(도시되지 않음) 및 넓은 개구들(도시되지 않음)을 그 내부에 형성한다. 유전체 재료(13)는 이전에 설명된 재료들 중 하나일 수 있다. 좁은 개구들 및 넓은 개구들은 도전성 재료로 채워져, 도 25에 도시된 바와 같이, 좁은 기저부 전극들(52) 및 넓은 기저부 전극들(54)을 형성한다. 도전성 재료는 이전에 설명된 재료들 중 하나일 수 있다. 유전체 재료(13) 및 기저부 전극들(52, 54)의 최상부 표면들의 위에 놓여지는 도전성 재료의 부분들은 예를 들면 CMP에 의해 제거될 수 있다.
추가적인 유전체 재료(34)는 기저부 전극들(52, 54) 및 유전체 재료(13) 위에 도포될 수 있다. 추가적인 유전체 재료(34)는 유전체 재료(13)와 동일하거나 상이할 수 있다. 추가적인 유전체 재료(34)는 본 기술분야에 주지된 바와 같이 패터닝되어, 추가적인 유전체 재료(34)에서 동일한 폭의 복수의 개구들(도시되지 않음)을 형성한다. 이들 개구들은 위상 변경 재료로 채워져, 도 26에 도시된 바와 같이 위상 변경 재료 소자(8B)를 형성한다. 위상 변경 재료는 이전에 설명된 칼코게나이드 화합물들 중 하나일 수 있다. 그리고나서, 메모리 디바이스의 상부 표면은 예를 들면 CMP를 이용하여 평탄화될 수 있다. 다르게는, 위상 변경 재료는 기저부 전극들(52, 54) 및 유전체 재료(13) 위에 하나의 층(도시되지 않음)으로 피착되고, 패터닝되어 위상 변경 재료 소자(8B)를 형성한다. 그리고나서, 추가적인 유전체 재료(34)가 도포되어 CMP를 받아, 도 26에 도시된 구조를 생성한다.
또 하나의 유전체 재료(56)는 유전체 재료(13) 및 추가적인 유전체 재료(34) 위에 형성될 수 있다. 또 하나의 유전체 재료(56)는 유전체 재료들(13, 34)과 동일하거나 상이할 수 있다. 또 하나의 유전체 재료(56)는 본 기술분야에 주지된 바와 같이 패터닝되어 복수의 교대하는, 횡방향으로 인접하는 좁은 개구들(도시되지 않음) 및 넓은 개구들(도시되지 않음)을 형성한다. 또 하나의 유전체 재료(56)의 좁은 개구들은 넓은 기저부 전극들(54)을 가지고 있는 메모리 셀 로케이션들 위에 형성되는데 대해, 또 하나의 유전체 재료(56)의 넓은 개구들은 좁은 기저부 전극들(52)을 가지고 있는 메모리 셀 로케이션들 위에 형성될 수 있다. 좁은 개구들 및 넓은 개구들은 도전성 재료로 채워져, 도 4에 도시된 바와 같이, 좁은 최상부 전극들(58) 및 넓은 최상부 전극들(60)을 형성한다. 도전성 재료는 이전에 설명된 재료들의 하나일 수 있고, 기저부 전극들(52, 54)에 이용된 도전성 재료와 동일하거나 상이할 수 있다. 또 하나의 유전체 재료(56), 좁은 최상부 전극들(58), 및 넓은 최상부 전극들(60)의 최상부 표면들 위에 놓여지는 도전성 재료의 부분들은 예를 들면 CMP에 의해 제거될 수 있다.
위상 변경 재료 소자(8B) 및 좁은 전극들(좁은 최상부 전극들(58) 또는 좁은 기저부 전극들(52))은 상이한 폭들을 가지고 있으므로, 좁은 전극들(52, 58)과 접촉하고 있는 위상 변경 재료 소자(8B)의 표면 영역은 최소화된다. 그러한 것으로서, 비정질 및 결정 상태들 사이에서 프로그래밍가능한 체적(2)을 전기적으로 스위칭하는데 활용되는 전류량이 감소된다. 뿐만 아니라, 좁은 전극들(좁은 최상부 전극(58) 또는 좁은 기저부 전극(52))의 로케이션들을 교대함으로써, 인접하는 메모리 셀들(4)의 프로그래밍가능한 체적들(2) 사이의 비트간 거리 d가 최대화된다.
본 발명은 다양한 변형들 및 대안 형태들이 가능하지만, 특정 실시예들이 도면들에서 예로서 도시되어 있고 여기에 상세하게 설명되었다. 그러나, 본 발명은 개시된 특정 형태들로 제한되지 않는다. 오히려, 본 발명은 이하의 첨부된 청구항들 및 그 법적 등가물들에 의해 정의된 본 발명의 범주 내에 드는 모든 변형들, 변동들 및 대안들을 포함한다.

Claims (20)

  1. 메모리 디바이스로서,
    복수의 메모리 셀들을 포함하고,
    각 메모리 셀은 기저부 전극과 최상부 전극 사이에 배치된 위상 변경 재료 소자를 포함하고,
    각 메모리 셀의 상기 위상 변경 재료 소자는 그 횡방향으로 압축된(constricted) 부분을 포함하며, 인접하는 메모리 셀들의 상기 위상 변경 재료 소자의 상기 횡방향으로 압축된 부분들은 메모리 디바이스의 반대 사이드들 상에 배치되는 메모리 디바이스.
  2. 제1항에 있어서, 상기 인접하는 메모리 셀들의 상기 위상 변경 재료 소자들의 상기 횡방향으로 압축된 부분들은 상기 기저부 전극 또는 상기 최상부 전극과 교대로 접촉 상태에 있는 메모리 디바이스.
  3. 제1항에 있어서, 상기 인접하는 메모리 셀들의 상기 위상 변경 재료 소자들의 상기 횡방향으로 압축된 부분들은 또 하나의 위상 변경 재료와 교대로 접촉 상태에 있는 메모리 디바이스.
  4. 제1항에 있어서, 하나의 메모리 셀의 상기 횡방향으로 압축된 부분은 상기 기저부 전극과 접촉 상태에 있고, 인접하는 메모리 셀의 상기 횡방향으로 압축된 부분은 상기 최상부 전극과 접촉 상태에 있는 메모리 디바이스.
  5. 제1항에 있어서, 인접하는 메모리 셀들은 공기 갭에 의해 분리되는 메모리 디바이스.
  6. 제1항에 있어서, 각 메모리 셀의 상기 위상 변경 재료 소자는 실질적으로 프러스토코니컬(frustoconical) 형태 또는 실질적으로 Y-형태를 포함하는 메모리 디바이스.
  7. 제1항에 있어서, 각 메모리 셀의 상기 위상 변경 재료 소자의 부분의 폭은 상기 제1 전극 또는 상기 제2 전극의 폭보다 큰 메모리 디바이스.
  8. 제7항에 있어서, 메모리 셀의 상기 위상 변경 재료 소자의 상기 횡방향으로 압축된 부분은 상기 기저부 전극 또는 상기 최상부 전극과 직접 접촉 상태에 있는 메모리 디바이스.
  9. 메모리 디바이스로서,
    각각이 최상부 전극, 기저부 전극, 및 그 사이에 배치된 위상 변경 재료 소자를 구비하는 복수의 메모리 셀들을 포함하고,
    인접하는 메모리 셀들의 상기 최상부 전극들의 폭들이 서로 상이하며, 인접하는 메모리 셀들의 상기 기저부 전극들의 폭들이 서로 상이한 메모리 디바이스.
  10. 제9항에 있어서, 각 메모리 셀의 상기 위상 변경 재료 소자의 폭은 상기 최상부 전극 및 상기 기저부 전극 중 하나의 폭과 대략 동일한 메모리 디바이스.
  11. 메모리 디바이스를 형성하는 방법으로서,
    제1 전극 위에 위상 변경 재료를 형성하는 단계;
    제1 단부 및 제2 단부를 포함하는 복수의 제1 횡방향으로 압축된 위상 변경 재료 소자들을 형성하도록 상기 위상 변경 재료의 부분을 제거하는 단계 - 상기 제1 단부의 폭은 상기 제2 단부의 폭보다 더 좁음 -;
    제1 단부 및 제2 단부를 포함하는 복수의 제2 횡방향으로 압축된 위상 변경 재료 소자들을 형성하는 단계 - 상기 제1 단부의 폭은 상기 제2 단부의 폭보다 더 좁고, 적어도 일부의 제2 횡방향으로 압축된 위상 변경 재료 소자들은 제1 횡방향으로 압축된 위상 변경 재료 소자들 사이에 배치되고, 상기 제1 및 제2 횡방향으로 압축된 위상 변경 재료 소자들의 상기 제1 단부들은 메모리 디바이스의 반대 사이드들 상에 배치됨 -; 및
    상기 제1 및 제2 횡방향으로 압축된 위상 변경 재료 소자들 위에 제2 전극을 형성하는 단계
    를 포함하는 메모리 디바이스 형성 방법.
  12. 제11항에 있어서, 제1 수직으로 압축된 위상 변경 재료 소자들의 경사진 측벽들 위에 절연 재료를 등각으로(conformally) 형성하는 단계, 및 상기 절연 재료의 수평 부분들을 제거하여 상기 복수의 제1 횡방향으로 압축된 위상 변경 재료 소자들의 반전 이미지를 가지는 복수의 공간들을 형성하는 단계를 더 포함하는 메모리 디바이스 형성 방법.
  13. 제11항에 있어서, 복수의 제1 횡방향으로 압축된 위상 변경 재료 소자들 및 제2 횡방향으로 압축된 위상 변경 재료 소자들을 형성하는 단계는, 상기 제1 전극 또는 상기 제2 전극과 직접 접촉 상태에 있도록 상기 제1 횡방향으로 압축된 위상 변경 재료 소자들의 제1 단부들 및 상기 제2 횡방향으로 압축된 위상 변경 재료 소자들의 상기 제1 단부들을 형성하는 단계를 포함하는 메모리 디바이스 형성 방법.
  14. 제11항에 있어서, 상기 복수의 제2 횡방향으로 압축된 위상 변경 재료 소자들을 형성하는 단계는, 상기 복수의 제1 횡방향으로 압축된 위상 변경 재료 소자들의 반전 이미지를 가지도록 상기 복수의 제2 횡방향으로 압축된 위상 변경 재료 소자들을 형성하는 단계를 포함하는 메모리 디바이스 형성 방법.
  15. 제11항에 있어서, 인접하는 제1 및 제2 횡방향으로 압축된 위상 변경 재료 소자들 사이에 공기 갭을 형성하는 단계를 더 포함하는 메모리 디바이스 형성 방법.
  16. 제11항에 있어서, 상기 복수의 제1 횡방향으로 압축된 위상 변경 재료 소자들 및 상기 복수의 제2 횡방향으로 압축된 위상 변경 재료 소자들과 접촉 상태에 있는 수평으로 배치된 위상 변경 재료의 추가적인 부분들을 형성하는 단계를 더 포함하는 메모리 디바이스 형성 방법.
  17. 제11항에 있어서, 상기 복수의 제1 횡방향으로 압축된 위상 변경 재료 소자들을 형성하는 단계는,
    제1 전극 위에 배치된 유전체 재료에 복수의 교대되는, 개구들 및 압축된 개구들을 형성하는 단계;
    상기 복수의 개구들 및 압축된 개구들을 제1 위상 변경 재료로 채우는 단계;
    상기 제1 위상 변경 재료 위에 추가적인 유전체 재료를 형성하는 단계;
    상기 제1 위상 변경 재료를 노출시키도록 상기 추가적인 유전체 재료에 복수의 교대되는, 넓은 개구들 및 좁은 개구들을 형성하는 단계; 및
    복수의 횡방향으로 압축된 위상 변경 재료 소자들을 형성하도록 상기 복수의 넓은 개구들 및 좁은 개구들을 제2 위상 변경 재료로 채우는 단계
    를 포함하는 메모리 디바이스 형성 방법.
  18. 제17항에 있어서, 상기 복수의 개구들 및 압축된 개구들을 제1 위상 변경 재료로 채우는 단계 및 상기 복수의 넓은 개구들 및 좁은 개구들을 제2 위상 변경 재료로 채우는 단계는, 상기 개구들, 압축된 개구들, 넓은 개구들, 및 좁은 개구들을 동일한 위상 변경 재료로 채우는 단계를 포함하는 메모리 디바이스 형성 방법.
  19. 제17항에 있어서, 상기 복수의 개구들 및 압축된 개구들을 제1 위상 변경 재료로 채우는 단계 및 상기 복수의 넓은 개구들 및 좁은 개구들을 제2 위상 변경 재료로 채우는 단계는, 상기 개구들, 압축된 개구들, 넓은 개구들, 및 좁은 개구들을 상이한 위상 변경 재료로 채우는 단계를 포함하는 메모리 디바이스 형성 방법.
  20. 메모리 디바이스를 형성하는 방법으로서,
    유전체 재료에 복수의 교대되는, 좁은 제1 전극들 및 넓은 제1 전극들을 형성하는 단계;
    상기 좁은 제1 전극들, 상기 넓은 제1 전극들 및 상기 유전체 재료 위에 추가적인 유전체 재료를 형성하는 단계;
    상기 추가적인 유전체 재료에 복수의 개구들을 형성하는 단계;
    상기 복수의 개구들을 위상 변경 재료로 채우는 단계;
    상기 위상 변경 재료 위에 또 하나의 유전체 재료를 형성하는 단계;
    상기 위상 변경 재료를 노출시키도록 복수의 교대되는, 넓은 개구들 및 좁은 개구들을 상기 또 하나의 유전체 재료에 형성하는 단계 - 상기 넓은 개구들은 상기 좁은 제1 전극들 위에 배치되고 상기 좁은 개구들은 상기 넓은 제1 전극들 위에 배치됨 -; 및
    복수의 교대되는, 좁은 제2 전극들 및 넓은 제2 전극들을 형성하도록 상기 복수의 넓은 개구들 및 좁은 개구들을 도전성 재료로 채우는 단계
    를 포함하는 메모리 디바이스 형성 방법.
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