KR20080069036A - 열 차단막을 갖는 상변화 메모리 셀 및 그 제조방법 - Google Patents

열 차단막을 갖는 상변화 메모리 셀 및 그 제조방법 Download PDF

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Abstract

열 차단막을 갖는 상변화 메모리 셀을 제공한다. 상기 상변화 메모리 셀은 반도체 기판 상의 층간절연막과, 상기 층간절연막 내의 상변화 물질 패턴과, 상기 상변화 물질 패턴의 측벽 및 상기 층간절연막 사이의 열차단 물질 패턴을 구비한다. 상기 열차단 물질 패턴은 상기 상변화 물질 패턴 및 상기 층간절연막과 다른 격자 구조(lattice structure)를 갖는다. 상기 상변화 메모리 셀의 제조방법 역시 제공된다.

Description

열 차단막을 갖는 상변화 메모리 셀 및 그 제조방법{Phase change memory cell having a heat blocking layer and method of fabricating the same}
도 1은 종래의 상변화 메모리 셀들을 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 상변화 메모리 셀들을 도시한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 상변화 메모리 셀들을 도시한 단면도이다.
도 4는 도 1 내지 도 3에 도시된 상변화 메모리 셀들 사이의 온도분포 특성들을 도시한 그래프이다.
도 5 내지 도 7은 본 발명의 일 실시예에 따른 상변화 메모리 셀들을 형성하는 방법을 설명하기 위한 단면도들이다.
도 8 내지 도 10은 본 발명의 다른 실시예에 따른 상변화 메모리 셀들을 형성하는 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 메모리 셀 및 그 제조방법에 관한 것으로, 특히 열 차단막 을 갖는 상변화 메모리 셀 및 그 제조방법에 관한 것이다.
반도체 메모리 소자들중에 비휘발성 메모리 소자들은 그들의 전원이 차단될지라도 그들 내에 저장된 데이터들이 소멸되지 않는 특징을 갖는다. 따라서, 상기 비휘발성 메모리 소자들은 메모리 카드 또는 이동통신 시스템에 널리 사용되고 있다.
상기 비휘발성 메모리 소자들의 대표적인 예로서 플래쉬 메모리 소자들을 들 수 있다. 상기 플래쉬 메모리 소자들은 적층 게이트 구조를 갖는 플래쉬 메모리 셀들을 주로 채택하고 있다. 상기 적층 게이트 구조는 채널 상에 차례로 적층된 터널 산화막, 부유 게이트, 게이트 층간 유전체막 및 제어게이트 전극을 포함한다. 따라서, 상기 플래쉬 메모리 셀들의 신뢰성 및 프로그램 효율을 향상시키기 위해서는 상기 터널 산화막의 막질이 개선되어야 하고 셀 커플링 비율이 증가되어야 한다. 또한, 상기 플래쉬 메모리 셀들을 프로그램시키거나 소거시키기 위해서는 큰 전류가 요구되어 전력 소모 면에서 불리한 단점을 보일 수 있다.
최근에, 상기 플래쉬 메모리 소자들 대신에 새로운(novel) 비휘발성 메모리 소자, 예컨대 상변화 메모리 소자들이 제안된 바 있다. 상기 상변화 메모리 소자들의 단위 셀은 하나의 스위칭 소자 및 상기 스위칭 소자에 전기적으로 접속된 상변화 저항체를 구비하고, 상기 상변화 저항체는 상부전극 및 하부전극과 아울러서 상기 상/하부 전극들 사이에 개재된 상변화 물질막을 구비한다. 상기 상변화 물질막로서 게르마늄(Ge), 스티비윰(Sb) 및 텔루리움(Te)의 합금막(이하, "GST막"이라 한다)이 널리 사용되고 있다.
상기 상변화 메모리 셀 내에 원하는 정보를 저장시키기 위해서는 상기 상/하부 전극들을 통하여 상기 상변화 물질막 내로 셋 전류 또는 리셋 전류를 가한다. 이 경우에, 상기 상변화 물질막의 적어도 일 부분은 상기 셋 전류 또는 리셋 전류에 기인하여 발생되는 주울 열에 의해 결정질 상태 또는 비정질 상태로 변화할 수 있다. 즉, 상기 상변화 물질막은 외부로부터 가해지는 전기적인 신호에 의해 셋 저항 또는 상기 셋 저항보다 높은 리셋 저항을 가질 수 있다. 이에 따라, 상기 상변화 물질막은 논리 "0" 또는 논리 "1"에 해당하는 정보를 저장하는 비휘발성 메모리 셀의 데이터 저장요소로 사용될 수 있다.
도 1은 종래의 상변이 메모리 셀들을 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(1) 상에 하부 층간절연막(3)이 제공되고, 상기 하부 층간절연막(3)을 관통하는 제1 및 제2 하부 전극들(5a, 5b)이 제공된다. 상기 제1 및 제2 하부 전극들(5a, 5b) 상에 각각 제1 및 제2 상변화 물질 패턴들(7a, 7b)이 배치되고, 상기 제1 및 제2 상변화 물질 패턴들(7a, 7b) 상에 각각 제1 및 제2 상부전극들(9a, 9b)이 적층된다.
상기 하부 층간절연막(3), 상기 상변화 물질 패턴들(7a, 7b) 및 상기 상부 전극들(9a, 9b)은 상부 층간절연막(11)으로 덮여진다. 상기 상부 층간절연막(11) 상에 제1 및 제2 비트라인들(13a, 13b)이 배치된다. 상기 제1 비트라인(13a)은 상기 상부 층간절연막(11)을 관통하는 제1 비트라인 콘택홀을 통하여 상기 제1 상부전극(9a)에 전기적으로 접속되고, 상기 제2 비트라인(13b)은 상기 상부 층간절연막(11)을 관통하는 제2 비트라인 콘택홀을 통하여 상기 제2 상부전극(9b)에 전기적 으로 접속된다.
상기 제2 상변화 물질 패턴(7b)의 전기적인 저항을 리셋 저항 또는 셋 저항으로 변환시키기 위하여 상기 제2 하부전극(5b)에 리셋 전류 또는 셋 전류를 가하면, 상기 제2 하부전극(5b) 및 상기 제2 상변화 물질 패턴(7b) 사이의 계면에서 주울 열이 발생하여 상기 제2 상변화 물질 패턴(7b)의 일 부분(PC)을 비정질 상태 또는 결정질 상태로 변화시킨다. 상기 제2 하부전극(5b) 및 상기 제2 상변화 물질 패턴(7b) 사이의 계면에서 발생되는 주울 열은 상기 상부 층간절연막(11)을 통하여 상기 제2 상변화 물질 패턴(7b)에 인접한 상기 제1 상변화 물질 패턴(7a)으로 전달될 수 있다. 특히, 상기 제1 및 제2 상변화 물질 패턴들(7a, 7b) 사이의 간격(S)이 감소하면, 상기 제2 하부전극(5b) 및 상기 제2 상변화 물질 패턴(7b) 사이의 계면에서 발생되는 주울 열은 상기 제1 상변화 물질 패턴(7a)으로 더욱 용이하게 전달될 수 있다. 이 경우에, 상기 주울 열의 손실에 기인하여 상기 제2 상변화 물질 패턴(7b)의 상변화 영역(PC)의 체적이 감소하는 반면에, 상기 제1 상변화 물질 패턴(7a) 내에 원하지 않는 상변화 영역(PC')이 형성될 수 있다.
상술한 바와 같이 종래의 기술에 따르면, 서로 인접한 셀들 사이의 열 전달에 기인하여 선택된 셀의 프로그램 불량 현상 및 비선택된 셀의 소프트 프로그램 현상이 발생할 수 있다. 이러한 프로그램 불량은 상변화 메모리 소자의 집적도를 증가시키는 것을 어렵게 만들 수 있다.
본 발명이 이루고자 하는 기술적 과제는 프로그램 불량을 방지하기에 적합한 상변화 메모리 셀을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 프로그램 불량을 방지할 수 있는 상변화 메모리 셀의 제조방법을 제공하는 데 있다.
본 발명의 일 실시예는 열차단 물질 패턴을 갖는 상변화 메모리 셀을 제공한다. 상기 상변화 메모리 셀은 반도체 기판 상의 층간절연막 및 상기 층간절연막 내의 상변화 물질 패턴을 포함한다. 상기 상변화 물질 패턴의 측벽 및 상기 층간절연막 사이에 열차단 물질 패턴이 제공된다. 상기 열차단 물질 패턴은 상기 상변화 물질 패턴 및 상기 층간절연막과 다른 격자 구조(lattice structure)를 갖는 물질막이다.
몇몇 실시예들에서, 상기 열차단 물질 패턴은 상기 상변화 물질 패턴 및 상기 층간절연막보다 낮은 열 전도도를 가질 수 있다. 상기 열차단 물질 패턴은 폴리이미드막, C-60막 및 벤조-사이클로-부텐(Benzo-Cyclo-Butene; BCB)막중 적어도 어느 하나를 포함할 수 있다.
다른 실시예들에서, 상기 층간절연막은 차례로 적층된 제1 및 제2 층간절연막들을 포함할 수 있고, 상기 상변화 물질 패턴은 상기 제1 층간절연막 상에 적층될 수 있다. 이 경우에, 상기 열차단 물질 패턴은 상기 상변화 물질 패턴의 측벽 및 상기 제2 층간절연막 사이에 개재될 수 있다. 이에 더하여, 상기 제1 층간절연막 내에 상기 상변화 물질 패턴의 하부면에 접촉하는 하부전극이 제공될 수 있고. 상기 상변화 물질 패턴 상에 적층된 상부전극이 적층될 수 있다. 이 경우에, 상기 상부전극은 상기 제2 층간절연막으로 덮여질 수 있고 상기 열차단 물질 패턴은 연장하여 상기 상부전극의 측벽을 덮을 수 있다.
또 다른 실시예들에서, 상기 층간절연막은 차례로 적층된 제1 및 제2 층간절연막들을 포함할 수 있고, 상기 상변화 물질 패턴은 상기 제1 층간절연막을 관통하는 홀 내에 제공될 수 있다. 이 경우에, 상기 열차단 물질 패턴은 상기 상변화 물질 패턴의 측벽 및 상기 제1 층간절연막 사이에 개재될 수 있다. 이에 더하여, 상기 상변화 물질 패턴, 상기 열차단 물질 패턴 및 상기 제1 층간절연막 상에 상부전극이 배치될 수 있고, 상기 제1 층간절연막 내에 상기 상변화 물질 패턴의 하부면 및 상기 열차단 물질 패턴의 하부면에 접촉하는 하부전극이 제공될 수 있다. 이 경우에, 상기 상부전극은 상기 제2 층간절연막으로 덮여질 수 있다.
본 발명의 다른 실시예는 열차단 물질 패턴을 갖는 상변화 메모리 셀의 제조방법을 제공한다. 상기 상변화 메모리 셀의 제조방법은 반도체 기판 상에 제1 층간절연막을 형성하는 것과, 상기 제1 층간절연막 상에 상변화 물질 패턴을 형성하는 것을 포함한다. 상기 상변화 물질 패턴의 측벽 상에 열차단 물질 패턴을 형성하고, 상기 열차단 물질 패턴, 상기 상변화 물질 패턴 및 상기 제1 층간절연막을 덮는 제2 층간절연막을 형성한다. 상기 열차단 물질 패턴은 상기 상변화 물질 패턴 및 상기 제2 층간절연막과 다른 격자 구조(lattice structure)를 갖는 물질막으로 형성한다.
몇몇 실시예들에 있어서, 상기 열차단 물질 패턴은 상기 상변화 물질 패턴 및 상기 제2 층간절연막보다 낮은 열 전도도를 갖는 물질막으로 형성할 수 있다. 상기 열차단 물질 패턴은 폴리이미드막, C-60막 및 벤조-사이클로-부텐(Benzo-Cyclo-Butene; BCB)막중 적어도 어느 하나로 형성할 수 있다.
본 발명의 또 다른 실시예에서, 상기 상변화 메모리 셀의 제조방법은 반도체 기판 상에 제1 층간절연막을 형성하는 것과, 상기 제1 층간절연막을 패터닝하여 홀을 형성하는 것을 포함한다. 상기 홀의 측벽을 덮는 열차단 물질 패턴을 형성하고, 상기 열차단 물질 패턴에 의해 둘러싸여진 상기 홀 내에 상변화 물질 패턴을 형성한다. 상기 상변화 물질 패턴, 상기 열차단 물질 패턴 및 상기 제1 층간절연막을 덮는 제2 층간절연막을 형성한다. 상기 열차단 물질 패턴은 상기 상변화 물질 패턴 및 상기 제1 층간절연막과 다른 격자 구조(lattice structure)를 갖는 물질막으로 형성한다.
몇몇 실시예들에 있어서, 상기 열차단 물질 패턴은 상기 상변화 물질 패턴 및 상기 제1 층간절연막보다 낮은 열 전도도를 갖는 물질막으로 형성할 수 있다. 상기 열차단 물질 패턴은 폴리이미드막, C-60막 및 벤조-사이클로-부텐(Benzo-Cyclo-Butene; BCB)막중 적어도 어느 하나로 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 일 실시예에 따른 상변화 메모리 셀들을 도시한 단면도이다.
도 2를 참조하면, 반도체 기판(21) 상에 제1 층간절연막(27)이 적층된다. 상기 제1 층간절연막(27) 내에 서로 인접한 제1 및 제2 하부전극 홀들(27a, 27b)이 제공될 수 있다. 상기 제1 및 제2 하부전극 홀들(27a, 27b)은 각각 제1 및 제2 하부전극들(29a, 29b)로 채워진다. 상기 제1 및 제2 하부전극들(29a, 29b)은 타이타늄 질화막(TiN) 또는 타이타늄 알루미늄 질화막(TiAlN)일 수 있다.
상기 제1 층간절연막(27) 상에 제1 및 제2 상변화 물질 패턴들(31a, 31b)이 배치된다. 상기 제1 상변화 물질 패턴(31a)은 상기 제1 하부전극(29a)을 덮도록 제공되고, 상기 제2 상변화 물질 패턴(31b)은 상기 제2 하부전극(29b)을 덮도록 제공된다. 이에 더하여, 상기 제1 및 제2 상변화 물질 패턴들(31a, 31b) 상에 각각 제1 및 제2 상부전극들(33a, 33b)이 적층될 수 있다. 상기 상변화 물질 패턴들(31a, 31b)은 GST막일 수 있고, 상기 상부전극들(33a, 33b)은 타이타늄 질화막(TiN)일 수 있다.
상기 제1 상변화 물질 패턴(31a)의 측벽 및 상기 제1 상부전극(33a)의 측벽은 제1 열차단 물질 패턴(35a)로 덮여지고, 상기 제2 상변화 물질 패턴(31b)의 측벽 및 상기 제2 상부전극(33b)의 측벽은 제2 열차단 물질 패턴(35b)로 덮여진다. 상기 열차단 물질 패턴들(35a, 35b)은 스페이서 형태를 가질 수 있다. 상기 열차단 물질 패턴들(35a, 35b), 상기 상부전극들(33a, 33b) 및 상기 제1 층간절연막(27)은 제2 층간절연막(37)으로 덮여진다. 결과적으로, 서로 인접한 상기 제1 및 제2 상변화 물질 패턴들(31a, 31b) 사이의 갭 영역은 상기 제1 및 제2 열차단 물질 패턴들(35a, 35b)과 아울러서 상기 제1 및 제2 열차단 물질 패턴들(35a, 35b) 사이의 상기 제2 층간절연막(37)으로 채워질 수 있다.
상기 제1 및 제2 층간절연막들(27, 37)은 실리콘 산화막일 수 있고, 상기 열차단 물질 패턴들(35a, 35b)은 상기 상변화 물질 패턴들(31a, 31b) 및 상기 층간절연막들(27, 37)과 다른 격자구조를 갖는 물질막일 수 있다. 이에 더하여, 상기 열차단 물질 패턴들(35a, 35b)은 상기 층간절연막들(27, 37) 및 상기 상변화 물질 패턴들(31a, 31b)보다 낮은 열 전도도를 갖는 물질막일 수 있다. 예를 들면, 상기 층간절연막들(27, 37) 및 상기 상변화 물질 패턴들(31a, 31b)이 각각 실리콘 산화막 및 GST막인 경우에, 상기 열차단 물질 패턴들(35a, 35b)은 약 0.15(W/mㆍK)의 열전도도를 갖는 벤조-사이클로-부텐(Benzo-Cyclo-Butene; BCB)막, 약 1.16(W/mㆍK)의 열전도도를 갖는 폴리이미드막 및 약 0.4(W/mㆍK)의 열전도도를 갖는 C-60막중 적어도 어느 하나를 포함할 수 있다. 따라서, 상기 제1 및 제2 상변화 물질 패턴들(31a, 31b) 사이의 간격(S)이 감소할지라도, 상기 제1 및 제2 상변화 물질 패턴들(31a, 31b)중 어느 하나를 선택적으로 가열하여 프로그램시키는 동안 상기 선택된 상변화 물질 패턴에 인접한 비선택된 상변화 물질 패턴이 프로그램되는 현상을 현저히 억제시킬 수 있다.
상기 제2 층간절연막(37) 상에 제1 및 제2 비트라인들(39a, 39b)이 배치될 수 있다. 상기 제1 비트라인(39a)은 상기 제2 층간절연막(37)을 관통하는 제1 비트 라인 콘택홀(37a)을 통하여 상기 제1 상부전극(33a)에 전기적으로 접속될 수 있다. 이와 마찬가지로, 상기 제2 비트라인(39b)은 상기 제2 층간절연막(37)을 관통하는 제2 비트라인 콘택홀(37b)을 통하여 상기 제2 상부전극(33b)에 전기적으로 접속될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 상변화 메모리 셀들을 도시한 단면도이다.
도 3을 참조하면, 반도체 기판(41) 상에 제1 층간절연막(53)이 적층되고, 상기 제1 층간절연막(53) 내에 제1 및 제2 홀들(53a, 53b)이 제공된다. 상기 제1 홀(53a)의 하부영역은 제1 하부전극(55a)으로 채워질 수 있고, 상기 제2 홀(53b)의 하부영역은 제2 하부전극(55b)으로 채워질 수 있다. 상기 제1 층간절연막(53)은 실리콘 산화막일 수 있고, 상기 제1 및 제2 하부전극들(55a, 55b)은 타이타늄 질화막(TiN) 또는 타이타늄 알루미늄 질화막(TiAlN)일 수 있다.
상기 제1 하부전극(55a) 상의 상기 제1 홀(53a)의 측벽 상에 제1 열차단 물질 패턴(57a)이 제공되고, 상기 제2 하부전극(55b) 상의 상기 제2 홀(53b)의 측벽 상에 제2 열차단 물질 패턴(57b)이 제공된다. 상기 열차단 물질 패턴들(57a, 57b)은 도 2를 참조하여 설명된 실시예의 상기 열차단 물질 패턴들(35a, 35b)과 동일한 물질막일 수 있다. 상기 제1 열차단 물질 패턴(57a)에 의해 둘러싸여진 상기 제1 홀(53a)은 제1 상변화 물질 패턴(59a)로 채워질 수 있고, 상기 제2 열차단 물질 패턴(57b)에 의해 둘러싸여진 상기 제2 홀(53b)은 제2 상변화 물질 패턴(59b)로 채워질 수 있다. 결과적으로, 상기 제1 및 제2 상변화 물질 패턴들(59a, 59b)이 국한된 형태(confined shape)를 가질 수 있다. 상기 상변화 물질 패턴들(59a, 59b)은 도 2를 참조하여 설명된 실시예의 상기 상변화 물질 패턴들(31a, 31b)과 동일한 물질막일 수 있다.
상기 제1 층간절연막 상에 제1 및 제2 상부전극들(61a, 61b)이 배치될 수 있다. 상기 제1 및 제2 상부전극들(61a, 61b)은 각각 상기 제1 및 제2 상변화 물질 패턴들(59a, 59b)을 덮도록 제공된다. 상기 상부전극들(61a, 61b)은 도 2에 보여진 상기 상부전극들(33a, 33b)과 동일한 물질막일 수 있다. 상기 상부전극들(33a, 33b) 및 상기 제1 층간절연막(53)을 덮도록 제2 층간절연막(63)이 제공되고, 상기 제2 층간절연막(63) 상에 제1 및 제2 비트라인들(65a, 65b)이 배치된다. 상기 제2 층간절연막(63)은 실리콘 산화막일 수 있고, 상기 비트라인들(65a, 65b)은 금속막과 같은 도전막일 수 있다. 상기 제1 비트라인(65a)은 상기 제2 층간절연막(63)을 관통하는 제1 비트라인 콘택홀(63a)을 통하여 상기 제1 상부전극(61a)에 전기적으로 연결되고, 상기 제2 비트라인(65b)은 상기 제2 층간절연막(63)을 관통하는 제2 비트라인 콘택홀(63b)을 통하여 상기 제2 상부전극(61b)에 전기적으로 연결된다.
도 4는 도 2 및 도 3에 보여진 본 발명의 실시예들에 따른 상변화 메모리 셀들 사이의 온도 분포 특성과 도 1에 보여진 종래의 상변화 메모리 셀들 사이의 온도 분포 특성을 도시한 그래프이다. 도 4에 있어서, 가로축은 도 1 내지 도 3에 도시된 제1 상변화 물질 패턴들(7a, 31a, 59a) 및 제2 상변화 물질 패턴들(7b, 31b, 59b) 사이의 거리(D)를 나타내고, 세로축은 상기 제1 및 제2 상변화 물질 패턴들 사이의 영역의 온도(TMP)를 나타낸다. 또한, 참조부호 "A"로 표시된 데이터는 도 1 에 도시된 종래의 상변화 메모리 셀들 사이의 온도 분포를 나타내고, 참조부호 "B"로 표시된 데이터는 도 2 및 도 3에 보여진 실시예들의 상변화 메모리 셀들 사이의 온도 분포를 나타낸다. 여기서, 설명의 편의를 위하여 도 1 내지 도 3에 도시된 제1 및 제2 상변화 물질 패턴들 사이의 간격은 모두 동일한 값(S)을 갖는 것으로 가정한다.
도 4의 데이터 "A"를 참조하면, 도 1에 도시된 바와 같이 서로 인접한 제1 및 제2 상변화 물질 패턴들(7a, 7b) 사이의 갭 영역이 제2 층간절연막(11)으로만 채워지는 경우에, 상기 제1 및 제2 상변화 물질 패턴들(7a, 7b) 사이에 어떠한 불연속적인 경계면도 존재하지 않는다. 따라서, 상기 제1 상변화 물질 패턴(7a)을 선택적으로 상변이시키기 위하여 상기 제1 상변화 물질 패턴(7a)을 제1 온도(T1)로 가열하는 경우에, 상기 제1 상변화 물질 패턴(7a) 내의 열은 상기 제2 층간절연막(11)만을 통하여 상기 제2 상변화 물질 패턴(7b)에 전달될 수 있다. 이 경우에, 상기 제2 상변화 물질 패턴(7b)은 상기 제1 온도(T1)보다 낮은 제2 온도(T2)를 보일 수 있다.
한편, 도 4의 데이터 "B"를 참조하면, 도 2 및 도 3에 도시된 바와 같이 제1 상변화 물질 패턴(31a 또는 59a) 및 제2 상변화 물질 패턴(31b 또는 59b) 사이의 갭 영역이 제2 층간절연막(37) 또는 제1 층간절연막(53)에 더하여 제1 및 제2 열차단 물질 패턴들(35a 및 35b, 또는 57a 및 57b)로 채워지는 경우에, 상기 제1 상변화 패턴(31a 또는 59a) 및 제2 상변화 물질 패턴(31b 또는 59b) 사이에 제1 및 제2 불연속적인 경계면들(IF1, IF2)이 존재한다. 따라서, 상기 제1 상변화 물질 패 턴(31a 또는 59a)을 선택적으로 상변이시키기 위하여 상기 제1 상변화 물질 패턴(31a 또는 59a)을 제1 온도(T1)로 가열하면, 상기 제1 상변화 물질 패턴(31a 또는 59a) 내의 열은 상기 제1 또는 제2 층간절연막(37 또는 53)에 더하여 상기 제1 및 제2 열차단 물질 패턴들(35a 및 35b, 또는 57a 및 57b)을 통하여 상기 제2 상변화 물질 패턴(31b 또는 59b)에 전달될 수 있다. 이 경우에, 상기 제1 상변화 물질 패턴(31a 또는 59a)으로부터의 열은 상기 제1 및 제2 불연속적인 경계면들(IF1, IF2)에서 급격히 차단되어 상기 제2 상변화 물질 패턴(31b 또는 59b)은 상기 제2 온도(T2)보다 현저히 낮은 제3 온도(T3)를 보일 수 있다. 특히, 상기 열차단 물질 패턴들(35a 및 35b, 또는 57a 및 57b)이 상술한 바와 같이 상기 층간절연막들(37 또는 53)보다 낮은 열전도도를 갖는 물질막으로 형성되는 경우에, 상기 제3 온도(T3)는 더욱 낮아질 수 있다. 결과적으로, 본 실시예들에 따르면, 서로 인접한 상변화 메모리 셀들 사이의 열적 간섭 현상을 종래 기술에 비하여 현저히 억제시킬 수 있다.
도 5 내지 도 7은 본 발명의 일 실시예에 따른 상변화 메모리 셀들의 제조방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 반도체 기판(21)의 소정영역에 소자분리막(23)을 형성하여 제1 및 제2 활성영역들(23a, 23b)을 한정한다. 상기 제1 및 제2 활성영역들(23a, 23b)에 각각 제1 및 제2 스위칭 소자들(도시하지 않음)을 형성한다. 상기 제1 및 제2 스위칭 소자들은 모스 트랜지스터들 또는 다이오드들일 수 있다. 상기 제1 및 제2 스위칭 소자들이 모스 트랜지스터들인 경우에, 상기 제1 활성영역(23a)의 일 부분 및 상기 제2 활성영역(23b)의 일 부분에 각각 제1 소오스 영역(25a) 및 제2 소오스 영역(25b)이 형성될 수 있다.
상기 스위칭 소자들을 갖는 기판 상에 제1 층간절연막(27)을 형성한다. 상기 제1 층간절연막(27)은 실리콘 산화막과 같은 절연막으로 형성할 수 있다. 상기 제1 층간절연막(27)을 패터닝하여 상기 제1 및 제2 소오스 영역들(25a, 25b)을 각각 노출시키는 제1 및 제2 하부전극 홀들(27a, 27b)을 형성한다. 상기 제1 및 제2 하부전극 홀들(27a, 27b) 내에 각각 제1 및 제2 하부전극들(29a, 29b)을 형성한다. 상기 하부전극들(29a, 29b)은 통상의 다마신 공정을 사용하여 타이타늄 질화막(TiN) 또는 타이타늄 알루미늄 질화막(TiAlN)과 같은 도전막으로 형성할 수 있다.
상기 하부전극들(29a, 29b)을 갖는 기판 상에 상변화 물질막 및 상부전극막을 차례로 형성한다. 상기 상변화 물질막은 GST막과 같은 칼코게나이드막으로 형성할 수 있고, 상기 상부전극막은 타이타늄 질화막(TiN)과 같은 도전막으로 형성할 수 있다. 상기 상부전극막 및 상기 상변화 물질막을 패터닝하여 상기 제1 및 제2 하부전극들(29a, 29b)을 각각 덮는 제1 및 제2 상변화 물질 패턴들(31a, 31b)과 아울러서 상기 제1 및 제2 상변화 물질 패턴들(31a, 31b) 상에 각각 적층된 제1 및 제2 상부전극들(33a, 33b)을 형성한다.
도 6을 참조하면, 상기 상변화 물질 패턴들(31a, 31b) 및 상부전극들(33a, 33b)을 갖는 기판 상에 열차단 물질막을 형성한다. 상기 열차단 물질막을 이방성 식각하여 상기 제1 상변화 물질 패턴(31a) 및 상기 제1 상부전극(33a)의 측벽들 상에 제1 열차단 물질 패턴(35a)을 형성함과 아울러서 상기 제2 상변화 물질 패 턴(31b) 및 상기 제2 상부전극(33b)의 측벽들 상에 제2 열차단 물질 패턴(35b)을 형성한다. 이 경우에, 상기 열차단 물질 패턴들(35a, 35b)은 스페이서 형태를 가질 수 있다.
상기 열차단 물질 패턴들(35a, 35b)을 갖는 기판 상에 제2 층간절연막(37)을 형성한다. 상기 제2 층간절연막(37)은 상기 제1 층간절연막과 동일한 물질막, 예컨대 실리콘 산화막으로 형성할 수 있다. 또한, 상기 열차단 물질막은 상기 상변화 물질 패턴들(31a, 31b) 및 상기 제2 층간절연막(37)과 다른 격자구조를 갖는 물질막으로 형성할 수 있다. 이 경우에, 상기 열차단 물질 패턴들(35a, 35b) 및 상기 제2 층간절연막(37) 사이의 계면들은 불연속적일 수 있고, 상기 불연속적인 경계면들은 상기 제1 및 제2 상변화 물질 패턴들(31a, 31b) 사이의 열전달 효율을 현저히 감소시킬 수 있다. 이에 더하여, 상기 열차단 물질막은 상기 제2 층간절연막(37)보다 낮은 열전도도를 갖는 물질막으로 형성할 수 있다. 이 경우에, 상기 제1 및 제2 상변화 물질 패턴들(31a, 31b) 사이의 열전달 효율은 더욱 감소될 수 있다. 예를 들면, 상기 제2 층간절연막(37) 및 상기 상변화 물질 패턴들(31a, 31b)이 각각 실리콘 산화막 및 GST막으로 형성되는 경우에, 상기 열차단 물질막은 약 0.15(W/mㆍK)의 열전도도를 갖는 벤조-사이클로-부텐(Benzo-Cyclo-Butene; BCB)막, 약 1.16(W/mㆍK)의 열전도도를 갖는 폴리이미드막 및 약 0.4(W/mㆍK)의 열전도도를 갖는 C-60막중 적어도 어느 하나로 형성할 수 있다.
도 7을 참조하면, 상기 제2 층간절연막(37)을 패터닝하여 상기 제1 및 제2 상부전극들(33a, 33b)을 각각 노출시키는 제1 및 제2 비트라인 콘택홀들(37a, 37b) 을 형성한다. 상기 제1 및 제2 비트라인 콘택홀들(37a, 37b)을 갖는 기판 상에 금속막과 같은 도전막을 형성하고, 상기 도전막을 패터닝하여 상기 제1 및 제2 비트라인 콘택홀들(37a, 37b)을 각각 덮는 제1 및 제2 비트라인들(39a, 39b)을 형성한다.
도 8 내지 도 10은 본 발명의 다른 실시예에 따른 상변화 메모리 셀들을 형성하는 방법을 설명하기 위한 단면도들이다.
도 8을 참조하면, 반도체 기판(41)의 소정영역에 소자분리막(43)을 형성하여 제1 및 제2 활성영역들(43a, 43b)을 한정한다. 이어서, 도 6을 참조하여 설명된 것과 동일한 방법을 사용하여 상기 활성영역들(43a, 43b)에 스위칭 소자들을 형성한다. 그 결과, 상기 제1 활성영역(43a)의 일 부분 및 상기 제2 활성영역(43b)의 일 부분에 각각 제1 및 제2 불순물 영역들(45a, 45b)이 형성될 수 있다.
상기 스위칭 소자들을 갖는 기판 상에 제1 층간절연막(53)을 형성한다. 상기 제1 층간절연막(53)은 실리콘 산화막으로 형성할 수 있다. 상기 제1 층간절연막(53)을 패터닝하여 상기 제1 및 제2 불순물 영역들(45a, 4b)을 각각 노출시키는 제1 및 제2 홀들(53a, 53b)을 형성한다. 상기 제1 및 제2 홀들(53a, 53b) 내에 각각 제1 및 제2 도전성 패턴들을 형성하고, 상기 제1 및 제2 도전성 패턴들을 리세스시키어 상기 제1 및 제2 홀들(53a, 53b)의 하부 영역들 내에 각각 제1 및 제2 하부전극들(55a, 55b)을 형성한다. 상기 하부전극들(55a, 55b)은 타이타늄 질화막(TiN) 또는 타이타늄 알루미늄 질화막(TiAlN)으로 형성할 수 있다.
상기 하부전극들(55a, 55b)을 갖는 기판 상에 열차단 물질막을 형성한다. 상 기 열차단 물질막은 도 6을 참조하여 설명된 열차단 물질막과 동일한 물질막으로 형성할 수 있다. 상기 열차단 물질막을 이방성 식각하여 상기 제1 하부전극(55a) 상의 제1 홀(53a)의 측벽 상에 제1 열차단 물질 패턴(57a)을 형성함과 아울러서 상기 제2 하부전극(55b) 상의 제2 홀(53b)의 측벽 상에 제2 열차단 물질 패턴(57b)을 형성한다.
도 9를 참조하면, 상기 열차단 물질 패턴들(57a, 57b)을 갖는 기판 상에 GST막과 같은 칼코게나이드막을 형성하고, 상기 칼코게나이드막을 평탄화시키어 상기 제1 열차단 물질 패턴(57a)에 의해 둘러싸여진 제1 홀(53a)을 채우는 제1 상변화 물질 패턴(59a) 및 상기 제2 열차단 물질 패턴(57b)에 의해 둘러싸여진 제2 홀(53b)을 채우는 제2 상변화 물질 패턴(59b)을 형성한다. 결과적으로, 본 실시예에 따르면, 상기 제1 및 제2 상변화 물질 패턴들(59a, 59b)은 국한된 형태(confined shape)를 갖도록 형성될 수 있다. 상기 칼코게나이드막의 평탄화 공정은 상기 제1 층간절연막(53)의 상부면이 노출될 때까지 실시할 수 있다. 이 경우에, 상기 평탄화 공정을 과도하게 진행하여 상기 제1 층간절연막(53) 및 상기 열차단 물질 패턴들(59a, 59b)의 상부영역들을 식각할 수도 있다.
도 10을 참조하면, 상기 상변화 물질 패턴들(59a, 59b)을 갖는 기판 상에 타이타늄 질화막(TiN)과 같은 도전막을 형성하고, 상기 도전막을 패터닝하여 상기 제1 및 제2 상변화 물질 패턴들(59a, 59b)을 각각 덮는 제1 및 제2 상부전극들(61a, 61b)을 형성한다. 상기 상부전극들(61a, 61b)을 갖는 기판 상에 제2 층간절연막(61)을 형성하고, 상기 제2 층간절연막(61)을 패터닝하여 상기 제1 및 제2 상부 전극들(61a, 61b)을 각각 노출시키는 제1 및 제2 비트라인 콘택홀들(63a, 63b)을 형성하고, 상기 제1 및 제2 비트라인 콘택홀들(63a, 63b)을 갖는 기판 상에 금속막과 같은 도전막을 형성한다. 이어서, 상기 도전막을 패터닝하여 상기 제1 및 제2 비트라인 콘택홀들(63a, 63b)을 각각 덮는 제1 및 제2 비트라인들(65a, 65b)을 형성한다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 서로 인접한 제1 및 제2 상변화 물질 패턴들 사이에 열차단 물질 패턴들이 제공된다. 이에 따라, 상기 제1 및 제2 상변화 물질 패턴들중 어느 하나를 선택적으로 가열하여 상기 선택된 상변화 물질 패턴의 적어도 일 부분을 상변이시킬지라도, 상기 선택된 상변화 물질 패턴의 열이 비선택된 상변화 물질 패턴에 전달되는 것을 현저히 억제시킬 수 있다. 즉, 상기 비선택된 상변화 물질 패턴이 소프트 프로그램되거나 상기 선택된 상변화 물질 패턴이 충분히 상변이되지 않는 프로그램 불량 현상을 방지할 수 있다.

Claims (13)

  1. 반도체 기판 상의 층간절연막;
    상기 층간절연막 내의 상변화 물질 패턴; 및
    상기 상변화 물질 패턴의 측벽 및 상기 층간절연막 사이의 열차단 물질 패턴을 포함하되, 상기 열차단 물질 패턴은 상기 상변화 물질 패턴 및 상기 층간절연막과 다른 격자 구조(lattice structure)를 갖는 상변화 메모리 셀.
  2. 제 1 항에 있어서,
    상기 열차단 물질 패턴은 상기 상변화 물질 패턴 및 상기 층간절연막보다 낮은 열 전도도를 갖는 상변화 메모리 셀.
  3. 제 2 항에 있어서,
    상기 열차단 물질 패턴은 폴리이미드막, C-60막 및 벤조-사이클로-부텐(Benzo-Cyclo-Butene; BCB)막중 적어도 어느 하나를 포함하는 상변화 메모리 셀.
  4. 제 1 항에 있어서,
    상기 층간절연막은 차례로 적층된 제1 및 제2 층간절연막들을 포함하고 상기 상변화 물질 패턴은 상기 제1 층간절연막 상에 적층되되, 상기 열차단 물질 패턴은 상기 상변화 물질 패턴의 측벽 및 상기 제2 층간절연막 사이에 개재되는 상변화 메 모리 셀.
  5. 제 4 항에 있어서,
    상기 제1 층간절연막을 관통하여 상기 상변화 물질 패턴의 하부면에 접촉하는 하부전극; 및
    상기 상변화 물질 패턴 상에 적층된 상부전극을 더 포함하되,
    상기 상부전극은 상기 제2 층간절연막으로 덮여지고 상기 열차단 물질 패턴은 연장하여 상기 상부전극의 측벽을 덮는 상변화 메모리 셀.
  6. 제 1 항에 있어서,
    상기 층간절연막은 차례로 적층된 제1 및 제2 층간절연막들을 포함하고 상기 상변화 물질 패턴은 상기 제1 층간절연막을 관통하는 홀 내에 제공되되, 상기 열차단 물질 패턴은 상기 상변화 물질 패턴의 측벽 및 상기 제1 층간절연막 사이에 개재되는 상변화 메모리 셀.
  7. 제 6 항에 있어서,
    상기 상변화 물질 패턴, 상기 열차단 물질 패턴 및 상기 제1 층간절연막 상에 적층된 상부전극; 및
    상기 제1 층간절연막 내에 제공되어 상기 상변화 물질 패턴의 하부면 및 상기 열차단 물질 패턴의 하부면에 접촉하는 하부전극을 더 포함하되,
    상기 상부전극은 상기 제2 층간절연막으로 덮여지는 상변화 메모리 셀.
  8. 반도체 기판 상에 제1 층간절연막을 형성하고,
    상기 제1 층간절연막 상에 상변화 물질 패턴을 형성하고,
    상기 상변화 물질 패턴의 측벽 상에 열차단 물질 패턴을 형성하고,
    상기 열차단 물질 패턴, 상기 상변화 물질 패턴 및 상기 제1 층간절연막을 덮는 제2 층간절연막을 형성하는 것을 포함하되,
    상기 열차단 물질 패턴은 상기 상변화 물질 패턴 및 상기 제2 층간절연막과 다른 격자 구조(lattice structure)를 갖는 물질막으로 형성하는 상변화 메모리 셀의 제조방법.
  9. 제 8 항에 있어서,
    상기 열차단 물질 패턴은 상기 상변화 물질 패턴 및 상기 제2 층간절연막보다 낮은 열 전도도를 갖는 물질막으로 형성하는 상변화 메모리 셀의 제조방법.
  10. 제 9 항에 있어서,
    상기 열차단 물질 패턴은 폴리이미드막, C-60막 및 벤조-사이클로-부텐(Benzo-Cyclo-Butene; BCB)막중 적어도 어느 하나로 형성하는 상변화 메모리 셀의 제조방법.
  11. 반도체 기판 상에 제1 층간절연막을 형성하고,
    상기 제1 층간절연막을 패터닝하여 홀을 형성하고,
    상기 홀의 측벽을 덮는 열차단 물질 패턴을 형성하고,
    상기 열차단 물질 패턴에 의해 둘러싸여진 상기 홀 내에 상변화 물질 패턴을 형성하고,
    상기 상변화 물질 패턴, 상기 열차단 물질 패턴 및 상기 제1 층간절연막을 덮는 제2 층간절연막을 형성하는 것을 포함하되,
    상기 열차단 물질 패턴은 상기 상변화 물질 패턴 및 상기 제1 층간절연막과 다른 격자 구조(lattice structure)를 갖는 물질막으로 형성하는 상변화 메모리 셀의 제조방법.
  12. 제 11 항에 있어서,
    상기 열차단 물질 패턴은 상기 상변화 물질 패턴 및 상기 제1 층간절연막보다 낮은 열 전도도를 갖는 물질막으로 형성하는 상변화 메모리 셀의 제조방법.
  13. 제 12 항에 있어서,
    상기 열차단 물질 패턴은 폴리이미드막, C-60막 및 벤조-사이클로-부텐(Benzo-Cyclo-Butene; BCB)막중 적어도 어느 하나로 형성하는 상변화 메모리 셀의 제조방법.
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