KR20110031091A - 비휘발성 메모리 장치 - Google Patents

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Abstract

일 실시예에 따르면, 비휘발성 메모리 장치는 복수의 제1 배선, 복수의 제2 배선 및 메모리 셀을 포함한다. 각각의 메모리 셀은 가변 저항과 다이오드를 포함한다. 가변 저항은 제1 금속 산화물막을 포함하고, 에너지 인가에 의해 가역적으로 저항값을 변화시키도록 구성된다. 다이오드는 제2 금속 산화물막을 포함하고, 가변 저항에 직렬로 연결된다. 제1 금속 산화물막은 제2 금속 산화물막의 유전율보다 작은 유전율와 제2 금속 산화물막의 물리적 막 두께보다 두꺼운 물리적 막 두께 중 적어도 하나를 갖는다.

Description

비휘발성 메모리 장치{NONVOLATILE MEMORY DEVICE}
본 출원은 2009년 9월 18일에 출원된 일본 특허 출원 제2009-217441호의 우선권의 이익에 기초하여 그 이익을 주장하며, 그 전체 내용은 본 명세서에 원용된다
본 원에 설명된 실시예는 가변 저항을 이용하는 비휘발성 메모리 장치에 관한 것이다.
일본 우선권 특허 출원 제2009-217441호
종래, 부유 게이트 구조를 갖는 메모리 셀들이 NAND-연결되거나 NOR-연결되어 메모리 셀 어레이를 구성하는 플레시 메모리가, 전기적으로 재기입 가능한 비휘발성 메모리로서 널리 알려져 있다. 또한, 강유전체 메모리가 고속의 랜덤 엑세스 가능한 비휘발성 메모리로서 알려져 있다.
한편, 메모리 셀로서 가변 저항을 이용하는 저항 변화형 메모리는 메모리 셀을 더 소형화하는 것을 목표로 하는 기술로서 제안되었다. 종래 가변 저항은, 예를 들어, 칼코게나이드(chalcogenide) 화합물에서의 결정도/비결정도의 변화를 이용하여 저항값을 변화시키는 위상 변화 메모리 소자, 터널 자기 저항 효과에 기인한 저항 변화를 이용하는 MRAM 소자, 저항 소자가 전도성 고분자에 의해 형성된 중합 강자성체 RAM(PFRAM)을 위한 메모리 소자 및 전기적 펄스 인가를 이용하여 저항변화를 일으키는 ReRAM 소자를 포함한다(US2009/0046495).
이러한 저항 변화형 메모리는 트랜지스터 대신, 다이오드와 가변 저항의 직렬 회로에 의해 구성 가능한 메모리 셀을 가지므로, 적층이 쉽고, 3차원 구조를 채택하여 높은 집적도까지 얻을 수 있다는 이점을 갖는다(JP2009-94344 A).
다이오드로서 실리콘계 다이오드를 채택하였을 경우, 피착(deposition) 및 불순물 활성화 온도가 상승한다. 이에 따라, 열부하로 인해 메모리를 형성하는 층을 다층으로 적층하는데 어려움이 생긴다. 또한, 실리콘계 다이오드에서의 박막화가 곤란하여 메모리층 형성 공정 동안 어스펙트가 높게 되어, 이는 수율 저하의 주요 원인이 된다.
한편, MIIM 다이오드는 2종류 이상의 서로 다른 밴드 갭 및 유전율(permittivity)을 갖는 절연막을 적층함으로써 형성되므로, 절연막의 저온 형성이 가능하고 박막화가 용이하다.
그러나, 종래의 저항 변화형 메모리는 외부로부터의 에너지를 이용하여 초기 상태의 가변 저항 내 전류 경로를 형성하는 포밍(forming) 동작을 필요로 한다. 이러한 포밍 동작은 MIIM 다이오드에 사용되는 절연막의 열화를 초래하여, 판독 외란(disturb) 및 프로그램 외란이 발생한다. 즉, 저항 변화형 메모리의 동작이 안정적으로 수행되지 않는다는 문제가 있다.
도 1은 제1 실시예에 따른 비휘발성 메모리의 블록도이다.
도 2는 메모리 셀 어레이(1) 및 그 주변 회로의 회로도이다.
도 3은 메모리 셀 어레이(1)의 일부의 사시도이다.
도 4는 도 3에서 하나의 메모리 셀을 I-I' 선을 따라 절취하여 화살표 방향으로부터 본 횡단면도이다.
도 5는 제1 실시예에 따른 비휘발성 메모리 장치의 제조 공정을 나타내는 횡단면도이다.
도 6은 제1 실시예에 따른 비휘발성 메모리 장치의 제조 공정을 나타내는 횡단면도이다.
도 7은 제1 실시예에 따른 비휘발성 메모리 장치의 제조 공정을 나타내는 횡단면도이다.
도 8은 제1 실시예에 따른 비휘발성 메모리 장치의 제조 공정을 나타내는 횡단면도이다.
도 9는 제2 실시예에 따른 비휘발성 메모리 장치의 하나의 메모리셀의 횡단면도이다.
도 10은 제2 실시예에 따른 비휘발성 메모리 장치의 제조 공정을 나타내는 횡단면도이다.
도 11은 제2 실시예에 따른 비휘발성 메모리 장치의 제조 공정을 나타내는 횡단면도이다.
도 12는 제2 실시예에 따른 비휘발성 메모리 장치의 제조 공정을 나타내는 횡단면도이다.
일 실시예에 따르면, 비휘발성 메모리 장치는 복수의 제1 배선, 복수의 제2 배선 및 메모리 셀을 포함한다. 복수의 제2 배선은 복수의 제1 배선과 교차한다. 메모리 셀은 제1 배선과 제2 배선의 교차점에서 제1 배선과 제2 배선의 사이에 연결되어 있다. 각각의 메모리 셀은 가변 저항 및 다이오드를 포함한다. 가변 저항은 제1 금속 산화물막을 포함하고, 에너지 인가에 의해 가역적으로 저항값을 변화시키도록 구성된다. 다이오드는 제2 금속 산화물막을 포함하고, 가변 저항에 직렬로 연결된다. 제1 금속 산화물막은 제2 금속 산화물막의 유전율보다 작은 유전율와 제2 금속 산화물막의 물리적 막 두께보다 두꺼운 물리적 막 두께 중 적어도 하나를 갖는다.
일 실시예에 따르면, 비휘발성 메모리 장치는 복수의 제1 배선, 복수의 제2 배선, 메모리 셀을 포함한다. 복수의 제2 배선은 복수의 제1 배선과 교차한다. 메모리 셀은 제1 배선과 제2 배선의 교차점에서 제1 배선과 제2 배선의 사이에 연결되어 있다. 각각의 메모리 셀은 가변 저항 및 다이오드를 포함한다. 가변 저항은 제1 금속 산화물막을 포함하고, 에너지 인가에 의해 가역적으로 저항값을 변화시키도록 구성된다. 다이오드는 제2 금속 산화물막을 포함하고, 가변 저항에 직렬로 연결된다. 제2 금속 산화물막에서의 실리콘 또는 알루미늄의 농도는 제1 금속 산화물막에서의 실리콘 또는 알루미늄의 농도보다 높다.
일 실시예에서, 불활성 메모리 장치는 복수의 제1 배선, 복수의 제2 배선, 메모리 셀을 포함한다. 복수의 제2 배선은 복수의 제1 배선과 교차한다. 메모리 셀은 제1 배선과 제2 배선의 교차점에서 제1 배선과 제2 배선의 사이에 연결되어 있다. 각각의 메모리 셀은 가변 저항 및 다이오드를 포함한다. 가변 저항은 제1 금속 산화물막을 포함하고, 에너지 인가에 의해 가역적으로 저항값을 변화시키도록 구성된다. 다이오드는 제2 금속 산화물막을 포함하고, 가변 저항에 직렬로 연결된다. 제2 금속 산화물막의 금속/산소 비는 제1 금속 산화물막의 금속/산소 비보다 낮다.
이하, 본 발명에 따른 불활성 메모리 장치의 실시예를 도면을 참조하며 설명한다.
[제1 실시예]
[구성]
우선, 제1 실시예에 따른 비휘발성 반도체 메모리 장치의 전체 구성을 도 1을 참조하여 설명한다. 도 1은 제1 실시예에 따른 비휘발성 메모리 장치(비휘발성 메모리)의 블록도이다.
제1 실시예에 따른 비휘발성 메모리 장치는 메모리 셀 어레이(1), 컬럼(column) 제어 회로(2), 로우(row) 제어 회로(3), 데이터 I/O 버퍼(4), 어드레스 레지스터(5), 커맨드 I/F(6), 상태 머신(7) 및 펄스 생성기(8)를 포함한다.
메모리 셀 어레이는(1)는 복수의 워드선(제1 배선) WL, 복수의 비트선(제2 배선) BL 및 워드선 WL과 비트선 BL의 교차점에 구비된 메모리 셀 MC를 포함한다. 각각의 메모리 셀 MC는 후술될 ReRAM(가변 저항)와 MIIM 다이오드(비오믹 소자)를 사용해서 형성된다.
컬럼 제어 회로(2)는 메모리 셀 어레이(1)에서의 비트선 BL을 제어하여 메모리 셀의 데이터를 소거하고, 메모리 셀에 데이터를 기입하고, 메모리 셀로부터 데이터를 판독한다.
로우 제어 회로(3)는 메모리 셀 어레이(1)에서의 워드선 WL을 선택하고, 메모리 셀의 데이터를 소거하고 메모리 셀에 데이터를 기입하고 메모리 셀로부터 데이터를 판독하는데 필요한 전압을 인가한다.
데이터 I/O 버퍼(4)는 I/O선을 통해 외부 호스트(도시되지 않음)에 연결되어 기입 데이터를 수신하고, 소거 명령을 수신하고, 판독 데이터를 제공하고 어드레스 데이터 및 커맨드 데이터를 수신한다. 데이터 I/O 버퍼(4)는 수신된 기입 데이터를 컬럼 제어 회로(2)에 송신하고 컬럼 제어 회로(2)로부터 판독 데이터를 수신하고 그것을 외부에 제공한다.
외부로부터 데이터 I/O 버퍼(4)에 공급된 어드레스는 어드레스 레지스터(5)를 통해 컬럼 제어 회로(2)와 로우 제어 회로(3)에 송신된다.
호스트로부터 데이터 I/O 버퍼(4)에 공급된 커맨드는 커맨드 인터페이스(6)에 의해 수신된다. 커맨드 인터페이스(6)는 호스트로부터 외부 제어 신호를 수신하고 데이터 I/O 버퍼(4)에 공급된 데이터가 기입 데이터, 커맨드 또는 어드레스인지 판정한다. 그것이 커맨드라면, 커맨드 인터페이스(6)는 그것을 수신된 커맨드 신호로서 상태 머신(7)에 전송한다.
상태 머신(7)은 비휘발성 메모리 전체를 관리하는 것으로, 판독, 기입, 소거를 행하기 위한 커맨드를 호스트로부터 수신하고, 데이터 I/O 관리를 행한다. 외부 호스트는 상태 머신(7)에 의해 관리되는 상태 정보도 수신하고 동작 결과를 판정할 수도 있다. 상태 정보는 기입 및 소거의 제어에도 이용된다.
상태 머신(7)은 펄스 생성기(8)를 제어한다. 이러한 제어 하에서, 펄스 생성기(8)는 임의의 시간에 임의의 전압의 펄스를 제공하는 것이 가능하다. 여기서, 형성된 펄스는 컬럼 제어 회로(2)와 로우 제어 회로(3)에 의해 선택된 임의의 배선에 전송될 수 있다. 메모리 셀 어레이(1)를 제외한 주변 회로 소자는 배선층에 형성된 메모리 셀 어레이(1)의 바로 아래의 Si 기판에 형성될 수 있음을 주목해야 한다. 따라서, 비휘발성 메모리의 칩 면적은 메모리 셀 어레이(1)의 면적과 거의 동일하게 될 수 있다.
다음으로, 제1 실시예에 따른 비휘발성 메모리 장치의 회로 구성을 도 2를 참조하여 설명한다. 도 2는 메모리 셀 어레이(1) 및 그 주변회로의 회로도이다.
도 2에 나타낸 바와 같이, 비휘발성 메모리 장치는 위에서 설명된 메모리 셀 어레이(1), 선택 회로(2a)(컬럼 제어 회로(2)의 일부) 및 선택 회로(3a)(로우 제어 회로(3)의 일부)를 포함한다.
각각의 워드선 WL의 한쪽 단은 선택 회로(3a)에 연결된다. 각각의 비트선 BL의 한쪽 단은 선택 회로(2a)에 연결된다. 각각의 메모리 셀 MC는 직렬로 연결된 MIIM 다이오드(정류기) DI와 가변 저항 VR에 의해 구성된다. MIIM 다이오드 DI는 워드선 WL에 연결된 애노드와 가변 저항 VR을 통해 비트선 BL에 연결된 캐소드를 갖는다. 가변 저항 VR은 에너지 인가에 의해 가역적으로 저항값을 변화시킨다.
도 2에 나타낸 제2 로우와 제2 컬럼에서의 메모리 셀 MC에 대해 여러 동작을 행할 경우, 워드선 WL1은 "H"로부터 "L"로 설정되고, 다른 워드선 WL0 및 WL2는 "L"로 유지된다. 또한, 비트선 BL1은 "L"로부터 "H"로 설정되고 다른 비트선 BL0 및 BL2는 "H"로 유지된다. 여기서, 메모리 셀 MC에 인가된 전압들을, 기입 동작 동안의 전압 Vset, 소거 동작 동안의 전압 Vreset, 판독 동작 동안의 전압 Vread로 각각 가정한다. 이러한 전압들의 대소 관계는 Vread<Vreset<Vset 이다.
상기는 메모리 셀을 개별적으로 선택하는 경우를 채택한 예시를 나타냈음을 주목해야 한다. 그러나, 선택된 워드선 WL1에 연결된 복수의 메모리 셀 MC에서의 데이터가 일괄적으로 판독될 경우, 센스 증폭기가 각 비트선 BL0-BL2에 개별적으로 배치되고, 각각의 비트선 BL0-BL2는 비트선 선택 신호 BS에 의해 선택 회로(2a)를 통해 센스 증폭기에 개별적으로 연결된다. 또한, 메모리 셀 어레이(1)는 MIIM 다이오드 DI의 극성이 도 2에 나타낸 것과는 역으로 설정되어, 전류가 비트선 BL측으로부터 워드선 WL측으로 흐를 수 있다.
다음으로, 메모리 셀 어레이(1)의 적층 구조를 도 3을 참조하여 설명한다. 도 3은 메모리 셀 어레이(1)의 적층 구조를 나타내는 개략적인 사시도이다.
도 3에 나타낸 바와 같이, 메모리 셀 어레이(1)는 워드선 WL(WL0-WL2)으로서 기능하는 제1 배선층(10), 메모리 셀 MC로서 기능하는 메모리층(20), 비트선 BL(BL0-BL2)로서 기능하는 제2 배선층(30)을 포함한다.
도 3에 나타낸 바와 같이, 제1 배선층(10)은 Y 방향으로 연장되고 X 방향으로 소정의 피치를 갖고 형성된다. 제1 배선층(10)은, 예를 들어, 텅스텐(W), 텅스텐 실리사이드(WSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi) 등과 같이 우수한 내열성과 작은 저항값을 갖는 재료로 구성되는 것이 바람직하다.
도 3에 나타낸 바와 같이, 메모리층(20)은 제1 배선층(10)의 상부 표면 상에 원주 형상으로 형성된다. 메모리층(20)은 X방향과 Y방향으로 소정의 피치를 가지며 매트릭스 형태로 형성된다.
도 3에 나타낸 바와 같이, 제2 배선층(30)은 X방향으로 일렬로 배열된 메모리층(20)의 상부 표면과 접촉하여 형성된다. 제2 배선층(30)은 X방향으로 연장되고 Y방향으로 소정의 피치를 갖고 형성된다. 제2 배선층(30)은, 예를 들어, 텅스텐(W), 텅스텐 실리사이드(WSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi) 등과 같이 우수한 내열성과 작은 저항값을 갖는 재료로 구성되는 것이 바람직하다.
다음으로, 메모리층(20)의 적층 구조를 상술한다. 도 4는 도 3에서 I-I' 선을 따라 절취한 횡단면도이다.
도 4에 나타낸 바와 같이, 메모리층(20)은 MIIM 다이오드 DI로 구성되어 있는 정류 소자층(21)과, 가변 저항 VR로서 기능하는 가변 저항층(22)을 포함한다. 정류 소자층(21)의 XY 평면의 단면적은 가변 저항층(22)의 XY 평면의 단면 면적보다 크게 구성된다.
도 4에 나타낸 바와 같이, 정류 소자층(21)은 제1 배선층(10) 상에 순차적으로 적층된 전극막(23), 절연막(24a), 금속 산화물막(24b) 및 전극막(25)을 포함한다. 전극막(23)은 똑바로 위를 향하여 연장되고 단면적 D1인 하부 표면과 상부 표면을 갖도록 형성된다. 마찬가지로, 절연막(24a)은 똑바로 위를 향하여 연장되고 단면적 D1인 하부 표면과 상부 표면을 갖도록 형성된다. 금속 산화물막(24b)은 테이퍼(tapered) 형상으로 형성되고, 단면적이 D1인 하부 표면과 단면적이 D2인 상부 표면을 갖도록 형성된다(D2<D1). 전극막(25)은 똑바로 위를 향하여 연장되고, 단면적이 D2인 하부 표면과 상부 표면을 갖도록 형성된다.
전극막(23) 및 전극막(25)은 산화막과 접촉하고 있기 때문에 내산화성(oxidation-resistant) 재료로 구성된다. 예를 들어, 전극막(23) 및 전극막(25)은 질화 티타늄, 질화 탄탈륨, 또는 질화 티타늄과 질화 탄탈륨에 알루미늄이나 실리콘이 첨가된 재료로 구성되거나, 백금, 금 또는 산화루테늄 등의 산화물 도전체로 구성된다.
절연막(24a)은 비유전율이 10 이하인 재료로 구성되고, 금속 산화물막(24b)은 비유전율이 10 이상인 재료로 구성된다. 예를 들어, 절연막(24a)은 산화 실리콘막, 질화 실리콘막, 실리콘 옥시나이트라이드막 또는 알루미나로 구성된다. 금속 산화물막(24b)은 전이 금속 산화물막(예를 들어, 하프니아, 지르코니아, 티타니아, 산화 탄탈륨 등)으로 구성된다.
도 4에 나타낸 바와 같이, 가변 저항층(22)은 전극막(25), 금속 산화물막(26) 및 전극막(27)이 적층됨으로써 구성된다. 즉, 가변 저항층(22)은 정류 소자층(21)과 함께 전극막(25)을 공유한다.
금속 산화물막(26)은 테이퍼형으로 형성되고, 단면적이 D2인 하부 표면과 단면적이 D3인 상부 표면을 갖는다(D3<D2). 전극막(27)은 똑바로 위를 향하여 연장되고, 단면적이 D3인 하부 표면과 상부 표면을 갖는다.
금속 산화물막(26)은 인가된 전압에 의해 저항값을 변화시키도록 구성된다. 금속 산화물막(26)의 유전율은 금속 산화물막(24b)의 유전율보다 작다. 또한, 금속 산화물막(26)의 물리적 막 두께는 금속 산화물막(24b)의 물리적 막 두께보다 두껍다. 금속 산화물막(26)은 CMOS 공정과의 양립성을 고려하여 전이 금속 산화물막(예를 들어, 하프니아, 지르코니아, 티타니아, 산화 탄탈륨 등)으로 구성된다. 전극막(27)은 전극막(23 및 25)과 동일한 재료로 구성됨을 주목해야 한다.
[제조 방법]
다음으로, 도 5 내지 도 8을 참조하여 제1 실시예에 따른 비휘발성 메모리 장치를 제조하는 방법을 설명한다. 도 5 내지 도 8은 제1 실시예에 따른 비휘발성 메모리 장치의 제조 공정을 나타내는 횡단면도이다.
우선, 도시되지 않은 반도체 기판 상에 CMOS를 제작하는 공정을 이용하여, 메모리 셀 어레이(1)의 주변 회로를 형성한다(도시되지 않음). 다음으로, 위에서 설명된 반도체 기판 상에 PECVD(플라즈마 강화된 화학적 기상 증착)를 이용하여 산화 실리콘막을 포함하는 층간 절연층(201)을 형성한다. 그 후, 도 5에 나타낸 바와 같이, 다마신(damascene) 공정을 사용하여 층간 절연층(201)에 텅스텐을 포함하는 제1 배선층(10)을 형성한다. 여기에서, PVD(물리적 기상 증착) 또는 CVD(화학적 기상 증착)를 사용하여 제1 배선층(10)의 형성을 행할 수 있다. 다마신 공정을 사용할 경우, 커버리지 측면에서 CVD가 PVD보다 우수하기 때문에 CVD를 사용하는 것이 바람직하다.
다음으로, 도 6에 나타낸 바와 같이, PVD 또는 ALD(원자층 피착)를 사용하여 제1 배선층(10) 상에 순차적으로 막(203, 204a, 204b 및 205 내지 207)을 형성한다.
막(203)은 내산화성 재료(질화 티타늄, 질화 탄탈륨 등)를, 예를 들어, 5 내지 20nm 두께로 피착함으로써 형성된다.
막(204a)은 산화 실리콘막, 질화 실리콘막, 또는 실리콘 옥시나이트라이드막을, 예를 들어, 0.5 내지 2nm 두께로 피착하여 형성된다. 여기에서, 실리콘 옥시나이트라이드막은, 우선 ALD 또는 PVD를 이용하여 산화 실리콘막을 형성한 후, 라디칼 질화법을 이용하여 질소를 산화 실리콘막에 도입함으로써 형성될 수 있다. 또한, 만약, 막(204a)을 형성한 다음에, 불활성 가스, 또는 질소 가스, 또는 막(203)을 산화시키지 않을 만큼 충분히 적은 산소량을 포함하는 그러한 가스의 분위기에서 300 내지 700℃로 개질 어닐링을 행하면, MIIM 다이오드 DI에서의 역방향 누설 전류를 저감할 수 있다.
막(204b)은, 전이 금속 산화물막(하프니아, 지르코니아, 티타니아, 산화 탄탈륨 등)을 예를 들어, 1 내지 5 nm의 두께로 피착함으로써 형성된다. 또한, 만약, 막(204b)을 형성한 다음에, 불활성 가스, 또는 질소 가스, 또는 막(203)을 산화시키지 않을 만큼 충분히 적은 산소량을 포함하는 그러한 가스의 분위기에서 300 내지 700℃로 개질 어닐링을 행하면, MIIM 다이오드 DI에서의 역방향 누설 전류를 저감할 수 있다.
막(205)은 내산화성 재료(질화 티타늄, 질화 탄탈륨 등)를, 예를 들어, 5 내지 20nm 두께로 피착함으로써 형성된다.
막(206)은 전이 금속 산화물막(하프니아, 지르코니아, 티타니아, 산화 탄탈륨 등)을, 예를 들어, 5 내지 20nm의 두께로 피착함으로써 형성된다. 막(206)은, 우선 PVD를 이용하여 전이 금속막을 피착한 후, 400 내지 600℃에서의 낮은 온도의 산화 분위기에서 전이 금속막을 열적 산화함으로써(제1 방법) 형성될 수 있다. 대안적으로, 막(206)은, 우선 PVD를 이용하여 전이 금속막을 피착한 후, 상온 내지 약 600℃에서 산소 라티칼을 포함하는 분위기에 전이 금속막을 노출시킴으로써(제2 방법) 형성될 수 있다. 여기에서, 직접 ALD 또는 PVD를 이용하여 막(206)을 피착시킬 경우보다 제2 방법의 경우가 금속 산화물막(26)의 포밍 전압이 낮기 때문에, 제2 방법이 바람직하다.
막(207)은 내산화성 재료(질화 티타늄, 질화 탄탈륨 등)를, 예를 들어, 5 내지 20nm 두께로 피착함으로써 형성된다.
다음으로, 도 7에 도시된 바와 같이, 막(207) 상에 레지스트를 도포하고, 포토리소그래피을 사용하여 레지스트를 패터닝함으로써, 마스크(209)를 형성한다.
다음으로, 도 8에 도시된 바와 같이, 마스크(209)를 사용한 RIE(반응성 이온 에칭)를 이용하여 막(207)부터 막(203)까지 일괄적으로 에칭을 행한다. 이러한 공정을 통하여, 막(203)은 전극막(23)이 되고; 막(204a)은 절연막(24a)이 되고; 막(204b)은 금속 산화물막(24b)이 되고; 막(205)은 전극막(25)이 되고; 막(206)은 금속 산화물막(26)이 되고; 막(207)은 전극막(27)이 된다.
도 8에 나타낸 공정에서, 막(207)부터 막(203)까지 테이퍼 형상을 형성하려는 목적을 갖는 조건 하에서 에칭을 행한다. 예를 들어, 통상보다 낮은 약 50 내지 100℃의 온도로 에칭을 행한다. 대안적으로, 통상보다 과잉에칭(overetching)양을 적게 설정한다. 위에서 설명된 바와 같이, 도 5 내지 도 8에 나타낸 공정을 사용하여 제1 배선층(10) 및 메모리층(20)을 형성한다.
도 8 다음에, PECVD 또는 코팅을 이용하여 전극막(27) 위의 층까지 절연막을 형성한다. 그 후, CMP를 이용하여 전극막(27)의 상부 표면까지 절연막을 평탄화한다. 그 후, PECVD 또는 코팅을 이용하여 층간 절연층을 형성한 다음에, 다마신 공정을 사용하여 제2 배선층(30)을 형성한다.
[이점]
다음으로, 제1 실시예에 따른 비휘발성 메모리 장치의 이점을 설명한다. 제1 실시예에서, 금속 산화물막(26)의 유전율은 금속 산화물막(24b)의 유전율보다 작다. 또한, 금속 산화물막(26)의 물리적 막 두께는 금속 산화물막(24b)의 막 두께보다 두껍다. 이러한 구성은 정류 소자층(21)(금속 산화물막(24b))의 양단에 인가되는 전압을 가변 저항층(22)(금속 산화물막(26))의 양단에 인가되는 전압보다 작게 한다. 이에 따라, 포밍 동작에 의해 야기되는 MIIM 다이오드 DI를 구성하는 절연막(24a) 및 금속 산화물막(24b)의 열화를 억제할 수 있다. 즉, 제1 실시예는 데이터 유지 특성, 프로그램 외란 및 판독 외란 측면에서 강한 구성을 형성한다.
또한, 제1 실시예에서, 전극막(23)의 면적은 전극막(25)이 면적보다 크고, 전극막(25)의 면적은 전극막(27)의 면적보다 크다. 이러한 구성은 제1 실시예에서 정류 소자층(21)(금속 산화물막(24b))의 양단에 인가되는 전압이 가변 저항층(22)(금속 산화물막(26))의 양단에 인가되는 전압보다 작아지는 결과로 이어지고, 또한, 위에서 설명된 이점과 마찬가지로, 제1 실시예에서, 데이터 유지 특성, 프로그램 외란 및 판독 외란 측면에서 강한 구성을 형성하는 결과로 이어진다.
또한, 제1 실시예에서, 절연막(24a)은 비유전율이 10 이하인 재료로 구성되고, 금속 산화물막(24b)은 비유전율이 10 이상인 재료로 구성된다. 이러한 구성은 제1 실시예에서 절연막(24a)와 금속 산화물막(24b) 사이의 유전율의 차와 밴드 갭의 차를 발생시켜, MIIM 다이오드 DI에서 역방향 누설 전류를 감소시키면서, 순방향 전류를 보장할 수 있다.
[제2 실시예]
[구성]
다음으로, 도 9를 참조하여, 제2 실시예에 따른 메모리층(20)의 적층 구성을 설명한다. 도 9는 제2 실시예에 따른 메모리층(20)의 횡단면도이다. 제2 실시예에서, 제1 실시예에서와 마찬가지 구성에 부여되는 동일한 부호와 그 설명은 생략되었음을 알리는 바이다.
도 9에 나타낸 바와 같이, 메모리층(20)은 제1 실시예의 것과는 상이한 형상을 갖는 가변 저항층(22a)를 포함한다. 가변 저항층(22a)은 제1 실시예의 금속 산화물막(26) 대신에 금속 산화물막(26a)을 포함하고, 측벽막(28)을 더 포함한다.
금속 산화물막(26a)은 제1 실시예와 동일한 재료로 구성되고, 그 형상만이 제1 실시예와 상이하다. 금속 산화물막(26a)은 똑바로 위로 연장되도록 형성되고, 단면적이 D3인 상부 표면과 하부 표면을 갖는다.
측벽막(28)은 전극막(25)의 상부 표면 상에 형성된다. 측벽막(28)은 금속 산화막(26a)의 측표면과 전극막(27)의 측표면을 둘러싸며 형성된다. 측벽막(28)은 산화 실리콘막 또는 질화 실리콘막에 의해 구성된다.
[제조 방법]
다음으로, 도 10 내지 도 12를 참조하여, 제2 실시예에 따른 비휘발성 메모리 장치를 설명한다.
우선, 제1 실시예의 도 5 내지 도 7에 나타낸 공정을 행한다. 제2 실시예에서, 도 7 다음에, 도 10에 나타낸 바와 같이, 막(205)의 상부 표면에 도달하는 순간 에칭을 멈춘다. 이러한 공정을 통하여, 막(206)은 금속 산화물막(26a)이 되고, 막(207)은 전극막(27)이 된다.
다음으로, 도 11에 나타낸 바와 같이, 마스크(209)를 제거하고, 금속 산화물막(26a)의 측벽과 전극막(27)의 측벽 상에 측벽막(28)을 형성한다. 측벽막(28)은, 우선 ALD 또는 PECVD를 이용하여 산화 실리콘막 또는 질화 실리콘막을 피착한 후, 산화 실리콘 막 또는 질화 실리콘막을 에칭함으로써 형성된다.
다음으로, 도 12에 나타낸 바와 같이, 측벽막(28)을 마스크로 사용하여 막(205)부터 막(203)까지 일괄적으로 에칭을 행한다. 이러한 공정을 통하여, 막(203)은 전극막(23)이 되고; 막(204a)은 금속 산화물막(24a)가 되고; 막(204b)은 전극막(24b)가 되고; 막(205)은 전극막(25)가 된다. 도 12에 나타낸 공정에서, 막(205)부터 막(203)까지 테이퍼 형상을 형성하려는 목적을 갖는 조건 하에서 에칭을 행한다.
[이점]
다음으로, 제2 실시예에 따른 비휘발성 메모리 장치를 설명한다. 제2 실시예에서, 금속 산화물막(26a)의 하부 표면 및 상부 표면은 단면적이 D3라는 점에서 제1 실시예와 상이하다. 이것은 제2 실시예에서 가변 저항층(22)에 흐르는 전류 밀도를 제1 실시예보다 높게 한다.
[제3 실시예]
[구성]
다음으로, 제3 실시예에 따른 비휘발성 메모리 장치의 적층 구성을 설명한다. 제3 실시예에서, 제1 및 제2 실시예에서와 마찬가지 구성에 부여되는 동일한 부호와 그 설명은 생략되었음을 알리는 바이다.
제3 실시예에 따른 비휘발성 메모리 장치는 제1 실시예의 도 4의 구성과 실질적으로 마찬가지의 구성을 갖는다. 그러나, 제3 실시예에서, 금속 산화물막(24b)과 금속 산화물막(26)을 구성하는 재료는 제1 실시예의 것과는 상이하다.
금속 산화물막(24b)과 금속 산화물막(26)은, 제1 실시예에서와 마찬가지로, 전이 금속 산화물막(예를 들어, 하프니아, 지르코니아, 티타니아, 산화 탄탈륨 등)으로 구성된다. 한편, 금속 산화물막(24b)에서의 실리콘 또는 알루미늄의 농도는 금속 산화물막(26)에서의 실리콘 또는 알루미늄의 농도보다 높고 이런 점에서 제3 실시예는 제1 실시예와 상이하다.
[제조 방법]
다음으로, 제3 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명한다. 제3 실시예의 제조 방법은 제1 실시예의 도 5 내지 도 8에 나타낸 공정과 실질적으로 마찬가지이다. 그러나, 도 6에 나타낸 막(204b) 및 막(206)을 피착하는 공정은 제1 실시예와 상이하다.
이하 나타낸 제1 내지 제4 제조 방법 중 임의의 하나에 의해 제3 실시예의 막(204b) 및 막(206)을 피착하는 공정을 행한다.
제1 제조 방법에서는, 타겟(target)에 실리콘 또는 알루미늄을 포함시켜 PVD를 행한다. 제2 제조 방법에서는, 전이 금속 산화물과 함께 실리콘 또는 알루미늄(대안적으로, 산화 실리콘 또는 알루미나) 타겟의 동시 스퍼터링(cosputtering)을 행한다.
제3 제조 방법에서는, 디클로로실란, 디실란, TDMAS(트리스디메틸아미노실란) 등의 실리콘 소스를 공급하여 ALD를 행한다. 제4 제조 방법에서는, PVD 및 ALD를 이용하여 전이 금속 산화물막과 산화 실리콘막, 또는 알루미나를 피착한 후, 막을 구성하는 재료를 혼합하기 위한 열처리를 행한다.
[이점]
다음으로, 제3 실시예에 따른 비휘발성 메모리 장치의 이점을 설명한다. 제3 실시예에서, 금속 산화물막(24b)의 실리콘 또는 알루미늄의 농도는 막(26)의 실리콘 또는 알루미늄의 농도보다 높다. 이것은 금속 산화물막(24b)의 절연 내력 전압을 증가시킨다. 또한, 금속 산화물막(24b) 및 금속 산화물막(26)은 하프니아, 지르코니아, 티타니아, 산화 탄탈륨 등으로 구성되고, 이러한 재료는 위에서 설명된 절연 내력 전압의 큰 증가로 이어진다. 따라서, 제3 실시예에서는 포밍 동작 동안 MIIM 다이오드 DI를 구성하는 금속 산화물막(24b)의 열화를 억제할 수 있다. 즉, 포밍 동작 후에 MIIM 다이오드 DI에서의 역방향 누설 전류를 작게할 수 있고, 제3 실시예는 데이터 유지 특성, 프로그램 외란 및 판독 외란 측면에서 강한 구성을 형성한다.
[제4 실시예]
[구성]
다음으로, 제4 실시예에 따른 비휘발성 메모리 장치의 적층 구성을 설명한다. 제4 실시예에서, 제1 내지 제3 실시예에서와 마찬가지 구성에 부여되는 동일한 부호와 그 설명은 생략되었음을 알리는 바이다.
제4 실시예에 따른 비휘발성 메모리 장치는 제1 실시예의 도 4의 구성과 실질적으로 마찬가지 구성을 갖는다. 그러나, 제4 실시예에서는, 금속 산화물막(24b)과 금속 산화물막(26)을 구성하는 재료가 제1 실시예의 것과는 상이하다.
금속 산화물막(24b) 및 금속 산화물막(26)은, 제1 실시예에서와 마찬가지로, 전이 금속 산화물막(예를 들어, 하프니아, 지르코니아, 티타니아, 산화 탄탈륨 등)으로 구성된다. 한편, 금속 산화물막(24b)의 금속/산소 비는 금속 산화물막(26)의 금속/산소 비보다 낮고, 이러한 점에서 제4 실시예는 제1 실시예와 상이하다. 구체적으로, 금속 산화물막(24b)은 근화학량론적(near stoichiometric) 금속/산소 비를 갖고, 금속 산화물막(26)은 화학량론적 초과분의 금속(stoichiometry-exceeding surplus of metal)을 포함하는 금속/산소 비를 갖는다.
[제조 방법]
다음으로, 제4 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명한다. 제4 실시예의 제조 방법은 제1 실시예의 도 5 내지 도 8에 나타낸 공정과 실질적으로 마찬가지이다. 그러나, 도 6에 나타낸 막(204b) 및 막(206)을 피착하는 공정은 제1 실시예와 상이하다.
제4 실시예에서의 막(204b) 및 막(206)을 피착하는 공정은 이하 나타낸 제1 내지 제5 방법 중 임의의 하나에 의해 행할 수 있다.
제1 제조 방법에서는, 금속 풍부(metal-rich) 조성을 갖는 타겟을 사용하여 PVD를 행한다. 제2 제조 방법에서는, 절연체 타겟과 함께 금속 타겟의 동시 스퍼터링을 행한다.
제3 제조 방법에서는, PVD를 이용하여 금속막을 피착한 후, 300 내지 600℃에서의 열산화나 라디칼 산화를 행한다. 제4 제조 방법에서는, 화학량론적막(stoichiometry film)을 형성할 때보다 높은 온도에서 ALD를 행하여, 금속 소스 흡수량을 증가시키거나 산화제 공급량을 극단으로 저감시킨다.
제5 제조 방법에서는, ALD를 이용하여 화학량론적 금속 산화물막을 형성한 후, 금속 박막을 형성한다. 그 후, 불활성 기체 분위기나 미량 산소(trace oxygen)가 첨가된 분위기에서 200 내지 500℃의 열처리를 행한다.
[이점]
다음으로, 제4 실시예에 따른 비휘발성 메모리 장치의 이점을 설명한다. 제4 실시예에서, 금속 산화물(24b)의 금속/산소 비는 금속 산화물(26)의 금속/산소 비보다 낮다. 그 결과, 제4 실시예에서, 제1 내지 제3 실시예에서보다 낮은 전압으로 금속 산화물(26)을 형성하는 것이 가능하다. 따라서, 제4 실시예에서는, 포밍 동작 동안 MIIM 다이오드 DI를 구성하는 금속 산화물(24b)의 열화를 억제할 수있다. 즉, 제4 실시예는 데이터 유지 특성, 프로그램 외란 및 판독 외란 측면에서 강한 구성을 형성한다.
[다른 실시예]
특정 실시예들이 설명되었지만, 이러한 실시예들은 단지 예시로서 나타낸 것이고, 본 발명의 범위를 한정하려는 의도는 아니다. 즉, 본원에 설명된 새로운 방법 및 시스템이 여러 다른 형태로 구현될 수 있다; 또한, 발명의 요지를 벗어나지 않는 범위에서 본원에 설명된 방법과 시스템의 형태에 여러 생략, 대체 및 변경이 이루어질 수 있다. 첨부된 청구 범위 및 그 등가물은, 본 발명의 범위와 요지의 범위에 있는 형태 또는 수정을 망라하고자 하는 의도를 갖는다.
예를 들어, 제1 실시예에서, 금속 산화물막(26)의 유전율은 금속 산화물(24b)의 유전율보다 낮고(제1 상태), 금속 산화물막(26)의 물리적 막 두께는 금속 산화물막(24b)의 물리적 막 두께보다 두껍다(제2 상태). 그러나, 금속 산화물막(26)과 금속 산화물막(24b)은 위에서 설명된 제1 상태와 제2 상태 중 적어도 하나를 얻을 수 있도록 구성되기만 하면 된다.
또한, 제3 및 제4 실시예는 제2 실시예에서와 같이 측벽막(28)을 포함하도록 구성될 수 있다.
1: 메모리 셀 어레이
2: 컬럼 제어 회로
3: 로우 제어 회로
4: 데이터 I/O 버퍼
5: 어드레스 레지스터

Claims (20)

  1. 비휘발성 메모리 장치로서,
    복수의 제1 배선;
    상기 복수의 제1 배선과 교차하는 복수의 제2 배선; 및
    상기 제1 배선과 상기 제2 배선의 교차점에서 상기 제1 배선과 상기 제2 배선 사이에 연결되어 있는 메모리 셀
    을 포함하고,
    각각의 상기 메모리셀은,
    제1 금속 산화물막을 포함하고, 에너지 인가에 의해 가역적으로 저항값을 변화시키도록 구성된 가변 저항; 및
    제2 금속 산화물막을 포함하고, 상기 가변 저항에 직렬로 연결된 다이오드
    를 포함하고,
    상기 제1 금속 산화물막은 상기 제2 금속 산화물막의 유전율보다 작은 유전율와 상기 제2 금속 산화물막의 물리적 막 두께보다 두꺼운 물리적 막 두께 중 적어도 하나를 갖는, 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 다이오드는 제1 전극을 통해 상기 제1 배선에 연결되고 제2 전극을 통해 상기 가변 저항에 연결되고,
    상기 가변 저항은 제3 전극 통해 상기 제2 배선에 연결되고,
    상기 제1 전극의 면적은 상기 제3 전극의 면적보다 큰, 비휘발성 메모리 장치.
  3. 제2항에 있어서,
    상기 제2 전극의 면적은 상기 제1 전극의 면적보다는 작고 상기 제3 전극의 면적보다는 큰, 비휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 금속 산화물막은 상기 제2 금속 산화물막의 일 측면에 위치한 제1 표면과 상기 제2 금속 산화물막의 반대 측면에 위치한 제2 표면을 포함하고,
    상기 제1 표면의 면적은 상기 제2 표면의 면적보다 큰, 비휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 제1 금속 산화물막은 상기 제2 금속 산화물막의 일 측면에 위치한 제1 표면과 상기 제2 금속 산화물막의 반대 측면에 위치한 제2 표면을 포함하고,
    상기 제1 표면의 면적은 상기 제2 표면의 면적과 실질적으로 동일한, 비휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 제2 금속 산화물막은 상기 제1 금속 산화물막의 일 측면에 위치한 제3 표면과 상기 제1 금속 산화물막의 반대 측면에 위치한 제4 표면을 포함하고,
    상기 제4 표면의 면적은 상기 제3 표면의 면적보다 큰, 비휘발성 메모리 장치.
  7. 제1항에 있어서,
    상기 다이오드는 상기 제2 금속 산화물에 접촉하고 있는 절연막을 더 포함하고,
    상기 절연막은 10 이하의 비유전율을 갖는 재료로 구성되고,
    상기 제2 금속 산화물막은 10 이상의 비유전율을 갖는 재료로 구성된, 비휘발성 메모리 장치.
  8. 제5항에 있어서,
    상기 가변 저항은 상기 제1 금속 산화물막의 측표면을 둘러싸는 측벽막을 더 포함하는, 비휘발성 메모리 장치.
  9. 비휘발성 메모리 장치로서,
    복수의 제1 배선;
    상기 복수의 제1 배선과 교차하는 복수의 제2 배선; 및
    상기 제1 배선과 상기 제2 배선의 교차점에서 상기 제1 배선과 상기 제2 배선 사이에 연결되어 있는 메모리 셀
    을 포함하고,
    각각의 상기 메모리셀은,
    제1 금속 산화물막을 포함하고, 에너지 인가에 의해 가역적으로 저항값을 변화시키도록 구성된 가변 저항; 및
    제2 금속 산화물막을 포함하고, 상기 가변 저항에 직렬로 연결된 다이오드
    로 구성되고,
    상기 제2 금속 산화물막에서의 실리콘 또는 알루미늄의 농도는 상기 제1 금속 산화물막에서의 실리콘 또는 알루미늄의 농도보다 높은, 비휘발성 메모리 장치.
  10. 제9항에 있어서,
    상기 다이오드는 제1 전극을 통해 상기 제1 배선에 연결되고 제2 전극을 통해 상기 가변 저항에 연결되고,
    상기 가변 저항은 제3 전극 통해 상기 제2 배선에 연결되고,
    상기 제1 전극의 면적은 상기 제3 전극의 면적보다 큰, 비휘발성 메모리 장치.
  11. 제10항에 있어서,
    상기 제2 전극의 면적은 상기 제1 전극의 면적보다는 작고 상기 제3 전극의 면적보다는 큰, 비휘발성 메모리 장치.
  12. 제9항에 있어서,
    상기 제1 금속 산화물막은 상기 제2 금속 산화물막의 일 측면에 위치한 제1 표면과 상기 제2 금속 산화물막의 반대 측면에 위치한 제2 표면을 포함하고,
    상기 제1 표면의 면적은 상기 제2 표면의 면적보다 큰, 비휘발성 메모리 장치.
  13. 제9항에 있어서,
    상기 제1 금속 산화물막은 상기 제2 금속 산화물막의 일 측면에 위치한 제1 표면과 상기 제2 금속 산화물막의 반대 측면에 위치한 제2 표면을 포함하고,
    상기 제1 표면의 면적은 상기 제2 표면의 면적과 실질적으로 동일한, 비휘발성 메모리 장치.
  14. 제9항에 있어서,
    상기 제2 금속 산화물막은 상기 제1 금속 산화물막의 일 측면에 위치한 제3 표면과 상기 제1 금속 산화물막의 반대 측면에 위치한 제4 표면을 포함하고,
    상기 제4 표면의 면적은 상기 제3 표면의 면적보다 큰, 비휘발성 메모리 장치.
  15. 비휘발성 메모리 장치로서,
    복수의 제1 배선;
    상기 복수의 제1 배선과 교차하는 복수의 제2 배선; 및
    상기 제1 배선과 상기 제2 배선의 교차점에서 상기 제1 배선과 상기 제2 배선 사이에 연결되어 있는 메모리 셀
    을 포함하고,
    각각의 상기 메모리셀은,
    제1 금속 산화물막을 포함하고, 에너지 인가에 의해 가역적으로 저항값을 변화시키도록 구성된 가변 저항; 및
    제2 금속 산화물막을 포함하고, 상기 가변 저항에 직렬로 연결된 다이오드
    로 구성되고,
    상기 제2 금속 산화물막의 금속/산소 비는 상기 제1 금속 산화물막의 금속/산소 비보다 낮은, 비휘발성 메모리 장치.
  16. 제15항에 있어서,
    상기 다이오드는 제1 전극을 통해 상기 제1 배선에 연결되고 제2 전극을 통해 상기 가변 저항에 연결되고,
    상기 가변 저항은 제3 전극 통해 상기 제2 배선에 연결되고,
    상기 제1 전극의 면적은 상기 제3 전극의 면적보다 큰, 비휘발성 메모리 장치.
  17. 제16항에 있어서,
    상기 제2 전극의 면적은 상기 제1 전극의 면적보다는 작고 상기 제3 전극의 면적보다는 큰, 비휘발성 메모리 장치.
  18. 제15항에 있어서,
    상기 제1 금속 산화물막은 상기 제2 금속 산화물막의 일 측면에 위치한 제1 표면과 상기 제2 금속 산화물막의 반대 측면에 위치한 제2 표면을 포함하고,
    상기 제1 표면의 면적은 상기 제2 표면의 면적보다 큰, 비휘발성 메모리 장치.
  19. 제15항에 있어서,
    상기 제1 금속 산화물막은 상기 제2 금속 산화물막의 일 측면에 위치한 제1 표면과 상기 제2 금속 산화물막의 반대 측면에 위치한 제2 표면을 포함하고,
    상기 제1 표면의 면적은 상기 제2 표면의 면적과 실질적으로 동일한, 비휘발성 메모리 장치.
  20. 제15항에 있어서,
    상기 제2 금속 산화물막은 상기 제1 금속 산화물막의 일 측면에 위치한 제3 표면과 상기 제1 금속 산화물막의 반대 측면에 위치한 제4 표면을 포함하고,
    상기 제4 표면의 면적은 상기 제3 표면의 면적보다 큰, 비휘발성 메모리 장치.
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