KR20110025086A - 플라즈마 화학증착법에 의해 규소-질소 결합을 갖는 등각성 유전체 막을 형성하는 방법 - Google Patents

플라즈마 화학증착법에 의해 규소-질소 결합을 갖는 등각성 유전체 막을 형성하는 방법 Download PDF

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Abstract

플라즈마 화학증착법(PECVD)에 의해 반도체 기판상에서 Si-N 결합을 갖는 등각성 유전체 막을 형성하는 방법은, 질소 및 수소를 함유하는 반응 가스 및 희귀 가스를 반도체 기판을 위치시킨 반응 공간 내부로 유입시키고, 그 반응 공간에 RF 전력을 인가하고, 플라즈마 여기시 수소를 함유한 실리콘 전구체 펄스를 그 반응 공간에 유입시켜서, Si-N 결합을 갖는 등각성 유전체 막을 기판상에 형성하는 것을 포함한다.

Description

플라즈마 화학증착법에 의해 규소-질소 결합을 갖는 등각성 유전체 막을 형성하는 방법{METHOD OF FORMING CONFORMAL DIELECTRIC FILM HAVING Si-N BONDS BY PECVD}
본 발명은 반도체 집적 회로 제조, 특히 질화 실리콘 막과 같은 등각성 유전체 막을 형성하는 방법, 및 저온에서 플라즈마 화학증착법(plasma enhanced chemical gas deposition, PECVD)에 의해 첨가 전구체를 사용해서 유전체 막의 에치 특성을 변형시키는 방법에 관한 것이다.
대규모 집적시 반도체 기판상에 제조된 집적 회로는 반도체 칩상에 형성된 반도체 장치의 분리층을 전기적으로 상호연결하기 위해 다수 레벨의 금속 상호연결부를 필요로 한다. 그 다른 레벨의 상호연결부가 각종의 절연 또는 유전체 층들에 의해 분리되고, 그것들은 홀을 통해 형성되도록 에치되어 하나의 레벨의 금속을 다른 금속에 연결되게 한다.
칩 설계의 개량에서 이전보다 빠른 회로 및 높은 회로 밀도가 계속 필요로 된다. 높은 회로 밀도의 빠른 회로에서, 소정의 특성은, 특히 집적 회로 구성의 크기가 서브-미크론 치수로 감소시키는, 그 집적회로를 제조하기 위해 사용된 재료를 필요로 한다. 또한, 집적 회로 밀도를 더 높게 하기 위해, 집적 회로 구성의 제조에서 소정의 공정 시퀀스가 필요로 된다.
최근에, 저온(400℃ 미만)에서 증착된 질화 실리콘 층은 예를 들어 트랜지스터 게이트의 페시베이션층, 표면 보호층 및/또는 스페이서와 같은 메모리 장치에 대한 다수의 중요한 적용예에서 사용되어 왔다. 질화 실리콘막은 플라즈마 화학증착법 (PECVD)에 의해 형성된다. 다른 CVD에 비해 PECVD의 중요한 장점은 높은 증착 속도 및 광범위한 굴절 지수의 제어능력이다. PECVD 방법의 부가적인 장점은, 그 공정이 상대적으로 낮은 온도, 예를 들어 400℃ 미만에서 셀 공정처리의 전체 열처리량을 최소로 하면서 이루어진다는 것이다.
그러나, 질화 실리콘을 형성하는 PECVD 방법은 낮거나 높은 종횡비 특성의 기판상에 불량한 스텝 커버리지 또는 불량한 등각성을 야기한다. 초대규모 집적(ULSI) 회로와 같은 소형 회로 및 장치에서, 불량한 등각성 커버리지는 고밀도 회로 장치 및 구성요소의 개발을 방해한다.
최근에, 원자층 증착(ALD)은 소형 특성의 기판상에서 질화 실리콘막의 스텝 커버리지 또는 등각성을 개선시키기 위해 연구되어왔다. 그러나, 질화 실리콘을 형성하는 ALD 방법이 매우 불량한 증착 속도를 야기한다. 그 불량한 증착 속도로 인해 높은 밀도 회로 장치와 구성요소를 개발하기 위한 제조 비용을 감소시키지 못한다.
본 발명의 적어도 하나의 실시예의 목적은 저온, 예를 들어 400℃ 미만에서 집적 회로의 트렌치 표면상에, 질화 실리콘층과 같은, Si-N 결합을 가지며 수소를 함유한 등각성 층을 형성하는 방법을 제공하는 것이다.
본 발명의 적어도 하나의 실시예의 목적은 높은 증착 속도 및 높은 등각성을 유지하면서 제 2전구체를 첨가함에 의해, 습식 에칭율과 같은, 증착된 층의 에치 특성을 변형시키는 방법을 제공하는 것이다.
이러한 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 플라즈마 화학증착법(PECVD)에 의해 반도체 기판상에서 Si-N 결합을 갖는 등각성 유전체 막을 형성하는 방법은, 질소 및/또는 수소를 함유하는 반응 가스 및 희귀 가스를 상기 반도체 기판을 위치시킨 반응 공간 내부로 유입시키는 단계; 상기 반응 공간에 RF 전력을 인가하는 단계; 및 플라즈마 여기시, 간섭없이 상기 반응 가스 및 상기 희귀 가스를 유입시키는 동안, 5초 미만의 지속기간의 펄스로 수소를 함유한 실리콘 가스를 포함하는 전구체를 상기 반응 공간으로 유입시켜서, Si-N 결합을 갖는 등각성 유전체 막을 상기 기판상에 형성하는 단계를 포함한다.
상기 수소를 함유한 실리콘 전구체는, 화학식 SiαHβXγ이고, 상기 α 및 상기 β는 정수이고, 상기 γ는 0을 포함하는 정수이며, 상기 X는 N, F 및/또는 CmHn를 포함하고, 상기 m 및 상기 n은 정수일 수 있다.
상기 수소를 함유한 실리콘 전구체는, 실내 온도에서 액체이고 상기 반응 공간의 증기화된 업스트림일 수 있다.
상기 수소를 함유한 실리콘 전구체는, 상기 반응 가스 및 상기 첨가 가스의 연속 유입과 상기 RF 전력의 연속 인가 동안에 펄스로 유입될 수 있다.
상기 펄스 지속기간은, 펄스들간의 간격과 같거나 더 짧을 수 있다.
상기 수소를 함유한 실리콘 전구체는, 대략 0.1 내지 3.0 초의 펄스들간의 간격으로, 대략 O.1 내지 1.0 초의 지속기간의 펄스로 유입될 수 있다.
상기 반응 가스는, N2 및 H2의 혼합물, NH3 및 H2 의 혼합물, 및 질소-붕소-수소 가스 중 적어도 하나를 포함할 수 있다.
상기 희귀 가스는, 헬륨 및 아르곤의 혼합물 또는 헬륨 및 크립톤의 혼합물을 포함할 수 있다.
상기 등각성 유전체 막은, 질화 실리콘막일 수 있다.
상기 수소를 함유한 실리콘 가스는, 그 분자에 카본 원자를 갖고 있지 않으며 제 1전구체를 구성하고, 상기 전구체는, 하이드로카본을 함유한 가스를 제 2전구체로서 더 포함할 수 있다.
상기 제 1 및 2전구체는, 같은 타이밍의 펄스로 유입될 수 있다.
상기 제 2전구체의 상기 펄스 지속기간은, 상기 제 1전구체의 그것과 다를 수 있다.
상기 등각성 유전체 막은, 카본 도핑된 질화 실리콘막일 수 있다.
본 발명의 다른 실시예에 따른 플라즈마 화학증착법에 의해 반도체 기판상에서 Si-N 결합을 갖는 유전체 막을 형성하는 방법은, (ⅰ) 질소 및/또는 수소를 함유하는 반응 가스 및 희귀 가스를 상기 반도체 기판을 위치시킨 반응 공간 내부로 유입시키는 단계; (ⅱ) 상기 반응 공간에 RF 전력을 인가하는 단계; (ⅲ) 플라즈마 여기시, 간섭없이 상기 반응 가스 및 상기 불활성 가스를 유입하는 동안, 5초 미만의 지속기간의 펄스로 수소를 함유한 실리콘 가스를 제 1전구체로서 상기 반응 공간으로 유입시켜서, Si-N 결합을 갖는 제 1유전체 막을 상기 기판상에 형성하는 단계; 및 (ⅳ) 단계 (ⅰ) 내지 (ⅲ)를 반복해서 상기 기판상에 Si-N 결합을 갖는 제 2유전체 막을 형성하는 단계 - 여기서 단계(ⅲ)는 같은 타이밍의 펄스로 상기 제 1전구체를 유입시키는 동안 펄스로 제 2전구체를 유입시켜서, 상기 제 2유전체 막의 습식 에칭 저항을 상기 제 1유전체 막의 그것과 비교해서 증가시키는 단계를 더 포함하고, 상기 제 2전구체는 상기 제 1전구체보다 그 분자에 더 많은 하이드로카본을 갖음 - 를 포함한다.
상기 단계 (ⅳ)는, 상기 제 1전구체의 펄스 지속기간에 비해 상기 제 2전구체의 펄스 지속기간을 연장하는 단계를 더 포함할 수 있다.
상기 단계 (ⅳ)는, 상기 제 1유전체 막에 대한 질소 가스 흐름에 비해 질소 가스 흐름을 감소시키는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 플라즈마 화학증착법에 의해 반도체 기판상에서 Si-N 결합을 갖는 유전체 막을 형성하는 방법은, (ⅰ) 질소 및/또는 수소를 함유하는 반응 가스 및 희귀 가스를 상기 반도체 기판을 위치시킨 반응 공간 내부로 유입시키는 단계; (ⅱ) 상기 반응 공간에 RF 전력을 인가하는 단계; (ⅲ) 플라즈마 여기시, 간섭없이 상기 반응 가스 및 상기 불활성 가스를 유입하는 동안, 같은 타이밍으로 5초 미만의 지속기간의 펄스로 제 1전구체 및 제 2전구체 각각을 상기 반응 공간으로 유입시켜서, Si-N 결합을 갖는 제 1유전체 막을 상기 기판상에 형성하는 단계 - 상기 제 1전구체는 수소를 함유한 실리콘 가스이고 상기 제 2전구체는 상기 제 1전구체보다 더 많은 하이드로카본을 갖음 - ; 및 (ⅳ) 단계 (ⅰ) 내지 (ⅲ)를 반복해서 상기 기판상에 Si-N 결합을 갖는 제 2유전체 막을 형성하는 단계 - 여기서 단계(ⅲ)는 같은 타이밍의 펄스로 상기 제 1 및 2전구체를 유입시키는 동안 펄스로 다른 제 2전구체를 유입시켜서, 상기 제 2유전체 막의 습식 에칭 저항을 상기 제 1유전체 막의 그것과 비교해서 변화시키는 단계를 더 포함함 - 를 포함한다.
상기 단계 (ⅳ)는, 상기 제 2전구체의 펄스 지속기간에 대해 상기 다른 제 2전구체의 그것을 변화시키는 단계를 더 포함할 수 있다.
상기 단계 (ⅳ)는, 상기 제 2유전체 막에 대한 질소 가스 흐름에 비해 질소 가스 흐름을 변화시키는 단계를 더 포함할 수 있다.
본 발명에 의하면, 반도체 기판상에 형성된 유전체 층의 에칭 특성이 공정 제어 변수들을 결합시켜 사용해서 첨가 전구체를 사용함에 의해 변경 또는 조정될 수 있다. 그리고 유전체 층은 상대적으로 낮은 기판 온도에서도 형성될 수 있고 막 구성이 제어될 수 있어서, 열 손상의 발생없이 기판에 생산성을 증가시키고 적용가능한 기판 형태를 확장시킬 수 있다. 또한, 두께를 제어할 수 있고 높은 증착 속도를 이룰 수 있고 높은 등각성 구조를 형성할 수 있다.
본 발명의 상기 및 다른 특성은 본 발명의 예시를 위한 것이며 본 발명을 제한하지 않는 양호한 실시예의 도면을 참고로 설명된다. 그 도면들은 예시 목적으로 많이 단순화시켰으며 반드시 일정한 비율로 되지 않는다.
도 1은 본 발명의 일 실시예에서 질화 실리콘막을 증착하는 PECVD 장치의 개략도.
도 2a 및 2b는 비교용 PECVD 방법 및 질화 실리콘막을 증착하는 본 발명의 실시예의 PECVD 방법의 공정 단계 도시도.
도 3a 및 3b는 본 발명의 실시예에서 형성된 등각 질화 실리콘막의 횡단면의 주사 전자 현미경(SEM(Scanning Electron Microscopy)) 사진.
도 4는 본 발명의 실시예에서 형성된 등각 질화 실리콘막의 적외선 분광기(FT-IR(Fourier Transform Infrared)) 스펙트럼.
도 5는 본 발명의 실시예에서 변형된 PECVD 방법의 공정 단계 도시도.
도 6은 본 발명의 실시예에서 유전체 막의 FT-IR 스펙트라 도시도.
도 7은 본 발명의 실시예에서의 유전체 층의 습식 에칭율을 표준 열적 산화물층의 그것과 비교해서 도시한 그래프.
도 8은 본 발명의 실시예의 막에서 질소 흐름 속도 및 습식 에칭율 및 카본 농도간의 관계를 도시한 그래프.
도 9는 본 발명의 실시예에서 질소 흐름 및 반사 지수 및 Si/N 비율간의 관계를 도시한 그래프.
도 10은 본 발명의 실시예에서 헥세인 공급 지속기간 및 습식 에칭율간의 관계를 도시한 그래프.
본 발명의 일 실시예에서 플라즈마 화학증착법(PECVD)에 의해 반도체 기판상에 Si-N 결합을 갖는 등각성 유전체 막을 형성하는 방법이 제공된다. 그 방법은 질소 및/또는 수소를 함유한 반응 가스 및 희귀 가스를 반도체 기판을 위치시킨 반응 공간 내부로 유입시키는 것을 포함하고, 그 반응 공간에 RF 전력이 인가된다. 수소를 함유한 실리콘 가스를 포함하는 전구체가 플라즈마 여기시 간섭없이 반응 가스 및 희귀 가스를 유입시키는 동안 5초 미만의 지속기간의 펄스로 유입되어, Si-N 결합을 갖는 등각성 유전체 막을 기판상에 형성한다. 본 개시에서, "가스"는 증기화된 고체 및/또는 액체를 포함하고, 가스 혼합물로 이루어질 수 있다.
다른 실시예에서 플라즈마 화학증착법(PECVD)에 의해 반도체 기판상에 Si-N 결합을 가지며 수소를 함유한 높은 등각성 층을 형성하는 방법은, 반응 가스 및 첨가 가스를 반도체 기판을 위치시킨 CVD 반응 체임버 내부로 유입시키는 것을 포함하고 여기서 그 반도체 기판 온도가 대략 0 내지 400℃의 범위로 유지된다. 반응 가스 및 첨가 가스가 반응 체임버로 유입된 후, 플라즈마 여기 상태가 반응 체임버에 제공된다. 수소를 함유한 실리콘 전구체는 펄스 흐름 제어 밸브를 사용해서 펄스로 반응 체임버로 유입되고, 여기서 실리콘 전구체가 플라즈마를 여기시킨 반응 체임버로 유입되어, 가스의 플라즈마 반응에 의해 기판상에 Si-N 결합을 가지며 수소를 함유한 등각성 막을 형성한다.
실시예에서, 그 기판이 약 0 내지 400℃의 온도로 유지된다. 수소를 함유한 실리콘 전구체는 실리콘 및 수소의 화합물; 실리콘, 수소 및 질소의 화합물; 또는 실리콘, 수소, 카본 및 질소의 화합물로 구성될 수 있다. 실시예에서, 증기화된 수소를 함유한 실리콘 전구체는 플라즈마 중합을 유지하는 동안 대략 0.5 내지 3 초의 펄스들간의 간격으로 대략 0.1 내지 1.0 초의 지속기간 펄스로 유입된다. 실시예에서, 반응 가스는 질소 가스 및 수소 가스의 화합물 또는 암모니아 가스 및 수소 가스의 화합물로 된다. 실시예에서, 첨가 가스는 He, Ar, Kr, Xe로 구성되는 그룹으로부터 선택되고 그 첨가 가스의 몰 흐름 속도는 수소를 함유한 실리콘 소스의 몰 흐름 속도보다 더 크다. 실시예에서, 반응 체임버가 약 0.1 내지 10 토르의 압력으로 유지된다. 실시예에서, RF 전력이 대략 0.02 및 20 W/cm2간에 있다. 체임버에 유입된 후, 반응 가스는 플라즈마 반응에 의해 펄스로 공급된 수소를 함유한 실리콘 전구체와 반응하여 기판 표면상에 Si-N 결합을 갖는 등각성 막을 형성한다.
실시예에서, 수소를 함유한 실리콘 가스가 그 분자에 카본 원자를 갖고 있지 않고 제 1전구체를 구성하고, 그 전구체가 하이드로카본을 함유한 가스를 제 2전구체로서 더 구비한다. 제 2전구체를 첨가함에 의해, 예를 들어 최종적인 막의 습식 에칭율이 상당히 개선되거나 조정될 수 있다.
상기 내용에서, 제 1 및 2전구체는 카본을 함유했는 지에 따라 구별될 수 있다. 반응 가스가 하이드로카본 및 실리콘을 갖고 있지 않은 가스로서 정의된다. 상기 내용에서, 가스 형태로서 제 1 및 2 전구체와 반응 가스간의 겹치기는 없다. 실시예에서, 제 1 및 2전구체는 같은 타이밍의 펄스로 유입된다. 실시예에서, 제 2전구체의 펄스 지속기간은 제 1전구체의 그것과 다르다.
본 발명의 태양 및 관련 기술에 비해 성취된 장점을 요약할 목적으로, 본 발명의 소정의 목적 및 장점은 본 개시에서 설명된다. 물론, 모든 그런 목적 및 장점이 본 발명의 특정한 실시예에 따라 반드시 성취되지는 않는다. 그러므로, 예를 들어, 본 기술에 숙련된 자는 본 발명이 본원에 교시 또는 제시된 바와 같은 다른 목적 또는 장점을 반드시 성취함이 없이 본원에 교시된 장점들을 성취 또는 최적화하는 방법으로 구체화할 수 있다.
본 발명의 부가적인 태양, 특성 및 장점은 다음의 상세한 설명에서 명백해진다.
본 발명은 본 발명을 제한하지 않는 실시예를 참고로 설명된다. 또한, 실시예에 적용된 구성요소가 다른 실시예에 자유롭게 적용가능하고, 다른 실시예에 적용된 구성요소가, 거기에 특정한 조건이 없으면, 상호 대체 또는 교환가능하다. 또한, 하기에 표시된 범위는 실시예에서 종점을 포함 또는 배제한다.
실시예는 플라즈마 화학증착법(PECVD)에 의해 반도체 기판상에서 Si-N 결합을 갖는 등각성 유전체 막을 형성하는 방법을 제공하고, 그 방법은, (a) 질소 및/또는 수소를 함유하는 반응 가스 및 희귀 가스를 반도체 기판을 위치시킨 반응 공간 내부로 유입시키고; (b) 그 반응 공간에 RF 전력을 인가하고; 및 (c) 플라즈마 여기시 간섭없이 반응 가스 및 상기 희귀 가스를 유입시키는 동안 5초 미만의 지속기간의 펄스로 수소를 함유한 실리콘 가스를 포함하는 전구체를 반응 공간으로 유입시켜서, Si-N 결합을 갖는 등각성 유전체 막을 기판상에 형성하는 것을 포함한다.
실시예에서, 수소를 함유한 실리콘 전구체는 화학식 SiαHβXγ이고, 여기서 α,β 및 γ는 정수이고 γ는 제로를 포함한다. X는 N, F 및/또는 CmHn를 포함하고, 여기서 m 및 n가 정수이다. 실시예에서, α는 1 내지 5이고, β는 1 내지 10이고, γ는 0 내지 6이다. 실시예에서, m는 2 내지 18이고, n는 6 내지 30이다.
앞선 실시예들중 어느 하나에서, 그 기판은, 막이 그 위에 증착되는 동안, 0 내지 400℃의 온도로 유지된다. 어떤 실시예에서 그 기판 온도가 증착동안 250 내지 350℃이다.
앞선 실시예들중 어느 하나에서, 수소를 함유한 전구체가 반응 공간에서 증기화된 업스트림이다.
앞선 실시예들중 어느 하나에서, 수소를 함유한 전구체가 실내 온도에서 액체이다.
앞선 실시예들중 어느 하나에서, 수소를 함유한 실리콘 전구체는 반응 가스 및 희귀 가스의 연속 주입 및 RF 전력의 연속 인가동안 펄스로 유입된다.
앞선 실시예들중 어느 하나에서, 수소를 함유한 실리콘 전구체는 대략 0.1 내지 1.0 초의 지속기간의 펄스로 유입된다. 어떤 실시예에서 수소를 함유한 실리콘 전구체의 펄스는 약 0.2 내지 0.3 초H의 지속기간을 갖는다.
어떤 실시예에서, 수소를 함유한 실리콘 전구체의 펄스는 대략 0.1 내지 3.0 초의 간격으로 분리된다. 어떤 실시예에서 그 간격들은 약 0.5 내지 3.0 초 또는 약 1.0 내지 2.0 초이다. 실시예에서, 그 펄스 지속기간은 그 간격과 같거나 그 간격보다 더 짧다.
앞선 실시예들중 어느 하나에서, 반응 가스는 N2 및 H2의 혼합물, NH3 및 H2 의 혼합물, 및 질소-붕소-수소 가스중 적어도 하나를 포함한다. 실시예에서, 반응 가스는 대략 1/1 내지 10/1인 N2/H2의 몰 흐름 속도 비율을 갖는 N2 및 H2의 혼합물을 포함한다. 어떤 실시예에서 N2 및 H2의 몰 흐름 속도 비율은 약 2/1 내지 4/1이다. 실시예에서, 반응 가스는 대략 1/1 내지 10/1인 NH3/H2의 몰 흐름 속도 비율을 갖는 NH3 및 H2의 혼합물을 포함한다. 어떤 실시예에서 NH3/H2의 몰 흐름 속도 비율은 대략 1:1 내지 1:3이다.
앞선 실시예들중 어느 하나에서, 첨가 가스는 He, Ar, Kr, 및 Xe으로 구성되는 그룹에서 선택된 하나 이상의 가스이고, 첨가 가스의 몰 흐름 속도는 수소를 함유한 실리콘 소스의 몰 흐름 속도보다 더 높다. 실시예에서, 반응 체임버로 유입된 첨가 가스의 흐름 속도는 대략 30 sccm 내지 3000 sccm 이다. 어떤 실시예에서, 첨가 가스의 흐름 속도는 약 1500 sccm 내지 2500 sccm 이다. 실시예에서, 첨가 가스는 헬륨 및 아르곤의 혼합물 또는 헬륨 및 크립톤의 혼합물을 포함한다. 실시예에서, 첨가 가스는 대략 3/1 내지 20/1인 헬륨/아르곤의 몰 흐름 속도 비율을 갖는 헬륨 및 아르곤의 혼합물을 포함한다. 어떤 실시예에서 헬륨/아르곤의 몰 흐름 속도 비율은 약 5/1 내지 15/1이다. 실시예에서, 첨가 가스는 약 3/1 내지 20/1인 헬륨/크립톤의 몰 흐름 속도 비율을 갖는 헬륨 및 크립톤의 혼합물을 포함한다. 어떤 실시예에서 헬륨/크립톤의 몰 흐름 속도 비율은 약 5/1 내지 15/1이다.
어떤 실시예에서, 3개의 가스 형태(즉, 수소를 함유한 실리콘 전구체, 반응 가스, 및 첨가 가스)만이 사용되고, 카본 전구체와 같은 다른 가스가 사용될 수 없다.
앞선 실시예들중 어느 하나에서, 등각성 유전체 막이 질화 실리콘막이다.
앞선 실시예들중 어느 하나에서, RF 전력은 기판의 에어리어(area)당 대략 0.02 W/cm2 내지 20 W/cm2의 범위(예를 들어, 0.05-10 W/cm2 , 1-5 W/cm2 , 및 0.5-3 W/cm2 의 범위)로 인가되고 반응 공간 압력은 대략 0.1 토르 내지 10 토르 범위로 조절된다. 어떤 실시예에서 반응 공간의 압력은 대략 2 토르 내지 9 토르이다.
앞선 실시예들중 어느 하나에서, 수소를 함유한 실리콘 전구체를 유입시키는 펄스의 간격 및 펄스 지속기간은 등각성 유전체 막이 적어도 80%(예를 들어, 80% 내지 95%)의 등각성 또는 스텝 커버리지를 갖게 한다. 실시예에서, 수소를 함유한 실리콘 전구체를 유입시키는 펄스의 간격 및 펄스 지속기간은 등각성 유전체 막이 예를 들어 습식 에치를 수행하기 위해 버퍼된 HF를 사용할 때 표준 열 산화물막보다 낮은 에칭율을 갖게 한다. 실시예에서, 수소를 함유한 실리콘 전구체를 유입시키는 펄스들간의 간격 및 펄스 지속기간은 등각성 유전체 막이 1 MV에서 1.0E-08 A/cm2 미만의 누출 전류를 갖게 한다. 어떤 실시예에서 그 누출 전류는 1 MV에서 약 1.0E-08 A/cm2 및 1.0E-10 A/cm2 간에 있다.
앞선 실시예들중 어느 하나에서, 등각성 유전체 막의 유전체 상수는 4.5 내지 7.5의 범위내이다. 어떤 실시예에서 유전체 상수는 약 6.5 내지 7.2이다.
앞선 실시예들중 어느 하나에서, 수소를 함유한 실리콘 전구체는 실내 온도에서 증기 또는 액체이다. 어떤 실시예에서 수소를 함유한 실리콘 전구체가 실란, 디실란, 트리실릴아민, 비스(터트-부틸아미노)실란으로 구성된 그룹에서 선택된다.
어떤 실시예에서, 플라즈마 반응 단계는 5 MHz를 초과하는 주파수를 사용해서 수행될 수 있다. 예를 들어, 13.56 MHz, 27 MHz 또는 60 MHz의 높은 RF 주파수 전력이 사용된다. 어떤 실시예에서, 높은 RF 주파수 전력이 5 MHz 이하의 낮은 RF 전력과 결합될 수 있다. 어떤 실시예에서 낮은 주파수 전력 대 높은 주파수 전력의 비율이 0 내지 50% 이하이다. 어떤 실시예에서 낮은 주파수 전력 대 높은 주파수 전력의 비율이 0 내지 30% 이하이다.
앞선 실시예들중 어느 하나에서, 수소를 함유한 실리콘 가스는 그 분자에서 카본 원자를 갖지 않고, 전구체가 하이드로카본을 함유한 가스를 제 2전구체로서 더 포함한다. 실시예에서, 제 1 및 2전구체는 같은 타이밍의 펄스로 유입된다. 실시예에서, 제 2전구체의 펄스 지속기간이 제 1전구체의 그것과 다르다.
다른 태양에서, 실시예는 플라즈마 화학증착법(PECVD)에 의해 반도체 기판상에서 Si-N 결합을 갖는 유전체 막을 형성하는 방법을 제공하고, 그 방법은, (ⅰ) 질소 및/또는 수소를 함유하는 반응 가스 및 희귀 가스를 반도체 기판을 위치시킨 반응 공간 내부로 유입시키고; (ⅱ) 그 반응 공간에 RF 전력을 인가하고; (ⅲ) 플라즈마 여기시 간섭없이 반응 가스 및 불활성 가스를 유입하는 동안 5초 미만의 지속기간의 펄스로 수소를 함유한 실리콘 가스를 제 1전구체로서 반응 공간으로 유입시켜서, Si-N 결합을 갖는 제 1유전체 막을 기판상에 형성하고; 및 (ⅳ) 단계 (ⅰ) 내지 (ⅲ)를 반복해서 기판상에 Si-N 결합을 갖는 제 2유전체 막을 형성하는 것 - 여기서 단계(ⅲ)는 같은 타이밍의 펄스로 제 1전구체를 유입시키는 동안 펄스로 제 2전구체를 유입시켜서, 제 2유전체 막의 습식 에칭 저항을 제 1유전체 막의 그것과 비교해서 증가시키는 것을 더 포함하고, 상기 제 2전구체가 제 1전구체보다 그 분자에 더 많은 하이드로카본을 갖고 - 을 포함한다.
실시예에서, 단계(ⅳ)는 제 2전구체의 펄스 지속기간을 제 1전구체의 그것에 비해 연장하는 더 포함한다. 실시예에서, 단계(ⅳ)는 제 1유전체 막에 대한 질소 가스 흐름에 비해 질소 가스 흐름을 감소시키는 것을 더 포함한다.
또 다른 태양에서, 실시예는 플라즈마 화학증착법(PECVD)에 의해 반도체 기판상에서 Si-N 결합을 갖는 유전체 막을 형성하는 방법을 제공하고, 그 방법은, (ⅰ) 질소 및/또는 수소를 함유하는 반응 가스 및 희귀 가스를 반도체 기판을 위치시킨 반응 공간 내부로 유입시키고; (ⅱ) 그 반응 공간에 RF 전력을 인가하고; (ⅲ) 플라즈마 여기시 간섭없이 반응 가스 및 불활성 가스를 유입하는 동안 같은 타이밍으로 5초 미만의 지속기간의 펄스로 제 1전구체 및 제 2전구체 각각을 반응 공간으로 유입시켜서, Si-N 결합을 갖는 제 1유전체 막을 기판상에 형성하고 - 상기 제 1전구체가 수소를 함유한 실리콘 가스이고 상기 제 2전구체가 상기 제 1전구체보다 더 많은 하이드로카본을 갖고 - ; 및 (ⅳ) 단계 (ⅰ) 내지 (ⅲ)를 반복해서 기판상에 Si-N 결합을 갖는 제 2유전체 막을 형성하는 것 - 여기서 단계(ⅲ)는 같은 타이밍의 펄스로 제 1 및 2전구체를 유입시키는 동안 펄스로 다른 제 2전구체를 유입시켜서, 제 2유전체 막의 습식 에칭 저항을 제 1유전체 막의 그것과 비교해서 변화시키는 것을 더 포함하고 - 을 포함한다.
실시예에서, 단계(ⅳ)는 제 2전구체의 펄스 지속기간에 비해 다른 제 2전구체의 그것을 변화시키는 것을 더 포함한다. 실시예에서, 단계(ⅳ)는 제 2유전체 막의 질소 가스 흐름에 대해 질소 가스 흐름을 변화시키는 것을 더 포함한다.
앞선 실시예들중 어느 하나에서, 그 기판은 약 0 내지 400℃의 온도에서 유지된다. Si를 함유한 전구체(제 1전구체)는 실리콘 및 수소의 화합물, 또는 실리콘, 수소, 질소 및 카본의 화합물로 구성된다. 제 2전구체는 실리콘, 수소 및 카본의 화합물 또는 수소 및 카본의 화합물로 구성된다. 실시예에서, 증기화된 Si를 함유한 전구체 및 증기화된 제 2전구체는 플라즈마 중합을 유지하는 동안 대략 0.5 내지 3 초의 간격으로 대략 0.1 내지 1.0 초의 지속기간의 펄스로 유입된다. 실시예에서, 반응 가스는 질소 가스 및 수소 가스의 화합물이다. 실시예에서, 첨가 전구체는 NH3 또는 C X H Y 또는 하이드로카본을 함유한 실리콘 전구체이고, 여기서 x 및 y는 정수이다. 실시예에서, x는 1 내지 8이고 y는 4 내지 18이다. 실시예에서, 반응 체임버는 약 0.1 토르 내지 10 토르의 압력으로 유지된다. 실시예에서, RF 전력은 대략 0.01 W/cm2 및 대략 1.0 W/cm2간에 있다.
다음의 실시예들은 본 발명을 제한하지 않는 도면을 참고로 설명된다. 도 1은, 바람직하게는 하기에서 설명된 시퀀스를 동작시키는 제어 프로그램과 결부되는, 플라즈마 CVD 반응기 및 흐름 제어 밸브를 결합한 장치의 개략도이고, 그것이 본 발명에서 사용된다.
이 예에서, 전기 전도성 평판 전극(4,2)쌍을 평행으로 제공하고 반응 체임버(3)의 내부(11)에서 서로 마주보게 하고, RF 전력(5)를 한 전극에 인가하고, 나머지 전극(2)에 전기적으로 그라운딩(12)을 인가함에 의해, 전극들 간에 플라즈마를 여기시킨다. 온도 조절기는 하단(하부 전극(2)으로 역할함)에 제공되고, 그 위에 있는 기판(1)의 온도가 설정 온도로 일정하다. 상부 전극(4)은 또한 샤워 플레이트로서 역할하고, 반응 가스 및 첨가 가스는 가스 흐름 제어기(21 및 22) 및 샤워 플레이트를 통해 반응 체임버(3)으로 유입된다. 수소를 함유한 실리콘 전구체는 가스 흐름 제어기(23), 펄스 흐름 제어 밸브(31), 및 샤워 플레이트(4)를 통해 반응 체임버로 유입된다. 또한, 반응 체임버(3)에서, 배기 파이프(6)는 반응 체임버(3)의 내부(11) 가스를 배출하게 된다. 또한, 반응 체임버는 봉인 가스 흐름 제어기(24)을 구비하여 봉인 가스를 반응 체임버(3)의 내부(11)로 유입시킨다. 반응 체임버 내부에서 반응 영역 및 이송 영역을 분리하는 분리판이 본 도면에서는 생략된다. 그 봉인 가스는 요구되지 않으나 어떤 실시예에서 반응 가스를 분리판 아래의 체임버 하부와 통하게 하는 것을 방지하므로 사용된다.
펄스 흐름 제어 밸브(31)에서, ALD(원자층 증착)에서 사용되는 펄스 공급 밸브가 실시예에서 사용될 수 있다.
도 2a는 비교용 PECVD 방법의 공정 단계를 도시하고 도 2b는 질화 실리콘막을 증착하는 본 발명의 실시예의 공정 단계를 도시한다. 그 비교용 방법은 도 2a에도시했듯이 실행되고 여기서 메인(실리콘) 전구체, 반응 가스 및 첨가 가스는 기판을 위치시킨 반응 체임버로 유입되고, 3개의 가스 형태 모두를 공급하는 동안 플라즈마가 여기된다. 결과적으로, 질화 실리콘막은 플라즈마 반응에 의해 기판상에 형성될 수 있다. 비교용 PECVD 방법에 의해 형성된 질화 실리콘막은 증착 재료의 표면 이동을 방지하는 과잉의 기상 반응에 기인한 불량한 스텝 커버리지를 갖는다.
이와는 대조적으로, 본 발명의 실시예에서, 실리콘 전구체는 5초 미만, 양호하게는 2초 미만의 지속기간의 펄스로 반응 체임버로 유입되어 과잉의 기상 반응을 효과적으로 억제하므로, 스텝 커버리지 또는 등각성을 개선한다. 예를 들어, 도 2b에 도시된 본 발명의 실시예에서 실리콘 전구체를 펄스 흐름 제어 밸브를 통해 반응 체임버로 대략 0.1 내지 1초 동안 유입시킨 후 그 펄스 흐름 제어 밸브를 대략 1 내지 3초 동안 차단시킨다. 실리콘 전구체를 펄스로 유입시키는 것이 반복된다. 그것을 행함으로써, 대량의 수소 및 질소는 수소-질소 화합물이 증착된 막의 스트레스를 상당히 향상시키도록 제어되고 대량의 수소 및 질소가 막 성장동안 H*,N* 라디칼스(radicals)를 상당히 증가시키게 되는 공정에 추가되어, 증착 재료의 표면 이동을 개선시켜서 기판상에 높은 등각성(conformal) 질화 실리콘 막을 형성한다.
실시예에서, 사이클마다 증착된 평균 두께는 0.6 내지 1.0 nm/사이클로 된다. 실리콘 전구체의 펄스 공급은, 바람직한 막 두께가 얻어질 때까지, 계속된다. 바람직한 막 두께가 20 내지 100 nm인 경우에, 약 20 내지 150 사이클(예를 들어, 40 내지 100 사이클)이 동작된다.
특정한 단일 웨이퍼 PECVD 반응기를 사용하는 실시예에서, 그 공급 펄스가 0.1초 미만인 경우에, 증착 속도가 느리고 증착막의 균일성이 불량한데 왜냐하면 공급된 전구체량이 균일한 막을 증착 및 성장하기에 충분하지 않기 때문이다. 다른 한편으로, 공급 펄스가 1.0 초 초과한 경우에, 스텝 커버리지가 과잉의 기상 반응 때문에 불량하다(80% 미만). 실시예에서, 높은 스텝 커버리지 구조에서, 과잉의 기상 반응은 피해져야하고 표면 이동이 증착동안 발생해야한다. 도 2b의 펄스 공급 시퀀스가 상기 내용을 실현하게 조정될 수 있는 변수를 제공한다. 실시예에서, 펄스들간의 간격이 0.1초 미만이고 공급 지속기간이 0.1 내지 1.0초인 경우에, 스텝 커버리지가 불량하게 된다. 다른 한편으로, 펄스들간의 간격이 3.0초를 초과하고 공급 지속기간이 0.1 내지 1.0초인 경우에, 막 프로파일 및 스텝 커버리지는 실제로 영향을 미치지 않으나, 그 전체 공정이 너무 길게 된다.
본 발명의 실시예에서, 막의 등각성은 다른 질화 실리콘 증착 공정과 비교해 상당히 개선될 수 있다.
등각성 질화 실리콘층을 반도체 기판상에 형설할 때, 실시예의 증착 조건은 다음과 같은 데 즉,
실란: 10∼200 sccm
수소: 500∼2000 sccm
질소: 1000∼2000 sccm
헬륨 공정: 500∼3000 sccm
봉인된 헬륨: 500 sccm
아르곤: 50∼500 sccm
기판 온도: 0∼400 ℃
RF 전력: 0.02∼20 W/cm2
압력: 0.1∼10 토르
실란 공급 시간: 0.5∼1초 공급, 1∼3초 공급 중단
실시예에서, 얻어진 질화 실리콘막의 스텝 커버리지(등각성)는 80% 를 초과하고, 그 스텝 커버리지가 기판의 상부 표면상에서의 질화 실리콘막의 평균 두께에 대한 트렌치의 측벽상에 증착된 질화 실리콘층의 평균 두께의 비율 퍼센트로 정의된다. 누출 전류가 1 MV 차지에서 대략 1.0E-08 A/cm2 미만이다. 또한, 다른 실시예에서, 633 nm에서 반사 지수(n)는 대략 1.80∼2.60의 범위 내에 있다.
등각성 질화 실리콘 증착 공정의 다른 장점은 액체 수소를 함유한 실리콘 전구체와의 호환성이다. 실시예에서 증착 조건은 다음과 같은 데, 즉
트리실릴아민: 10∼2000 sccm
수소: 500∼2000 sccm
질소: 500∼2000 sccm
헬륨 공정: 0∼5000 sccm
봉인된 헬륨: 500 sccm
아르곤: 50∼500 sccm
기판 온도: 0∼400℃
RF 전력: 0.02∼20 W/cm2
압력: 0.1∼10 토르
트리실릴아민 공급 시간: 0.1∼0.5초 공급, 0.1∼2초 공급 중단
본 발명의 실시예에서 질화 실리콘층은 약 80% 또는 90%를 초과한 등각성을 가질 수 있다. 누출 전류가 1 MV 차지에서 대략 1.0E-08 A/cm2 미만이다. 또한, 다른 실시예에서, 유전체 상수는 약 6.7 내지 7.3이다. 실시예에서 633 nm에서 반사 지수(n)는 약 1.80∼2.60의 범위 내에 있다. 본 발명의 실시예에서 증착된 질화 실리콘막의 에칭율은, 버퍼된 불화수소를 사용해서 측정했을 때, 종래의 열적 실리콘 산화막보다 2 내지 10배 낮다.
실시예에서, 제 1전구체는 화학식 SiαHβXγ이고, 여기서 α,β 및 γ는 정수이고 γ는 제로를 포함한다. X는 N 또는 CmHn를 포함할 수 있다. 실시예에서, α는 1 내지 5이고, β는 1 내지 10이고, γ는 0 내지 6이다. 실시예에서 m는 2 내지 18이고, n는 6 내지 30이다.
실시예에서, 제 2전구체는 암모니아 또는 C x H y 또는 하이드로카본을 함유한 실리콘 전구체이고, 여기서 x 및 y는 정수이다. 실시예에서 x는 1 내지 8이고 y는 4 내지 18이다. 실시예에서, 하이드로카본을 포함한 실리콘 전구체는 화학식 SiαHβXγ이고, 여기서 α,β 및 γ는 정수이다. X는 N 또는 CmHn를 포함할 수 있다. 실시예에서, α는 1 내지 5이고, β는 1 내지 10이고, γ는 1 내지 6이다. 실시예에서 m는 2 내지 18이고, n는 6 내지 30이다.
어떤 실시예에서, 제 1전구체는 카본을 함유하지 않는 반면에 제 2전구체는 하이드로카본을 함유한다. 어떤 실시예에서, 제 1 및 2전구체는 하이드로카본을 함유하나 제 2전구체는 제 1전구체보다 그 분자에 더 많은 하이드로카본을 갖는다. 어떤 실시예에서, 제 1전구체는 실리콘을 함유하는 반면에 제 2전구체는 실리콘을 함유하지 않는다. 어떤 실시예에서, 제 1전구체는 질소를 함유하는 반면에 제 2전구체는 질소를 함유하지 않는다. 제 1 및 2전구체는 앞선 화합물의 정의에 의해 정의될 수 있다. 어떤 실시예에서, 2가지를 초과하는 형태의 전구체가 사용될 수 있다.
앞선 실시예들중 어느 하나에서, 그 기판은, 그 위에 막을 증착시키는 동안, 온도 0 내지 400℃로 유지된다. 어떤 실시예에서, 기판 온도는 증착시키는 동안 약 300 내지 400℃이다.
앞선 실시예들중 어느 하나에서, 제 1 및 2전구체는, 반응 가스 및 희귀 가스가 연속 유입되고 RF 전력이 연속 인가되는 동안, 펄스로 유입된다. 앞선 실시예들중 어느 하나에서, 제 1 및 2전구체는 대략 0.1 내지 3.0 초(예를 들어, 1.0 내지 2.0 초)의 간격으로 대략 0.1 내지 1.0 초(예를 들어, 0.2 내지 0.3 초)의 지속기간의 펄스로 유입된다. 실시예에서, 제 1 및 2전구체의 펄스 지속기간은 간격과 같거나 짧다.
앞선 실시예들중 어느 하나에서, 반응 가스는 질소 및 수소의 혼합물, 또는 질소-붕소-수소 가스의 혼합물을 포함한다. 실시예에서, 반응 가스는 대략 1/10 내지 10/1인 N2/H2의 몰 흐름 속도 비율을 갖는 질소 및 수소의 혼합물을 포함한다. 어떤 실시예에서 N2 및 H2의 몰 흐름 속도 비율은 약 1/4 내지 4/1이다.
앞선 실시예들중 어느 하나에서, 희귀 가스는 He, Ar, Kr, 및 Xe으로 구성되는 그룹에서 선택된 하나 이상의 가스이고, 희귀 가스의 몰 흐름 속도는 수소를 함유한 실리콘 소스(제 1 및 2전구체의 합계)의 몰 흐름 속도보다 더 높다. 실시예에서, 반응 체임버로 유입된 희귀 가스의 흐름 속도는 약 40 내지 4000 sccm 이다. 어떤 실시예에서, 희귀 가스의 흐름 속도는 약 1500 내지 3000 sccm 이다. 실시예에서, 희귀 가스는 헬륨 및 아르곤의 혼합물 또는 헬륨 및 크립톤의 혼합물을 포함한다. 실시예에서, 희귀 가스는 대략 1/1 내지 20/1인 헬륨/아르곤의 몰 흐름 속도 비율을 갖는 헬륨 및 아르곤의 혼합물을 포함한다. 어떤 실시예에서 헬륨 및 아르곤의 몰 흐름 속도 비율은 약 2/1 내지 10/1이다. 실시예에서, 희귀 가스는 약 2/1 내지 10/1인 헬륨/크립톤의 몰 흐름 속도 비율을 갖는 헬륨 및 크립톤의 혼합물을 포함한다.
앞선 실시예들중 어느 하나에서, RF 전력은 기판의 에리어당 대략 0.01 내지 1.0 W/cm2의 범위(예를 들어, 0.02-0.1 W/cm2 , 0.1-0.5 W/cm2 , 및 0.5-1 W/cm2 의 범위)로 인가되고 반응 공간 압력은 대략 0.1 내지 10 토르(예를 들어, 2 내지 9 토르) 범위로 조절된다.
앞선 실시예들중 어느 하나에서, 형성된 유전체 막은 적어도 80%(예를 들어, 80% 내지 95%)의 등각성 또는 스텝 커버리지를 갖는다. 실시예에서, 형성된 유전체 막은 1 MV에서 1.0E-08 A/cm2 미만(예를 들어, 1.0E-08 내지 1.0E-10 A/cm2 )의 누출 전류를 갖는다.
앞선 실시예들중 어느 하나에서, 형성된 유전체 막은 제 2전구체 형태에 따라 여러개의 에치 저항을 갖는다. 실시예에서, 하이드로카본 또는 하이드로카본을 함유한 실리콘 전구체를 제 2전구체로 사용되는 형성된 유전체 막이 표준 열적 산화물 막보다 낮은 에칭율을 갖는다. 그 에치 저항은 어떤 실시예에서 카본량을 증가함에 의해 증가된다.
또한, 플라즈마 방출 단계는 실시예에서 5 MHz를 초과하는 주파수, 예를 들어 13.56 MHz, 27 MHz 또는 60 MHz의 높은 RF 주파수 전력중 어느 하나를 사용해서 수행되고; 더우기, 앞선 높은 RF 주파수 전력 및 5 MHz 이하의 낮은 RF 전력중 어느 하나가 결합될 수 있고 여기서 낮은 주파수 전력 대 높은 주파수 전력의 비율이 50% 이하(예를 들어, 30% 이하)이다.
도 5는 조정된 에치 특성을 갖는 유전체 막을 증착하는 본 발명의 실시예의 공정 단계를 도시한다. 도 5에 도시된 본 발명의 실시예에서, 메인 전구체(제 1전구체) 및 첨가 전구체(제 2전구체)는 플라즈마 중합을 유지하는 동안 펄스 흐름 제어 밸브를 사용해서 대략 0.5 내지 3 초 간격으로 대략 0.1 내지 1.0 초의 펄스로 유입된다. 그로 인해, 대량의 수소, 질소 및 카본은 막 성장동안 Hx, Nx 및 Cx 라디칼스(radicals)를 상당히 증가시키게 되는 공정에 추가되어, 증착 재료의 표면 흡수를 개선시켜서 기판상에 카본 도핑된 유전체 막을 높은 증착 속도로 형성한다. 또한, 증착된 막의 구성은 첨가 전구체를 첨가함에 의해 변경될 수 있다. 첨가 전구체의 첨가는 에천트에서 습식 에칭율과 같은 성능 특성에 변화를 발생시킨다.
반도체 기판상에 에칭 특성이 양호한 유전체 층을 형성할 때, 증착 조건이 실시예에서 다음과 같은 데, 즉
트리실릴아민(제 1전구체): 10∼2000 sccm(양호하게는 100-500 sccm)
수소: 20-2000 sccm(양호하게는 500-1000 sccm)
질소: 0∼5000 sccm(양호하게는 20-2000 sccm)
헥산(제 2전구체): 0-2000 sccm(양호하게는 100-1500 sccm)
제 2전구체 대 제 1전구체의 흐름 비율: 0 대 5(양호하게는 1 대 3)
디에틸실란:0-2000 sccm(양호하게는 100-500 sccm)
비스(에틸메틸아미노)실란: 0-2000 sccm(양호하게는 100-500 sccm)
헬륨 공정: 0∼5000 sccm(양호하게는 500-1500 sccm)
봉인된 헬륨: 200-500 sccm(양호하게는 300-500 sccm)
아르곤: 50-2000 sccm(양호하게는 500-1500 sccm)
기판 온도: 0-400℃(양호하게는 300-400℃)
높은 주파수 RF 전력: 0.01 W/cm2 대 약 0.3 W/cm2(양호하게는 0.02-0.08 W/cm2)
낮은 주파수 RF 전력: 높은 주파수 RF 전력의 0-100%(양호하게는 0-50%)
트리실릴아민 공급 시간: 0.1-1.0초 공급(양호하게는 0.2-0.5 초), 0.1∼2.0 초 공급 중단(양호하게는 1.0-2.0 초)
첨가 전구체(헥산) 공급 시간: 0.1-1.0 초 공급(제 1전구체 공급과 같은 펄스 타이밍으로 제 1전구체 공급 시간과 같거나 더 길고 양호하게는 0.2-0.5 초)
상기 내용에서, 본 개시에서 설명된 다른 가스 형태는 다른 실시예에서 대안적으로 또는 첨가해서 사용될 수 있다. 예를 들어, 헥산을 대신해서, 비스(에틸메틸아미노)실란 또는 디에틸실란은 제 2전구체로서 사용될 수 있다. 양호하게는, 제 2전구체는 제 1전구체보다 그 분자에 더 많은 하이드로카본을 가져서, 더 많은 카본을 SiN 구조에 결합시킨다(카본 도핑된 질화 실리콘). 실시예에서, SiN 유전체 층의 카본 함유량(여기서 Si-N 결합이 메인 또는 지배적인 결합임)은 4 원자 % 내지 20 원자 %, 양호하게는 5 원자 % 초과하는 범위(10 원자 %를 초과하고 15 원자 %를 초과하는 것을 포함)로 된다. 제 2전구체는 실시예에서 실리콘을 함유할 필요가 없다.
본 발명의 실시예에서 유전체 층은 약 90%를 초과하는 등각성을 갖는다. 633nm에서 측정된 반사 지수(n)는 약 1.80 내지 2.80의 범위 내에 있다. 불화수소산을 함유하는 산 용액을 사용해서 측정할 때 본 발명의 실시예에서 증착된 유전체 막의 에칭율은 첨가 전구체를 첨가해서 변경될 수 있다. 제 1 및 2전구체를 사용해서 얻어진 유전체 층의 습식 에칭율은 제 2전구체의 형태에 따라 표준 열적 산화물층의 습식 에칭율의 1/20 내지 1/400(예를 들어, 1/100보다 낮은)으로 놀랍고 예측안되게 될 수 있다. 제 2전구체를 사용함이 없이 얻어진 유전체 층의 습식 에칭율은 어떤 실시예에서 표준 열적 산화물층의 습식 에칭율의 1/3 내지 1/5이다.
그 실시예들은 본 발명을 제한하지 않는 특정 예를 참고로 설명된다. 특정 예에 적용된 수치는 다른 조건에서 적어도 ±50％의 범위로 변경될 수 있고, 여기서 그 범위의 종점은 포함되거나 제외된다. 조건 및/또는 구조를 특정화하지 않은 본 개시에서, 본 기술에 숙련된 자는 일상적인 실험으로 본 개시를 검토해볼 때 그 조건 및/또는 구조들을 쉽게 제공할 수 있다.
예 1
절연 질화 실리콘 층은 도 2b에 예시된 시퀀스 및 도 1에 예시된 PECVD 장치를 사용해서 하기에 도시된 조건하에서 트렌치들을 갖는 기판상에 형성된다. 그 트렌치들은 상대적으로 넓은 트렌치들(폭 500 nm 및 깊이 350 nm) 및 상대적으로 좁은 트렌치들(폭 50 nm 및 깊이 350 nm)을 포함한다. 그러므로 다른 종횡비의 트렌치들이 코팅된다.
실란: 50 sccm
수소: 1000 sccm
질소: 2000 sccm
헬륨 공정: 2000 sccm
봉인된 헬륨: 500 sccm
아르곤: 100 sccm
기판 온도: 300 ℃
RF 전력(13.56 MHz의 주파수): 0.12 W/cm2
압력: 6 토르
실란 공급 시간: 1초 공급, 3초 공급 중단
증착 완료후, 그 트렌치들은 주사 전자 현미경으로 관찰된다.
측벽 두께 대 상부 커버리지의 두께간의 비율로 정의된 스텝 커버리지(등각성)가 80%를 초과하게 된다(80-87%). 대조적으로, 도 2a에 예시된 시퀀스 뒤의 공정에 의해 얻어진 막이 70% 미만의 스텝 커버리지를 갖는다.
예 2
절연 질화 실리콘 층은 도 2b에 예시된 시퀀스 및 도 1에 예시된 PECVD 장치를 사용해서 하기에 도시된 조건하에서 트렌치들을 갖는 기판상에 형성된다. 그 트렌치들은 상대적으로 넓은 트렌치들(폭 500 nm 및 깊이 350 nm) 및 상대적으로 좁은 트렌치들(폭 50 nm 및 깊이 350 nm)을 포함한다.
트리실릴아민: 300 sccm
수소: 500 sccm
질소: 1000 sccm
헬륨 공정: 1400 sccm
봉인된 헬륨: 500 sccm
아르곤: 500 sccm
기판 온도: 300 ℃
RF 전력(13.56 MHz의 주파수): 0.12 W/cm2
압력: 6 토르
트리실릴아민 공급 시간: 0.2초 공급, 2초 공급 중단
증착 완료후, 그 트렌치들은 주사 전자 현미경(SEM)으로 관찰된다.
도 3a 및 3b는 형성된 등각성 질화 실리콘층을 갖는 기판의 횡단면을 주사 전자 현미경으로 도시한다. 질적으로, 질화 실리콘층은 높은 등각성이며 트렌치 측벽을 완전히 커버한다. 질화 실리콘층은 도 3a(a=43.7 nm, b=49.6 nm, c=41.7 nm)에 도시된 88%(43.7/49.6)의 등각성 및 도 3b(a=49.6 nm, b=51.6 nm, c=51.6 nm)에 도시된 96%(49.6/51.6)의 등각성을 갖는다. 측정된 누출 전류가 1 MV 차지에서 1.0E-08 A/cm2보다 낮다. 그 유전체 상수는 1 MHz에서 6.8이다. 633 nm에서 반사 지수(n)는 1.99이다. 도 4는 증착된 질화 실리콘막의 IR 흡수 스펙트라를 도시한다. 도 4에 도시했듯이, 메인 Si-N 결합이 관찰되고 Si-H 및 N-H의 약한 결합도 관찰된다. 버퍼된 플루오르화 수소를 사용해서 측정할 때 본 예에서 증착된 질화 실리콘막의 에칭율은 종래의 열적 산화 실리콘막보다 4배 낮다. 에칭 시험은 BHF 130 에천트를 사용해서 실행된다. Si 기판상의 증착된 막(SiN)은 5분동안 BHF 130 에천트에 담겨진후, 이온 제거된 물로 세척된다. 막 두께는 엘립소미터(Ellipsometer)에 의해 측정된다.
본 발명의 개시된 실시예들중 적어도 하나의 방법의 중요한 장점은 높은 등각성 질화 실리콘층 또는 다른 Si-N 유전체층이 여러 형태의 기판상에 형성될 수 있다. 질화 실리콘 코팅 또는 다른 Si-N 유전체 막도 상대적으로 낮은 기판 온도에서 형성되어, 초과 열 처리량의 열 손상 또는 소모없이 기판에 대한 생산성을 증가시키고, 적용가능한 기판 형태를 확장시킨다. 또한, 본 발명의 실시예의 방법은 높은 증착 속도를 이룰 수 있고, 쉽게 측정할 수 있어서, 다이 대 웨이퍼(die-to-wafer) 또는 웨이퍼 대 웨이퍼(wafer-to-wafer)의 3차원 집적과 같은 3차원 생산 및/또는 대규모 애플리케이션을 가능하게 한다.
예 3
유전체 층은 도 5에 예시된 시퀀스를 기반으로 하기에 도시된 조건하에서 첨가 전구체없이 기판상에 형성된다.
트리실릴아민: 100 sccm
수소: 500 sccm
질소: 1000 sccm
헬륨 공정: 1400 sccm
봉인된 헬륨: 500 sccm
아르곤: 1000 sccm
기판 온도: 400 ℃
높은 주파수 RF 전력(주파수 13.56 MHz): 0.07 W/cm2
낮은 주파수 RF 전력(주파수 430 kHz): 0.0 W/cm2
트리실릴아민 공급 시간: 0.3 초 공급, 2.0 초 공급 중단
이런 경우에, 사이클당 막 두께는 대략 0.20 nm/사이클이다. 도 6(TSA:라인(a))는 예 3에서 얻어지는 증착된 SiN 막의 IR 흡수 스펙트럼을 도시한다. 첨가 전구체없이 증착된 유전체 막은 도 7(TSA)에 도시했듯이 습식 에칭율 4.1 nm/min을 갖는다. 에칭 시험은 BHF 130 에천트를 사용해서 실행된다. Si 기판상의 증착된 막은 5분동안 에천트에 담겨진 후, 이온 제거된 물로 세척된다. 막 두께는 엘립소미터에 의해 측정된다.
예 4
유전체 층은 도 5에 예시된 시퀀스를 사용해서 하기에 도시된 조건하에서 기판상에 첨가 전구체인 비스(에틸메틸아미노)실란으로써 형성된다.
트리실릴아민: 100 sccm
수소: 500 sccm
질소: 0 sccm
비스(에틸메틸아미노)실란: 300 sccm
헬륨 공정: 1400 sccm
봉인된 헬륨: 500 sccm
아르곤: 1000 sccm
기판 온도: 400 ℃
높은 주파수 RF 전력(주파수 13.56 MHz): 0.07 W/cm2
낮은 주파수 RF 전력(주파수 430 kHz): 0.0 W/cm2
트리실릴아민 공급 시간: 0.3 초 공급, 2.0 초 공급 중단
비스(에틸메틸아미노)실란: 0.3 초 공급, 2.0 초 공급 중단
이런 경우에, 사이클당 막 두께는 대략 0.25 nm/사이클이다. 도 6(TSA+BEMAS:라인(b))는 예 4에서 얻어지는 증착된 C-도핑된 SiN 막의 IR 흡수 스펙트럼을 도시하고, 여기서 Si-CH 피크(1130-1090 cm-1) 및 -CHx 피크가 관찰된다. 비스(에틸메틸아미노)실란을 첨가시킨 증착된 유전체 막은 도 7(BEMAS)에 도시했듯이 BHF 130 에천트에서 습식 에칭율 0.9 nm/min을 갖는다.
예 5
유전체 층은 도 5에 예시된 시퀀스를 사용해서 하기에 도시된 조건하에서 기판상에 첨가 전구체인 디에틸실란으로써 형성된다.
트리실릴아민: 100 sccm
수소: 500 sccm
질소: 0 sccm
디에틸실란: 300 sccm
헬륨 공정: 1400 sccm
봉인된 헬륨: 500 sccm
아르곤: 1000 sccm
기판 온도: 400 ℃
높은 주파수 RF 전력(주파수 13.56 MHz): 0.07 W/cm2
낮은 주파수 RF 전력(주파수 430 kHz): 0.0 W/cm2
트리실릴아민 공급 시간: 0.3 초 공급, 2.0 초 공급 중단
디에틸실란: 0.3 초 공급, 2.0 초 공급 중단
이런 경우에, 사이클당 막 두께는 대략 0.11 nm/사이클이다. 도 6(TSA+DES:라인(c))는 예 5에서 얻어지는 증착된 C-도핑된 SiN 막의 IR 흡수 스펙트럼을 도시하고, 여기서 메인 피크가 835 cm-1로부터 800 cm- 1으로 이동된다. SiN 흡수 피크는 812 cm-1로부터 892 cm-1의 범위(예를 들어, Si3N4가 830 cm-1 근방에서 나타난다)로 보통 나타나는 반면에, SiC 흡수 피크는 900 내지 700 cm-1, 814 내지 800 cm-1의 범위로 나타난다. 흡수 피크의 이동은 카본이 증착된 막에 존재한다는 것을 알려준다. 디에틸실란을 첨가시키는 증착된 유전체 막은 BHF 130 에천트에서 습식 에칭율 0.05 nm/min을 갖는다.
예 6
유전체 층은 도 1에 예시된 시퀀스를 사용해서 하기에 도시된 조건하에서 기판상에 첨가 전구체, 예를 들어 헥산으로써 형성된다.
트리실릴아민: 100 sccm
수소: 500 sccm
질소: 0 sccm
헥산: 300 sccm
헬륨 공정: 1400 sccm
봉인된 헬륨: 500 sccm
아르곤: 1000 sccm
기판 온도: 400 ℃
높은 주파수 RF 전력(주파수 13.56 MHz): 0.07 W/cm2
낮은 주파수 RF 전력(주파수 430 kHz): 0.0 W/cm2
트리실릴아민 공급 시간: 0.3 초 공급, 2.0 초 공급 중단
헥산: 0.3 초 공급, 2.0 초 공급 중단
이런 경우에, 사이클당 막 두께는 대략 0.11 nm/사이클이다. 도 6(TSA+헥산:라인(d))는 예 6에서 얻어지는 증착된 C-도핑된 SiN 막의 IR 흡수 스펙트럼을 도시하고, 여기서 메인 피크가 835 cm-1로부터 800 cm- 1으로 이동된다. SiN 흡수 피크는 812 cm-1로부터 892 cm-1의 범위(예를 들어, Si3N4가 830 cm-1 근방에서 나타난다)로 보통 나타나는 반면에, SiC 흡수 피크는 900 내지 700 cm-1, 814 내지 800 cm-1의 범위로 나타난다. 흡수 피크의 이동은 카본이 증착된 막에 존재한다는 것을 알려준다. 헥산을 첨가시키는 증착된 유전체 막은 도 7(헥산)에서 도시했듯이 BHF 130 에천트에서 습식 에칭율 0.03 nm/min을 갖는다.
도 7은 열 산화물의 습식 에칭율을 증착된 막(TSA만, TSA+BEMAS 및 TSA+헥산)의 습식 에칭율과 비교한 것을 도시한다.
[표 1]은 상기 예를 요약한 것이다. 첨가 전구체를 첨가함에 의해, 증착된 막의 구성은 변경된다. 그 첨가된 전구체는 에천트에서 습식 에칭율과 같은 성능 특성을 변화시킨다.
표 1: 각종 첨가 전구체의 습식 에칭율
메인 전구체 첨가 전구체 공급시간
(주된/첨가)		 간격 RF 전력 WER
(nm/min)		 Ref.

트리실릴아민(TSA)

 없음
0.3초/0.3초
2.0초
0.07 W/cm2
4.1 SiN
비스(에틸메틸아미노)실란(BEMAS) 0.9 SiCN
디에틸실란(DES) 0.05 SiCN
n-헥산 0.03 SiCN
예4-6에서, 최종 SiCN 막의 등각성(스텝 커버리지:측면/상부)은 예 1 및 2의 그것보다 더 양호한 94% 근방이다.
예 7
[표 2]는 각종 공정 조건하에서 습식 에칭 특성 및 막 특성의 변화를 도시한다. 유전체 층은 TSA 및 헥산으로 증착된다. 질소 흐름은 0 내지 1000 sccm으로 변화되고 헥산 공급 시간은 0.1 내지 0.5 초로 변화된다. 다른 공정 조건은 예 6에서와 같다. 공정 조건을 변화시킴에 의해, 증착된 막의 막 특성 및 습식 에칭율은 변경된다. [표 2]에서, 습식 에칭율은 질소 흐름의 감소로 인해 감소되고, 반사 지수가 질소 흐름의 증가로 인해 감소된다. 그것은 화학 및 공정 제어 변수의 결합을 사용해서 카본-도핑된 유전체 층의 구성을 제어하는 것이 가능하다는 것을 알려준다.
도 8은 막의 카본 농도 및 BHF130 습식 에칭율을 질소 흐름의 함수로서 도시한다. 카본량은 RBS/HFS 측정 및 XPS 분석에 의해 결정된다. 질소 흐름이 감소할 수록, 카본 함유량이 증가하고 습식 에칭율이 감소한다. 5 원자 % 이상, 10 원자 % 이상의 카본 함유량이 양호한 습식 에칭 저항에서 선호된다.
도 9는 반사 지수 및 Si/N 비율을 질소 흐름의 함수로서 도시한다. 실리콘 및 질소(Si/N 비율)의 양은 RBS/HFS 측정 및 XPS 분석에 의해 결정된다. 질소 흐름이 감소할 수록, 반사 지수가 증가하고 Si/N 비율이 증가한다. 반사 지수를 고려하여, 1.0을 초과하는 Si/N 비율이 선호된다.
도 10은 BHF130 습식 에칭율 변화를 헥세인 공급 시간으로써 도시한다. 헥세인 공급 시간이 제 1전구체의 그것과 같거나 더 길 때, 습식 에칭 저항이 매우 높다.
표 2: 각종 공정 조건하에서 습식 에칭 및 반사 지수 변화
메인 전구체
(공급 시간)		 첨가 전구체
(공급 시간)		 간격 질소(sccm) RF 전력 WER(nm/min) R.I.



트리실릴아민(0.3 초)


n-헥산(0.3 초)


2.0 초




 1000



0.07 W/cm2




1.02 1.90
800 0.86 1.91
500 0.63 1.92
200 0.33 1.94
100 0.12 1.98
50 0.07 2.04
0 0.03 2.42
n-헥산(0.1 초) 0 0.25 2.56
n-헥산(0.5 초) 0 0.02 2.31
본 발명의 개시된 실시예들중 적어도 하나의 방법의 중요한 장점은 반도체 기판상에 형성된 유전체 층의 에칭 특성이 공정 제어 변수들을 결합시켜 사용해서 첨가 전구체를 사용함에 의해 변경 또는 조정될 수 있다. 유전체 층은 상대적으로 낮은 기판 온도에서도 형성될 수 있고 막 구성이 제어될 수 있어서, 열 손상의 발생없이 기판에 생산성을 증가시키고 적용가능한 기판 형태를 확장시킨다. 또한, 본 발명의 적어도 하나의 실시예들의 방법은 두께를 제어할 수 있고 높은 증착 속도를 이룰 수 있고 높은 등각성 구조를 형성한다.
다수의 각종 변형예가 본 발명의 정신을 벗어남이 없이 가능하다는 것을 본 기술에 숙련된 자는 이해할 것이다. 그러므로, 본 발명의 형태는 예시만을 위한 것이고 본 발명의 범위를 제한하지 않는다.
3: 반응 체임버, 21, 22: 가스 흐름 제어기,
31: 펄스 흐름 제어 밸브

Claims (19)

  1. 플라즈마 화학증착법(PECVD)에 의해 반도체 기판상에서 규소-질소(Si-N) 결합을 갖는 등각성 유전체 막을 형성하는 방법으로서,
    질소 및/또는 수소를 함유하는 반응 가스 및 희귀 가스를 상기 반도체 기판을 위치시킨 반응 공간 내부로 유입시키는 단계;
    상기 반응 공간에 RF 전력을 인가하는 단계; 및
    플라즈마 여기시, 간섭없이 상기 반응 가스 및 상기 희귀 가스를 유입시키는 동안, 5초 미만의 지속기간의 펄스로 수소를 함유한 실리콘 가스를 포함하는 전구체를 상기 반응 공간으로 유입시켜서, Si-N 결합을 갖는 등각성 유전체 막을 상기 기판상에 형성하는 단계
    를 포함하는 플라즈마 화학증착법에 의해 반도체 기판상에서 Si-N 결합을 갖는 등각성 유전체 막을 형성하는 방법.
  2. 제1항에 있어서,
    상기 수소를 함유한 실리콘 전구체는,
    화학식 SiαHβXγ이고, 상기 α 및 상기 β는 정수이고, 상기 γ는 0을 포함하는 정수이며, 상기 X는 N, F 및/또는 CmHn를 포함하고, 상기 m 및 상기 n은 정수인 플라즈마 화학증착법에 의해 반도체 기판상에서 Si-N 결합을 갖는 등각성 유전체 막을 형성하는 방법.
  3. 제 1항에 있어서,
    상기 수소를 함유한 실리콘 전구체는,
    실내 온도에서 액체이고 상기 반응 공간의 증기화된 업스트림인 플라즈마 화학증착법에 의해 반도체 기판상에서 Si-N 결합을 갖는 등각성 유전체 막을 형성하는 방법.
  4. 제 1항에 있어서,
    상기 수소를 함유한 실리콘 전구체는,
    상기 반응 가스 및 상기 첨가 가스의 연속 유입과 상기 RF 전력의 연속 인가 동안에 펄스로 유입되는 플라즈마 화학증착법에 의해 반도체 기판상에서 Si-N 결합을 갖는 등각성 유전체 막을 형성하는 방법.
  5. 제 1항에 있어서,
    상기 펄스 지속기간은,
    펄스들간의 간격과 같거나 더 짧은 플라즈마 화학증착법에 의해 반도체 기판상에서 Si-N 결합을 갖는 등각성 유전체 막을 형성하는 방법.
  6. 제 5항에 있어서,
    상기 수소를 함유한 실리콘 전구체는,
    대략 0.1 내지 3.0 초의 펄스들간의 간격으로, 대략 O.1 내지 1.0 초의 지속기간의 펄스로 유입되는 플라즈마 화학증착법에 의해 반도체 기판상에서 Si-N 결합을 갖는 등각성 유전체 막을 형성하는 방법.
  7. 제 1항에 있어서,
    상기 반응 가스는,
    N2 및 H2의 혼합물, NH3 및 H2 의 혼합물, 및 질소-붕소-수소 가스 중 적어도 하나를 포함하는 플라즈마 화학증착법에 의해 반도체 기판상에서 Si-N 결합을 갖는 등각성 유전체 막을 형성하는 방법.
  8. 제 1항에 있어서,
    상기 희귀 가스는,
    헬륨 및 아르곤의 혼합물 또는 헬륨 및 크립톤의 혼합물을 포함하는 플라즈마 화학증착법에 의해 반도체 기판상에서 Si-N 결합을 갖는 등각성 유전체 막을 형성하는 방법.
  9. 제 1항에 있어서,
    상기 등각성 유전체 막은,
    질화 실리콘막인 플라즈마 화학증착법에 의해 반도체 기판상에서 Si-N 결합을 갖는 등각성 유전체 막을 형성하는 방법.
  10. 제 1항에 있어서,
    상기 수소를 함유한 실리콘 가스는,
    그 분자에 카본 원자를 갖고 있지 않으며 제 1전구체를 구성하고,
    상기 전구체는,
    하이드로카본을 함유한 가스를 제 2전구체로서 더 포함하는 플라즈마 화학증착법에 의해 반도체 기판상에서 Si-N 결합을 갖는 등각성 유전체 막을 형성하는 방법.
  11. 제 10항에 있어서,
    상기 제 1 및 2전구체는,
    같은 타이밍의 펄스로 유입되는 플라즈마 화학증착법에 의해 반도체 기판상에서 Si-N 결합을 갖는 등각성 유전체 막을 형성하는 방법.
  12. 제 11항에 있어서,
    상기 제 2전구체의 상기 펄스 지속기간은,
    상기 제 1전구체의 그것과 다른 플라즈마 화학증착법에 의해 반도체 기판상에서 Si-N 결합을 갖는 등각성 유전체 막을 형성하는 방법.
  13. 제 10항에 있어서,
    상기 등각성 유전체 막은,
    카본 도핑된 질화 실리콘막인 플라즈마 화학증착법에 의해 반도체 기판상에서 Si-N 결합을 갖는 등각성 유전체 막을 형성하는 방법.
  14. 플라즈마 화학증착법에 의해 반도체 기판상에서 Si-N 결합을 갖는 유전체 막을 형성하는 방법으로서,
    (ⅰ) 질소 및/또는 수소를 함유하는 반응 가스 및 희귀 가스를 상기 반도체 기판을 위치시킨 반응 공간 내부로 유입시키는 단계;
    (ⅱ) 상기 반응 공간에 RF 전력을 인가하는 단계;
    (ⅲ) 플라즈마 여기시, 간섭없이 상기 반응 가스 및 상기 불활성 가스를 유입하는 동안, 5초 미만의 지속기간의 펄스로 수소를 함유한 실리콘 가스를 제 1전구체로서 상기 반응 공간으로 유입시켜서, Si-N 결합을 갖는 제 1유전체 막을 상기 기판상에 형성하는 단계; 및
    (ⅳ) 단계 (ⅰ) 내지 (ⅲ)를 반복해서 상기 기판상에 Si-N 결합을 갖는 제 2유전체 막을 형성하는 단계 - 여기서 단계(ⅲ)는 같은 타이밍의 펄스로 상기 제 1전구체를 유입시키는 동안 펄스로 제 2전구체를 유입시켜서, 상기 제 2유전체 막의 습식 에칭 저항을 상기 제 1유전체 막의 그것과 비교해서 증가시키는 단계를 더 포함하고, 상기 제 2전구체는 상기 제 1전구체보다 그 분자에 더 많은 하이드로카본을 갖음 -
    를 포함하는 플라즈마 화학증착법에 의해 반도체 기판상에서 Si-N 결합을 갖는 유전체 막을 형성하는 방법.
  15. 제 14항에 있어서,
    상기 단계 (ⅳ)는,
    상기 제 1전구체의 펄스 지속기간에 비해 상기 제 2전구체의 펄스 지속기간을 연장하는 단계를 더 포함하는 플라즈마 화학증착법에 의해 반도체 기판상에서 Si-N 결합을 갖는 유전체 막을 형성하는 방법.
  16. 제 14항에 있어서,
    상기 단계 (ⅳ)는,
    상기 제 1유전체 막에 대한 질소 가스 흐름에 비해 질소 가스 흐름을 감소시키는 단계를 더 포함하는 플라즈마 화학증착법에 의해 반도체 기판상에서 Si-N 결합을 갖는 유전체 막을 형성하는 방법.
  17. 플라즈마 화학증착법에 의해 반도체 기판상에서 Si-N 결합을 갖는 유전체 막을 형성하는 방법으로서,
    (ⅰ) 질소 및/또는 수소를 함유하는 반응 가스 및 희귀 가스를 상기 반도체 기판을 위치시킨 반응 공간 내부로 유입시키는 단계;
    (ⅱ) 상기 반응 공간에 RF 전력을 인가하는 단계;
    (ⅲ) 플라즈마 여기시, 간섭없이 상기 반응 가스 및 상기 불활성 가스를 유입하는 동안, 같은 타이밍으로 5초 미만의 지속기간의 펄스로 제 1전구체 및 제 2전구체 각각을 상기 반응 공간으로 유입시켜서, Si-N 결합을 갖는 제 1유전체 막을 상기 기판상에 형성하는 단계 - 상기 제 1전구체는 수소를 함유한 실리콘 가스이고 상기 제 2전구체는 상기 제 1전구체보다 더 많은 하이드로카본을 갖음 - ; 및
    (ⅳ) 단계 (ⅰ) 내지 (ⅲ)를 반복해서 상기 기판상에 Si-N 결합을 갖는 제 2유전체 막을 형성하는 단계 - 여기서 단계(ⅲ)는 같은 타이밍의 펄스로 상기 제 1 및 2전구체를 유입시키는 동안 펄스로 다른 제 2전구체를 유입시켜서, 상기 제 2유전체 막의 습식 에칭 저항을 상기 제 1유전체 막의 그것과 비교해서 변화시키는 단계를 더 포함함 -
    를 포함하는 플라즈마 화학증착법에 의해 반도체 기판상에서 Si-N 결합을 갖는 유전체 막을 형성하는 방법.
  18. 제 17항에 있어서,
    상기 단계 (ⅳ)는,
    상기 제 2전구체의 펄스 지속기간에 대해 상기 다른 제 2전구체의 그것을 변화시키는 단계를 더 포함하는 플라즈마 화학증착법에 의해 반도체 기판상에서 Si-N 결합을 갖는 유전체 막을 형성하는 방법.
  19. 제 17항에 있어서,
    상기 단계 (ⅳ)는,
    상기 제 2유전체 막에 대한 질소 가스 흐름에 비해 질소 가스 흐름을 변화시키는 단계를 더 포함하는 플라즈마 화학증착법에 의해 반도체 기판상에서 Si-N 결합을 갖는 유전체 막을 형성하는 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160061885A (ko) * 2014-11-24 2016-06-01 램 리써치 코포레이션 실리콘-함유 막들의 원자층 증착에서의 선택적인 억제

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5467007B2 (ja) * 2009-09-30 2014-04-09 株式会社日立国際電気 半導体装置の製造方法および基板処理装置
US9257274B2 (en) 2010-04-15 2016-02-09 Lam Research Corporation Gapfill of variable aspect ratio features with a composite PEALD and PECVD method
US9287113B2 (en) 2012-11-08 2016-03-15 Novellus Systems, Inc. Methods for depositing films on sensitive substrates
US9997357B2 (en) 2010-04-15 2018-06-12 Lam Research Corporation Capped ALD films for doping fin-shaped channel regions of 3-D IC transistors
JP6199292B2 (ja) * 2011-09-23 2017-09-20 ノベラス・システムズ・インコーポレーテッドＮｏｖｅｌｌｕｓ Ｓｙｓｔｅｍｓ Ｉｎｃｏｒｐｏｒａｔｅｄ プラズマ活性化されるコンフォーマル誘電体膜
KR102029286B1 (ko) 2012-03-09 2019-10-07 버슘머트리얼즈 유에스, 엘엘씨 디스플레이 디바이스를 위한 배리어 물질
JP6101467B2 (ja) * 2012-10-04 2017-03-22 東京エレクトロン株式会社 成膜方法及び成膜装置
JP5839606B2 (ja) * 2013-02-26 2016-01-06 東京エレクトロン株式会社 窒化膜を形成する方法
JP6013313B2 (ja) * 2013-03-21 2016-10-25 東京エレクトロン株式会社 積層型半導体素子の製造方法、積層型半導体素子、及び、その製造装置
JP5886381B2 (ja) * 2014-07-23 2016-03-16 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、プログラムおよび記録媒体
US10566187B2 (en) 2015-03-20 2020-02-18 Lam Research Corporation Ultrathin atomic layer deposition film accuracy thickness control
JP6587514B2 (ja) * 2015-11-11 2019-10-09 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP6756853B2 (ja) * 2016-06-03 2020-09-16 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ チャンバ内部の流れを拡散させることによる低い粒子数及びより良好なウエハ品質のための効果的で新しい設計
US9773643B1 (en) 2016-06-30 2017-09-26 Lam Research Corporation Apparatus and method for deposition and etch in gap fill
US10062563B2 (en) 2016-07-01 2018-08-28 Lam Research Corporation Selective atomic layer deposition with post-dose treatment
FR3070399B1 (fr) * 2017-08-29 2020-09-25 Kobus Sas Procede pour le depot d'un materiau isolant dans un via, etreacteur de cvd pulse mettant en oeuvre ce procede
US10269559B2 (en) 2017-09-13 2019-04-23 Lam Research Corporation Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
US11289369B2 (en) 2019-06-08 2022-03-29 Applied Materials, Inc. Low-k dielectric with self-forming barrier layer
TW202111825A (zh) * 2019-07-29 2021-03-16 美商應用材料股份有限公司 原子層沉積之多層封裝堆疊
US20220298636A1 (en) * 2021-03-22 2022-09-22 Applied Materials, Inc. Methods and apparatus for processing a substrate
CN114113246B (zh) * 2021-11-26 2023-11-21 航天特种材料及工艺技术研究所 一种聚硅氮烷裂解产物的介电性能测试试样及其制备方法和测试方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4753856A (en) * 1987-01-02 1988-06-28 Dow Corning Corporation Multilayer ceramic coatings from silicate esters and metal oxides
JPH0293071A (ja) * 1988-09-29 1990-04-03 Toshiba Corp 薄膜の形成方法
JPH03155625A (ja) * 1989-11-14 1991-07-03 Seiko Epson Corp プラズマｃｖｄ膜の製造方法
JP2936623B2 (ja) * 1990-02-26 1999-08-23 日本電気株式会社 半導体装置の製造方法
JP2506539B2 (ja) * 1992-02-27 1996-06-12 株式会社ジーティシー 絶縁膜の形成方法
JP3265042B2 (ja) * 1993-03-18 2002-03-11 東京エレクトロン株式会社 成膜方法
JP2508581B2 (ja) * 1993-05-28 1996-06-19 日本電気株式会社 化学気相成長法
JPH0729836A (ja) * 1993-07-14 1995-01-31 Sony Corp プラズマシリコンナイトライド膜の形成方法
JPH07109576A (ja) * 1993-10-07 1995-04-25 Shinko Seiki Co Ltd プラズマｃｖｄによる成膜方法
AU2001278749A1 (en) * 2000-08-18 2002-03-04 Tokyo Electron Limited Low-dielectric silicon nitride film and method of forming the same, semiconductor device and fabrication process thereof
JP4403824B2 (ja) * 2003-05-26 2010-01-27 東京エレクトロン株式会社 シリコン窒化膜の成膜方法
JP3881973B2 (ja) * 2003-08-29 2007-02-14 三菱重工業株式会社 窒化シリコン膜の成膜方法
US7629267B2 (en) * 2005-03-07 2009-12-08 Asm International N.V. High stress nitride film and method for formation thereof
JP4258518B2 (ja) * 2005-03-09 2009-04-30 東京エレクトロン株式会社 成膜方法、成膜装置及び記憶媒体
US7651961B2 (en) * 2007-03-30 2010-01-26 Tokyo Electron Limited Method for forming strained silicon nitride films and a device containing such films
KR20150036815A (ko) * 2007-09-18 2015-04-07 레르 리키드 쏘시에떼 아노님 뿌르 레뜌드 에렉스뿔라따시옹 데 프로세데 조르즈 클로드 규소 함유 막의 형성 방법
JP2011023718A (ja) * 2009-07-15 2011-02-03 Asm Japan Kk ＰＥＡＬＤによってＳｉ−Ｎ結合を有するストレス調節された誘電体膜を形成する方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160061885A (ko) * 2014-11-24 2016-06-01 램 리써치 코포레이션 실리콘-함유 막들의 원자층 증착에서의 선택적인 억제

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