KR20110020844A - 단일 집적 회로 다이 상에 상이한 게이트 산화막 두께를 이용하는 다수의 집적 회로들을 포함하는 장치 - Google Patents

단일 집적 회로 다이 상에 상이한 게이트 산화막 두께를 이용하는 다수의 집적 회로들을 포함하는 장치 Download PDF

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Abstract

본 발명은 각각이 모놀리식 집적 회로 다이 상에서 상이한 산화막 두께들로 제조되는 다수의 기능 집적 회로 블록들을 포함하는 장치에 관한 것이다. 상이한 기능 집적 회로 블록들에 대한 상이한 게이트 산화막 두께들은 감소된 전력 소비를 제공하고 프로세싱 시스템들에서 성능을 증가시킨다. 프로세서 코어들 및 메모리 엘리먼트들을 포함하는 기능 집적 회로 블록들의 상이한 조합들을 포함하는 몇몇 실시예들이 제공된다.

Description

단일 집적 회로 다이 상에 상이한 게이트 산화막 두께를 이용하는 다수의 집적 회로들을 포함하는 장치{APPARATUS COMPRISING MULTIPLE INTEGRATED CIRCUITS USING DIFFERENT GATE OXIDE THICKNESS ON A SINGLE INTEGRATED CIRCUIT DIE}
본 발명은 일반적으로 모놀리식 집적 회로 다이들에 관한 것이며, 특히 집적 회로들의 블록들을 그룹핑하는 방식에 관한 것으로, 이러한 집적 회로 블록들 각각은 모놀리식 집적 회로 다이 상에 상이한 게이트 산화막 두께들을 갖는 트랜지스터로 구성된다.
통상적으로, 모놀리식 집적 회로 다이들은 두 개의 트랜지스터 게이트 산화막 두께로 제작될 수 있다. 두꺼운 게이트 산화막은 집적 회로 다이로의 입력 및 집적 회로 다이로부터의 출력을 위한 회로들(I/O 디바이스들)의 트랜지스터들에 대해 통상적으로 사용되며, 얇은 게이트 산화막은 다이 상의 모든 다른 트랜지스터들(기능적 디바이스들)에 대해 사용된다. 비록, 구현될 회로의 전력 특성들 및 원하는 성능들에 따라 더 얇은 게이트 산화막층에 대한 가변 두께들 사이에서 선택하는 것이 가능하지만, 최근까지도, 기능적 디바이스들은 통상적으로 단일 게이트 산화막 두께에 제한되었다. 예를 들어, 더 얇은 게이트 산화막들은 더 높은 주파수 동작 및 결국 더 높은 성능을 가능하게 하지만, 더 높은 누설 전류를 발생시킨다. 게이트 산화막들이 두꺼울수록 더 낮은 누설 전류를 발생시키지만, 높은 주파수 동작은 포기해야 한다. 3중 게이트 산화막(TGO:triple gate oxide) 제조 프로세스들의 출현으로, 모놀리식 집적 회로 다이 상에 가변 성능 특성들을 갖는 3개의 트랜지스터 게이트 산화막 두께들을 갖는 것이 가능하게 되었다. 따라서, TGO 프로세스에 의해 가능하게 되는 가변 성능 특성들을 유리하게 이용하도록, 집적 회로들을 생성하기 위해 TGO 프로세스를 이용하는 필요성이 기술 분야에 요구된다.
현재의 프로세스들이 게이트 산화막을 생성하기 위해 반드시 순수 실리콘을 사용해야 하는 것은 아니기 때문에, 게이트 산화막 두께는 통상적으로 "등가의 물리적 산화막 두께" 라는 용어로 기술된다. 일부 프로세스들은 실리콘보다 더 높은 유전 상수를 갖는 유전체를 사용한다. 이러한 프로세스들은 실제로 사용되는 유전체와 등가인 캐패시턴스를 달성하기 위해 요구되는 순수 실리콘의 두께를 알려준다. 현재의 프로세스들에서, 등가의 물리적 산화막 두께들은 I/O 디바이스들의 경우 대략 3-6nm 사이에서 그리고 기능적 디바이스들의 경우 대략 1-2nm 사이에서 통상적으로 변화할 수 있다. 도1은 통상의 CMOS 트랜지스터, 특히 게이트 산화막의 위치의 단면도이다. 여기서, 게이트 산화막 두께에 대한 모든 참조들은 또한 등가의 물리적 산화막 두께에 적용된다.
집적 회로(IC)들은 일반적으로 완전한 IC로서 기능하기 위해 협력하고 일부 특정 기능을 수행하는 회로의 기능적 유닛들(종종 코어로도 불림) 또는 상호 동작가능한 블록들로 구성되는 것으로 고려된다. 예를 들어, 프로세서들 또는 프로세서 코어들은 특정 세트의 계산 기능들을 수행하도록 설계된 집적 회로들이다. IC에서 더 우수한 계산 성능을 달성하는 일반적인 방법은 다수의 프로세서 코어들을 사용하는 것이다. 이러한 다중 코어 시스템들 내의 프로세서 코어들은 동일할 수 있거나, 또는 이들을 특정 종류의 태스크들에 적합하게 하는 상이한 구조들, 전력 소비 및 성능을 가질 수 있다. 조합들의 예들은 (1)상이한 전압들 및 주파수들에서 동작되는 동일한 프로세서들; (2)상이한 세트들의 기능들을 갖도록 설계된 프로세서들(예를 들어, 종합적인 명령 세트를 갖는 하나의 고속 프로세서 및 감소된 명령 세트를 갖는 하나의 저속이지만 전력 효율적인 프로세서) 및 (3)상이한 성능 및 전력 특성들을 초래하는 상이한 프로세스들로 제작되는 동일한 프로세서들을 포함하지만 이에 제한되지 않는다.
본 발명은 TGO 제조 프로세스가 모놀리식 집적 회로 다이 상에서 상이한 게이트 산화막 두께들로 제작되는 상이한 타입들의 기능 디바이스들을 갖는 집적 회로 블록들의 유리한 그룹화 및 배열을 허용할 수 있음을 알려준다. 이러한 타입의 블록은 본 명세서에서 기능적 집적 회로 블록으로 지칭될 것이며, 구성이 기능적 디바이스들을 포함하고 I/O 디바이스들을 제외하는 집적 회로 블록으로서 정의된다. 이러한 기능적 집적 회로 블록들은 이들에게 상이한 용도를 부여하는 상이한 성능 및 전력 특성들을 가질 수 있다.
일 실시예에서, 프로세서 코어 및 커플링된 L2 캐시 메모리는 단일 집적 회로 다이 상에 제작된다. 프로세서 코어의 기능 디바이스들 및 L2 캐시 메모리 부분은 제1 게이트 산화막 두께로 제조되며, L2 캐시 메모리의 다른 부분의 기능적 디바이스들은 제2 게이트 산화막 두께로 제조된다. 예를 들어, L2 캐시 메모리는 메모리 어레이 셀들이 두꺼운 게이트 산화막을 갖고 로직 기능들이 얇은 게이트 산화막을 갖도록 제조될 수 있다. 이는 로직 기능들에 대해 얇은 게이트 산화막의 성능 장점을 유지하면서 메모리 어레이에서 누설 전류를 감소시킬 것이다.
다른 실시예에서, 제1 프로세서 코어의 기능 디바이스들은 제1 게이트 산화막 두께로 제조된다. 동일한 집적 회로 다이 상에서, 제2 프로세서 코어 및 공통 L2 캐시 메모리는 제2 게이트 산화막 두께로 제조된다. 두 개의 프로세서 코어들은 서로 연결되고 이 둘은 공통 L2 캐시 메모리에 연결된다. 태스크들은 제어 프로그램에 응답하는 태스크 제어 블록에 의해 각각의 프로세서 코어에 분산된다.
추가의 실시예에서, 기능적으로 동일한 두 개의 프로세싱 유닛들이 동일한 집적 회로 다이 상에서 제조된다. 각각의 프로세싱 유닛은 서로 연결된 두 개의 프로세서 코어들 및 두 개의 프로세서 코어들에 연결된 공통 L2 캐시 메모리로 구성된다. 두 개의 프로세싱 유닛들은 시스템 버스를 통해 서로 연결된다. 제1 프로세싱 유닛은 제1 게이트 산화막 두께로 제조되고, 제2 프로세싱 유닛은 제2 게이트 산화막 두께로 제조된다. 태스크들은 제어 프로그램에 응답하는 태스크 제어 블록에 의해 각각의 프로세싱 유닛에 분산된다.
전술한 실시예들은 몇몇 장점들을 제공한다. 모놀리식 집적 회로 다이 상에 상이한 게이트 산화막 두께를 갖는 기능 디바이스들을 구비한, 상기 산화막 두께 외에는 동일한 프로세서 코어들을 구현하는 것은, 상이한 게이트 산화막 두께들로 인해 상이한 특성들을 갖는 다수의 프로세서 코어들 사이의 인터페이스 회로 및 오프칩 상호 접속의 사용에 의해 유발되는 단점들을 최소화하면서, 다중 프로세서 코어 시스템의 성능 장점들을 실현할 수도 있다. 이러한 구현은 특정 태스크의 성능 요건들이 주어지면 최소 전력량을 소비하는 프로세서 코어 상에서 태스크들이 수행되게 함으로써 전력 소비 및 열 발생을 감소시킬 수 있다. 이러한 구현은 또한 높은 주파수 동작을 가능하게 하는 기능 집적 회로 블록들을 이용함으로써 프로세싱 스루풋을 향상시킬 수 있다.
본 명세서의 교지들의 다른 실시예들은 이하의 상세한 설명으로부터 당업자에게 명백할 것임이 이해되며, 여기서, 다양한 교지들의 실시예들은 제한이 아닌 설명에 의해 도시 및 기술된다. 실현되듯이, 교지들은 본 발명의 교지의 사상 및 범위를 벗어나지 않고 다른 실시예들에 이용가능하다. 따라서, 도면들 및 상세한 설명은 성격상 설명을 위한 것으로 간주되고 제한을 위한 것으로 간주되지 않는다.
본 발명의 교지들의 첨부된 도면들에서 다양한 양상들은 제한적이지 않은 예로써 설명된다.
도1은 통상의 CMOS 트랜지스터의 단면도이다.
도2는 3개의 게이트 산화막 두께들을 갖는 모놀리식 집적 회로 다이의 도면이다.
도3은 두 개의 상이한 게이트 산화막 두께들을 이용하여 제조되는 L2 캐시 메모리 및 프로세서 코어의 블록도이다.
도4는 두 개의 상이한 게이트 산화막 두께들을 이용하여 제조되는 공통 L2 캐시 메모리 및 두 개의 프로세서 코어들의 블록도이다.
도5는 두 개의 상이한 게이트 산화막 두께들을 이용하여 제조되는 두 개의 동일한 프로세싱 유닛들의 세트의 블록도이다.
첨부된 도면들과 관련하여 이하에 기술되는 상세한 설명은 본 발명의 교지들의 다양한 예시적인 실시예들의 설명으로서 의도되며, 이러한 교지들이 수행될 수 있는 유일한 실시예들을 나타내기 위한 것은 아니다. 상세한 설명은 제한이 아닌 예로서 교지들의 완전한 이해를 제공하기 위한 특정 세부사항들을 포함한다. 본 발명의 교지들이 다양한 방식으로 수행될 수 있음이 당업자에게 명백할 것이다. 일부 예들에서, 잘 알려진 구조들 및 컴포넌트들은 본 발명의 개념들의 모호성을 회피하기 위해 블록도 형태로 도시된다.
하나 이상의 예시적인 설계들에서, 설명된 기능들 및 블록들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합으로 구현될 수 있다. 소프트웨어로 구현되는 경우, 상기 기능들은 컴퓨터 판독가능한 매체 상에 하나 이상의 명령들 또는 코드로서 저장되거나, 또는 이들을 통해 전송될 수 있다. 컴퓨터 판독가능한 매체는 컴퓨터 저장 매체 및 일 장소에서 다른 장소로 컴퓨터 프로그램의 이전을 용이하게 하기 위한 임의의 매체를 포함하는 통신 매체를 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 가용한 매체일 수 있다. 예를 들어, 이러한 컴퓨터 판독가능한 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장소, 자기 디스크 저장소 또는 다른 자기 저장 장치들, 또는 명령 또는 데이터 구조의 형태로 요구되는 프로그램 코드 수단을 저장 또는 전달하는데 사용될 수 있고, 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함하지만, 이들로 제한되는 것은 아니다. 또한, 임의의 연결 수단이 컴퓨터 판독가능한 매체로 간주될 수 있다. 예를 들어, 소프트웨어가 웹사이트, 서버, 또는 다른 원격 소스로부터 동축 케이블, 광섬유 케이블, 꼬임 쌍선, 디지털 가입자 라인(DSL), 또는 적외선, 라디오, 및 마이크로웨이브와 같은 무선 기술들을 통해 전송되는 경우, 동축 케이블, 광섬유 케이블, 꼬임 쌍선, DSL, 또는 적외선, 라디오, 및 마이크로웨이브와 같은 무선 기술들이 이러한 매체의 정의에 포함될 수 있다. 여기서 사용되는 disk 및 disc는 컴팩트 disc(CD), 레이저 disc , 광 disc, DVD, 플로피 disk, 및 블루-레이 disc를 포함하며, 여기서 disk는 데이터를 자기적으로 재생하지만, disc은 레이저를 이용하여 광학적으로 데이터를 재생한다. 상기 조합들 역시 컴퓨터 판독가능한 매체의 범위 내에 포함되어야 한다.
도1은 게이트(100), 드레인(102), 소스(104) 및 벌크(106) 노드들을 포함하는 통상의 CMOS 트랜지스터의 단면도이다. 게이트 산화막(108)의 위치가 도시된다. 게이트 산화막(108)의 두께는 제조 프로세스 및 사용되는 트랜지스터의 타입에 의존하여 변화한다.
통상적으로, 게이트 산화막(108)의 두께는 트랜지스터의 스위칭 속도와 반대로 관련된다. 게이트 산화막(108)에 대해 더 얇은 유전 재료를 사용할수록 스위칭 속도는 더 높아진다. 게이트 산화막(108)에 대해 더 두꺼운 유전 재료의 사용은 디바이스가 낮은 스위칭 속도를 대가로 더 높은 전류 및 전압에 견디게 한다. I/O 디바이스들은 통상적으로 기능 디바이스들보다 더 두꺼운 게이트 산화막들을 갖는다. 따라서, I/O 디바이스들은 기능 디바이스들보다 더 저속이고, 증가된 전류들을 필요로 하고 더 큰 부하를 유도하는 입력 및 출력 회로들에 사용하기에 더 적합하다. 본 발명의 교지들은 I/O 디바이스들보다는 기능 디바이스들에 관해 설명된다.
예시적인 TGO 프로세스는 I/O 디바이스들에 대해 두꺼운 게이트 산화막을 유지하고 기능 디바이스들에 대해 두 개의 상이한 게이트 산화막 두께들을 제공한다. 통상적으로, TGO 프로세스는 이중 게이트 산화막(DGO) 제조 프로세스보다 더욱 비용 소비적이고 더 많은 제조 어려움을 받기 쉬우며, 이는 DGO 프로세스에 비해 열악한 산출량을 초래할 수 있다.
도2는 3개의 게이트 산화막 두께들을 갖는 모놀리식 집적 회로 다이(200)의 도면이다. 모놀리식 집적 회로 다이(200)는 I/O 집적 회로 블록(202), 제1 기능 집적 회로 블록(204) 및 제2 기능 집적 회로 블록(206)을 포함한다.
I/O 집적 회로 블록(202)은 가장 두꺼운 게이트 산화막을 갖는 I/O 디바이스들을 이용하여 제조된다. 이는 I/O 집적 회로 블록(202)이 오프-칩 통신들과 통상적으로 관련되는 더 높은 부하들 및 전류들을 지원하게 한다.
제1 기능 집적 회로 블록(204)은 가장 얇은 게이트 산화막을 갖는 기능 디바이스들을 이용하여 제조된다. 가장 얇은 게이트 산화막의 사용은 제1 기능 집적 회로 블록(204)이 더 높은 주파수에서 동작 가능하게 하지만, 더 높은 전력 소비를 초래한다.
제2 기능 집적 회로 블록(206)은 제1 기능 집적 회로 블록(204)에서 사용되는 기능 디바이스들보다 더 두껍지만, I/O 집적 회로 블록(202)에 사용되는 I/O 디바이스들보다 더 얇은 게이트 산화막을 갖는 기능 디바이스들을 이용하여 제조된다. 중간 게이트 산화막의 이용은, 가장 두꺼운 게이트 산화막이 사용되는 경우 가능할 더 높은 주파수 동작을 여전히 가능하게 하면서 전력 소비를 감소시킨다.
제1 기능 집적 회로 블록(204) 및 제2 기능 집적 회로 블록(206)은 모두 I/O 집적 회로 블록(202)에 연결된다. 다른 실시예에서, 제1 기능 집적 회로 블록(204) 및 제2 기능 집적 회로 블록(206)은 서로 연결될 수 있다. 기술 분야의 당업자는 블록들 사이의 다수의 상호 접속들이 가능하며, 본 명세서에 실시예는 제한이 아닌 설명으로서 제공됨을 이해할 것이다.
도3은 프로세서 코어(300)가 L2 캐시(302)와 연결된 실시예의 블록도이다. L2 캐시(302)는 메모리 어레이(306)에 연결된 지원 회로(304)를 추가로 포함한다. 본 실시예에서, 프로세서 코어(300) 및 지원 회로(304)는 제1 게이트 산화막 두께로 제조된다. 메모리 어레이(306)는 제2 게이트 산화막 어레이 두께로 제조된다.
제1 게이트 산화막 두께로 제조되는 지원 회로(304) 및 프로세서 코어(300)와, 제2 산화막 두께로 제조되는 메모리 어레이(306)는 동일하거나 상이한 전압들 중 하나로 동작될 수 있다. 이들이 상이한 전압들에서 동작되면, 레벨 시프팅 회로(미도시)는, 상이한 전압들에서 동작하는 실시예의 부분들이 서로 통신하게 하도록 지원 회로(304)와 메모리 어레이(306) 사이의 인터페이스에서 L2 캐시(302)에 내장될 수 있다.
이러한 실시예에서, 메모리 어레이(306)를 구성하는 기능 디바이스들이 통상적으로 매우 빈번하게 스위칭하지 않아서, 이들의 누설 전류 소모를 감소시키는 것이 동적(스위칭) 전력 소비를 감소시키는 것보다 더 중요하기 때문에, 두꺼운 게이트 산화막을 이용하는 메모리 어레이(306)의 제조는 두꺼운 게이트 산화막에 의해 제공되는 낮은 누설 전류를 이용한다. 얇은 게이트 산화막을 이용하는 지원 회로(304)를 제조하는 것은 L2 캐시(302)에 대한 신속한 기록 및 판독 액세스를 가능하게 한다.
본 실시예가 L2 캐시에 관한 것이지만, 당업자는 상이한 캐시 레벨들이 각각의 레벨에서 상이한 산화막 두께로 구성되거나, 각각의 레벨이 둘 이상의 게이트 산화막 두께를 갖는 대안적인 캐시 계층들이 또한 가능하다는 것을 이해할 것이다.
도4는 프로세서 코어(400) 및 프로세서 코어(402)가 서로 연결되는 실시예의 블록도이다. 프로세서 코어(400)는 공통 L2 캐시 메모리(406)에 연결된다. 프로세서 코어(402)는 공통 L2 캐시 메모리(406)에 연결된다. 공통 L2 캐시(406)는 지원 회로(408) 및 메모리 어레이(410)를 추가로 포함한다. 프로세서 코어(400), 프로세서 코어(402) 및 공통 L2 캐시 메모리(406)가 상이한 전압 또는 주파수에서 동작할 때, 이들 컴포넌트들 사이의 통신을 가능하게 하기 위해 인터페이스 회로(420 및 422)가 또한 포함될 수 있다. L2 캐시 메모리(406)는 또한 메모리 어레이(410)가 지원 회로(408)와 상이한 전압에서 동작하게 하는 레벨 시프팅 회로를 포함할 수 있다. 태스크 제어 블록(430)은 태스크들을 프로세서 코어(402), 및 인터페이스 회로(424)를 통해 프로세서 코어(400)로 분배한다. 태스크 제어 블록(430)은 제어 프로그램(432)에 응답한다.
인터페이스 회로들(420, 422 및 424)은 레벨 시프팅 회로들, 동기 회로들 또는 이 둘 모두로 구성될 수 있다. 레벨 시프팅 및 동기 회로들은 상이한 전압 및 주파수들에서 동작하는 다수의 집적 회로들이 서로 통신하게 한다. 동기화는 상이한 주파수들에서 동작하는 회로들이 서로 통신하게 하며, 데이터가 제2 회로로 전달될 준비가 된 때를 나타내기 위해 제1 회로 및 제어 신호로부터 데이터를 축적하기 위한 메모리 엘리먼트의 사용에 의해 달성된다. 레벨 시프팅은 상이한 전압들에서 동작하는 회로들이 서로 통신하게 하며, 제1 회로의 로직 하이 전압을 제2 회로의 적절한 로직 하이 전압으로 변환하는 회로의 사용에 의해 달성된다. 동기화 및 레벨 시프팅 모두는 통상적으로 양방향성이지만, 양방향성일 필요는 없다.
일 실시예에서, 프로세서 코어(400)는 두꺼운 게이트 산화막을 이용하여 제조될 수 있는 반면, 프로세서 코어(402) 및 공통 L2 캐시 메모리(406)는 얇은 게이트 산화막을 이용하여 제조될 수 있다. 이러한 실시예에서, 엄격한 성능 요건들을 갖는 태스크들은 고속 프로세서 코어(402)로 분배될 수 있다. 덜 엄격한 성능 요건들을 갖는 태스크들은 저속 프로세서 코어(400)로 분배될 수 있다. 얇은 게이트 산화막을 이용한 공통 L2 캐시 메모리(406)의 제조는 높은 누설 전류를 대가로 공통 L2 캐시 메모리(406)로의 액세스들 동안 더 높은 성능을 제공할 수 있다.
다른 실시예에서, 프로세서 코어(400) 및 지원 회로(408)는 얇은 게이트 산화막을 이용하여 제조된다. 프로세서 코어(402) 및 메모리 어레이(410)는 두꺼운 게이트 산화막을 이용하여 제조된다. 이러한 방식은, 메모리 어레이(410)에서 전력 소비를 감소시키고 프로세서 코어(400)와 비교하여 감소된 전력 소비로 낮은 우선순위 태스크들을 수행하도록 프로세서 코어(402)를 최적화하면서, 프로세서 코어(400)에 대해, 그리고 L2 캐시(406)로의 기록 및 판독 동작들에 대해 얇은 게이트 산화막의 성능 장점들을 유지한다.
다른 실시예에서, 프로세서 코어(400)는 얇은 게이트 산화막을 이용하여 제조될 수 있는 반면, 프로세서 코어(402) 및 공통 L2 캐시 메모리(406)는 두꺼운 게이트 산화막을 이용하여 제조될 수 있다. 이러한 실시예에서, 실시간 프로세스들과 같은 엄격한 성능 요건들을 갖는 태스크들은 고속 프로세서 코어(400)로 분배될 수 있다. 덜 엄격한 성능 요건들을 갖는 태스크들은 저속 프로세서 코어(402)에 분배될 수 있다. 두꺼운 게이트 산화막을 이용한 공통 L2 캐시 메모리(406)의 제조는 L2 캐시 메모리(406)로의 판독 및 기록 성능의 대가로 메모리 어레이에서 누설 전류를 감소시킬 수 있다.
제어 프로그램(432)은 태스크들을 태스크 제어 블록(430)에 제공한다. 태스크 제어 블록(430)은 태스크를 프로세서 코어(400) 및 프로세서 코어(402)로 분배한다. 예시적인 일 실시예에서, 태스크 제어 블록(430)은 제어 프로그램(432)으로부터 태스크들을 수신하고, 이러한 태스크들이 프로세서 코어(400)와 프로세서 코어(402) 사이에서 어떻게 분배되어야 할지를 결정한다. 다른 예시적인 실시예에서, 제어 프로그램(432)은, 프로세서 코어(400)와 프로세서 코어(402) 사이에서 태스크들의 분배를 지시하기 위해, 태스크 제어 블록(430)에 태스크들을 제공하고 제어 입력을 태스크 제어 블록(430)으로 제공하는 운영 시스템이다.
이러한 실시예들은 프로세서 코어들 및 캐시 메모리들의 특정 조합들을 제공함은 물론, 전압 및 주파수 영역들을 특정하게 정의했다. 그러나 당업자는 코어들 및 메모리들의 다양한 조합들이 가능하다는 것을 인식할 것이다. 추가적으로, 당업자는 전압 및 주파수 영역들이 이러한 실시예에 의해 설명된 영역들에 제한되는 것이 아니라 결과적인 집적 회로의 요구되는 특성들에 따라 어디에든 적용될 수 있음을 이해할 것이다.
도5는 프로세싱 유닛(500)이 인터페이스 회로(504)를 통해 프로세싱 유닛(502)에 연결되는 제3 실시예의 블록도이다. 프로세싱 유닛(500)은 구조적으로 동일한 프로세서 코어들(506 및 508)로 구성되며, 이들은 서로 그리고 공통 L2 캐시 메모리(510)에 연결된다. 프로세싱 유닛(500)은 제1 게이트 산화막 두께로 제조된다. 프로세싱 유닛(502)은 동일한 프로세서 코어들(512 및 514)로 구성되며, 이들은 서로 그리고 공통 L2 캐시 메모리(515)에 연결된다. 프로세싱 유닛(502)은 제2 게이트 산화막 두께로 제조된다. 비록 이러한 실시예에서 프로세싱 유닛(500 및 502) 모두가 동일한 프로세서 코어들을 포함하지만, 이종의 프로세싱 코어들 또는 이종의 프로세싱 유닛들을 이용하는 다른 실시예들이 또한 가능하다는 것을 당업자는 이해할 것이다. 프로세싱 유닛(500)과 프로세싱 유닛(502)을 연결시키는 인터페이스 회로(504)는 시스템 버스 또는 레벨 시프팅 및 동기 회로로 구성될 수 있으며, 이는 프로세싱 유닛(500) 및 프로세싱 유닛(502)이 상이한 전압들 및 주파수들에서 동작 가능하게 한다. 당업자는 인터페이스 회로(504)가 대안적으로 프로세싱 유닛(500) 및 프로세싱 유닛(502)에 집적될 수 있음을 이해할 것이다.
태스크 제어 블록(530)은 태스크들을 프로세싱 유닛(502)으로 그리고 인터페이스 회로(534)를 통해 프로세싱 유닛(500)으로 분배한다. 태스크 제어 블록(530)은 제어 프로그램(532)에 응답한다. 제어 프로그램(532)은 태스크들을 태스크 제어 블록(532)으로 제공한다. 태스크 제어 블록(530)은 태스크들을 프로세싱 유닛(500) 및 프로세싱 유닛(502)으로 분배한다. 예시적인 일 실시예에서, 태스크 제어 블록(530)은 태스크들을 제어 프로그램(532)으로부터 수신하고 이러한 태스크들이 프로세싱 유닛(500)과 프로세싱 유닛(502) 사이에서 어떻게 분배되어야 할지를 결정한다. 다른 예시적인 실시예에서, 제어 프로그램(532)은, 프로세싱 유닛(500)과 프로세싱 유닛(502) 사이에서 태스크들의 분배를 지시하기 위해, 태스크들을 태스크 제어 블록(530)에 제공하고 제어 입력을 태스크 제어 블록(530)에 제공하는 운영 시스템이다.
상이한 주파수들 및 전압들에서의 프로세싱 유닛들(500 및 502)의 동작은 상이한 전력 및 성능 특성들을 갖는 구조적으로 동일한 두 개의 프로세싱 유닛들을 제공한다. 예를 들어, 두꺼운 게이트 산화막을 이용한 프로세싱 유닛(500)의 제조는 낮은 성능 레벨들에서 낮은 전력 소비를 제공할 수 있는 반면, 얇은 게이트 산화막을 이용한 프로세싱 유닛(502)의 제조는 높은 성능 레벨들에서 낮은 전력 소비를 제공할 수 있다. 태스크들은 각각의 태스크의 성능 요건들에 기초하여 프로세싱 유닛(500 또는 502) 중 하나에 할당될 수 있다. 실시간 완료 요건들을 갖는 태스크들은, 예를 들어 고속 프로세싱 유닛에 할당될 수 있는 반면, 백그라운드 시스템 프로세스들은 저속 프로세싱 유닛에 할당될 수 있다. 동적으로 태스크들을 할당하는 것이 또한 가능할 것이다. 예를 들어, 태스크들이 저속 프로세싱 유닛에서 구동을 시작하지만 운영 시스템은 태스크가 충분히 신속하게 완료하지 않을 것이라고 결정하면, 태스크는 고속 프로세싱 유닛으로 이전될 수 있다.
본 발명의 교지들이 메모리와 연결된 프로세서 코어들에 대한 예시적인 실시예들의 상황에서 개시되었지만, 본 발명의 교지 및 이하의 청구항에 부합하는 다양한 구현들이 당업자에 의해 구현될 수 있음이 이해될 것이다.

Claims (12)

  1. 모놀리식 집적 회로 다이로서,
    a. 오직 제1 게이트 산화막 두께로만 제조되는 제1 기능 집적 회로 블록 ―상기 제1 기능 집적 회로 블록은 자신의 기능에서 상기 제1 게이트 산화막 두께의 특성들을 유리하게 이용함―;
    b. 오직 제2 게이트 산화막 두께로만 제조되는 제2 기능 집적 회로 블록 ―상기 제2 기능 집적 회로 블록은 자신의 기능에서 상기 제2 게이트 산화막 두께의 특성들을 유리하게 이용함―; 및
    c. 상기 제1 기능 집적 회로 블록 및 상기 제2 기능 집적 회로 블록에 연결되는, I/O 게이트 산화막 두께로 제조되는 I/O 집적 회로 블록을 포함하는,
    모놀리식 집적 회로 다이.
  2. 제1항에 있어서,
    제3 기능 집적 회로 블록은 상기 제1 기능 집적 회로 블록과 상기 제2 기능 집적 회로 블록을 연결시키는, 모놀리식 집적 회로 다이.
  3. 제2항에 있어서,
    상기 기능 집적 회로의 제3 부분은 상기 제1 기능 집적 회로 블록 및 상기 제2 기능 집적 회로 블록에서 상이한 전압들 사이의 전환을 위한 레벨 시프팅 회로를 포함하는, 모놀리식 집적 회로 다이.
  4. 제2항에 있어서,
    상기 기능 집적 회로의 상기 제3 부분은 상기 제1 기능 집적 회로 블록과 상기 제2 기능 집적 회로 블록 사이의 통신을 동기화하기 위한 동기 회로를 포함하는, 모놀리식 집적 회로 다이.
  5. 제2항에 있어서,
    상기 기능 집적 회로의 상기 제3 부분은 시스템 버스를 포함하는, 모놀리식 집적 회로 다이.
  6. 제1항에 있어서,
    a. 상기 제1 게이트 산화막 두께를 이용하는 상기 제1 기능 집적 회로 블록은 메모리 엘리먼트의 제1 부분을 포함하며,
    b. 상기 제2 게이트 산화막 두께를 이용하는 상기 제2 기능 집적 회로 블록은,
    i. 상기 메모리 엘리먼트의 제2 부분; 및
    ii. 프로세서 코어를 포함하는, 모놀리식 집적 회로 다이.
  7. 제1항에 있어서,
    a. 상기 제1 게이트 산화막 두께를 이용하는 상기 제1 기능 집적 회로 블록은 제1 프로세서 코어를 포함하며,
    b. 상기 제2 게이트 산화막 두께를 이용하는 상기 제2 기능 집적 회로 블록은 제2 프로세서 코어를 포함하는, 모놀리식 집적 회로 다이.
  8. 제1항에 있어서,
    a. 상기 제1 게이트 산화막 두께를 이용하는 상기 제1 기능 집적 회로 블록은 제1 프로세서 코어를 포함하며,
    b. 상기 제2 게이트 산화막 두께를 이용하는 상기 제2 기능 집적 회로 블록은,
    i. 제2 프로세서 코어; 및
    ii. 메모리 엘리먼트를 포함하는, 모놀리식 집적 회로 다이.
  9. 제1항에 있어서,
    a. 상기 제1 게이트 산화막 두께를 이용하는 상기 제1 기능 집적 회로 블록은 제1 메모리 엘리먼트에 연결되는 제1 프로세서 코어로 구성되는 제1 프로세싱 유닛을 포함하며,
    b. 상기 제2 게이트 산화막 두께를 이용하는 상기 제2 기능 집적 회로 블록은 제2 메모리 엘리먼트에 연결되는 제2 프로세서 코어로 구성되는 제2 프로세싱 유닛을 포함하는, 모놀리식 집적 회로 다이.
  10. 모놀리식 집적 회로 다이 상의 기능 디바이스들에 대해 상이한 게이트 산화막 두께들을 갖는 다수의 기능 집적 회로 블록들을 가진 장치로서,
    a. 다수의 기능 집적 회로 블록들 ―다수의 기능 집적 회로 블록들 각각은 다수의 기능 게이트 산화막 두께들 중 하나를 이용하여 제조됨―; 및
    b. 상기 다수의 기능 집적 회로 블록들 사이에서 태스크들을 전환(switching)할 수 있는 제어 회로 블록을 포함하는,
    다수의 기능 집적 회로 블록들을 가진 장치.
  11. 제10항에 있어서,
    상기 제어 회로 블록은 기능 집적 회로 블록들 사이에서 태스크들의 전환을 제어하도록 적응되는 컴퓨터 판독 가능 매체에 포함되는 소프트웨어 프로그램에 응답하는, 다수의 기능 집적 회로 블록들을 가진 장치.
  12. 제11항에 있어서,
    상기 소프트웨어 프로그램은 운영 시스템인, 다수의 기능 집적 회로 블록들을 가진 장치.
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