CN102027433B - 包含使用不同栅极氧化物厚度的多重集成电路的设备 - Google Patents

Abstract

本发明描述一种包含多个功能集成电路块的设备，每一功能集成电路块以不同氧化物厚度制造于单片集成电路裸片上。针对不同功能集成电路块使用不同栅极氧化物厚度提供减少的功率消耗且增加处理系统的性能。本发明呈现包含包括处理器核心及存储器元件的功能集成电路块的不同组合的若干实施例。

Description

包含使用不同栅极氧化物厚度的多重集成电路的设备

技术领域

本发明大体上涉及单片集成电路裸片，且更明确地说涉及分组集成电路块的若干方式，此类集成电路块中的每一者由具有不同栅极氧化物厚度的若干晶体管构成于单片集成电路裸片上。

背景技术

常规上可以两个晶体管栅极氧化物厚度来制造单片集成电路裸片。厚的栅极氧化物通常用于输入到集成电路裸片(I/O装置)及从集成电路裸片(I/O装置)输出的电路中的晶体管，且较薄的栅极氧化物用于所述裸片(功能装置)上的所有其它晶体管。尽管有可能取决于待实施的电路的所要性能及功率特性而在较薄栅极氧化物层的变化的厚度之间选择，但直到最近功能装置通常限于单一栅极氧化物厚度。举例来说，较薄栅极氧化物以较高泄漏电流为代价来实现较高频率操作且因此实现较高性能。较厚栅极氧化物提供较低泄漏电流但牺牲较高频率操作。随着三栅极氧化物(TGO)制造工艺的出现，现有可能在单片集成电路裸片上具有三个具变化的性能特性的晶体管栅极氧化物厚度。因此，此项技术中需要利用TGO工艺来生产集成电路，以有利地利用由TGO工艺所实现的变化的性能特性。

通常以“等效物理氧化物厚度”术语来描述栅极氧化物厚度，因为当前工艺不必使用纯硅来产生栅极氧化物。一些工艺采用具有比硅高的介电常数的电介质。所述工艺报告实现与实际所使用的电介质等效的电容所需的纯硅厚度。在当前工艺中，等效物理氧化物厚度可通常针对I/O装置在大约3nm到6nm之间变化且针对功能装置在大约1nm到2nm之间变化。图1说明常规CMOS晶体管的横截面图，且明确地说明栅极氧化物的位置。本文中对栅极氧化物厚度的所有引用还适用于等效物理氧化物厚度。

大体认为集成电路(IC)是由电路的执行某一特定功能且协作以充当完整IC的若干可共同操作的块或功能单元(有时称为核心)构成。举例来说，处理器或处理器核心为经设计以执行特定组的计算功能的集成电路。实现IC中的较大计算性能的常用方法为采用多个处理器核心。此类多重核心系统中的若干处理器核心可为等同的或可具有使其适用于特定种类的任务的不同架构、功率消耗及性能能力。组合的实例包括(但不限于)：(1)在不同电压及频率下操作的等同处理器；(2)经设计具有不同组的功能的处理器(例如，具有综合指令集的一个快速处理器，及具有精简指令集的一个缓慢但功率高效的处理器)；及(3)通过不同工艺制造而导致不同性能及功率特性的等同处理器。

发明内容

本发明教示TGO制造工艺可准许具有不同类型的功能装置的集成电路块的有利分组及布置，所述集成电路块以不同栅极氧化物厚度制造于单片集成电路裸片上。此类型的块在本文中将被称为功能集成电路块，且经界定为组成物包括功能装置且排除I/O装置的集成电路块。这些功能集成电路块可具有使其自身适合于不同用途的不同的性能及功率特性。

在一个实施例中，将处理器核心及经耦合的L2高速缓冲存储器制造于单一集成电路裸片上。以第一栅极氧化物厚度来制造处理器核心的功能装置及L2高速缓冲存储器的一部分，且以第二栅极氧化物厚度来制造L2高速缓冲存储器的另一部分的功能装置。举例来说，可制造L2高速缓冲存储器，使得存储器阵列单元具有较厚栅极氧化物且逻辑功能具有较薄栅极氧化物。此将减小所述存储器阵列中的泄漏电流，同时针对所述逻辑功能保留较薄栅极氧化物的性能优点。

在另一实施例中，以第一栅极氧化物厚度来制造第一处理器核心的功能装置。在同一集成电路裸片上，以第二栅极氧化物厚度来制造第二处理器核心及共同L2高速缓冲存储器。所述两个处理器核心彼此耦合且均耦合到所述共同L2高速缓冲存储器。通过响应于控制程序的任务控制块将任务分配到每一处理器核心。

在另一实施例中，将两个在功能上等同的处理单元制造于同一集成电路裸片上。每一处理单元是由彼此耦合的两个处理器核心及耦合到所述两个处理器核心的共同L2高速缓冲存储器构成。所述两个处理单元经由系统总线彼此耦合。以第一栅极氧化物厚度来制造所述第一处理单元且以第二栅极氧化物厚度来制造所述第二处理单元。通过响应于控制程序的任务控制块将任务分配到每一处理单元。

上文所描述的实施例提供若干优点。将具有具不同栅极氧化物厚度的功能装置的另外等同的处理器核心实施于单片集成电路裸片上可实现多重处理器核心系统的性能优点，同时将在具有归因于不同栅极氧化物厚度的不同特性的多重处理器核心之间使用芯片外互连及接口电路所引起的缺点最小化。此实施方案可通过允许任务在在给定特定任务的性能要求的情况下消耗最少量的功率的处理器核心上运行而减少功率消耗及热产生。此实施方案还可通过使用能够进行较高频率操作的功能集成电路块而改进处理吞吐量。

应理解，对于所属领域的技术人员来说，本文中的教示的其它实施例将从以下详细描述变得显而易见，其中以说明而非限制的方式展示并描述教示的各种实施例。如将认识到，在不脱离本文中的教示的精神及范围的情况下，本文中的教示能够存在其它及不同实施例。因此，将图式及详细描述视为在本质上为说明性的而非限制性的。

附图说明

在附图中以实例的方式且非限制的方式来说明本发明的教示的各种方面，其中：

图1为常规CMOS晶体管的横截面图的图形说明；

图2为具有三个栅极氧化物厚度的单片集成电路裸片的图形说明；

图3为使用两个不同栅极氧化物厚度所制造的处理器核心及L2高速缓冲存储器的框图；

图4为使用两个不同栅极氧化物厚度所制造的两个处理器核心及共同L2高速缓冲存储器的框图；以及

图5为使用两个不同栅极氧化物厚度所制造的一组两个等同处理单元的框图。

具体实施方式

下文结合附图所阐述的详细描述希望作为对本发明的教示的各种示范性实施例的描述，且不希望表示可实践此类教示的仅有实施例。出于以说明且非限制的方式提供对教示的透彻理解的目的，所述详细描述包括特定细节。所属领域的技术人员将显而易见，可以多种方式实践本发明的教示。在一些情形下，以框图形式展示众所周知的结构及组件，以避免混淆本发明的概念。

在一个或一个以上示范性实施例中，所描述的功能和块可以硬件、软件、固件或其任一组合实施。如果以软件实施，则所述功能可作为一个或一个以上指令或代码而存储于计算机可读媒体上或经由计算机可读媒体发射。计算机可读媒体包括计算机存储媒体与通信媒体两者，其包括促进将计算机程序从一处传送到另一处的任何媒体。存储媒体可为可由计算机存取的任何可用媒体。以实例且非限制的方式，所述计算机可读媒体可包含RAM、ROM、EEPROM、CD-ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置，或可用于携载或存储所要的呈指令或数据结构形式的程序代码且可由计算机存取的任何其它媒体。又，可适当地将任何连接称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或例如红外线、无线电及微波的无线技术从网站、服务器或其它远程源发射软件，则同轴电缆、光纤电缆、双绞线、DSL或例如红外线、无线电及微波的无线技术均包括于媒体的定义中。如本文中所使用，磁盘(disk)及光盘(disc)包括压缩光盘(CD)、激光光盘、光盘、数字通用光盘(DVD)、软性磁盘及蓝光光盘，其中磁盘通常以磁性方式再现数据，而光盘用激光以光学方式再现数据。上述各物的组合也应包括在计算机可读媒体的范围内。

图1为常规CMOS晶体管的横截面图的图形说明，所述常规CMOS晶体管包括栅极100、漏极102、源极104及块体106节点。展示栅极氧化物108的位置。栅极氧化物108的厚度基于制造工艺及所使用的晶体管的类型而变化。

通常，栅极氧化物108的厚度与晶体管的切换速度反向相关。针对栅极氧化物108使用较薄电介质材料允许较高的切换速度。针对栅极氧化物108使用较厚电介质材料允许装置以较低切换速度为代价来耐受较高电流及电压。I/O装置常规上比功能装置具有厚得多的栅极氧化物。因此，I/O装置比功能装置慢且更适于在需要增大的电流且驱动较大负载的输入电路或输出电路中使用。相对于功能装置而非I/O装置来说明本发明的教示。

示范性TGO工艺针对I/O装置保留厚的栅极氧化物且针对功能装置提供两个不同栅极氧化物厚度。通常，TGO工艺比双栅极氧化物(DGO)制造工艺更昂贵且经受更多制造困难，这可能导致比DGO工艺差的良率。

图2为具有三个栅极氧化物厚度的单片集成电路裸片200的图形说明。单片集成电路裸片200包含I/O集成电路块202、第一功能集成电路块204及第二功能集成电路块206。

使用具有最厚栅极氧化物的I/O装置来制造I/O集成电路块202。此允许I/O集成电路块202支持通常与芯片外通信相关联的较高负载及电流。

使用具有最薄栅极氧化物的功能装置来制造第一功能集成电路块204。使用最薄栅极氧化物使得第一功能集成电路块204能够在较高频率下操作但也导致较高功率消耗。

使用具有比用于第一功能集成电路块204中的功能装置厚但比用于I/O集成电路块202中的I/O装置薄的栅极氧化物的功能装置来制造第二功能集成电路块206。使用中间栅极氧化物减少功率消耗同时仍实现在使用最厚栅极氧化物的情况下将为可能的较高频率操作。

第一功能集成电路块204及第二功能集成电路块206两者均耦合到I/O集成电路块202。在另一实施例中，第一功能集成电路块204及第二功能集成电路块206可彼此耦合。所属领域的技术人员将认识到，块之间的多重互连为可能的，且那些在本文中以说明且非限制的方式而呈现。

图3为一实施例的框图，其中处理器核心300与L2高速缓冲存储器302耦合。L2高速缓冲存储器302进一步由耦合到存储器阵列306的支持电路304组成。在目前所描述的实施例中，以第一栅极氧化物厚度来制造处理器核心300及支持电路304。以第二栅极氧化物厚度来制造存储器阵列306。

可在相同电压或不同电压下操作以第一栅极氧化物厚度所制造的处理器核心300及支持电路304以及以第二栅极氧化物厚度所制造的存储器阵列306。如果其在不同电压下操作，则将电平移位电路(未图示)嵌入于在支持电路304与存储器阵列306之间的接口处的L2高速缓冲存储器302中以允许在不同电压下操作的所述实施例的若干部分彼此通信。

在此实施例中，因为构成存储器阵列306的功能装置常规上不会非常频繁地切换，所以使用较厚栅极氧化物制造存储器阵列306利用由较厚栅极氧化物提供的较低泄漏电流，且由此减少其泄漏功率消耗比减少其动态(切换)功率消耗更重要。使用较薄栅极氧化物制造支持电路304允许对L2高速缓冲存储器302的快速读取及写入存取。

尽管本实施例针对L2高速缓冲存储器，但所属领域的技术人员将认识到，交替高速缓冲存储器分层结构(其中不同高速缓冲存储器层级在每一层级处由不同氧化物厚度构成或其中每一层级具有一个以上栅极氧化物厚度)也为可能的。

图4为一实施例的框图，其中处理器核心400及处理器核心402耦合在一起。处理器核心400耦合到共同L2高速缓冲存储器406。处理器核心402耦合到所述共同L2高速缓冲存储器406。共同L2高速缓冲存储器406进一步由支持电路408及存储器阵列410构成。还可包括接口电路420及422以准许处理器核心400、处理器核心402与共同L2高速缓冲存储器406之间在这些组件于不同电压或频率下操作时的通信。L2高速缓冲存储器406还可包括电平移位电路以允许存储器阵列410在不同于支持电路408的电压下操作。任务控制块430经由接口电路424将任务分配到处理器核心400且将任务分配到处理器核心402。任务控制块430响应于控制程序432。

接口电路420、422及424可由电平移位电路、同步电路或两者构成。电平移位电路及同步电路允许在不同电压及频率下操作的多重集成电路彼此通信。同步允许在不同频率下操作的电路彼此通信，且通过使用存储器元件来积累来自第一电路及控制信号的数据以指示所述数据何时准备好传递到第二电路而实现。电平移位允许在不同电压下操作的电路彼此通信，且通过使用将第一电路的逻辑高电压转换为第二电路的适当逻辑高电压的电路而实现。同步及电平移位两者通常为双向的，但无需为双向的。

在一个实施例中，可使用较厚栅极氧化物来制造处理器核心400，而可使用较薄栅极氧化物来制造处理器核心402及共同L2高速缓冲存储器406。在此实施例中，可将具有严格性能要求的任务分配到较快的处理器核心402。可将具有较不严格性能要求的任务分配到较慢的处理器核心400。使用较薄栅极氧化物制造共同L2高速缓冲存储器406可以较高泄漏电流为代价在对共同L2高速缓冲存储器406的存取期间提供较高性能。

在另一实施例中，使用较薄栅极氧化物来制造处理器核心400及支持电路408。使用较厚栅极氧化物来制造处理器核心402及存储器阵列410。此布置针对处理器核心400且针对到L2高速缓冲存储器406中的读取及写入操作保留较薄栅极氧化物的性能优点，同时减少存储器阵列410中的功率消耗且使处理器核心402优化以与处理器核心400相比以减少的功率消耗来运行低优先级任务。

在另一实施例中，可使用较薄栅极氧化物来制造处理器核心400，而可使用较厚栅极氧化物来制造处理器核心402及共同L2高速缓冲存储器406。在此实施例中，可将例如实时处理的具有严格性能要求的任务分配到较快的处理器核心400。可将具有较不严格性能要求的任务分配到较慢的处理器核心402。使用较厚栅极氧化物制造共同L2高速缓冲存储器406可以到L2高速缓冲存储器406中的读取及写入性能为代价来减小存储器阵列中的泄漏电流。

控制程序432将任务提供到任务控制块430。任务控制块430将任务分配到处理器核心400及处理器核心402。在一个示范性实施例中，任务控制块430从控制程序432接收任务且确定应如何在处理器核心400与处理器核心402之间分配那些任务。在另一示范性实施例中，控制程序432为操作系统，其将任务提供到任务控制块430且将控制输入提供到任务控制块430以指导在处理器核心400与处理器核心402之间的任务分配。

这些实施例已呈现处理器核心及高速缓冲存储器的特定组合，以及经特定界定的电压及频率区域。然而，所属领域的技术人员将认识到，核心及存储器的广泛多种组合是可能的。另外，所属领域的技术人员将认识到，电压及频率区域并不限于这些实施例所说明的那些区域，而可取决于所得集成电路的所需特性而拟订任何电压及频率区域。

图5为第三实施例的框图，其中处理单元500经由接口电路504耦合到处理单元502。处理单元500由在架构上等同的处理器核心506及508构成，所述处理器核心506及508彼此耦合且耦合到共同L2高速缓冲存储器510。以第一栅极氧化物厚度来制造处理单元500。处理单元502由等同的处理器核心512及514构成，所述处理器核心512及514彼此耦合且耦合到共同L2高速缓冲存储器516。以第二栅极氧化物厚度来制造处理单元502。所属领域的技术人员将认识到，尽管在此实施例中处理单元500及502两者包含等同的处理器核心，但使用异构处理核心或异构处理单元的其它实施例也为可行的。耦合处理单元500与处理单元502的接口电路504可由系统总线构成或由电平移位及同步电路构成，其允许处理单元500及处理单元502在不同电压及频率下操作。所属领域的技术人员将认识到，可替代地将接口电路504集成到处理单元500及处理单元502中。

任务控制块530经由接口电路534将任务分配到处理单元500且将任务分配到处理单元502。任务控制块530响应于控制程序532。控制程序532将任务提供到任务控制块530。任务控制块530将任务分配到处理单元500及处理单元502。在一个示范性实施例中，任务控制块530从控制程序532接收任务且确定应如何在处理单元500与处理单元502之间分配那些任务。在另一示范性实施例中，控制程序532为操作系统，其将任务提供到任务控制块530且将控制输入提供到任务控制块530以指导在处理单元500与处理单元502之间的任务分配。

在不同频率及电压下操作处理单元500及502提供具有不同功率及性能特性的两个在架构上等同的处理单元。举例来说，使用较厚栅极氧化物制造处理单元500可以低等级性能来提供较低功率消耗，而用较薄栅极氧化物制造处理单元502可以高等级性能来提供较低功率消耗。可基于每一任务的性能要求将任务分派到处理单元500或502。举例来说，可将具有实时完成要求的任务分派到较快的处理单元，而可将背景系统处理分派到较慢的处理单元。还将有可能动态地分派任务。举例来说，如果任务在较慢的处理单元上开始运行但操作系统确定所述任务无法足够快速地完成，则可将所述任务移动到较快的处理单元。

尽管在针对与存储器耦合的处理器核心的说明性实施例的情境下揭示本发明的教示，但将认识到，所属领域的技术人员可采用与本文中的教示及所附权利要求书相一致的广泛多种实施方案。

Claims (8)

1.一种单片集成电路裸片，其包含：

a.第一功能集成电路块，其单独地以第一栅极氧化物厚度制造，所述第一功能集成电路块有利地在其功能中使用所述第一栅极氧化物厚度的特性，其中所述第一功能集成电路块包含存储器元件的第一部分；

b.第二功能集成电路块，其单独地以第二栅极氧化物厚度制造，所述第二功能集成电路块有利地在其功能中使用所述第二栅极氧化物厚度的特性，其中所述第二功能集成电路块包含：

i.所述存储器元件的第二部分；以及

ii.处理器核心；以及

c.I/O集成电路块，其以I/O栅极氧化物厚度制造，所述I/O集成电路块耦合到所述第一功能集成电路块及所述第二功能集成电路块。

2.根据权利要求1所述的裸片，其中第三功能集成电路块耦合所述第一功能集成电路块与所述第二功能集成电路块。

3.根据权利要求2所述的裸片，其中所述第三功能集成电路块包括电平移位电路，所述电平移位电路用于在所述第一功能集成电路块及所述第二功能集成电路块中的不同电压之间转换。

4.根据权利要求2所述的裸片，其中所述第三功能集成电路块包括同步电路，所述同步电路用于使所述第一功能集成电路块与所述第二功能集成电路块之间的通信同步。

5.根据权利要求2所述的裸片，其中所述第三功能集成电路块包含系统总线。

6.一种具有多重功能集成电路块的设备，所述多重功能集成电路块针对单片集成电路裸片上的功能装置具有不同栅极氧化物厚度，所述设备包含：

a.多个功能集成电路块，所述多个功能集成电路块中的每一者使用多个功能栅极氧化物厚度中的一者而制造，其中所述多个功能集成电路块包括：使用第一栅极氧化物厚度并且包含存储器元件的第一部分的第一功能集成电路块；以及使用第二栅极氧化物厚度并且包含所述存储器元件的第二部分的第二功能集成电路块；以及

b.控制电路块，其能够在所述多个功能集成电路块之间切换任务。

7.根据权利要求6所述的设备，其中所述控制电路块响应于计算机可读媒体中所包含的软件程序，所述软件程序适于控制功能集成电路块之间的所述任务切换。

8.根据权利要求7所述的设备，其中所述软件程序为操作系统。

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