JP5335899B2 - 単一の集積回路ダイ上で異なるゲート酸化膜厚を使用して複数の集積回路を実装するための装置 - Google Patents

Description

本開示は一般にモノリシック集積回路ダイに関し、さらに詳細には、モノリシック集積回路ダイ上で、各々の集積回路ブロックが異なるゲート酸化膜厚を有するトランジスタで構成される集積回路のブロックをグループ化する方法に関する。

一般的に、モノリシック集積回路ダイは、2つのトランジスタゲート酸化膜厚（gate oxide thicknesses）で製造されることができる。厚いゲート酸化膜は、一般に、集積回路ダイ（I／Oデバイス）への入力およびI／Oデバイスからの出力のための回路内のトランジスタに使用され、より薄いゲート酸化膜は、ダイ（機能性デバイス）上の全ての他のトランジスタに使用される。実行されるべき回路の所望のパフォーマンス特性および電力特性に依存して、より薄いゲート酸化層のために様々な厚みから選択することは可能であるが、最近まで、機能性デバイスは、一般的に単一のゲート酸化膜厚に限定されていた。例えば、より薄いゲート酸化膜は、より高い周波数動作を可能にし、それ故に、より高い漏れ電流を犠牲にして、より高いパフォーマンスを可能にする。より厚いゲート酸化膜は、より低い漏れ電流を提供するが、より高い周波数動作を犠牲にする。三重ゲート酸化膜（triple gate oxide ：TGO）製造プロセスの出現で、現在はモノリシック集積回路ダイ上で様々なパフォーマンス特性を有する3つのトランジスタゲート酸化膜厚を有することが可能である。従って、TGOプロセスによって可能になる様々なパフォーマンス特性を有利に利用するために、当技術分野において、集積回路を生産するTGOプロセスを利用する必要がある。

現在のプロセスがゲート酸化膜を作成するために必ずしも純粋なシリコンを使用しないことから、ゲート酸化膜厚は一般に「等価物理酸化膜厚（equivalent physical oxide thickness）」用語で記述される。いくつかのプロセスは、シリコンよりも高い誘電率を有する誘電体を用いる。そのようなプロセスは、実際に使用される誘電体を用いて等価の容量（equivalent capacitance）を達成するために要求される純粋なシリコンの厚みを報告する。現在のプロセスにおいて、等価物理酸化膜厚は、一般に、I／Oデバイスの場合に約3−6nmの間で、また、機能性デバイスの場合に約1-2nmの間で変化することができる。図1は、従来のCMOSトランジスタの断面図、さらに詳細にはゲート酸化膜の位置を示す。ここにおいて、ゲート酸化膜厚への全ての参照は、また、等価物理酸化膜厚に適用される。

集積回路（IC）は、一般に、いくつかの特定の機能を実行し、また、完全なICとして機能するために協力する回路の相互作用可能なブロックまたは機能性ユニット（時々コアと呼ばれる）で構成されていると考えられる。例えば、プロセッサまたはプロセッサコアは、計算機能の特定のセットを実行するように設計される集積回路である。ICにおいて、より優れた計算パフォーマンスを達成する一般的な方法は、複数のプロセッサコアを用いることである。そのようなマルチコアシステム内のプロセッサコアは同一であり、または、それらを特定の種類のタスクに適合させる異なるアーキテクチャ、電力消費、パフォーマンス能力を有する。組み合わせの例は、（1）異なる電圧および周波数で動作される同一のプロセッサ、（2）異なるセットの機能で設計されるプロセッサ（例えば、総合の命令セットを有する1つの高速プロセッサ、および縮小命令セットを有する低速だが電力効率のよい1つのプロセッサ）（3）異なるパフォーマンス特性および電力特性をもたらす異なるプロセスで製造される同一のプロセッサを含むがそれに限定されない。

本開示は、TGO製造プロセスが、モノリシック集積回路ダイ上で、異なるゲート酸化膜厚で製作される異なるタイプの機能性デバイスを有する集積回路ブロックの有利なグルーピングおよび配置を可能にすることを教示する。このタイプのブロックは、本明細書においては機能性集積回路ブロックと呼ばれ、その構成が機能性デバイスを含み、I／Oデバイスを除外する集積回路ブロックとして定義される。これらの機能性集積回路ブロックは、異なる使用に役立つ異なるパフォーマンス特性および電力特性を有する。

ある実施形態において、プロセッサコアおよび結合されるL2キャッシュメモリは単一の集積回路ダイ上で製造される。プロセッサコアおよびL2キャッシュメモリの一部の機能性デバイスは、第1のゲート酸化膜厚で製造され、L2キャッシュメモリの別の一部の機能性デバイスは、第2のゲート酸化膜厚で製造される。例えば、L2キャッシュメモリは、メモリアレイセルがより厚いゲート酸化膜を有し、論理機能がより薄いゲート酸化膜を有するように製造される。これは、論理機能のためのより薄いゲート酸化膜のパフォーマンス利点を保持しつつ、メモリアレイ内の漏れ電流を削減するであろう。

別の実施形態において、第1のプロセッサコアの機能性デバイスは第1のゲート酸化膜厚で製造される。同一の集積回路ダイ上で、第2のプロセッサコアおよび共通L2キャッシュメモリは第2のゲート酸化膜厚で製造される。2つのプロセッサコアは互いに結合され、両方とも共通L2キャッシュメモリに結合される。タスクは、制御プログラムに応答するタスク制御ブロックによって各プロセッサコアに分散される。

さらなる実施形態において、2つの機能的に同一な処理ユニットが同じ集積回路ダイ上で製造される。各処理ユニットは、互いに結合される2つのプロセッサコアおよび両方のプロセッサコアに結合される共通L2キャッシュメモリで構成される。2つの処理ユニットは、システムバスを通して互いに結合される。第1の処理ユニットは第1のゲート酸化膜厚で製造され、第2の処理ユニットは第2のゲート酸化膜厚で製造される。タスクは、制御プログラムに応答するタスク制御ブロックによって各処理ユニットに分散される。

上に記述された実施形態はいくつかの利点を提供する。モノリシック集積回路ダイ上で異なるゲート酸化膜厚を有する機能性デバイスを有する同一のプロセッサコアを実施することは、異なるゲート酸化膜厚による異なる特性を有する複数のプロセッサコア間でオフチップ相互接続およびインターフェース回路を使用することで生じる不利な点を最小化しつつ、複数のプロセッサコアシステムのパフォーマンス利点を実現する。そのような実施は、タスクが、特定のタスクのパフォーマンス要求に与えられた電力を最小限に消費するプロセッサコア上での実行を可能にすることにより、電力消費および熱の発生を削減する。そのような実施は、また、より高い周波数動作が可能な機能性集積回路ブロックを使用することによって、処理スループットを改善する。

本明細書における教示の別の実施形態が以下の詳細な記述から当業者に明白になることは理解される。ここで、本教示の様々な実施形態は、それに制限されない例として表示および記述される。認識されるであろうように、本明細書における教示は、本明細書における教示の精神および範囲を逸脱することなく、別のおよび異なる実施形態が可能である。従って、図および詳細な記述は、制限的ではなく、本質的に例示的であると見なされるべきである。

本開示の教示の様々な態様は、添付の図において、それに制限されない例として示される。

図1は、従来のCMOSトランジスタの断面の図解である。 図2は、3つのゲート酸化膜厚を有するモノリシック集積回路ダイの図解である。 図3は、2つの異なるゲート酸化膜厚を使用して製造されるプロセッサコアおよびL2キャッシュメモリのブロック図である。 図4は、2つの異なるゲート酸化膜厚を使用して製造される2つのプロセッサコアおよび共通L2キャッシュメモリのブロック図である。 図5は、2つの異なるゲート酸化膜厚を使用して製造される2つの同一の処理ユニットのセットのブロック図である。

発明の詳細な説明

添付の図と関連して以下に示される詳細な記述は、本開示の教示の様々な例示的な実施形態の記述を意図し、そのような教示が実行される唯一の実施形態を表することを意図しない。詳細な記述は、それに制限されない例として、教示の完全な理解を提供する目的のために特定の詳細を含む。本開示の教示が様々な方法で実行されうることは当業者に明白であろう。幾つかの例において、周知の構造およびコンポーネントが、本開示のコンセプトを不明瞭にしないためにブロック図の形で示される。

1つ以上の例示的な実施形態において、記述される機能およびブロックは、ハードウェア、ソフトウェア、ファームウェア、またはそれらの組み合わせにおいて実施される。ソフトウェアに実施された場合、その機能はコンピュータ読み取り可能媒体上の1つ以上の命令またはコードとして記憶または送信される。コンピュータ読み取り可能媒体は、コンピュータ記憶媒体と、ある箇所から別の箇所へのコンピュータプログラム移送を容易にする任意の媒体を含む通信メディアとの両方を含む。記憶媒体はコンピュータによりアクセスされることができる任意の利用可能なメディアである。それに制限されない例として、そのようなコンピュータ読み取り可能媒体はRAM、ROM、EEPROM、CD-ROMまたは他の光学ディスク記憶装置、磁気ディスク記憶装置または他の磁気記憶デバイス、もしくはコンピュータによってアクセスされることができ、命令やデータ構造形で所望のプログラムコードを運んだり記憶したりするために使われる任意の別媒体からなる。また、任意の接続は適切にコンピュータ読み取り可能媒体と呼ばれる。例えば、同軸ケーブル、光ファイバーケーブル、撚線対、デジタル加入者回線（DSL）、または赤外線、無線、マイクロ波などの無線テクノロジーを使用してウェブサイト、サーバ、または他のリモートソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバーケーブル、撚線対、DSL、または赤外線、無線、マイクロ波などの無線テクノロジーは媒体の定義に含まれる。ディスク（disk）とディスク（disc）は、本明細書で使用されているように、コンパクトディスク（CD）、レーザディスク、光ディスク、デジタルビデオディスク（DVD）、フロッピー（登録商標）ディスク、ブルーレイ（登録商標）ディスクを含む。ディスク（disk）は通常磁気作用によってデータを再生し、ディスク（disc）はレーザーで光学的にデータを再生する。上記の組み合わせもコンピュータ読み取り可能媒体の範囲内に含まれるべきである。

図1は、ゲート100、ドレイン102、ソース104、およびバルク106のノードを含む従来のCMOSトランジスタの断面図である。ゲート酸化膜108の位置が示される。ゲート酸化膜108の厚さは、製造プロセスおよび使用されるトランジスタのタイプに基づいて変わる。

一般に、ゲート酸化膜108の厚さは、トランジスタのスイッチング速度に反比例する。ゲート酸化膜108のためのより薄い誘電体材料の使用は、より高いスイッチング速度を可能にする。ゲート酸化膜108のためのより厚い誘電体材料の使用は、デバイスが、より低いスイッチング速度という代償を払って、より高い電流および電圧に耐えることを可能にする。I／Oデバイスは、一般的に、機能性デバイスよりも非常に厚いゲート酸化膜を有する。従って、I／Oデバイスは機能性デバイスよりも遅く、増大された電流を要求し、より大きい負荷をドライブする入力回路または出力回路での使用に、より適している。本開示の教示は、I／Oデバイスよりはむしろ機能性デバイスに関して示される。

例示的なTGOプロセスは、I／Oデバイスに対して厚いゲート酸化膜を確保し、機能性デバイスに対して2つの異なるゲート酸化膜厚を提供する。一般に、TGOプロセスは二重ゲート酸化膜（DGO）プロセスよりも高価であり、また、より多くの製造上の困難をこうむりやすく、それは（DGO）製造プロセスよりも悪い歩留まりに帰着する。

図2は、3つのゲート酸化膜厚を有するモノリシック集積回路ダイ200の図解である。モノリシック集積回路ダイ200は、I／O集積回路ブロック202、第1の機能性集積回路ブロック204、および第2の機能性集積回路ブロック206を含む。

I／O集積回路ブロック202は、最も厚いゲート酸化膜を有するI／Oデバイスを使用して製造される。これは、I／O集積回路ブロック202が、オフチップ通信に一般に関連付けられる、より高い負荷および電力をサポートすることを可能にする。

第1の機能性集積回路ブロック204は、最も薄いゲート酸化膜を有する機能性デバイスを使用して製造される。最も薄いゲート酸化膜を使用することは、第1の機能性集積回路ブロック204がより高い周波数で動作することを可能にするが、より高い電力消費をもたらす。

第2の機能性集積回路ブロック206は、I／O集積回路ブロック202に使用されるI／Oデバイスよりも薄いが、第1の機能性集積回路ブロック204に使用される機能性デバイスよりも厚いゲート酸化膜を有する機能性デバイスを使用して製造される。中間の厚さのゲート酸化膜を使用することは、最も厚いゲート酸化膜が使用される場合に可能なより高い周波数動作を可能にしつつ、電力消費を削減する。

第1の機能性集積回路ブロック204および第2の機能性集積回路ブロック206の両方は、I／O集積回路ブロック202に結合される。別の実施形態において、第1の機能性集積回路ブロック204および第2の機能性集積回路ブロック206は互いに結合される。当業者は、ブロック間の複数の相互接続が可能であること、および本明細書におけるそれらが例として示され、それに制限されないことを認識するであろう。

図3は、プロセッサコア300がL2キャッシュ302と結合される実施形態のブロック図である。L2キャッシュ302は、メモリアレイ306に結合される支援回路(supporting circuitry)304でさらに構成される。現在記述されている実施形態において、プロセッサコア300および支援回路304は第1のゲート酸化膜厚で製造される。メモリアレイ306は第2のゲート酸化膜厚で製造される。

第1のゲート酸化膜厚で製造されるプロセッサコア300および支援回路304、および、第2のゲート酸化膜厚で製造されるメモリアレイ306は、同一の電圧または異なる電圧のいずれかで動作される。異なる電圧で動作される場合、レベルシフト回路（図示されない）は、異なる電圧で動作する実施形態の一部が互いに通信することを可能にするために、支援回路304とメモリアレイ306との間のインターフェースでL2キャッシュ302に組み込まれる。

この実施形態において、より厚いゲート酸化膜を使用してメモリアレイ304を製造することは、メモリアレイ304を構成する機能性デバイスは一般的にさほど頻繁にはスイッチングしないため、より厚いゲート酸化膜によって提供されるより低い漏れ電流を利用する。このように、漏れ電力消費を削減することはダイナミック（スイッチング）電力消費を削減することよりも重要である。より薄いゲート酸化膜を使用して支援回路306を製造することは、L2キャッシュ302への迅速な読み出しおよび書き込みアクセスを可能にする。

現在の実施形態はL2キャッシュに向けられているが、当業者は、異なるキャッシュレベルが各レベルで異なる酸化膜厚で構成される、または各レベルが1つ以上のゲート酸化膜厚を有する代替のキャッシュ階層もまた可能であることを認識するであろう。

図4は、プロセッサコア400およびプロセッサコア402が互いに結合される実施形態のブロック図である。プロセッサコア400は共通L2キャッシュメモリ406に結合される。プロセッサコア402は、共通L2キャッシュメモリ406に結合される。共通L2キャッシュ406は、支援回路408およびメモリアレイ410でさらに構成される。インターフェース回路420および422は、また、これらのコンポーネントが異なる電圧または周波数で動作される時に、プロセッサコア400、プロセッサコア402および共通L2キャッシュメモリ406間の通信を可能にするために含まれる。L2キャッシュメモリ406は、また、メモリアレイ410が支援回路408とは異なる電圧で動作されることを可能にするためにレベルシフト回路を含む。タスク制御ブロック430は、タスクを、インターフェース回路424を通してプロセッサコア400およびプロセッサコア402に分配する。タスク制御ブロック430は、制御プログラム432に応答する。

インターフェース回路420、422および424は、レベルシフト回路、同期回路、またはそれらの両方で構成される。レベルシフト回路および同期回路は、異なる電圧および周波数で動作する複数の集積回路が互いに通信することを可能にする。同期化は、異なる周波数で動作する回路が互いに通信することを可能にし、第1の回路からのデータを累積するためのメモリエレメント、およびデータが第2の回路にいつ送られるかを示すための制御信号を使用することによって達成される。レベルシフトは、異なる電圧で動作する回路が互いに通信することを可能にし、第1の回路の論理ハイ電圧を第2の回路の適当な論理ハイ電圧に変換する回路の使用によって達成される。同期化およびレベルシフトの両方は、そうである必要はないが、一般的に双方向性である。

ある実施形態において、プロセッサコア400は、より厚いゲート酸化膜を使用して製造され、一方、プロセッサコア402および共通L2キャッシュメモリ406はより薄いゲート酸化膜で製造される。この実施形態において、厳密なパフォーマンス要求を有するタスクは、より速いプロセッサコア402に分配される。あまり厳密でないパフォーマンス要求を有するタスクは、より遅いプロセッサコア400に分配される。より薄いゲート酸化膜を使用して共通L2キャッシュメモリ406を製造することは、より高い漏れ電流という代償を払って、共通L2キャッシュメモリ406にアクセスする間、より高いパフォーマンスを提供する。

別の実施形態において、プロセッサコア400および支援回路408は、より薄いゲート酸化膜を使用して製造される。プロセッサコア402およびメモリアレイ410は、より厚いゲート酸化膜を使用して製造される。この配置は、メモリアレイ410における電力消費を削減し、およびプロセッサコア400と比較すると削減された電力消費で優先度の低いタスクを実行するためにプロセッサコア402を最適化すると同時に、プロセッサコア400のため、および、L2キャッシュ406への読み出しおよび書き込み動作のために、より薄いゲート酸化膜のパフォーマンス利点を保持する。

別の実施形態において、プロセッサコア400はより薄いゲート酸化膜を使用して製造され、一方、プロセッサコア402および共通L2キャッシュメモリ406はより厚いゲート酸化膜を使用して製造される。そのような実施形態において、実時間プロセスなどの厳密なパフォーマンス要求を有するタスクは、より速いプロセッサコア400に分配される。あまり厳密でないパフォーマンス要求を有するタスクは、より遅いプロセッサコア402に分配される。より厚いゲート酸化膜を使用して共通L2キャッシュメモリ406を製造することは、L2キャッシュメモリ406への読み出しおよび書き込みパフォーマンスという代償を払って、メモリアレイ内の漏れ電流の削減を可能とする。

制御プログラム432は、タスクをタスク制御ブロック430に提供する。タスク制御ブロック430は、タスクを、プロセッサコア400およびプロセッサコア402に分配する。ある例示的な実施形態において、タスク制御ブロック430は、制御プログラム432からタスクを受け取り、これらのタスクがプロセッサコア400とプロセッサコア402との間でどのように分配されるべきかを決定する。別の例示的な実施形態において、制御プログラム432は、プロセッサコア400とプロセッサコア402との間でのタスクの分配を指揮するために、タスクをタスク制御ブロック430に提供し、制御入力をタスク制御ブロック430に提供するオペレーティングシステムである。

これらの実施形態は、特別に定められた電圧および周波数領域と同様に、プロセッサコアおよびキャッシュメモリの特定の組み合わせを示した。しかし、当業者は、コアおよびメモリの広範囲の組み合わせが可能であることを認識するであろう。加えて、当業者は、電圧および周波数領域がこれらの実施形態によって示されたものに限定されず、結果として生じる集積回路の要求される性能に依存してどこにでも引き出されることを認識するであろう。

図5は、処理ユニット500がインターフェース回路504を通して処理ユニット502に結合される第3の実施形態のブロック図である。処理ユニット500は、互いに、および、共通L2キャッシュメモリ510に結合される、構造的に同一のプロセッサコア506および508で構成される。処理ユニット500は第1のゲート酸化膜厚で製造される。処理ユニット502は、互いに、および共通L2キャッシュメモリ516に結合される同一のプロセッサコア512および514で構成される。処理ユニット502は第2のゲート酸化膜厚で製造される。当業者は、この実施形態においては処理ユニット500および502の両方が同一のプロセッサコアを含むが、異種の（heterogeneous）処理コアまたは異種の処理ユニットを使用する別の実施形態もまた可能であることを認識するであろう。処理ユニット500および処理ユニット502に結合するインターフェース回路504は、システムバス、または、処理ユニット500および処理ユニット502が異なる電圧および周波数で動作されることを可能にするレベルシフトおよび同期回路で構成される。当業者は、インターフェース回路504が、代替的に、処理ユニット500および処理ユニット502に集積化されうることを認識するであろう。

タスク制御ブロック530は、タスクを、インターフェース回路534を介して処理ユニット500および処理ユニット502に分配する。タスク制御ブロック530は、制御プログラム532に応答する。制御プログラム532はタスクをタスク制御ブロック530に提供する。タスク制御ブロック530は、タスクを処理ユニット500および処理ユニット502に分配する。ある例示的な実施形態において、タスク制御ブロック530は、制御プログラム532からタスクを受け取り、それらのタスクが処理ユニット500と処理ユニット502との間でどのように分配されるべきかを決定する。別の例示的な実施形態において、制御プログラム532は、処理ユニット500と処理ユニット502との間でのタスクの分配を指揮するために、タスクをタスク制御ブロック530に提供し、制御入力をタスク制御ブロック530に提供するオペレーティングシステムである。

処理ユニット500および502を異なる周波数および電圧で動作することは、異なる電力およびパフォーマンス特性を2つの構造的に同一の処理ユニットに提供する。例えば、より厚いゲート酸化膜を有する製造処理ユニット502が、高レベルのパフォーマンスでより低い電力消費を提供する一方で、より厚いゲート酸化膜を使用する製造処理ユニット500は、低レベルのパフォーマンスでのより低い電力消費を提供する。タスクは、各タスクのパフォーマンス要求に基づいて、処理ユニット500または502のいずれかに割り当てられる。実時間完了要求を有するタスクは、例えば、より速い処理ユニットに割り当てられ、バックグラウンドシステムプロセスは、より遅い処理ユニットに割り当てられるであろう。動的にタスクを割り当てることも可能である。例えば、タスクがより低い処理ユニット上で動作し始め、動作システムがそのタスクの完了は十分に迅速でないと決定した場合、タスクはより速い処理ユニットに移動される。

本開示の教示はメモリに結合されたプロセッサコアについての例示的な実施形態のコンテキストにおいて開示されるが、本明細書における教示および以下に続く請求項と一致して、広範囲の実施が当業者によって用いられることは認識されるであろう。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］第1のゲート酸化膜厚でのみ製造される第1の機能性集積回路ブロックと、なお前記第1の機能性集積回路ブロックは、その機能において前記第1のゲート酸化膜厚の特性を有利に使用する；
第2のゲート酸化膜厚でのみ製造される第2の機能性集積回路ブロックと、なお前記第2の機能性集積回路ブロックは、その機能において前記第2のゲート酸化膜厚の特性を有利に使用する；
前記第1の機能性集積回路ブロックおよび前記第2の機能性集積回路ブロックに結合され、I／Oゲート酸化膜厚で製造されるI／O集積回路ブロックと；
を備えるモノリシック集積回路ダイ。
［Ｃ２］第3の機能性集積回路ブロックが前記第1の機能性集積回路ブロックと前記第2の機能性集積回路ブロックとを結合する、Ｃ1の装置。
［Ｃ３］前記機能性集積回路の前記第3の部分は、前記第1の機能性集積回路ブロックおよび前記第2の機能性集積回路ブロック内の異なる電圧の間で変換するためのレベルシフト回路を含む、Ｃ2の装置。
［Ｃ４］前記機能性集積回路の前記第3の部分は、前記第1の機能性集積回路ブロックと前記第2の機能性集積回路ブロックとの間の通信を同期化するための同期回路を含む、Ｃ2の装置。
［Ｃ５］前記機能性集積回路の前記第3の部分はシステムバスを備える、Ｃ2の装置。
［Ｃ６］前記第1のゲート酸化膜厚を使用する前記第1の機能性集積回路ブロックはメモリエレメントの第1の部分を備え；
前記第2のゲート酸化膜厚を使用する前記第2の機能性集積回路ブロックは前記メモリエレメントの第2の部分およびプロセッサコアを備える；
Ｃ1の装置。
［Ｃ７］前記第1のゲート酸化膜厚を使用する前記第1の機能性集積回路ブロックは第1のプロセッサコアを備え；
前記第2のゲート酸化膜厚を使用する前記第2の機能性集積回路ブロックは第2のプロセッサコアを備える；
Ｃ1の装置。
［Ｃ８］前記第1のゲート酸化膜厚を使用する前記第1の機能性集積回路ブロックは第1のプロセッサコアを備え；
前記第2のゲート酸化膜厚を使用する前記第2の機能性集積回路ブロックは第2のプロセッサコアおよびメモリエレメントを備える；
Ｃ1の装置。
［Ｃ９］前記第1のゲート酸化膜厚を使用する前記第1の機能性集積回路ブロックは第1の処理ユニットを備え、なお前記第1の処理ユニットは第1のメモリエレメントに結合される第1のプロセッサコアで構成される；
前記第2のゲート酸化膜厚を使用する前記第2の機能性集積回路ブロックは第2の処理ユニットを備え、なお前記第2の処理ユニットは第2のメモリエレメントに結合される第2のプロセッサコアで構成される；
Ｃ1の装置。
［Ｃ１０］モノリシック集積回路ダイ上に、機能性デバイスのための異なるゲート酸化膜厚を有する複数の機能性集積回路ブロックを有する装置であって、
複数の機能性集積回路ブロックと、なお前記複数の機能性集積回路ブロックの各々は複数の機能性ゲート酸化膜厚の1つを使用して製造される；
前記複数の機能性集積回路の間でタスクを切り替えることが可能な制御回路ブロックと；
を備える装置。
［Ｃ１１］前記制御回路ブロックは、前記機能性集積回路ブロック間のタスクの切り替えを制御するように適応されたコンピュータ読み取り可能媒体に含まれるソフトウェアプログラムに応答する、Ｃ10の装置。
［Ｃ１２］前記ソフトウェアプログラムはオペレーティングシステムである、Ｃ11の装置。

Claims (11)

1. 第1のゲート酸化膜厚に等しいゲート酸化層の厚さでのみ製造される第1の機能性集積回路ブロックと、なお、前記第1の機能性集積回路ブロックは、その機能において前記第1のゲート酸化膜厚の特性を有利に使用し、前記第1の機能性集積回路ブロックはメモリエレメントの第1の部分を備える；
   第2のゲート酸化膜厚に等しいゲート酸化層の厚さでのみ製造される第2の機能性集積回路ブロックと、なお、前記第2の機能性集積回路ブロックは、その機能において前記第2のゲート酸化膜厚の特性を有利に使用し、前記第2の機能性集積回路ブロックは、
   前記メモリエレメントの第2の部分および
   プロセッサコアを備える；
   前記第1の機能性集積回路ブロックおよび前記第2の機能性集積回路ブロックに結合され、I／Oゲート酸化膜厚に等しいゲート酸化層の厚さで製造されるI／O集積回路ブロックと；
   を備えるモノリシック集積回路ダイ。
2. 第3の機能性集積回路ブロックが前記第1の機能性集積回路ブロックと前記第2の機能性集積回路ブロックとを結合する、請求項1のモノリシック集積回路ダイ。
3. 前記3の機能性集積回路ブロックは、前記第1の機能性集積回路ブロックおよび前記第2の機能性集積回路ブロック内の異なる電圧の間で変換するためのレベルシフト回路を含む、請求項2のモノリシック集積回路ダイ。
4. 前記3の機能性集積回路ブロックは、前記第1の機能性集積回路ブロックと前記第2の機能性集積回路ブロックとの間の通信を同期化するための同期回路を含む、請求項2のモノリシック集積回路ダイ。
5. 前記3の機能性集積回路ブロックはシステムバスを備える、請求項2のモノリシック集積回路ダイ。
6. 第1の機能性集積回路ブロックを第1のゲート酸化膜厚に等しいゲート酸化層の厚さでのみ製造することと、なお、前記第1の機能性集積回路ブロックは、その機能において前記第1のゲート酸化膜厚の特性を有利に使用し、前記第1の機能性集積回路ブロックはメモリエレメントの第1の部分を備える；
   第２の機能性集積回路ブロックを第2のゲート酸化膜厚に等しいゲート酸化層の厚さでのみ製造することと、なお、前記第2の機能性集積回路ブロックは、その機能において前記第2のゲート酸化膜厚の特性を有利に使用し、前記第2の機能性集積回路ブロックは、
   前記メモリエレメントの第2の部分および
   プロセッサコアを備える；
   前記第1の機能性集積回路ブロックおよび前記第2の機能性集積回路ブロックに結合されたI／O集積回路ブロックを、I／Oゲート酸化膜厚に等しいゲート酸化層の厚さで製造することと；
   を備える、モノリシック集積回路ダイを製造する方法。
7. 第3の機能性集積回路ブロックが前記第1の機能性集積回路ブロックと前記第2の機能性集積回路ブロックとを結合する、請求項6の方法。
8. 前記3の機能性集積回路ブロックは、前記第1の機能性集積回路ブロックおよび前記第2の機能性集積回路ブロック内の異なる電圧の間で変換するためのレベルシフト回路を含む、請求項7の方法。
9. 前記3の機能性集積回路ブロックは、前記第1の機能性集積回路ブロックと前記第2の機能性集積回路ブロックとの間の通信を同期化するための同期回路を含む、請求項7の方法。
10. 前記3の機能性集積回路ブロックはシステムバスを備える、請求項7の方法。
11. 第1のゲート酸化膜厚に等しいゲート酸化層の厚さでのみ製造される第1の機能性集積回路手段と、なお、前記第1の機能性集積回路手段は、その機能において前記第1のゲート酸化膜厚の特性を有利に使用し、前記第1の機能性集積回路手段はデータを記憶するための手段の第1の部分を備える；
    第2のゲート酸化膜厚に等しいゲート酸化層の厚さでのみ製造される第2の機能性集積回路手段と、なお、前記第2の機能性集積回路手段は、その機能において前記第2のゲート酸化膜厚の特性を有利に使用し、前記第2の機能性集積回路手段は、
    データを記憶するための前記手段の第2の部分および
    処理するための手段を備える；
    前記第1の機能性集積回路手段および前記第2の機能性集積回路手段に結合され、I／Oゲート酸化膜厚に等しいゲート酸化層の厚さで製造されるI／O集積回路手段と；
    を備えるモノリシック集積回路ダイ。

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