TWI402966B - 於單一積體電路晶粒上使用不同閘氧化物厚度以實施多重積體電路之裝置 - Google Patents

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Description

於單一積體電路晶粒上使用不同閘氧化物厚度以實施多重積體電路之裝置
本揭示案大體上係關於單體積體電路晶粒，且更特定言之係關於分群積體電路區塊的若干方式，此等積體電路區塊中之每一者係由具有不同閘氧化物厚度之若干電晶體構成於一單體積體電路晶粒上。
按照慣例，可用兩個電晶體閘氧化物厚度來製造單體積體電路晶粒。厚的閘氧化物通常用於輸入至一積體電路晶粒(I/O器件)及自一積體電路晶粒(I/O器件)輸出之電路中的電晶體，且較薄之閘氧化物用於該晶粒(功能器件)上之所有其他電晶體。儘管有可能取決於待實施之電路的所要效能及功率特性而在較薄閘氧化物層之變化的厚度之間選擇，但直至最近功能器件通常限於單一閘氧化物厚度。舉例而言，較薄閘氧化物以較高漏電流為代價來實現較高頻率操作且因此實現較高效能。較厚閘氧化物提供較低漏電流但犧牲較高頻率操作。隨著三閘氧化物(TGO)製造過程之出現，現有可能在一單體積體電路晶粒上具有三個具變化之效能特性的電晶體閘氧化物厚度。因此，此項技術中需要利用TGO過程來生產積體電路，以有利地利用由TGO過程所實現之變化的效能特性。
通常以「等效實體氧化物厚度」術語來描述閘氧化物厚度，因為當前過程不必使用純矽來產生閘氧化物。一些過程使用具有比矽高之介電常數的介電質。此等過程報導達成與實際所使用之介電質等效的電容所需之純矽厚度。在當前過程中，等效實體氧化物厚度可通常針對I/O器件在大約3 nm至6 nm之間變化且針對功能器件在大約1 nm至2 nm之間變化。圖1說明習知CMOS電晶體之橫截面圖，且詳言之說明閘氧化物之位置。本文中對閘氧化物厚度之所有引用亦應用於等效實體氧化物厚度。
大體認為積體電路(IC)係由電路的執行某一特定功能且協作以充當一完整IC之若干可共同操作之區塊或功能單元(有時稱為核心)構成。舉例而言，處理器或處理器核心為經設計以執行一特定組之計算功能的積體電路。一達成IC中之較大計算效能的常用方法為使用複數個處理器核心。此類多重核心系統中之若干處理器核心可為等同的或可具有使其適用於若干特定種類之任務的不同架構、功率消耗及效能能力。若干組合之實例包括(但不限於)：(1)在不同電壓及頻率下操作之若干等同處理器；(2)經設計具有不同組之功能的若干處理器(例如，一具有一綜合指令組之快速處理器，及一具有一精簡指令組的緩慢但功率高效的處理器)；及(3)藉由不同過程製造而導致不同效能及功率特性的若干等同處理器。
本揭示案教示TGO製造過程可准許具有不同類型之功能器件之若干積體電路區塊的有利分群及配置，該等積體電路區塊係用不同閘氧化物厚度製造於一單體積體電路晶粒上。此類型之區塊在本文中將被稱為功能積體電路區塊，且經界定為組成物包括若干功能器件且排除I/O器件之積體電路區塊。此等功能積體電路區塊可具有使其自身適合於不同用途之不同的效能及功率特性。
在一實施例中，將一處理器核心及經耦接之L2快取記憶體製造於一單一積體電路晶粒上。用一第一閘氧化物厚度來製造一處理器核心之若干功能器件及L2快取記憶體之一部分，且用一第二閘氧化物厚度來製造L2快取記憶體之另一部分的若干功能器件。舉例而言，可製造L2快取記憶體，使得若干記憶體陣列單元具有一較厚閘氧化物且若干邏輯功能具有一較薄閘氧化物。此將減小該記憶體陣列中之漏電流，同時針對該等邏輯功能保留較薄閘氧化物之效能優點。
在另一實施例中，用一第一閘氧化物厚度來製造一第一處理器核心之若干功能器件。在同一積體電路晶粒上，用一第二閘氧化物厚度來製造一第二處理器核心及一共同L2快取記憶體。該兩個處理器核心彼此耦接且皆耦接至該共同L2快取記憶體。藉由一回應一控制程式之任務控制區塊將任務分配至每一處理器核心。
在另一實施例中，將兩個在功能上等同之處理單元製造於同一積體電路晶粒上。每一處理單元係由彼此耦接之兩個處理器核心及耦接至該兩個處理器核心之一共同L2快取記憶體構成。該兩個處理單元經由一系統匯流排彼此耦接。用一第一閘氧化物厚度來製造該第一處理單元且用一第二閘氧化物厚度來製造該第二處理單元。藉由一回應一控制程式之任務控制區塊將任務分配至每一處理單元。
上文所描述之實施例提供若干優點。將具有具不同閘氧化物厚度之若干功能器件的另外等同之處理器核心實施於一單體積體電路晶粒上可實現多重處理器核心系統的效能優點，同時將在具有歸因於不同閘氧化物厚度之不同特性的多重處理器核心之間使用晶片外互連及介面電路所引起的缺點最小化。此實施可藉由允許任務在一在給定特定任務之效能要求的情況下消耗最少量之功率的處理器核心上執行而減少功率消耗及熱產生。此實施亦可藉由使用能夠進行較高頻率操作之若干功能積體電路區塊而改良處理產量。
應理解，對於熟習此項技術者而言，本文中之教示的其他實施例將自以下實施方式變得顯而易見，其中憑藉說明而非限制來展示並描述教示之各種實施例。如將意識到，在不脫離本文中之教示之精神及範疇的情況下，本文中之教示能夠存在其他及不同實施例。因此，將圖式及實施方式視為在本質上為說明性的而非限制性的。
在隨附圖式中憑藉實例而非憑藉限制來說明本揭示案之教示的各種態樣。
下文結合附圖所闡述之實施方式意欲作為對本揭示案之教示之各種例示性實施例的描述，且不欲表示可實踐此等教示之僅有實施例。出於憑藉說明且非限制而提供對教示之澈底理解的目的，該實施方式包括特定細節。熟習此項技術者將顯而易見，可以多種方式實踐本揭示案之教示。在一些情形下，以方塊圖形式展示熟知結構及組件，以避免混淆本揭示案之概念。
圖1為習知CMOS電晶體之橫截面圖之圖形說明，該習知CMOS電晶體包括一閘極100節點、一汲極102節點、一源極104節點及一主體106節點。展示閘氧化物108之位置。閘氧化物108之厚度基於製造過程及所使用之電晶體的類型而變化。
通常，閘氧化物108之厚度與電晶體之切換速度成反比。針對閘氧化物108使用較薄介電材料允許較高之切換速度。針對閘氧化物108使用較厚介電材料允許器件以較低切換速度為代價來耐受較高電流及電壓。I/O器件按照慣例比功能器件具有厚得多的閘氧化物。因此，I/O器件比功能器件慢且更適用於在需要增大之電流且驅動較大負載之輸入電路或輸出電路中使用。關於功能器件而非I/O器件來說明本揭示案之教示。
一例示性TGO過程針對I/O器件保留一厚的閘氧化物且針對功能器件提供兩個不同閘氧化物厚度。通常，TGO過程比雙閘氧化物(DGO)製造過程更昂貴且經受更多製造困難，此可能導致比DGO過程差之良率。
圖2為具有三個閘氧化物厚度之單體積體電路晶粒200之圖形說明。單體積體電路晶粒200含有一I/O積體電路區塊202、一第一功能積體電路區塊204及一第二功能積體電路區塊206。
使用具有最厚閘氧化物之I/O器件來製造I/O積體電路區塊202。此允許I/O積體電路區塊202支援通常與晶片外通信相關聯之較高負載及電流。
使用具有最薄閘氧化物之功能器件來製造第一功能積體電路區塊204。使用最薄閘氧化物致使第一功能積體電路區塊204能夠在較高頻率下操作但亦導致較高功率消耗。
使用具有比用於第一功能積體電路區塊204中之功能器件厚但比用於I/O積體電路區塊202中之I/O器件薄之閘氧化物的功能器件來製造第二功能積體電路區塊206。使用中間閘氧化物減少功率消耗同時仍實現在使用最厚閘氧化物時可能之較高頻率操作。
第一功能積體電路區塊204及第二功能積體電路區塊206兩者耦接至I/O積體電路區塊202。在另一實施例中，第一功能積體電路區塊204及第二功能積體電路區塊206可彼此耦接。熟習此項技術者將認識到，區塊之間的多重互連為可能的，且其在本文中係憑藉說明且非限制而呈現。
圖3為一實施例之方塊圖，其中一處理器核心300與一L2快取記憶體302耦接。L2快取記憶體302進一步包含耦接至記憶體陣列306之支援電路304。在目前所描述之實施例中，用一第一閘氧化物厚度來製造處理器核心300及支援電路304。用一第二閘氧化物厚度來製造記憶體陣列306。
可在相同電壓或不同電壓下操作用第一閘氧化物厚度所製造之處理器核心300及支援電路304以及用第二閘氧化物厚度所製造之記憶體陣列306。若其在不同電壓下操作， 則將位準移位電路(未圖示)嵌入於在支援電路304與記憶體陣列306之間的介面處之L2快取記憶體302中以允許在不同電壓下操作之該實施例的若干部分彼此通信。
在此實施例中，因為構成記憶體陣列306之功能器件按照慣例不會非常頻繁地切換，所以使用一較厚閘氧化物製造記憶體陣列306利用由較厚閘氧化物提供之較低漏電流，且由此減少其漏洩功率消耗比減少其動態(切換)功率消耗更重要。使用較薄閘氧化物製造支援電路304允許對L2快取記憶體302之快速讀取及寫入存取。
儘管本實施例係針對L2快取記憶體，但熟習此項技術者將意識到，交替快取記憶體階層架構(其中不同快取記憶體層級在每一層級處包含不同氧化物厚度或其中每一層級具有一個以上閘氧化物厚度)亦為可能的。
圖4為一實施例之方塊圖，其中一處理器核心400及一處理器核心402耦接在一起。處理器核心400耦接至一共同L2快取記憶體406。處理器核心402耦接至該共同L2快取記憶體406。共同L2快取記憶體406進一步包含支援電路408及記憶體陣列410。亦可包括介面電路420及422以准許處理器核心400、處理器核心402與共同L2快取記憶體406之間在此等組件於不同電壓或頻率下操作時的通信。L2快取記憶體406亦可包括位準移位電路以允許記憶體陣列410在不同於支援電路408之電壓下操作。任務控制區塊430經由介面電路424將任務分配至處理器核心400且將任務分配至處理器核心402。任務控制區塊430回應一控制程式432。
介面電路420、422及424可包含位準移位電路、同步電路或兩者。位準移位電路及同步電路允許在不同電壓及頻率下操作之多重積體電路彼此通信。同步允許在不同頻率下操作之電路彼此通信，且藉由使用一記憶體元件來累積來自第一電路及控制信號之資料以指示該資料何時準備好傳遞至第二電路而實現。位準移位允許在不同電壓下操作之電路彼此通信，且藉由使用將第一電路之邏輯高電壓轉譯為第二電路之適當邏輯高電壓的一電路而實現。同步及位準移位兩者通常為雙向的，但無需為雙向的。
在一實施例中，可使用一較厚閘氧化物來製造處理器核心400，而可使用一較薄閘氧化物來製造處理器核心402及共同L2快取記憶體406。在此實施例中，可將具有嚴格效能要求之任務分配至較快之處理器核心402。可將具有較不嚴格效能要求的任務分配至較慢之處理器核心400。使用較薄閘氧化物製造共同L2快取記憶體406可以較高漏電流為代價在對共同L2快取記憶體406之存取期間提供較高效能。
在另一實施例中，使用一較薄閘氧化物來製造處理器核心400及支援電路408。使用一較厚閘氧化物來製造處理器核心402及記憶體陣列410。此配置針對處理器核心400且針對至L2快取記憶體406中之讀取及寫入操作保留較薄閘氧化物的效能優點，同時減少記憶體陣列410中之功率消耗且使處理器核心402最佳化以與處理器核心400相比以經減少之功率消耗來執行低優先級任務。
在另一實施例中，可使用一較薄閘氧化物來製造處理器核心400，而可使用一較厚閘氧化物來製造處理器核心402及共同L2快取記憶體406。在此實施例中，可將諸如即時處理之具有嚴格效能要求的任務分配至較快之處理器核心400。可將具有較不嚴格效能要求的任務分配至較慢之處理器核心402。使用較厚閘氧化物製造共同L2快取記憶體406可以至L2快取記憶體406中之讀取及寫入效能為代價來減小記憶體陣列中之漏電流。
控制程式432將任務提供至任務控制區塊430。任務控制區塊430將任務分配至處理器核心400及處理器核心402。在一例示性實施例中，任務控制區塊430接收來自控制程式432之任務且判定應如何在處理器核心400與處理器核心402之間分配彼等任務。在另一例示性實施例中，控制程式432為一作業系統，其將任務提供至任務控制區塊430且將控制輸入提供至任務控制區塊430以指導在處理器核心400與處理器核心402之間的任務分配。
此等實施例已呈現處理器核心及快取記憶體之特定組合，以及經特定界定之電壓及頻率區域。然而，熟習此項技術者將認識到，核心及記憶體之廣泛多種組合係可能的。另外，熟習此項技術者將認識到，電壓及頻率區域並不限於此等實施例所說明之區域，而可取決於所得積體電路之所需特性而規劃(draw)於任何電壓及頻率區域。
圖5為第三實施例之方塊圖，其中處理單元500經由介面電路504耦接至處理單元502。處理單元500係由在架構上等同之處理器核心506及508構成，該等處理器核心506及508彼此耦接且耦接至一共同L2快取記憶體510。用一第一閘氧化物厚度來製造處理單元500。處理單元502係由等同之處理器核心512及514構成，該等處理器核心512及514彼此耦接且耦接至一共同L2快取記憶體516。用一第二閘氧化物厚度來製造處理單元502。熟習此項技術者將意識到，儘管在此實施例中處理單元500及502兩者含有等同之處理器核心，但使用異質處理核心或異質處理單元之其他實施例亦為可行的。耦接處理單元500與處理單元502之介面電路504可包含一系統匯流排或包含位準移位及同步電路，其允許處理單元500及處理單元502在不同電壓及頻率下操作。熟習此項技術者將意識到，可替代地將介面電路504整合至處理單元500及處理單元502中。
任務控制區塊530經由介面電路534將任務分配至處理單元500且將任務分配至處理單元502。任務控制區塊530回應一控制程式532。控制程式532將任務提供至任務控制區塊530。任務控制區塊530將任務分配至處理單元500及處理單元502。在一例示性實施例中，任務控制區塊530接收來自控制程式532之任務且判定應如何在處理單元500與處理單元502之間分配彼等任務。在另一例示性實施例中，控制程式532為一作業系統，其將任務提供至任務控制區塊530且將控制輸入提供至任務控制區塊530以指導在處理單元500與處理單元502之間的任務分配。
在不同頻率及電壓下操作處理單元500及502提供具有不同功率及效能特性之兩個在架構上等同的處理單元。舉例而言，使用較厚閘氧化物製造處理單元500可以若干低等級之效能來提供較低功率消耗，而藉由較薄閘氧化物製造處理單元502可以若干高等級之效能來提供較低功率消耗。可基於每一任務之效能要求將任務分派至處理單元500或502。舉例而言，可將具有即時完成要求之任務分派至較快之處理單元，而可將背景系統處理分派至較慢之處理單元。亦有可能動態地分派任務。舉例而言，若一任務在較慢之處理單元上開始執行但作業系統判定該任務無法足夠快速地完成，則可將該任務移動至較快之處理單元。
儘管在針對與記憶體耦接之處理器核心之說明性實施例的情境下揭示本揭示案之教示，但應認識到，一般熟習此項技術者可使用與本文中之教示及下文所跟隨之申請專利範圍相一致的廣泛多種實施。
100．．．閘極
102．．．汲極
104．．．源極
106．．．主體
108．．．閘氧化物
200．．．單體積體電路晶粒
202．．．I/O積體電路區塊
204．．．第一功能積體電路區塊
206．．．第二功能積體電路區塊
300．．．處理器核心
302．．．L2快取記憶體
304．．．支援電路
306．．．記憶體陣列
400．．．處理器核心
402．．．處理器核心
406．．．共同L2快取記憶體
408．．．支援電路
410．．．記憶體陣列
420．．．介面電路
422．．．介面電路
424．．．介面電路
430．．．任務控制區塊
432．．．控制程式
500．．．處理單元
502．．．處理單元
504．．．介面電路
506．．．處理器核心
508．．．處理器核心
510．．．共同L2快取記憶體
512．．．處理器核心
514．．．處理器核心
516．．．共同L2快取記憶體
530．．．任務控制區塊
532．．．控制程式
534．．．介面電路
圖1為習知CMOS電晶體之橫截面圖之圖形說明；圖2為具有三個閘氧化物厚度之單體積體電路晶粒之圖形說明；圖3為使用兩個不同閘氧化物厚度所製造之一處理器核心及一L2快取記憶體之方塊圖；圖4為使用兩個不同閘氧化物厚度所製造之兩個處理器核心及一共同L2快取記憶體之方塊圖；及圖5為使用兩個不同閘氧化物厚度所製造之一組兩個等同處理單元的方塊圖。
100．．．閘極
102．．．汲極
104．．．源極
106．．．主體
108．．．閘氧化物

Claims (11)

  1. 一種單體積體電路晶粒，其包含：單獨地用等於一第一閘氧化物厚度之閘氧化物層的厚度所製造之一第一功能積體電路區塊，其中該第一功能積體電路區塊包含一記憶體元件之一第一部分；單獨地用等於一第二閘氧化物厚度之閘氧化物層的厚度所製造之一第二功能積體電路區塊，其中該第二功能積體電路區塊包含：該記憶體元件之一第二部分；及一處理器核心；及用等於一I/O閘氧化物厚度之閘氧化物層的厚度所製造之一I/O積體電路區塊，其耦接至該第一功能積體電路區塊及該第二功能積體電路區塊，其中該第一閘氧化物厚度不同於該第二閘氧化物厚度。
  2. 如請求項1之裝置，其中一第三功能積體電路區塊耦接該第一功能積體電路區塊與該第二功能積體電路區塊。
  3. 如請求項2之裝置，其中該第三功能積體電路區塊包括一位準移位電路，其用於在該第一功能積體電路區塊及該第二功能積體電路區塊中之不同電壓之間轉譯。
  4. 如請求項2之裝置，其中該第三功能積體電路區塊包括一同步電路，其用於使該第一功能積體電路區塊與該第二功能積體電路區塊之間的通信同步。
  5. 如請求項2之裝置，其中該第三功能積體電路區塊包含一系統匯流排。
  6. 一種製造一單體積體電路晶粒之方法，其包含：單獨地用等於一第一閘氧化物厚度之閘氧化物層的厚度製造一第一功能積體電路區塊，其中該第一功能積體電路區塊包含一記憶體元件之一第一部分；單獨地用等於一第二閘氧化物厚度之閘氧化物層的厚度製造一第二功能積體電路區塊，其中該第二功能積體電路區塊包含：該記憶體元件之一第二部分；及一處理器核心；及用等於一I/O閘氧化物厚度之閘氧化物層的厚度製造一I/O積體電路區塊，其耦接至該第一功能積體電路區塊及該第二功能積體電路區塊，其中該第一閘氧化物厚度不同於該第二閘氧化物厚度。
  7. 如請求項6之方法，其中一第三功能積體電路區塊耦接該第一功能積體電路區塊與該第二功能積體電路區塊。
  8. 如請求項7之方法，其中該第三功能積體電路區塊包括一位準移位電路，其用於在該第一功能積體電路區塊及該第二功能積體電路區塊中之不同電壓之間轉譯。
  9. 如請求項7之方法，其中該第三功能積體電路區塊包括一同步電路，其用於使該第一功能積體電路區塊與該第二功能積體電路區塊之間的通信同步。
  10. 如請求項7之方法，其中該第三功能積體電路區塊包含一系統匯流排。
  11. 一種單體積體電路晶粒，其包含： 單獨地用等於一第一閘氧化物厚度之閘氧化物層的厚度所製造之一第一功能積體電路構件，其中該第一功能積體電路構件包含一用於儲存資料之構件之一第一部分；單獨地用等於一第二閘氧化物厚度之閘氧化物層的厚度所製造之一第二功能積體電路構件，其中該第二功能積體電路構件包含：該用於儲存資料之構件之一第二部分；及用於處理之構件；及用等於一I/O閘氧化物厚度之閘氧化物層的厚度所製造之一I/O積體電路構件，其耦接至該第一功能積體電路構件及該第二功能積體電路構件，其中該第一閘氧化物厚度不同於該第二閘氧化物厚度。
TW098116741A 2008-05-21 2009-05-20 於單一積體電路晶粒上使用不同閘氧化物厚度以實施多重積體電路之裝置 TWI402966B (zh)

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