KR20110020542A - 칩 내장형 인쇄회로기판 - Google Patents

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KR20110020542A
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현성호
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Abstract

칩 내장형 인쇄회로기판이 개시되어 있다. 개시된 칩 내장형 인쇄회로기판은 적어도 하나 이상의 칩이 내장된 코어층과, 상기 코어층의 상면에 형성되며 제 1 회로배선을 포함하는 제 1 회로패턴과, 상기 코어층의 하면에 형성되며 제 2 회로배선 및 상기 제 2 회로배선에 전기적으로 연결된 제 2 볼랜드를 포함하는 제 2 회로패턴과, 상기 코어층의 상면에 제 1 회로배선을 덮도록 형성된 제 1 솔더레지스트와, 상기 코어층의 하면에 제 2 회로배선을 덮고 상기 제 2 볼랜드를 노출하도록 형성된 제 2 솔더레지스트를 포함하며, 상기 제 2 회로배선은 상기 제 2 볼랜드 외측 상기 코어층 가장자리에서 여타의 다른 부분에서보다 두껍게 형성되고, 상기 제 2 솔더레지스트는 상기 제 2 회로배선으로 인해 단차를 갖는 것을 특징으로 한다. 본 발명에 따르면, 도전볼 또는/및 상부에 스택되는 패키지로 인한 두께 상승이 감소되므로 반도체 패키지를 경박단소화시킬 수 있다.

Description

칩 내장형 인쇄회로기판{CHIP EMBEDDED TYPE PRINTED CIRCUIT BOARD}
본 발명은 칩 내장형 인쇄회로기판에 관한 것으로, 보다 상세하게는 반도체 패키지의 경박단소화를 달성하기에 적합한 칩 내장형 인쇄회로기판에 관한 것이다.
휴대용 전자제품이 소형화되면서 반도체 패키지가 내장될 공간이 점차 줄어들고 있으며, 이러한 상황에서 단위 체적 당 실장 효율을 높이기 위해서 반도체 패키지의 경박단소화가 요구된다.
이에, 인쇄회로기판 표면에 실장되는 칩을 인쇄회로기판 표면이 아닌 내부에 내장하는 칩 내장형(chip embedded type) 인쇄회로기판이 도입되었다.
기술이 진보됨 따라 칩 내장형 인쇄회로기판 역시 경박단소화에 대한 요구를 피할 수 없게 되었다. 경박단소에 대한 요구에 부응하기 위해서는 칩 내장형 인쇄회로기판의 두께를 낮추어야 하지만, 이럴 경우 휨(warpage) 불량이 발생되는 문제가 있다.
본 발명은 휨 불량을 방지하고, 경박단소화를 달성하기에 적합한 칩 내장형 인쇄회로기판을 제공한다.
본 발명의 일 실시예에 따른 칩 내장형 인쇄회로기판은, 적어도 하나 이상의 칩이 내장된 코어층과, 상기 코어층의 상면에 형성되며 제 1 회로배선을 포함하는 제 1 회로패턴과, 상기 코어층의 하면에 형성되며 제 2 회로배선 및 상기 제 2 회로배선에 전기적으로 연결된 제 2 볼랜드를 포함하는 제 2 회로패턴과, 상기 코어층의 상면에 제 1 회로배선을 덮도록 형성된 제 1 솔더레지스트와, 상기 코어층의 하면에 제 2 회로배선을 덮고 상기 제 2 볼랜드를 노출하도록 형성된 제 2 솔더레지스트를 포함하며, 상기 제 2 회로배선은 상기 코어층 가장자리에 형성된 일부분이 여타의 다른 부분보다 두껍게 형성되고, 상기 제 2 솔더레지스트는 상기 제 2 회로배선으로 인해 단차를 갖는 것을 특징으로 한다.
상기 제 1 회로패턴은 상기 제 1 회로배선과 전기적으로 연결된 제 1 볼랜드를 더 포함하며, 상기 제 1 회로배선은 상기 코어층 가장자리에 형성된 일부분이 여타의 다른 부분보다 두껍게 형성되고, 상기 제 1 솔더레지스트는 상기 제 1 회로배선으로 인해 단차를 갖는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 칩 내장형 인쇄회로기판은, 적어도 하나 이상의 칩이 내장된 코어층과, 상기 코어층의 상면에 형성되며 제 1 회로배선을 포함하 는 제 1 회로패턴들과, 상기 코어층의 하면에 형성되며 제 2 회로배선 및 상기 제 2 회로배선에 연결된 제 2 볼랜드를 포함하는 제 2 회로패턴들과, 상기 코어층의 상면에 제 1 회로배선을 덮도록 형성된 제 1 솔더레지스트와, 상기 코어층의 하면에 제 2 회로배선을 덮고 상기 제 2 볼랜드를 노출하도록 형성된 제 2 솔더레지스트와, 상기 코어층 가장자리에 형성된 상기 제 2 회로배선 상에 형성된 제 1 더미 패턴을 포함하며, 상기 제 2 솔더레지스트는 상기 제 1 더미 패턴으로 인해 단차를 갖는 것을 특징으로 한다.
상기 제 1 회로패턴은 상기 제 1 회로배선과 전기적으로 연결된 제 1 볼랜드를 더 포함하며, 상기 코어층 가장자리에 형성된 상기 제 1 회로배선 상에 형성된 제 2 더미 패턴을 더 포함하고, 상기 제 1 솔더레지스트는 상기 제 2 더미 패턴으로 인해 단차를 갖는 것을 특징으로 한다.
본 발명의 또 다른 실시예에 따른 칩 내장형 인쇄회로기판은, 적어도 하나 이상의 칩이 내장된 코어층과, 상기 코어층의 상면에 형성되며 제 1 회로배선을 포함하는 제 1 회로패턴과, 상기 코어층의 하면에 형성되며 제 2 회로배선 및 상기 제 2 회로배선에 전기적으로 연결된 제 2 볼랜드를 포함하는 제 2 회로패턴과, 상기 코어층의 상면에 제 1 회로배선을 덮도록 형성된 제 1 솔더레지스트와, 상기 코어층의 하면에 제 2 회로배선을 덮고 상기 제 2 볼랜드를 노출하도록 형성된 제 2 솔더레지스트를 포함하며, 상기 제 2 솔더레지스트는 상기 코어층 가장자리에 형성된 일부분이 여타의 다른 부분보다 두껍게 형성된 것을 특징으로 한다.
상기 제 1 회로패턴은 상기 제 1 회로배선과 전기적으로 연결된 제 1 볼랜드 를 더 포함하며, 상기 제 1 솔더레지스트는 상기 코어층 가장자리에 형성된 일부분이 여타의 다른 부분보다 두껍게 형성된 것을 특징으로 한다.
본 발명에 따르면, 칩 내장형 인쇄회로기판의 가장자리 부분이 가운데 부분보다 두껍게 형성되므로, 경박단소화로 기판의 두께가 감소되더라도 기판이 휘어지는 불량을 방지할 수 있다.
또한, 본 발명에 따른 칩 내장형 인쇄회로기판을 이용하여 패키지 제작시 도전볼 또는/및 상부에 스택되는 패키지로 인한 두께 상승이 감소되므로 반도체 패키지를 경박단소화시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 제 1 실시예에 따른 칩 내장형 인쇄회로기판을 도시한 단면도이다.
도 1을 참조하면, 본 발명의 제 1 실시예에 따른 칩 내장형 인쇄회로기판(200)은 적어도 하나 이상의 반도체 칩(210)이 내장된 코어층(220), 제 1, 제 2 회로패턴(230, 240) 및 제 1, 제 2 솔더레지스트(261, 262)를 포함한다.
코어층(220)은 플레이트 형상을 가질 수 있다. 플레이트 형상을 갖는 코어층(220)은 상면(221) 및 이에 대향하는 하면(222)을 갖는다.
자세히 도시하지 않았지만, 코어층(220)은 반도체 칩(210)을 감싸는 절연 막(223), 절연막(223)을 관통하여 반도체 칩(210)과 전기적으로 연결된 도전성 연결부재(미도시)를 포함한다.
제 1 회로패턴(230)은 코어층(220)의 상면(221)에 형성된다.
제 1 회로패턴(230)은 제 1 회로배선(231)을 포함한다.
제 2 회로패턴(240)은 코어층(220)의 하면(222)에 형성된다.
제 2 회로패턴(240)은 제 2 회로배선(241) 및 제 2 회로배선(241)과 전기적으로 연결된 제 2 볼랜드(242)를 포함한다.
제 1 회로패턴(230) 또는 제 2 회로패턴(240)은 도전성 연결부재(미도시)를 통해 반도체 칩(210)과 전기적으로 연결된다.
제 1 솔더레지스트(261)는 코어층(220)의 상면(221)에 제 1 회로배선(231)을 덮도록 형성된다.
제 2 솔더레지스트(262)는 코어층(220)의 하면(222)에 제 2 회로배선(241)을 덮고 제 2 볼랜드(242)를 노출하도록 형성된다.
제 2 볼랜드(242)에는 솔더볼과 같은 외부접속단자(미도시)가 부착될 수 있다.
제 2 회로배선(241)은 제 2 볼랜드(242) 외측의 코어층(220) 가장자리에서 여타의 다른 부분에서보다 두꺼운 두께를 갖는다.
제 2 회로배선(241)이 코어층(220) 가장자리에서 두껍게 형성됨으로 인하여, 제 2 회로배선(241) 상에 형성되는 제 2 솔더레지스트(262)는 단차(280A)를 갖는다.
도 2은 본 발명의 제 2 실시예에 따른 칩 내장형 인쇄회로기판을 도시한 단면도이다.
도 2를 참조하면, 발명의 제 2 실시예에 따른 칩 내장형 인쇄회로기판(200)은 적어도 하나 이상의 반도체 칩(210)이 내장된 코어층(220), 제 1, 제 2 회로패턴(230, 240) 및 제 1, 제 2 솔더레지스트(261, 262)를 포함한다.
코어층(220)은 플레이트 형상을 가질 수 있다. 플레이트 형상을 갖는 코어층(220)은 상면(221) 및 이에 대향하는 하면(222)을 갖는다.
자세히 도시하지 않았지만, 코어층(220)은 반도체 칩(210)을 감싸는 절연막(223), 절연막(223)을 관통하여 반도체 칩(210)과 전기적으로 연결된 도전성 연결부재(미도시)를 포함한다.
제 1 회로패턴(230)은 코어층(220)의 상면(221)에 형성된다.
제 1 회로패턴(230)은 제 1 회로배선(231) 및 제 1 회로배선(231)과 전기적으로 연결된 제 1 볼랜드(232)를 포함한다.
제 1 회로배선(231)은 제 1 볼랜드(232) 외측의 코어층(220) 가장자리에서 여타의 다른 부분에서보다 두꺼운 두께를 갖는다.
제 1 볼랜드(232)에는 솔더볼과 같은 외부접속단자(미도시)가 부착될 수 있다.
제 2 회로패턴(240)은 코어층(220)의 하면(222)에 형성된다.
제 2 회로패턴(240)은 제 2 회로배선(242) 및 제 2 회로배선(242)과 전기적으로 연결된 제 2 볼랜드(242)를 포함한다.
제 2 회로배선(241)은 제 2 볼랜드(242) 외측의 코어층(220) 가장자리에서 여타의 다른 부분에서보다 두꺼운 두께를 갖는다.
제 2 볼랜드(242)에는 솔더볼과 같은 외부접속단자(미도시)가 부착될 수 있다.
제 1 회로패턴(230) 또는 제 2 회로패턴(240)은 도전성 연결부재(미도시)를 통해 반도체 칩(210)과 전기적으로 연결된다.
제 1 솔더레지스트(261)는 코어층(220)의 상면(221)에 제 1 회로배선(231)을 덮고, 제 1 볼랜드(232)를 노출하도록 형성된다.
제 1 회로배선(231)이 코어층(220) 가장자리에서 두껍게 형성됨으로 인하여, 제 1 회로배선(231) 상에 형성된 제 1 솔더레지스트(261)는 단차(280B)를 갖는다.
제 2 솔더레지스트(262)는 코어층(220)의 하면(222)에 제 2 회로배선(241)을 덮고, 제 2 볼랜드(242)를 노출하도록 형성된다.
제 2 회로배선(241)이 코어층(220) 가장자리에서 두껍게 형성됨으로 인하여, 제 2 회로배선(241) 상에 형성되는 제 2 솔더레지스트(262)는 단차(280A)를 갖는다.
도 3은 본 발명의 제 3 실시예에 따른 칩 내장형 인쇄회로기판을 도시한 단면도이다.
도 3을 참조하면, 본 발명의 제 3 실시예에 따른 칩 내장형 인쇄회로기판(200)은, 적어도 하나 이상의 반도체 칩(210)이 내장된 코어층(220), 제 1, 제 2 회로패턴(230, 240), 제 1, 제 2 솔더레지스트(261, 262) 및 제 1 더미 패턴(290A) 을 포함한다.
코어층(220)은 플레이트 형상을 가질 수 있다. 플레이트 형상을 갖는 코어층(220)은 상면(221) 및 이에 대향하는 하면(222)을 갖는다.
자세히 도시하지 않았지만, 코어층(220)은 반도체 칩(210)을 감싸는 절연막(223), 절연막(223)을 관통하여 반도체 칩(210)과 전기적으로 연결된 도전성 연결부재(미도시)를 포함한다.
제 1 회로패턴(230)은 코어층(220)의 상면(221)에 형성된다.
제 1 회로패턴(230)은 제 1 회로배선(231)을 포함한다.
제 2 회로패턴(240)은 코어층(220)의 하면(222)에 형성된다.
제 2 회로패턴(240)은 제 2 회로배선(241) 및 제 2 회로배선(241)과 연결된 제 2 볼랜드(242)를 포함한다.
제 2 볼랜드(242)에는 솔더볼과 같은 외부접속단자(미도시)가 부착될 수 있다.
제 1 회로패턴(230) 또는 제 2 회로패턴(240)은 도전성 연결부재(미도시)를 통해 반도체 칩(210)과 전기적으로 연결된다.
제 1 솔더레지스트(261)는 코어층(220)의 상면(221)에 제 1 회로배선(231)을 덮도록 형성된다.
제 1 더미 패턴(290A)은 제 2 볼랜드(242) 외측 코어층(220) 가장자리의 제 2 회로배선(241) 상에 형성된다.
제 2 솔더레지스트(262)는 코어층(220)의 하면(222)에 제 2 회로배선(241) 및 제 1 더미 패턴(290A)을 덮고 제 2 볼랜드(242)를 노출하도록 형성된다.
제 2 솔더레지스트(262)는 제 1 더미 패턴(290A)으로 인해 단차(280A)를 갖는다.
도 4는 본 발명의 제 4 실시예에 따른 칩 내장형 인쇄회로기판을 도시한 단면도이다.
도 4를 참조하면, 본 발명의 제 4 실시예에 따른 칩 내장형 인쇄회로기판(200)은 적어도 하나 이상의 반도체 칩(210)이 내장된 코어층(220), 제 1, 제 2 회로패턴(230, 240), 제 1, 제 2 솔더레지스트(261, 262) 및 제 1, 제 2 더미 패턴(290A, 290B)을 포함한다.
코어층(220)은 플레이트 형상을 가질 수 있다. 플레이트 형상을 갖는 코어층(220)은 상면(221) 및 이에 대향하는 하면(222)을 갖는다.
자세히 도시하지 않았지만, 코어층(220)은 반도체 칩(210)을 감싸는 절연막(223), 절연막(223)을 관통하여 반도체 칩(210)과 전기적으로 연결된 도전성 연결부재(미도시)를 포함한다.
제 1 회로패턴(230)은 코어층(220)의 상면(221)에 형성된다.
제 1 회로패턴(230)은 제 1 회로배선(231) 및 제 1 회로배선(231)과 전기적으로 연결된 제 1 볼랜드(232)를 포함한다. 제 1 볼랜드(232)에는 솔더볼과 같은 외부접속단자(미도시)가 부착될 수 있다.
제 2 회로패턴(240)은 코어층(220)의 하면(222)에 형성된다.
제 2 회로패턴(240)은 제 2 회로배선(241) 및 제 2 회로배선(241)과 연결된 제 2 볼랜드(242)를 포함한다. 제 2 볼랜드(242)에는 솔더볼과 같은 외부접속단자(미도시)가 부착될 수 있다.
제 1 회로패턴(230) 또는 제 2 회로패턴(240)은 도전성 연결부재(미도시)를 통해 반도체 칩(210)과 전기적으로 연결된다.
제 2 더미 패턴(290B)은 제 1 볼랜드(232) 외측 코어층(220) 가장자리에 형성된 제 1 회로배선(231) 상에 형성된다.
제 1 솔더레지스트(261)는 코어층(220)의 상면(221)에 제 1 회로배선(231) 및 제 2 더미 패턴(290B)을 덮고, 제 1 볼랜드(232)를 노출하도록 형성된다.
제 1 솔더레지스트(261)는 제 2 더미 패턴(290B)으로 인해 단차(280B)를 갖는다.
제 1 더미 패턴(290A)은 제 2 볼랜드(242) 외측 코어층(220) 가장자리에 형성된 제 2 회로배선(241) 상에 형성된다.
제 2 솔더레지스트(262)는 코어층(220)의 하면(222)에 제 2 회로배선(241) 및 제 1 더미 패턴(290A)을 덮고 제 2 볼랜드(242)를 노출하도록 형성된다.
제 2 솔더레지스트(262)는 제 2 더미 패턴(290A)으로 인해 단차(280A)를 갖는다.
도 5는 본 발명의 제 5 실시예에 따른 칩 내장형 인쇄회로기판을 도시한 단면도이다.
도 5를 참조하면, 본 발명의 제 5 실시예에 따른 칩 내장형 인쇄회로기판(200)은, 적어도 하나 이상의 반도체 칩(210)이 내장된 코어층(220), 제 1, 제 2 회로패턴(230, 240) 및 제 1, 제 2 솔더레지스트(261, 262)를 포함한다.
코어층(220)은 플레이트 형상을 가질 수 있다. 플레이트 형상을 갖는 코어층(220)은 상면(221) 및 이에 대향하는 하면(222)을 갖는다.
자세히 도시하지 않았지만, 코어층(220)은 반도체 칩(210)을 감싸는 절연막(223), 절연막(223)을 관통하여 반도체 칩(210)과 전기적으로 연결된 도전성 연결부재(미도시)를 포함한다.
제 1 회로패턴(230)은 코어층(220)의 상면(221)에 형성된다.
제 1 회로패턴(230)은 제 1 회로배선(231)을 포함한다.
제 2 회로패턴(240)은 코어층(220)의 하면(222)에 형성된다.
제 2 회로패턴(240)은 제 2 회로배선(241) 및 제 2 회로배선(241)과 연결된 제 2 볼랜드(242)를 포함한다. 제 2 볼랜드(242)에는 솔더볼과 같은 외부접속단자(미도시)가 부착될 수 있다.
제 1 회로패턴(230) 또는 제 2 회로패턴(240)은 도전성 연결부재(미도시)를 통해 반도체 칩(210)과 전기적으로 연결된다.
제 1 솔더레지스트(261)는 코어층(220)의 상면(221)에 제 1 회로배선(231)을 덮도록 형성된다.
제 2 솔더레지스트(262)는 코어층(220)의 하면(222)에 제 2 회로배선(241)을 덮고 제 2 볼랜드(242)를 노출하도록 형성된다.
제 2 솔더레지스트(262)는 제 2 볼랜드(242) 외측 코어층(220) 가장자리에서 여타의 다른 부분에서보다 두꺼운 두께를 갖는다. 이 같은 제 2 솔더레지스트(262) 의 두께 불균일로 인하여 제 2 솔더레지스트(262)는 단차(280A)를 갖는다.
도 6은 본 발명의 제 6 실시예에 따른 칩 내장형 인쇄회로기판을 도시한 단면도이다.
도 6을 참조하면, 제 6 실시예에 따른 칩 내장형 인쇄회로기판은, 본 발명의 제 5 실시예에 따른 칩 내장형 인쇄회로기판(200)은, 적어도 하나 이상의 반도체 칩(210)이 내장된 코어층(220), 제 1, 제 2 회로패턴(230, 240) 및 제 1, 제 2 솔더레지스트(261, 262)를 포함한다.
코어층(220)은 플레이트 형상을 가질 수 있다. 플레이트 형상을 갖는 코어층(220)은 상면(221) 및 이에 대향하는 하면(222)을 갖는다.
자세히 도시하지 않았지만, 코어층(220)은 반도체 칩(210)을 감싸는 절연막(223), 절연막(223)을 관통하여 반도체 칩(210)과 전기적으로 연결된 도전성 연결부재(미도시)를 포함한다.
제 1 회로패턴(230)은 코어층(220)의 상면(221)에 형성된다.
제 1 회로패턴(230)은 제 1 회로배선(231) 및 제 1 회로배선(231)과 연결된 제 1 볼랜드(232)를 포함한다. 제 1 볼랜드(232)에는 솔더볼과 같은 외부접속단자(미도시)가 부착될 수 있다.
제 2 회로패턴(240)은 코어층(220)의 하면(222)에 형성된다.
제 2 회로패턴(240)은 제 2 회로배선(241) 및 제 2 회로배선(241)과 연결된 제 2 볼랜드(242)를 포함한다. 제 2 볼랜드(242)에는 솔더볼과 같은 외부접속단자(미도시)가 부착될 수 있다.
제 1 회로패턴(230) 또는 제 2 회로패턴(240)은 도전성 연결부재(미도시)를 통해 반도체 칩(210)과 전기적으로 연결된다.
제 1 솔더레지스트(261)는 코어층(220)의 상면(221)에 제 1 회로배선(231)을 덮고, 제 1 볼랜드(232)를 노출하도록 형성된다. 제 1 볼랜드(232)에는 솔더볼과 같은 외부접속단자(미도시)가 부착될 수 있다.
제 1 솔더레지스트(261)는 제 1 볼랜드(232) 외측 코어층(220) 가장자리에서 여타의 다른 부분에서보다 두꺼운 두께를 갖는다. 이 같은 제 1 솔더레지스트(261)의 두께 불균일로 인하여 제 1 솔더레지스트(261)는 단차(280B)를 갖는다.
제 2 솔더레지스트(262)는 코어층(220)의 하면(222)에 제 2 회로배선(241) 을 덮고 제 2 볼랜드(242)를 노출하도록 형성된다. 제 2 볼랜드(242)에는 솔더볼과 같은 외부접속단자(미도시)가 부착될 수 있다.
제 2 솔더레지스트(262)는 제 2 볼랜드(242) 외측 코어층(220) 가장자리에서 여타의 다른 부분에서보다 두꺼운 두께를 갖는다. 이 같은 제 2 솔더레지스트(262)의 두께 불균일로 인하여, 제 2 솔더레지스트(262)는 단차(280A)를 갖는다.
도 7은 본 발명에 따른 칩 내장형 인쇄회로기판을 사용하는 반도체 패키지의 일예를 도시한 단면도이다.
도 7을 참조하면, 반도체 패키지(100)는, 본 발명의 제 1 실시예에 따른 칩 내장형 인쇄회로기판(200)의 제 2 볼랜드(242)에 도전볼(300)이 부착된 구조를 갖는다.
제 2 회로배선(241)이 제 2 볼랜드(242) 외측 코어층(220) 가장자리에서 여 타의 다른 부분에서보다 두껍게 형성되고, 이로 인해 제 2 솔더레지스트(262)에 단차(280A)가 형성됨에 따라, 도전볼(300)로 인한 반도체 패키지의 두께 상승은 종래에 비해 단차(280A)의 높이(H1) 만큼 감소된다.
도 7에서는, 본 발명의 제 1 실시예에 따른 칩 내장형 인쇄회로기판을 사용한 경우를 나타내었으나, 제 3, 제 5 실시예에 따른 칩 내장형 인쇄회로기판도 적용 가능하다.
도 8은 본 발명에 따른 칩 내장형 인쇄회로기판을 사용하는 스택 패키지의 일예를 도시한 단면도이다.
도 8을 참조하면, 스택 패키지(400)는, 본 발명의 제 2 실시예에 따른 칩 내장형 인쇄회로기판을 사용하여 형성된 하부 패키지(400A) 상에 본 발명의 제 1 실시예에 따른 칩 내장형 인쇄회로기판을 사용하여 형성된 상부 패키지(400B)가 적어도 2개 이상 스택된 구조를 갖는다.
하부 패키지(400A)의 제 2 회로배선(241A)이 제 2 볼랜드(242A) 외측 코어층(220A) 가장자리에서 여타의 다른 부분에서보다 두껍게 형성되고, 이로 인해 제 2 솔더레지스트(262A)에 단차(280A)가 형성됨에 따라, 하부 패키지(400A)의 도전볼(300A)로 인한 반도체 패키지의 두께 상승은 종래에 비해 단차(280A)의 높이(H1) 만큼 감소된다.
그리고, 하부 패키지(400A)의 제 1 회로배선(231A)이 제 1 볼랜드(232A) 외측 코어층(220A) 가장자리에서 여타의 다른 부분에서보다 두껍게 형성되고, 이로 인해 제 1 솔더레지스트(261A)에 단차(280B)가 형성됨에 따라서, 상부 패키 지(400B)의 도전볼(300B)로 인한 반도체 패키지의 두께 상승은 종래에 비해 단차(280B)의 높이(H2) 만큼 감소된다. 또한,상부 패키지(400B)의 제 2 회로배선(241B)이 제 2 볼랜드(242B) 외측 코어층(220B) 가장자리에서 여타의 다른 부분에서보다 두껍게 형성되고, 이로 인해 제 2 솔더레지스트(262B)에 단차(280C)가 형성됨에 따라서, 상부 패키지(400B)의 도전볼(300B)로 인한 반도체 패키지의 두께 상승은 종래에 비해 단차(280C)의 높이(H3) 만큼 감소된다.
요컨데, 도 8에 도시된 스택 패키지(400)는 종래에 비해 H1 + H2 + H3만큼 감소된 두께를 갖는다.
이상에서 상세하게 설명한 바에 의하면, 칩 내장형 인쇄회로기판의 가장자리 부분이 가운데 부분보다 두껍게 형성되므로, 경박단소화로 기판의 두께가 감소되더라도 기판이 휘어지는 불량을 방지할 수 있다.
또한, 본 발명에 따른 칩 내장형 인쇄회로기판을 이용하여 패키지 제작시 도전볼 또는/및 상부에 스택되는 패키지로 인한 두께 상승이 감소되므로 반도체 패키지를 경박단소화시킬 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1 내지 도 6은 본 발명의 제 1 내지 제 6 실시예에 따른 칩 내장형 인쇄회로기판을 도시한 단면도이다.
도 7은 본 발명에 따른 칩 내장형 인쇄회로기판을 사용하는 반도체 패키지의 제 1 실시예를 도시한 단면도이다.
도 8은 본 발명에 따른 칩 내장형 인쇄회로기판을 사용하는 반도체 패키지의 제 2 실시예를 도시한 단면도이다.
<도면의 주요부분에 대한 설명>
200 : 칩 내장형 인쇄회로기판
210: 반도체 칩
220 : 코어부
230, 240 : 제 1, 제 2 회로패턴
290A, 290B : 제 1, 제 2 더미 패턴
261, 262 : 제 1, 제 2 솔더레지스트

Claims (6)

  1. 적어도 하나 이상의 칩이 내장된 코어층;
    상기 코어층의 상면에 형성되며 제 1 회로배선을 포함하는 제 1 회로패턴;
    상기 코어층의 하면에 형성되며 제 2 회로배선 및 상기 제 2 회로배선에 전기적으로 연결된 제 2 볼랜드를 포함하는 제 2 회로패턴;
    상기 코어층의 상면에 제 1 회로배선을 덮도록 형성된 제 1 솔더레지스트; 및
    상기 코어층의 하면에 제 2 회로배선을 덮고 상기 제 2 볼랜드를 노출하도록 형성된 제 2 솔더레지스트;
    를 포함하며,
    상기 제 2 회로배선은 상기 코어층 가장자리에 형성된 일부분이 여타의 다른 부분보다 두껍게 형성되고, 상기 제 2 솔더레지스트는 상기 제 2 회로배선으로 인해 단차를 갖는 것을 특징으로 하는 칩 내장형 인쇄회로기판.
  2. 제 1항에 있어서,
    상기 제 1 회로패턴은 상기 제 1 회로배선과 전기적으로 연결된 제 1 볼랜드를 더 포함하며,
    상기 제 1 회로배선은 상기 코어층 가장자리에 형성된 일부분이 여타의 다른 부분보다 두껍게 형성되고, 상기 제 1 솔더레지스트는 상기 제 1 회로배선으로 인 해 단차를 갖는 것을 특징으로 하는 칩 내장형 인쇄회로기판.
  3. 적어도 하나 이상의 칩이 내장된 코어층;
    상기 코어층의 상면에 형성되며 제 1 회로배선을 포함하는 제 1 회로패턴들;
    상기 코어층의 하면에 형성되며 제 2 회로배선 및 상기 제 2 회로배선에 연결된 제 2 볼랜드를 포함하는 제 2 회로패턴들;
    상기 코어층의 상면에 제 1 회로배선을 덮도록 형성된 제 1 솔더레지스트;
    상기 코어층의 하면에 제 2 회로배선을 덮고 상기 제 2 볼랜드를 노출하도록 형성된 제 2 솔더레지스트; 및
    상기 코어층 가장자리에 형성된 상기 제 2 회로배선 상에 형성된 제 1 더미 패턴;
    을 포함하며,
    상기 제 2 솔더레지스트는 상기 제 1 더미 패턴으로 인해 단차를 갖는 것을 특징으로 하는 칩 내장형 인쇄회로기판.
  4. 제 3항에 있어서,
    상기 제 1 회로패턴은 상기 제 1 회로배선과 전기적으로 연결된 제 1 볼랜드를 더 포함하며,
    상기 코어층 가장자리에 형성된 상기 제 1 회로배선 상에 형성된 제 2 더미 패턴을 더 포함하고, 상기 제 1 솔더레지스트는 상기 제 2 더미 패턴으로 인해 단 차를 갖는 것을 특징으로 하는 칩 내장형 인쇄회로기판.
  5. 적어도 하나 이상의 칩이 내장된 코어층;
    상기 코어층의 상면에 형성되며 제 1 회로배선을 포함하는 제 1 회로패턴;
    상기 코어층의 하면에 형성되며 제 2 회로배선 및 상기 제 2 회로배선에 전기적으로 연결된 제 2 볼랜드를 포함하는 제 2 회로패턴;
    상기 코어층의 상면에 제 1 회로배선을 덮도록 형성된 제 1 솔더레지스트; 및
    상기 코어층의 하면에 제 2 회로배선을 덮고 상기 제 2 볼랜드를 노출하도록 형성된 제 2 솔더레지스트;
    를 포함하며,
    상기 제 2 솔더레지스트는 상기 코어층 가장자리에 형성된 일부분이 여타의 다른 부분보다 두껍게 형성된 것을 특징으로 하는 칩 내장형 인쇄회로기판.
  6. 제 5항에 있어서,
    상기 제 1 회로패턴은 상기 제 1 회로배선과 전기적으로 연결된 제 1 볼랜드를 더 포함하며,
    상기 제 1 솔더레지스트는 상기 코어층 가장자리에 형성된 일부분이 여타의 다른 부분보다 두껍게 형성된 것을 특징으로 하는 칩 내장형 인쇄회로기판.
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