KR20110015009A - 질소 화합물 반도체 기판의 제조 방법 및 질소 화합물 반도체 기판, 단결정 ＳｉＣ 기판의 제조 방법 및 단결정 ＳｉＣ 기판 - Google Patents

질소 화합물 반도체 기판의 제조 방법 및 질소 화합물 반도체 기판, 단결정 ＳｉＣ 기판의 제조 방법 및 단결정 ＳｉＣ 기판 Download PDF

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Abstract

결정성이 양호한 질소 화합물 반도체층이 얻어지는 질소 화합물 반도체 기판의 제조 방법을 제공하기 위해서, 소정 두께의 표면 Si층(3)과 매립 절연층(4)을 갖는 Si 기판(1)을 준비하는 공정과, 상기 Si 기판(1)을 탄소계 가스 분위기 중에서 가열하여 상기 표면 Si층(3)을 단결정 SiC층(6)으로 변성시킬 때, 상기 매립 절연층(4)과의 계면(8) 근방의 Si층을 잔존 Si층(5)으로서 잔류시키는 공정과, 표면의 단결정 SiC에 대하여 또한 질소 화합물 반도체층(15)을 에피택시얼 성장시키는 공정을 행한다. 결정성이 양호한 SiC층이 얻어지는 단결정 SiC 기판의 제조 방법을 제공하하기 위해서, 소정 두께의 표면 Si층(3)과 매립 절연층(4)을 갖는 Si 기판(1)을 준비하고, 상기 Si 기판(1)을 탄소계 가스 분위기 중에서 가열하여 상기 표면 Si층(3)을 단결정 SiC층(6)으로 변성시킬 때, 상기 표면 Si층(3)을 단결정 SiC층(6)으로 변성시킬 때, 매립 절연층(4)과의 계면(8) 근방의 Si층을 잔존 Si층(5)으로서 잔류시킨다.

Description

질소 화합물 반도체 기판의 제조 방법 및 질소 화합물 반도체 기판, 단결정 ＳｉＣ 기판의 제조 방법 및 단결정 ＳｉＣ 기판{METHOD FOR MANUFACTURING NITROGEN COMPOUND SEMICONDUCTOR SUBSTRATE, NITROGEN COMPOUND SEMICONDUCTOR SUBSTRATE, METHOD FOR MANUFACTURING SINGLE CRYSTAL SIC SUBSTRATE, AND SINGLE CRYSTAL SIC SUBSTRATE}
본 발명은 절연층 매립형의 반도체 기판인 질소 화합물 반도체 기판의 제조 방법 및 그것에 의해서 얻어진 질소 화합물 반도체 기판, 절연층 매립형의 반도체 기판인 단결정 SiC 기판의 제조 방법 및 그것에 의해서 얻어진 단결정 SiC 기판에 관한 것이다.
질화갈륨이나 질화알루미늄 등의 질소 화합물은 직접 천이형의 와이드 갭 반도체이며, 실리콘 반도체와 비교하여 절연 파괴 전계나 포화 전자 속도, 화학적 안정성이 우수하기 때문에, 차세대의 발광 디바이스나 반도체 디바이스 재료로서 주목을 모으고 있다. 또한, 매립 절연층을 갖는 SOI 기판은 회로의 고속화와 저소비 전력화를 도모함에 있어서 우수하여, 차세대의 LSI 기판으로서 유망시되고 있다. 따라서, 이들 2가지 특징을 융합한 절연층 매립형 질소 화합물 반도체 기판이 반도체 디바이스 재료로서 매우 유망하다.
상기 매립 절연층을 갖는 질소 화합물 반도체 기판의 제조 방법으로서, SOI 기판 위에 탄화 실리콘층을 에피택시얼 성장시키고, 또한 그 위에 질화물 반도체층을 에피택시얼 성장시키는 방법이 제안되어 있다(예를 들면, 하기 특허문헌 1).
상기 특허문헌 1과 같이, 질소 화합물 반도체의 하지 기판으로서 탄화 실리콘 결정을 사용하는 주된 이유는 탄화 실리콘과 질소 화합물 반도체의 격자정수의 미스 매치가 비교적 작고, SOI 기판의 표면 실리콘층 위에 직접 질소 화합물 반도체를 에피택시얼 성장시킨 경우와 비교하여, 질소 화합물 반도체 헤테로 계면의 불일치 전위(misfit dislocation)의 발생을 억제하는 것이 가능하기 때문이다.
일 예로서, 질화갈륨 결정과, 그 하지 기판으로서 종래 사용되어 온 사파이어나 실리콘과의 격자정수의 미스 매치는 각각 약 16%, 약 20%인 것에 대하여, 질화갈륨과 탄화 실리콘의 격자정수의 미스 매치는 약 3.5%로, 사파이어나 실리콘의 경우와 비교하여 현저하게 작다.
그러나, SOI 기판 위에 탄화 실리콘층을 에피택시얼 성장시키고, 또한 그 위에 질화물 반도체층을 에피택시얼 성장시키는 방법에서는 탄화 실리콘과 실리콘의 계면에 결정 결함이 발생하기 쉽다는 문제가 있었다.
그래서, 상기 문제를 해결하기 위해서, SOI 기판의 표면 실리콘 막을 탄화하여 탄화 실리콘층으로 변성시킴으로써, 매립 산화막을 갖는 탄화 실리콘 기판을 제조하고, 그 위에 질화갈륨층을 에피택시얼 성장시키는 방법이 제안되어 있다(예를 들면, 하기 특허문헌 1 및 2).
한편, SOI 기판의 표면 실리콘 막을 탄화하여 탄화 실리콘층으로 변성시킴으로써, 매립 절연층을 갖는 SiC 기판을 비용적으로 메리트가 있는 대 구경화를 용이하게 실현하면서 제조할 수 있는 제법으로서, 예를 들면 하기의 특허문헌 3에 기재된 방법이 제안되어 있다. 이 방법은 소정 두께의 표면 실리콘층과 매립 절연층(SiO2층)을 갖는 SOI 기판(절연층 매립형 Si 기판)을 사용하여 제작한다. 즉, 상기 SOI 기판의 표면 Si층을 10nm 정도로 박막화하고, 이것을 수소 가스와 탄화수소계 가스의 혼합 가스 분위기의 가열 노(爐) 내에 소정 시간 가열 처리함으로써, 상기 표면 실리콘층을 고온에서 탄화 처리하여 단결정 SiC 박막으로 변성하고, 상기 단결정 SiC 박막을 시드층(seed layer)으로 하여 에피택시얼법에 의해 SiC층을 성장시키는 것이 행하여진다.
한편, 단결정 SiC(탄화 실리콘)는 열적, 화학적 안정성이 우수하고, 기계적 강도도 강하며, 방사선 조사에도 강하다는 특성으로부터, 차세대의 반도체 디바이스 재료로서 주목을 모으고 있다. 또한, 매립 절연층을 갖는 SOI 기판은 회로의 고속화와 저소비 전력화를 도모함에 있어서 우수하고, 차세대의 LSI 기판으로서 유망시되고 있다. 따라서, 이들 2가지 특징을 융합한 절연층 매립형 반도체 SiC 기판이 반도체 디바이스 재료로서 매우 유망하다.
상기 절연층 매립형 반도체 SiC 기판을 비용적으로 메리트가 있는 대 구경화를 용이하게 실현하면서 제조할 수 있는 제법으로서, 예를 들면 하기의 특허문헌 3에 기재된 방법이 제안되어 있다. 이 방법은 소정 두께의 표면 실리콘층과 매립 절연층(SiO2층)을 갖는 SOI 기판(절연층 매립형 Si 기판)을 사용하여 제작한다. 즉, 상기 SOI 기판의 표면 Si층을 10nm 정도로 박막화하고, 이것을 수소 가스와 탄화수소계 가스의 혼합 가스 분위기의 가열 노 내에 소정 시간 가열 처리함으로써, 상기 표면 실리콘층을 고온에서 탄화 처리하여 단결정 SiC 박막으로 변성하고, 상기 단결정 SiC 박막을 시드층으로 하여 에피택시얼법에 의해 SiC층을 성장시키는 것이 행하여진다.
상기 특허문헌 3에 기재된 방법에서는 상기 탄화 처리에 의해, 두께 약 10nm이하의 표면 실리콘층을 모두 탄화하여 단결정 SiC 박막(SiC 시드층)을 생성하고 있다. 그런데, 이렇게 하면, 매립 산화막과 SiC 박막의 계면에 불규칙하면서도 커다란 "꾸불꾸불함"이 발생하여 버린다. 즉, 변성된 SiC층과 매립되어 있는 SiO2층의 계면은 고온하에서 불안정하고, 특히 SiC가 SiO2층으로 침입하기 쉬운데다가, Si→SiC 반응이 급격하게 진행하기 때문에, 상기 SiC/SiO2 계면이 불안정하게 되어, 계면이 거칠어져서 파도치는 듯한 상태로 된다.
이러한 계면의 "꾸불꾸불함"은 때로는 10nm를 넘는 정도로도 되고, SiC층의 두께에 편차가 생기는 결과로 되는데다가, 생성한 SiC 박막 자체에까지 "꾸불꾸불함"이 생겨 버려, 반도체 디바이스로서 사용할 때 큰 문제가 되는 것이 예상된다. 또한, 계면 및 SiC 박막 자체 "꾸불꾸불함"이 존재하는 상태에서, 그 SiC 박막 위에 SiC층을 에피택시얼 성장시키면, 성장시킨 SiC층 자체의 결정성이 대폭 열화하는데다가, 표면 상태도 거친 상태가 되기 쉽다는 문제도 있었다.
그래서, SOI 기판을 탄소계 가스 분위기에서 가열하여 표면 실리콘층을 SiC 시드층으로 변성시키는 단결정 SiC 기판의 제조 방법으로서, 상기 변성에 앞서서, 표면 실리콘층에 대하여 질소를 이온 주입함으로써, 표면 실리콘층에 있어서의 매립 절연층의 계면 근방 영역에 질소 함유 실리콘층을 형성함으로써, 변성에 의해 생성된 SiC가 매립 절연층 중으로 침입하는 것을 방지하고, 막 두께가 균일한 단결정 SiC 박막을 형성하는 방법이 제안되어 있다(하기 특허문헌 4).
특허문헌 1: 일본 공개특허공보 제(평)10-287497호 특허문헌 2: 일본 공개특허공보 제(평)8-236445호 특허문헌 3: 일본 공개특허공보 2003-224248호 특허문헌 4: 일본 공개특허공보 2005-268460호
그러나, 상기 특허문헌 3에 기재된 방법에서는 상기 탄화 처리에 의해, 두께 약 10nm 이하의 표면 실리콘층을 모두 탄화하여 단결정 SiC 박막(SiC 시드층)을 생성하고 있다. 그런데, 이렇게 하면, 매립 산화막과 SiC 박막의 계면에 불규칙하면서도 큰 "꾸불꾸불함"이 발생하여 버린다. 즉, 변성된 SiC층과 매립되어 있는 Si02층의 계면은 고온하에서 불안정하고, 특히 SiC가 SiO2층으로 침입하기 쉬운데다가, Si→SiC 반응이 급격하게 진행하기 때문에, 상기 SiC/SiO2 계면이 불안정하게 되고, 계면이 거칠어져서 물결치는 듯한 상태로 된다.
이러한 계면의 "꾸불꾸불함"은 때로는 10nm를 넘는 정도로도 되어, SiC층의 두께에 편차가 생기는 결과로 되는데다가, 생성한 SiC 박막 자체에까지 "꾸불꾸불함"이 생겨 버려, 반도체 디바이스로서 사용할 때에 큰 문제가 되는 것이 예상된다. 또한, 계면 및 SiC 박막 자체 "꾸불꾸불함"이 존재하는 상태로, 그 SiC 박막 위에 SiC층을 에피택시얼 성장시키면, 성장시킨 SiC층 자체의 결정성이 대폭 열화하는 동시에, 표면 상태도 거친 상태로 되기 쉽다는 문제도 있었다. 또한, SiC층에 꾸불꾸불함이 생기거나 결정성이 저하함에 따라, 상기 SiC층 위에 에피택시얼 성장시키는 질화물 반도체의 결정성도 열화하는 문제가 있었다.
그래서, SOI 기판을 탄소계 가스 분위기에서 가열하여 표면 실리콘층을 SiC 시드층으로 변성시키는 단결정 SiC 기판의 제조 방법으로서, 상기 변성에 앞서서, 표면 실리콘층에 대하여 질소를 이온 주입함으로써, 표면 실리콘층에 있어서의 매립 절연층의 계면 근방 영역에 질소 함유 실리콘층을 형성함으로써, 변성에 의해 생성된 SiC가 매립 절연층 중으로 침입하는 것을 방지하고, 막 두께의 균일한 단결정 SiC 박막을 형성하는 방법이 제안되어 있다(상기 특허문헌 4).
그러나, 상기 특허문헌 4의 방법에서는 계면의 "꾸불꾸불함"은 방지할 수 있지만, 질소 함유 실리콘층의 질소 함유량을 1 내지 30원자%로 매우 크게 해야 하고, 일반적으로 반도체 소자 제조에 사용되는 이온 주입과 비교하여 100 내지 1000배의 도즈량이 필요하게 된다. 이 때문에, 대전류에서의 이온 주입을 위해서 매우 고가의 장치가 필요하게 되고, 이온 주입 자체도 장시간을 요하기 때문에, 단위 시간당 생산량이 낮아 비용이 비싸지는 문제가 있다.
또한, 상기 특허문헌 2의 방법에서는 계면의 "꾸불꾸불함"은 방지할 수 있지만, 질소 함유 실리콘층의 질소 함유량을 1 내지 30원자%로 매우 크게 해야 하고, 일반적으로 반도체 소자 제조에 사용되는 이온 주입과 비교하여 100 내지 1000배의 도즈량이 필요하게 된다. 이 때문에, 대전류에서의 이온 주입을 위해서 매우 고가의 장치가 필요가 되고, 이온 주입 자체도 장시간을 요하기 때문에, 단위 시간당의 생산량이 낮고 비용이 비싸지는 문제가 있다.
본 발명은 상기와 같은 사정을 감안하여 이루어진 것으로, 결정성이 양호한 질소 화합물 반도체층이 얻어지고, 게다가 저렴한 비용으로 생산성이 양호한 질소 화합물 반도체 기판의 제조 방법 및 그것에 의해서 얻어진 질소 화합물 반도체 기판의 제공을 목적으로 한다.
또한, 본 발명은 상기와 같은 사정을 감안하여 이루어진 것으로, SiC층과 SiO2 등의 매립 절연층의 계면을 균일한 상태로 하여 결정성이 양호한 SiC층이 얻어지고, 더욱이 저렴한 비용으로 생산성이 양호한 단결정 SiC 기판의 제조 방법 및 그것에 의해서 얻어진 단결정 SiC 기판의 제공을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명의 질소 화합물 반도체 기판의 제조 방법은 소정 두께의 표면 Si층과 매립 절연층을 갖는 Si 기판을 준비하는 공정과, 상기 Si 기판을 탄소계 가스 분위기 중에서 가열하여 상기 표면 Si층을 단결정 SiC층으로 변성시킬 때, 상기 매립 절연층과의 계면 근방의 Si층을 잔존 Si층으로서 잔류시키는 공정과, 표면의 단결정 SiC에 대하여 또한 질소 화합물 반도체를 에피택시얼 성장시키는 공정을 실시하는 것을 요지로 한다.
또한, 상기 목적을 달성하기 위해서, 본 발명의 질소 화합물 반도체 기판은 매립 절연층을 갖는 단결정 Si 기판의 상기 매립 절연층보다 표면측에 단결정 SiC층이 형성되고, 상기 단결정 SiC층과 매립 절연층의 계면 근방에 Si층이 형성되는 동시에, 상기 단결정 SiC층 위에 질소 화합물 반도체층이 형성된 것을 요지로 한다.
상기 목적을 달성하기 위해서, 본 발명의 단결정 SiC 기판의 제조 방법은 소정 두께의 표면 Si층과 매립 절연층을 갖는 Si 기판을 준비하고, 상기 Si 기판을 탄소계 가스 분위기 중에서 가열하여 상기 표면 Si층을 단결정 SiC층으로 변성시키는 단결정 SiC 기판의 제조 방법이며, 상기 표면 Si층을 단결정 SiC층으로 변성시킬 때, 매립 절연층과의 계면 근방의 Si층을 잔존 Si층으로서 잔류시키는 것을 요지로 한다.
또한, 상기 목적을 달성하기 위해서, 본 발명의 단결정 SiC 기판은 매립 절연층을 갖는 단결정 Si 기판의 상기 매립 절연층보다 표면측에 단결정 SiC층이 형성된 단결정 SiC 기판이며, 상기 단결정 SiC층과 매립 절연층의 계면 근방에 Si층이 형성되어 있는 것을 요지로 한다.
즉, 본 발명의 질소 화합물 반도체 기판의 제조 방법은 상기 표면 Si층을 단결정 SiC층으로 변성시킬 때, 매립 절연층과의 계면 근방의 Si층을 잔존 Si층으로서 잔류시킴으로써, 그 하부의 매립 절연층과의 계면의 평탄성이 대폭 개선되고, 계면의 "꾸불꾸불함"을 대폭 작게 할 수 있다. 이렇게, 매립 절연층과 잔존 Si층의 계면의 평탄성이 향상되기 때문에, 표면에 형성되는 단결정 SiC층 자체에 발생하는 "꾸불꾸불함"도 대폭 저감된다. 이렇게, 꾸불꾸불함이 적은 단결정 SiC층이 형성되기 때문에, 그 위에 에피택시얼 성장으로 형성되는 질소 화합물 반도체도 결정성이 대폭 개선되고, 반도체 디바이스로서의 성능을 대폭 향상시킨다. 그리고, 이온 주입 등에 의하지 않기 때문에, 상술한 고품질의 반도체 디바이스로서의 질소 화합물 반도체 기판을 저렴한 비용으로 생산성 좋게 제조할 수 있다.
본 발명에 있어서, 상기 변성시킨 단결정 SiC층 위에 또한 단결정 SiC를 에피택시얼 성장시키고, 상기 에피택시얼 성장시킨 단결정 SiC에 대하여 질소 화합물 반도체를 에피택시얼 성장시키는 경우에는 단결정 SiC층의 상층에 또한 에피택시얼 성장에 의해 SiC를 형성할 때, 성장하는 SiC의 결정성이 향상되기 때문에, 그 위에 에피택시얼 성장시키는 질소 화합물 반도체도 결정성이 양호하게 되고, 양호한 질소 화합물 반도체 디바이스가 얻어진다.
본 발명에 있어서, 상기 잔존 Si층의 두께가 3 내지 20nm인 경우에는 매립 절연층과 잔존 Si층의 계면 및 단결정 SiC층 자체의 평탄성을 향상시키는 효과가 충분히 얻어지는 동시에, 단결정 SiC층의 하층에 보이드 등의 결함이 거의 생기지 않는다. 따라서, 양호한 질소 화합물 반도체 디바이스가 얻어진다.
또한, 본 발명의 질소 화합물 반도체 기판은 상기 표면 Si층을 단결정 SiC층으로 변성시킬 때, 매립 절연층과의 계면 근방의 Si층을 잔존 Si층으로서 잔류시킴으로써, 그 하부의 매립 절연층과의 계면의 평탄성이 대폭 개선되고, 계면의 "꾸불꾸불함"을 대폭 작게 할 수 있다. 이렇게, 매립 절연층과 잔존 Si층의 계면의 평탄성이 향상되기 때문에, 표면에 형성되는 단결정 SiC층 자체에 발생하는 "꾸불꾸불함"도 대폭 저감된다. 이렇게, 꾸불꾸불함이 적은 단결정 SiC층이 형성되기 때문에, 그 위에 에피택시얼 성장으로 형성되는 질소 화합물 반도체도 결정성이 대폭 개선되고, 반도체 디바이스로서의 성능을 대폭 향상시킨다. 그리고, 이온 주입 등에 의하지 않기 때문에, 상술한 고품질의 반도체 디바이스로서의 질소 화합물 반도체 기판을 저렴한 비용으로 생산성 좋게 제조할 수 있다.
즉, 본 발명의 단결정 SiC 기판의 제조 방법은 상기 표면 Si층을 단결정 SiC층으로 변성시킬 때, 매립 절연층과의 계면 근방의 Si층을 잔존 Si층으로서 잔류시킴으로써, 그 하부의 매립 절연층과의 계면의 평탄성이 대폭 개선되고, 계면의 "꾸불꾸불함"을 대폭 작게 할 수 있다. 매립 절연층과 잔존 Si층의 계면의 평탄성이 향상되기 때문에, 표면에 형성되는 단결정 SiC층 자체에 발생하는 "꾸불꾸불함"도 대폭 저감된다. 이렇게, 꾸불꾸불함이 적은 단결정 SiC층이 형성되기 때문에, 반도체 디바이스로서의 성능을 대폭 향상시킨다. 그리고, 이온 주입 등에 의하지 않기 때문에, 상술한 고품질의 단결정 SiC 기판을 저렴한 비용으로 생산성 좋게 제조할 수 있다.
본 발명에 있어서, 상기 매립 절연층과의 계면 근방에 잔존 Si층이 잔류된 단결정 SiC 기판에 대하여 에피택시얼 성장시킴으로써, 표면의 단결정 SiC층의 상층에 또한 단결정 SiC를 성장시키는 경우에는, 이와 같이 단결정 SiC층의 상층에 또한 에피택시얼 성장에 의해 SiC를 형성할 때에도, 성장하는 SiC의 결정성이 향상되기 때문에, 깨끗한 단결정이며 두께도 균일한 SiC가 얻어지게 된다.
본 발명에 있어서, 상기 잔존 Si층의 두께가 3 내지 20nm인 경우에는 매립 절연층과 잔존 Si층의 계면 및 단결정 SiC층 자체의 평탄성을 향상시키는 효과가 충분히 얻어지는 동시에, 단결정 SiC층의 하층에 보이드 등의 결함이 거의 생기지 않고, 양호한 반도체 디바이스가 얻어진다.
또한, 본 발명의 단결정 SiC 기판은 상기 단결정 SiC층과 매립 절연층의 계면 근방에 Si층이 형성되어 있기 때문에, 그 하부의 매립 절연층과의 계면의 평탄성이 대폭 개선되고, 계면의 "꾸불꾸불함"을 대폭 작게 할 수 있다. 매립 절연층과 잔존 Si층의 계면의 평탄성이 향상되기 때문에, 표면에 형성되는 단결정 SiC층 자체에 발생하는 "꾸불꾸불함"도 대폭 저감된다. 이렇게, 꾸불꾸불함이 적은 단결정 SiC층이 형성되기 때문에, 반도체 디바이스로서의 성능을 대폭 향상시킨다.
도 1은 본 발명의 일 실시형태의 질소 화합물 반도체 기판의 제조 방법을 도시하는 도면.
도 2는 상기 질소 화합물 반도체 기판의 제조 방법에 사용하는 장치를 도시하는 도면.
도 3은 본 발명의 제 2 실시형태의 질소 화합물 반도체 기판의 제조 방법을 도시하는 도면.
도 4는 SOI-Ref를 출발 재료로 한 비교예 1의 제법에 있어서의, 단결정 SiC층 형성 직후의 샘플의 단면 TEM상.
도 5는 SOI-A를 출발 재료로 한 실시예 1의 제법에 있어서의, 단결정 SiC층 형성 직후의 샘플의 단면 TEM상.
도 6은 SOI-A를 출발 재료로 한 실시예 2의 제법에 의한, SiC 에피택시얼층 형성 직후의 샘플의 단면 TEM상.
도 7은 SOI-A를 출발 재료로 한 실시예 2의 제법에 의한, GaN 에피택시얼층 형성 후의 샘플의 단면 TEM상.
도 8은 본 발명의 일 실시형태의 단결정 SiC 기판의 제조 방법을 도시하는 도면.
도 9는 상기 단결정 SiC 기판의 제조 방법에 사용하는 장치를 도시하는 도면.
도 10은 SOI-Ref를 출발 재료로 한 비교예 1의 제법에 의한 단결정 SiC층(시드층)의 단면 TEM상.
도 11은 SOI-A를 출발 재료로 한 실시예 1의 제법에 의한 단결정 SiC층(시드층)의 단면 TEM상.
도 12는 SOI-A를 출발 재료로 한 실시예 2의 제법에 의한 단결정 SiC 에피택시얼층의 단면 TEM상.
다음으로, 본 발명을 실시하기 위한 최선의 형태를 설명한다.
도 1은 본 발명의 질소 화합물 반도체 기판의 제조 방법의 일 실시형태를 도시하는 도면이다.
이 질소 화합물 반도체 기판의 제조 방법은 우선, 소정 두께의 표면 Si층(3)과 매립 절연층(4)을 갖는 Si 기판(1)을 준비하고, 상기 Si 기판(1)의 표면 Si층(3)의 두께를 6nm 내지 40nm 정도로 박막화한다(도 1a). 그 다음에, 상기 Si 기판(1)을 탄소계 가스 분위기 중에서 가열하여 상기 표면 Si층(3)을 단결정 SiC층(6)으로 변성시킨다(도 1b). 이 때, 매립 절연층(4)과의 계면(8) 근방의 Si층을 잔존 Si층(5)으로서 잔류시키는 것이 행하여진다. 그 다음에, 상기 단결정 SiC층(6)을 시드층으로서 에피택시얼 성장에 의해, 단결정 SiC 에피택시얼층(7)을 성장시킨다(도 1c). 또한, 상기 에피택시얼 성장으로 형성된 단결정 에피택시얼 SiC층(7) 위에, 에피택시얼 성장에 의해 질소 화합물 반도체층(15)을 형성한다.
이하, 각 공정에 대하여 상세하게 설명한다.
상기 Si 기판(1)은 Si 모재(2)의 표면 근방에 매립 절연층(4)으로서 소정 두께의 SiO2층이 형성되고, 표면에 소정 두께의 표면 Si층(3)이 형성된 것이다. 상기 매립 절연층(4)의 두께는 약 1 내지 200nm 정도의 두께로 되도록 설정되어 있다.
그 다음에, 상기 Si 기판(1)의 표면 Si층(3)의 두께를 얇게 하여 박막화한다. 이 박막화는 예를 들면, Si 기판(1)을 산화 분위기에서 가열 처리함으로써, 매립 절연층(4)과의 계면(8) 근방에 원하는 두께의 Si층을 잔존시키도록, 표면 Si층(3)의 표면으로부터 소정 깊이를 산화시켜서 산화물층(9)을 형성한 후, 표면의 산화물층(9)을 플루오르화수소산 등으로 에칭함으로써 제거하고, 계면(8) 근방에 잔존시킨 원하는 두께의 Si층을 노출시킴으로써 박막화하는 것이 행해진다.
이 때, 박막화한 표면 Si층(3)의 두께는 6nm 내지 40nm 정도로 설정하는 것이 바람직하고, 보다 바람직한 것은 8nm 내지 30nm 정도이며, 보다 더 바람직한 것은 10nm 내지 27nm 정도이다.
상기 박막화한 표면 Si층(3)의 두께가 6nm 미만에서는 그 후의 변성 공정에 의해 충분한 두께의 잔존 Si층(5)을 잔류시킬 수 없는데다가, 충분한 두께의 1차 단결정 SiC층(6)도 생성할 수 없기 때문이다. 또한, 상기 박막화한 표면 Si층(3)의 두께가 40nm를 초과하면, 후술하는 변성 처리에 시간을 요하게 되거나, 잔존 Si층(5)의 두께가 지나치게 두꺼워져 상기 계면(8) 근방에 보이드 등의 결함이 생기기 쉬워지기 때문이다.
상기 박막화 후의 표면 Si층(3)의 두께는 Si 기판(1)을 산화 분위기에서 가열 처리하여 산화물층(9)을 형성할 때의 분위기, 온도, 시간 등의 산화 처리 조건을 조정하고, 원래의 표면 Si층(3)의 두께에 대하여 형성시키는 산화물층(9)의 두께를 조정함으로써 설정할 수 있다.
그 다음에, 상기 Si 기판(1)을 탄소계 가스 분위기 중에서 가열하여 상기 표면 Si층(3)을 단결정 SiC층(6)으로 변성시킨다.
상기 변성 공정은 예를 들면, 도 2에 도시하는 장치에 의해 행해진다. 이 장치는 히터(11)를 갖는 가열 노(10)와, 상기 가열 노(10) 내에 도입되는 분위기 가스(수소 가스(G1) 및 탄화수소 가스(G2))를 저류하는 봄베(13, 14)를 구비하고 있다. 12는 수소 가스(G1)와 탄화수소 가스(G2)를 혼합하여 혼합 가스로서 가열 노(10)에 공급하는 혼합기이다.
상기 장치에 의해, 상기 Si 기판(1)을 가열 노(10) 내에 설치하고, 상기 가열 노(10) 내에 수소 가스(G1)와 탄화수소계 가스(G2)의 혼합 가스(G1+G2)를 공급하면서, 가열 노(10) 내의 분위기 온도를 상승시키고, 상기 Si 기판(1)의 표면 Si층(3)을 단결정 SiC층(6)으로 변성시키는 것이 행하여진다.
더욱 상세하게 설명하면, 상기 Si 기판(1)을 가열 노(10) 내에 설치하고, 가열 노(10) 내에 수소 가스(G1)에 대하여 탄화수소계 가스(G2)를 1체적%의 비율로 혼합한 혼합 가스(G1+G2)를 공급한다. 또한, 이 혼합 가스(G1+G2)의 공급과 동일하게 하여, 가열 노(10) 내의 분위기 온도를 500℃ 내지 실리콘의 용융점 미만, 바람직하게는 1200 내지 1405℃로 가열한다. 이 가열에 의해, Si 기판(1)의 표면 Si층(3)을 단결정 SiC층(6)으로 변성시킨다.
여기에서, 상기 수소 가스(G1)는 캐리어 가스이며, 탄화수소 가스(G2)로서는 예를 들면 프로판 가스를 사용한다. 예를 들면, 수소 가스(G1)의 봄베(13)로부터의 공급량이 1000cc/분이면, 탄화수소 가스(G2)의 봄베(14)로부터의 공급량을 10cc/분으로 한다. 단결정 SiC층(6)의 두께는 동층의 결손 결함의 저감 및 3차원 성장 억제를 위해, 3nm 내지 20nm 정도로 설정하는 것이 바람직하고, 보다 바람직한 것은 4nm 내지 10nm 정도이며, 보다 더 바람직한 것은 5nm 내지 7nm 정도이다.
이 때, 표면 Si층(3)에 있어서의 표면 Si층(3)과 매립 절연층(4)의 계면(8) 근방 영역에 잔존 Si층(5)을 잔류시키는 것이 행하여진다. 상기 잔존 Si층(5)의 두께는 3 내지 20nm로 설정하는 것이 바람직하고, 보다 바람직한 것은 3 내지 17nm이다. 상기 잔존 Si층(5)의 두께가 3nm 미만이면, 잔존 Si층(5)과 매립 절연층(4)과의 계면(8)의 평탄성을 향상시키는 효과가 부족하고, 상기 잔존 Si층(5)의 두께가 20nm를 초과하면, 상기 계면(8) 근방에 보이드 등의 결함이 생기기 쉬워지기 때문이다.
상기 잔존 Si층(5)의 두께는 변성 처리의 분위기, 온도, 시간 등의 조건을 조절함으로써, 박막화하였을 때의 표면 Si층(3)의 두께에 대하여 형성시키는 단결정 SiC층(6)의 두께를 조절함으로써 설정할 수 있다.
필요에 따라서, 상기 공정을 과잉으로 행하여 단결정 SiC층(6)을 상기 단결정 SiC층(6) 위에 퇴적시키는 것이 행해진다. 상기 공정을 과잉으로 행함(예를 들면 수분 내지 수시간 계속시킴)으로써, 상기 단결정 SiC층(6) 위에 탄소 박막이 퇴적된다.
그 다음에, 상기 단결정 SiC층(6)을 시드층으로서 에피택시얼 성장에 의해, 단결정 SiC를 성장시키고, 단결정 SiC 에피택시얼층(7)을 퇴적시킨다.
상기 단결정 SiC 에피택시얼층(7)의 에피택시얼 성장은 예를 들면, 하기의 조건에 의해 단결정 SiC를 성장시킬 수 있다. 즉, 단결정 SiC층(6)이 형성된 Si 기판(1)을 처리 챔버 내에 배치하고, 상기 처리 챔버 내에 모노메틸실란 또는 실란 및 프로판 등의 탄화수소계를 함유하는 원료 가스를, 대기압 이하의 압력하에 있어서 약 1 내지 1000sccm 정도의 가스 유량으로 공급하면서, 온도 500℃ 내지 실리콘의 용융점 미만, 바람직하게는 800 내지 1405℃에서 처리함으로써, 상기 단결정 SiC층(6)을 시드층으로서 에피택시얼 성장에 의해, 단결정 SiC를 성장시킬 수 있다.
여기에서, 상기 변성 처리나 에피택시얼 성장으로 형성되는 SiC나 매립 절연층(4; SiO2)을 구성하는 Si분은 고온화에 있어서 일부가 CO2로 되어 승화한다고 생각된다. 또한, SiC와 SiO2가 접촉한 상태에서 고온화에 노출되면, SiC와 SiO2 사이에서 상호 변성한다고 생각된다.
이 때, 단결정 SiC층(6)과 매립 절연층(4; SiO2) 사이에 잔존 Si층(5)이 존재하지 않으면, 단결정 SiC층(6)을 구성하는 SiC의 일부가 SiO2로 변성하거나, 반대로 매립 절연층(4)을 구성하는 SiO2 일부가 SiC로 변성하는 것이 발생하고, 결과적으로, 단결정 SiC층(6)과 매립 절연층(4)의 계면의 평탄성이 무너져, "꾸불꾸불함"으로 되어 나타나는 것으로 생각된다.
그래서, 본 발명과 같이, 변성 처리 후에 단결정 SiC층(6)과 매립 절연층(4; SiO2) 사이에 적절한 두께의 잔존 Si층(5)을 존재시킴으로써, 상기와 같은 SiC와 SiO2와 상호 변성이 방지되고, 잔존 Si층(5)과 매립 절연층(4)의 계면(8)의 평탄성이 유지되는 것으로 생각된다. 또한, 변성 처리 후에 단결정 SiC층(6)에 어떠한 결함이 있는 경우라도, 잔존 Si층(5)의 존재에 의해 결함이 매립 절연층(4)까지 이르지 않고, Si의 승화를 방지하여, 잔존 Si층(5)과 매립 절연층(4)의 계면(8)의 평탄성이 유지되는 것으로 생각된다.
잔존 Si층(5)과 매립 절연층(4)의 계면(8)의 평탄성이 유지되면, 변성 처리에 의해 얻어지는 단결정 SiC층(6)의 두께도 평탄화되어, 결정면이 가지런한 상태로 된다고 생각된다. 그렇다면, 그 후에 에피택시얼 성장에 의해 단결정 SiC를 성장시킨 경우에도, 가지런한 상태의 SiC의 결정성이 유지되기 때문에, 종래보다도 훨씬 깨끗한 단결정으로 막 두께도 균일한 단결정 SiC 에피택시얼층(7)이 얻어지게 된다.
그 다음에, 도 1d에 도시하는 바와 같이, 상기 단결정 SiC 에피택시얼층(7) 위에, 에피택시얼 성장에 의해 질소 화합물 반도체층(15)을 퇴적시킨다.
상기 질소 화합물 반도체층(15)의 에피택시얼 성장은 예를 들면, 하기의 조건에 의해 행할 수 있다. 즉, 단결정 SiC 에피택시얼층(7)이 형성된 Si 기판(1)을 처리 챔버 내에 배치하고, 상기 처리 챔버 내에 유기 Al계 가스 및/또는 유기 Ga계 가스 및 암모니아 가스를 함유하는 원료 가스를 대기압 이하의 압력하에 있어서 약 100 내지 5000sccm 정도의 가스 유량으로 공급하고, 온도 500℃ 내지 실리콘의 용융점 미만, 바람직하게는 400 내지 1200℃ 정도로 처리함으로써, 상기 단결정 SiC 에피택시얼층(7) 위에 에피택시얼 성장에 의해, AlN층, GaN층, AlGaN층 등의 어느 하나 혹은 이들의 적층 구조의 질소 화합물 반도체층(15)을 성장시킬 수 있다.
도 3은 본 발명의 제 2 실시형태를 도시한다.
이 예에서는 매립 절연층(4)을 갖는 Si 기판(1)을 탄소계 가스 분위기 중에서 가열하여 표면 Si층(3)을 단결정 SiC층(6)으로 변성시킨 후, 에피택시얼 성장에 의한 SiC의 성장을 실시하지 않고, 상기 단결정 SiC층(6) 위에 에피택시얼 성장에 의해, 상술한 질소 화합물 반도체층(15)을 성장시킨 것이다. 그 이외에는 상기 실시형태와 같다.
또한, 각 실시형태에 있어서, 질소 화합물 반도체층(15)으로서 AlN층, GaN층, AlGaN층의 어느 하나 혹은 이들의 적층 구조인 것을 예시하였지만, 이것에 한정되지 않으며, 그 외 각종 질소 화합물 반도체를 적용할 수 있는 취지이다.
이렇게 함으로써, 상기 표면 Si층(5)을 단결정 SiC층(6)으로 변성시킬 때, 매립 절연층(4)과의 계면(8) 근방의 Si층을 잔존 Si층(5)으로서 잔류시킴으로써, 그 하부의 매립 절연층(4)과의 계면(8)의 평탄성이 대폭 개선되고, 계면(8)의 "꾸불꾸불함"을 대폭 작게 할 수 있다. 이렇게, 매립 절연층(4)과 잔존 Si층(5)의 계면(8)의 평탄성이 향상되기 때문에, 표면에 형성되는 단결정 SiC층(6) 자체에 발생하는 "꾸불꾸불함"도 대폭 저감된다. 이렇게, 꾸불꾸불함이 적은 단결정 SiC층(6)이 형성되기 때문에, 그 위에 에피택시얼 성장으로 형성되는 질소 화합물 반도체층(15)도 결정성이 대폭 개선되어, 반도체 디바이스로서의 성능을 대폭 향상시킨다. 그리고, 이온 주입 등에 의하지 않기 때문에, 상술한 고품질의 반도체 디바이스로서의 질소 화합물 반도체 기판을 저렴한 비용으로 생산성 좋게 제조할 수 있다.
또한, 상기 변성시킨 단결정 SiC층(6) 위에 또한 단결정 SiC를 에피택시얼 성장시키고, 상기 에피택시얼 성장시킨 단결정 SiC에 대하여 질소 화합물 반도체를 에피택시얼 성장시키는 경우에는 단결정 SiC층(6)의 상층에 또한 에피택시얼 성장에 의해 SiC를 형성할 때, 성장하는 SiC의 결정성이 향상되기 때문에, 그 위에 에피택시얼 성장시키는 질소 화합물 반도체층(15)도 결정성이 양호하게 되고, 양호한 질소 화합물 반도체 디바이스가 얻어진다.
또한, 상기 잔존 Si층(5)의 두께가 3 내지 20nm인 경우에는 매립 절연층(4)과 잔존 Si층(5)의 계면(8) 및 단결정 SiC층(6) 자체의 평탄성을 향상시키는 효과가 충분히 얻어지는 동시에, 단결정 SiC층(6)의 하층에 보이드 등의 결함이 거의 생기지 않는다. 따라서, 양호한 질소 화합물 반도체 디바이스가 얻어진다.
실시예 A
[실시예 A1]
표면 Si층(3)의 두께가 10 내지 14nm인 (111)SIMOX 기판(SOI-A), 표면 Si층(3)의 두께가 18 내지 22nm인 (111)SIMOX 기판(SOI-B)의 (111)접합 SOI 기판(SOI-C)을 출발 재료로서 준비하였다. 상기 각 SOI 기판을 시료로서 전기 노에 삽입하고, 프로판 가스와 수소 가스를 각각 유량 100sccm 및 10SLM으로 상기 전기 노에 도입하면서, 전기 노내 분위기가 1250℃에 도달할 때까지 가열 승온하고, 상기 온도로 15분간 유지하였다.
이 공정에 의해, 표면 Si층(3)은 표면측으로부터 3 내지 7nm의 실리콘층이 탄화되어, 3 내지 7nm 두께의 단결정 SiC층(6; 시드층)으로 변성되었다. SOI-A, SOI-B, SOI-C는 각각 그 하층부에, 3 내지 11nm, 9 내지 19nm, 약 9900 내지 1100nm의 잔존 Si층(5)이 잔존한 막 구조로 되었다.
이 후, 전기 노의 가열용 히터로의 통전을 막고, 동시에 상기 양 가스의 도입을 막는 한편, 유량 10SLM의 질소를 노 내에 도입하여 상기 양 가스와 치환하였다. 이 상태에서 전기 노의 분위기 온도가 700℃로 될 때까지 냉각한 후, 상기 분위기 온도를 700℃로 유지한 채 질소 가스의 도입을 막고, 동시에 유량 10sccm의 산소 가스를 1시간 도입하였다. 이 산소 가스의 도입은 프로판 가스의 도입에 의해 SiC가 생성되었을 때, 과잉의 탄소가 시료 표면에 부착되므로, 이 과잉 탄소를 산소와 반응시켜서 CO2를 발생시켜, 효과적으로 상기 과잉 탄소를 제거하기 위해서이다. 그 다음에, 상기 산소의 도입을 막고, 재차 유량 4SLM의 질소 가스를 도입하고, 시료 전체가 소정의 저온, 예를 들면 80℃ 정도로 저하할 때까지 냉각하여 웨이퍼를 노 밖으로 꺼냈다.
계속하여, 웨이퍼를 감압 에피택시얼 성장 노에 삽입하고, 약 1×10-2torr의 감압하에서 디메틸알루미늄하이드라이드 가스 3sccm, 암모니아 가스 100sccm을 상기 에피택시얼 성장 노에 도입하면서, 웨이퍼 온도가 400℃에 도달할 때까지 가열 승온하고, 상기 온도에서 1분간 유지하여, 약 3nm 두께의 AlN 버퍼층을 퇴적하였다. 이 후, 에피택시얼 성장 노의 가열용 히터로의 통전을 막고, 동시에 디메틸알루미늄하이드라이드 가스 및 암모니아 가스의 도입을 막고, 이 상태에서 전기 노의 시료 전체가 소정의 저온, 예를 들면 80℃ 정도로 저하할 때까지 냉각하여 웨이퍼를 노 밖으로 꺼냈다.
계속하여, 웨이퍼를 감압 에피택시얼 성장 노에 삽입하고, 약 1torr의 감압하에서 트리메틸갈륨 가스 1sccm, 암모니아 가스 1.5SLM을 상기 에피택시얼 성장 노에 도입하면서, 웨이퍼 온도가 980℃에 도달할 때까지 가열 승온하고, 상기 온도에서 75분간 유지하여, 약 300nm 두께의 GaN 에피택시얼층을 퇴적하였다. 이 후,에피택시얼 성장 노의 가열용 히터로의 통전을 막고, 동시에 트리메틸갈륨 및 암모니아 가스의 도입을 막고, 이 상태에서 전기 노의 시료 전체가 소정의 저온, 예를 들어 80℃ 정도로 저하할 때까지 냉각하여 웨이퍼를 노 밖으로 꺼냈다.
[비교예 A1]
표면 Si층(3)의 두께가 3 내지 7nm인 (111)SIMOX 기판(SOI-Ref)을 출발 재료로서 준비하고, 상기 SOI 기판을 시료로서 전기 노에 삽입하고, 실시예 A1과 동일 조건으로 탄화 열 처리를 실시하였다. 이 공정에 의해, 표면 Si층(3)이 완전히 탄화되고, 3 내지 7nm 두께의 단결정 SiC층(6)으로 변성되고, 그 하층부는 곧바로 매립 절연층(4)과 접한 구조로 되었다. 계속하여, 웨이퍼를 감압 에피택시얼 성장 노에 삽입하고, 실시예 A1과 동일 조건으로 약 3nm 두께의 AlN 버퍼층을 퇴적하였다. 계속하여, 웨이퍼를 감압 에피택시얼 성장 노에 삽입하고, 실시예 A1과 동일 조건으로, 약 300nm 두께의 GaN 에피택시얼층을 퇴적하였다.
[실시예 A2]
표면 Si층(3)의 두께가 10 내지 14nm인 (111)SIMOX 기판(SOI-A), 표면 Si층(3)의 두께가 18 내지 22nm인 (111)SIMOX 기판(SOI-B)의 (111)접합 SOI 기판(SOI-C)을 출발 재료로서 준비하고, 실시예 A1과 동일 조건으로 탄화 열 처리를 실시하였다. 이 공정에 의해, 표면 Si층(3)은 표면측으로부터 3 내지 7nm의 실리콘층이 탄화되고, 3 내지 7nm 두께의 단결정 SiC층(6)으로 변성되었다. SOI-A, SOI-B, SOI-C는 각각 그 하층부에, 3 내지 11nm, 9 내지 19nm, 약 9900 내지 1100nm의 잔존 Si층(5)이 잔존한 막 구조로 되었다.
계속하여, 웨이퍼를 감압 에피택시얼 성장 노에 삽입하고, 약 2×10-4torr의 감압하에서 모노메틸실란을 3sccm로 상기 에피택시얼 성장 노에 도입하면서, 웨이퍼 온도가 1150℃에 도달할 때까지 가열 승온하고, 상기 온도에서 10분간 유지하고, 단결정 SiC층(시드층; 6) 위에 약 100nm 두께의 단결정 SiC 에피택시얼층(7)을 퇴적하였다.
이 후, 에피택시얼 성장 노의 가열용 히터로의 통전을 막고, 동시에 모노메틸실란 가스의 도입을 막고, 이 상태에서 전기 노의 시료 전체가 소정의 저온, 예를 들면 80℃ 정도로 저하할 때까지 냉각하여 웨이퍼를 노 밖으로 꺼냈다. 계속하여, 웨이퍼를 감압 에피택시얼 성장 노에 삽입하고, 실시예 A1과 동일 조건으로 약 3nm 두께의 AlN 버퍼층을 퇴적하였다. 계속하여, 웨이퍼를 감압 에피택시얼 성장 노에 삽입하고, 실시예 A1과 동일 조건으로, 약 300nm 두께의 GaN 에피택시얼층을 퇴적하였다.
[비교예 A2]
표면 Si층(3)의 두께가 3 내지 7nm인 (111)SIMOX 기판(SOI-Ref)을 출발 재료로서 준비하고, 상기 SOI 기판을 시료로서 전기 노에 삽입하고, 실시예 A1과 동일 조건으로 탄화 열 처리를 실시하였다. 이 공정에 의해, 표면 Si층(3)이 완전히 탄화되고, 3 내지 7nm 두께의 단결정 SiC층(6)으로 변성되고, 그 하층부는 곧바로 매립 절연층(4)과 접한 구조가 되었다.
계속하여, 웨이퍼를 감압 에피택시얼 성장 노에 삽입하고, 실시예 A2와 동일 조건으로 약 100nm 두께의 단결정 SiC 에피택시얼층(7)을 퇴적하였다. 계속하여, 웨이퍼를 감압 에피택시얼 성장 노에 삽입하고, 실시예 A1과 동일 조건으로 약 3nm 두께의 AlN 버퍼층을 퇴적하였다. 계속하여, 웨이퍼를 감압 에피택시얼 성장 노에 삽입하고, 실시예 A1과 동일 조건으로, 약 300nm 두께의 GaN 에피택시얼층을 퇴적하였다.
[실시예 A1 및 비교예 A1의 단결정 SiC층 형성 직후의 평가]
실시예 A1 및 비교예 Al의 제법에 의한, 단결정 SiC층(6; 시드층) 형성 직후의 각 샘플에 대하여, 단면 TEM상 관찰에 의한 평가를 하였다.
SOI-Ref를 출발 재료로 한 비교예 A1의 제법에 있어서의, 단결정 SiC층(6; 시드층) 형성 직후의 샘플의 단면 TEM상을 도 4에 도시한다. 약 5nm 두께의 단결정 SiC층(6; 시드층)이 매립 절연층(4) 위에 곧바로 형성되어 있지만, 매립 절연층(4) 상부의 계면에 약 10nm의 커다란 꾸불꾸불함이 발생하였다. 이에 따라, 단결정 SiC층(6; 시드층) 자체에도 약 10nm 정도의 꾸불꾸불함이 보이고, 단면 TEM에 의한 격자상에서는 명확한 SiC 배향성의 흐트러짐이 보였다.
SOI-A를 출발 재료로 한 실시예 A1의 제법에 있어서의, 단결정 SiC층(6; 시드층) 형성 직후의 샘플의 단면 TEM상을 도 5에 도시한다. 3 내지 7nm 두께의 단결정 SiC층(6; 시드층)의 하층부에, 3 내지 11nm 두께의 잔존 Si층(5)이 잔류되어 있고, 이로써, 그 하부의 매립 절연층(4)과의 계면(8)의 평탄성이 개선되고, 동계면(8)의 꾸불꾸불함을 3nm 미만으로 저감화할 수 있었다. 이에 따라, 단결정 SiC층(6; 시드층)의 꾸불꾸불함도 상기 계면(8)의 꾸불꾸불함과 대략 동등한 3nm 미만의 레벨로 억제되었다. 단면 TEM에 의한 격자상에 있어서도, 비교예와 비교하여 SiC의 배향성에 개선이 보였다.
SOI-B를 출발 재료로 한 실시예 A1의 제법에 있어서의, 단결정 SiC층(6; 시드층) 형성 직후의 샘플의 경우에도, 마찬가지로 잔존 Si층(5)이 잔류되어 있고, 이로써, 그 하부의 매립 절연층(4)과의 계면(8)의 평탄성이 개선되고, 동계면(8)의 꾸불꾸불함을 3nm 미만으로 저감화할 수 있었다. 단면 TEM에 의한 격자상에 있어서도, 비교예와 비교하여 SiC의 배향성에 개선이 보였다. 이에 따라, 단결정 SiC층(6; 시드층)의 꾸불꾸불함도, 상기 계면(8)의 꾸불꾸불함과 대략 동등한 3nm 미만의 레벨로 억제되었다. 단면 TEM에 의한 격자상에 있어서도, 비교예와 비교하여 SiC의 배향성에 개선이 보였다. 하기의 표 A1에, 실시예 A1 및 비교예 A1의 SiC 시드층 형성 직후의 평가 결과를 정리한다.
[표 A1]
Figure pct00001
[실시예 A2 및 비교예 A2의 SiC 에피택시얼층 형성 직후의 평가]
실시예 A2 및 비교예 A2의 제법에 의한 SiC 에피택시얼층 형성 직후의 샘플에 대하여, 단면 TEM상의 관찰에 의한 평가, 및 X선 회절 로킹 커브법에 의한 평가를 하였다.
SOI-A를 출발 재료로 한 실시예 A2의 제법에 의한, SiC 에피택시얼층 형성 직후의 샘플의 단면 TEM상을 도 6에 도시한다. 약 100nm 두께의 단결정 SiC 에피택시얼층(7)이 단결정 SiC층(6; 시드층)의 상부에 형성되고, 그 하층부에는 3 내지 7nm 두께의 잔존 Si층(5)이 잔류되어 있다. 실시예 A1에서 제시한 매립 절연층(4) 상부 계면(8)의 양호한 평탄성은 계속적으로 SiC 에피택시얼 공정을 실시한 후에도 유지되고 있었다.
마찬가지로, SOI-B를 출발 재료로 한 경우에도, 매립 절연층(4) 상부 계면(8)의 양호한 평탄성은 SiC 에피택시얼 공정을 실시한 후에도 유지되고 있는 것이 확인되었다.
실시예 A2 및 비교예 A2의 제법에 의한 단결정 SiC 에피택시얼층(7)에 대하여, X선 회절 로킹 커브(rocking curve)법에 의해, SiC(111) 피크의 반값 폭을 평가하였다. 하기의 표 A2에 평가 결과를 정리한다. 실시예 A2에 의한 단결정 SiC 에피택시얼층(7)의 반값 폭은 비교예 A1의 시료 위에 동일 조건으로 형성한 단결정 SiC 에피택시얼층(7)의 반값 폭의 약 70%의 값이며, 단결정 SiC층(6; 시드층)의 하부에 잔존 Si층(5)을 잔류시킴으로써, 단결정 SiC 에피택시얼층(7)의 결정 품질이 개선되는 것이 확인되었다.
[표 A2]
Figure pct00002
[실시예 A1, A2 및 비교예 A1, A2의 GaN 에피택시얼층 형성 후의 평가]
실시예 A1, A2 및 비교예 A1, A2의 제법에 의한 GaN 에피택시얼층 형성 후의 샘플에 대하여, 단면 TEM상의 관찰에 의한 평가, 및 X선 회절 로킹 커브법에 의한 평가를 하였다.
SOI-A를 출발 재료로 한 실시예 A2의 제법에 의한, GaN 에피택시얼층 형성 후의 샘플의 단면 TEM상을 도 7에 도시한다. 약 300nm 두께의 단결정 GaN 에피택시얼층이 약 3nm 두께의 AlN 버퍼층을 개재하여, 약 100nm 두께의 단결정 SiC 에피택시얼층(7)과 단결정 SiC층(6; 시드층)의 상부에 형성되고, 그 하층부에, 약 7nm 두께의 잔존 Si층(5)이 잔류되어 있다. 도 6에 도시한 매립 절연층(4) 상부 계면(8)의 양호한 평탄성은 계속적으로 GaN 에피택시얼 공정을 실시한 후에도 유지되고 있었다.
마찬가지로, SOI-A를 출발 재료로 한 실시예 A1의 제법, 및 SOI-B를 출발 재료로 한 실시예 A1 및 실시예 A2의 제법에 의한 GaN 에피택시얼층 형성 후의 샘플에 있어서도, 도 6에 도시한 매립 절연층(4) 상부 계면(8)의 양호한 평탄성은 GaN 에피택시얼 공정을 실시한 후에도 유지되고 있었다.
실시예 A1, A2 및 비교예 A1, A2의 각 GaN 에피택시얼층에 대하여, X선 회절 로킹 커브법에 의해 GaN(0004) 피크의 반값 폭을 평가하였다. 하기의 표 A3 및 A4에 평가 결과를 정리한다.
[표 A3]
Figure pct00003
[표 A4]
Figure pct00004
실시예 A1, A2에 의한 상기 GaN 에피택시얼층의 반값 폭은 비교예 A1, A2의 시료 위에 상기와 동일 조건으로 형성한 GaN 에피택시얼층의 반값 폭의 약 70 내지 80%의 값이며, 단결정 SiC층(6; 시드층)의 하부에 잔존 Si층(5)을 잔류시킴으로써, GaN 에피택시얼층의 결정 품질이 개선되는 것이 확인되었다.
도 8은 본 발명의 단결정 SiC 기판의 제조 방법의 일 실시형태를 도시하는 도면이다.
이 단결정 SiC 기판의 제조 방법은 우선, 소정 두께의 표면 Si층(3)과 매립 절연층(4)을 갖는 Si 기판(1)을 준비하고, 상기 Si 기판(1)의 표면 Si층(3)의 두께를 6nm 내지 40nm 정도로 박막화한다(도 8a). 다음으로, 상기 Si 기판(1)을 탄소계 가스 분위기 중에서 가열하여 상기 표면 Si층(3)을 단결정 SiC층(6)으로 변성시킨다(도 8b). 이 때, 매립 절연층(4)과의 계면(8) 근방의 Si층을 잔존 Si층(5)으로서 잔류시키는 것이 행하여진다. 그 다음에, 상기 단결정 SiC층(6)을 시드층으로 하여 에피택시얼 성장에 의해, 단결정 SiC 에피택시얼층(7)을 성장시킨다(도 8c).
이하, 각 공정에 대해서 상세하게 설명한다.
상기 Si 기판(1)은 Si 모재(2)의 표면 근방에 매립 절연층(4)으로서 소정 두께의 SiO2층이 형성되고, 표면에 소정 두께의 표면 Si층(3)이 형성된 것이다. 상기 매립 절연층(4)의 두께는 약 1 내지 200nm 정도의 두께로 되도록 설정되어 있다.
그 다음에, 상기 Si 기판(1)의 표면 Si층(3)의 두께를 얇게 하여 박막화한다. 이 박막화는 예를 들면, Si 기판(1)을 산화 분위기에서 가열 처리함으로써, 매립 절연층(4)과의 계면(8) 근방에 원하는 두께의 Si층을 잔존시키도록, 표면 Si층(3)의 표면으로부터 소정 깊이를 산화시켜서 산화물층(9)을 형성한 후, 표면의 산화물층(9)을 플루오르화수소산 등으로 에칭함으로써 제거하고, 계면(8) 근방에 잔존시킨 원하는 두께의 Si층을 노출시킴으로써 박막화하는 것이 행하여진다.
이 때, 박막화한 표면 Si층(3)의 두께는 6nm 내지 40nm 정도로 설정하는 것이 바람직하고, 보다 바람직한 것은 8nm 내지 30nm 정도이며, 보다 더 바람직한 것 10nm 내지 27nm 정도이다.
상기 박막화한 표면 Si층(3)의 두께가 6nm 미만에서는 그 후의 변성 공정에 의해 충분한 두께의 잔존 Si층(5)을 잔류시킬 수 없는데다가, 충분한 두께의 1차 단결정 SiC층(6)도 생성할 수 없기 때문이다. 또한, 상기 박막화한 표면 Si층(3)의 두께가 40nm를 초과하면, 후술하는 변성 처리에 시간을 요하게 되거나, 잔존 Si층(5)의 두께가 지나치게 두꺼워져서 상기 계면(8) 근방에 보이드 등의 결함이 생기기 쉬워지기 때문이다.
상기 박막화 후의 표면 Si층(3)의 두께는 Si 기판(1)을 산화 분위기에서 가열 처리하여 산화물층(9)을 형성할 때의 분위기, 온도, 시간 등의 산화 처리 조건을 조정하고, 원래의 표면 Si층(3)의 두께에 대하여 형성시키는 산화물층(9)의 두께를 조정함으로써 설정할 수 있다.
그 다음에, 상기 Si 기판(1)을 탄소계 가스 분위기 중에서 가열하여 상기 표면 Si층(3)을 단결정 SiC층(6)으로 변성시킨다.
상기 변성 공정은 예를 들면, 도 9에 도시하는 장치에 의해 행해진다. 이 장치는 히터(11)를 갖는 가열 노(10)와, 상기 가열 노(10) 내에 도입되는 분위기 가스(수소 가스(G1) 및 탄화수소 가스(G2))를 저류하는 봄베(13, 14)를 구비하고 있다. 도면 부호 12는 수소 가스(G1)와 탄화수소 가스(G2)를 혼합하여 혼합 가스로서 가열 노(10)에 공급하는 혼합기이다.
상기 장치에 의해, 상기 Si 기판(1)을 가열 노(10) 내에 설치하고, 상기 가열 노(10) 내에 수소 가스(G1)와 탄화수소계 가스(G2)의 혼합 가스(G1+G2)를 공급하면서, 가열 노(10) 내의 분위기 온도를 상승시키고, 상기 Si 기판(1)의 표면 Si층(3)을 단결정 SiC층(6)으로 변성시키는 것이 행해진다.
보다 상세하게 설명하면, 상기 Si 기판(1)을 가열 노(10) 내에 설치하고, 가열 노(10) 내에 수소 가스(G1)에 대하여 탄화수소계 가스(G2)을 1체적%의 비율로 혼합한 혼합 가스(G1+G2)를 공급한다. 또한, 이 혼합 가스(G1+G2)의 공급과 동일하게 하여, 가열 노(10) 내의 분위기 온도를 500℃ 내지 실리콘의 용융점 미만, 바람직하게는 1200 내지 1405℃로 가열한다. 이 가열에 의해, Si 기판(1)의 표면 Si층(3)을 단결정 SiC층(6)으로 변성시킨다.
여기에서, 상기 수소 가스(G1)는 캐리어 가스이며, 탄화수소 가스(G2)로서는 예를 들면 프로판 가스를 사용한다. 예를 들면, 수소 가스(G1)의 봄베(13)로부터의 공급량이 1000cc/분이었다면, 탄화수소 가스(G2)의 봄베(14)로부터의 공급량을 10cc/분으로 한다. 단결정 SiC층(6)의 두께는 동층의 결손 결함의 저감 및 3차원 성장 억제를 위해, 3nm 내지 20nm 정도로 설정하는 것이 바람직하고, 보다 바람직한 것은 4nm 내지 10nm 정도이며, 보다 더 바람직한 것은 5nm 내지 7nm 정도이다.
이 때, 표면 Si층(3)에 있어서의 표면 Si층(3)과 매립 절연층(4)의 계면(8) 근방 영역에 잔존 Si층(5)을 잔류시키는 것이 행하여진다. 상기 잔존 Si층(5)의 두께는 3 내지 20nm로 설정하는 것이 바람직하고, 보다 바람직한 것은 3 내지 17nm이다. 상기 잔존 Si층(5)의 두께가 3nm 미만이면, 잔존 Si층(5)과 매립 절연층(4)의 계면(8)의 평탄성을 향상시키는 효과가 부족하고, 상기 잔존 Si층(5)의 두께가 20nm를 초과하면, 상기 계면(8) 근방에 보이드 등의 결함이 생기기 쉬워지기 때문이다.
상기 잔존 Si층(5)의 두께는 변성 처리의 분위기, 온도, 시간 등의 조건을 조절함으로써, 박막화하였을 때의 표면 Si층(3)의 두께에 대하여 형성시키는 단결정 SiC층(6)의 두께를 조절함으로써 설정할 수 있다.
필요에 따라서, 상기 공정을 과잉으로 행하여 단결정 SiC층(6)을 상기 단결정 SiC층(6) 위에 퇴적시키는 것이 행해진다. 상기 공정을 과잉하게 행함(예를 들면 수분 내지 수시간 계속시킴)으로써, 상기 단결정 SiC층(6) 위에 탄소 박막이 퇴적된다.
그 다음에, 상기 단결정 SiC층(6)을 시드층으로서 에피택시얼 성장에 의해, 단결정 SiC를 성장시키고, 단결정 SiC 에피택시얼층(7)을 퇴적시킨다.
상기 에피택시얼 성장은 예를 들면, 하기의 조건에 의해 단결정 SiC를 성장시킬 수 있다. 즉, 단결정 SiC층(6)이 형성된 Si 기판(1)을 처리 챔버 내에 배치하고, 상기 처리 챔버 내에 모노메틸실란 또는 실란 및 프로판 등의 탄화수소계 가스를 함유하는 원료 가스를, 대기압 이하의 압력하에 있어서 약 1 내지 10OOsccm 정도의 가스 유량으로 공급하면서, 온도 500℃ 내지 실리콘의 용융점 미만, 바람직하게는 800 내지 1405℃에서 처리함으로써, 상기 단결정 SiC층(6)을 시드층으로서 에피택시얼 성장에 의해, 단결정 SiC를 성장시킬 수 있다.
여기에서, 상기 변성 처리나 에피택시얼 성장으로 형성되는 SiC나 매립 절연층(4; SiO2)을 구성하는 Si분은 고온화에 있어서 일부가 CO2로 되어 승화한다고 생각된다. 또한, SiC와 SiO2가 접촉한 상태에서 고온화에 노출되면, SiC와 SiO2 사이에서 상호 변성한다고 생각된다.
이 때, 단결정 SiC층(6)과 매립 절연층(4; SiO2) 사이에 잔존 Si층(5)이 존재하지 않으면, 단결정 SiC층(6)을 구성하는 SiC의 일부가 SiO2로 변성하거나, 반대로 매립 절연층(4)을 구성하는 SiO2 일부가 SiC로 변성하는 것이 발생하여, 결과적으로, 단결정 SiC층(6)과 매립 절연층(4)의 계면의 평탄성이 무너져, "꾸불꾸불함"으로 되어 나타나는 것으로 생각된다.
그래서, 본 발명과 같이, 변성 처리 후에 단결정 SiC층(6)과 매립 절연층(4; SiO2) 사이에 적절한 두께의 잔존 Si층(5)을 존재시킴으로써, 상기와 같은 SiC와 SiO2와 상호 변성이 방지되고, 잔존 Si층(5)과 매립 절연층(4)의 계면(8)의 평탄성이 유지되는 것으로 생각된다. 또한, 변성 처리 후에 단결정 SiC층(6)에 어떠한 결함이 있는 경우라도, 잔존 Si층(5)의 존재에 의해 결함이 매립 절연층(4)까지 도달하지 않고, Si의 승화를 방지하여, 잔존 Si층(5)과 매립 절연층(4)의 계면(8)의 평탄성이 유지되는 것으로 생각된다.
잔존 Si층(5)과 매립 절연층(4)의 계면(8)의 평탄성이 유지되면, 변성 처리에 의해 얻어지는 단결정 SiC층(6)의 두께도 평탄화되어, 결정면이 가지런한 상태가 된다고 생각된다. 그렇다면, 그 후에 에피택시얼 성장에 의해 단결정 SiC를 성장시킨 경우에도, 가지런한 상태의 SiC의 결정성이 유지되기 때문에, 종래보다도 훨씬 깨끗한 단결정으로 막 두께도 균일한 단결정 SiC 에피택시얼층(7)이 얻어지게 된다.
이렇게 함으로써, 상기 단결정 SiC층(6)과 매립 절연층(4)의 계면(8) 근방에 잔존 Si층(5)이 형성되어 있기 때문에, 그 하부의 매립 절연층(4)과의 계면(8)의 평탄성이 대폭 개선되어, 계면의 "꾸불꾸불함"을 대폭 작게 할 수 있다. 매립 절연층(4)과 잔존 Si층(5)의 계면(8)의 평탄성이 향상되기 때문에, 표면에 형성되는 단결정 SiC층(6) 자체에 발생하는 "꾸불꾸불함"도 대폭 저감된다. 이렇게, 꾸불꾸불함이 적은 단결정 SiC층(6)이 형성되기 때문에, 반도체 디바이스로서의 성능을 대폭 향상시킨다.
또한, 상기 매립 절연층(4)과의 계면(8) 근방에 잔존 Si층(5)이 잔류된 단결정 SiC 기판에 대하여 에피택시얼 성장시킴으로써, 표면의 단결정 SiC층(6)의 상층에 또한 단결정 SiC를 성장시키는 경우에는 이와 같이 단결정 SiC층(6)의 상층에 또한 에피택시얼 성장에 의해 SiC를 형성할 때에도, 성장하는 SiC의 결정성이 향상되기 때문에, 깨끗한 단결정으로 두께도 균일한 SiC가 얻어지게 된다.
또한, 상기 잔존 Si층(5)의 두께가 3 내지 20nm인 경우에는 매립 절연층(4)과 잔존 Si층(5)의 계면(8) 및 단결정 SiC층(6) 자체의 평탄성을 향상시키는 효과가 충분히 얻어지는 동시에, 단결정 SiC층(6)의 하층에 보이드 등의 결함이 거의 생기지 않고, 양호한 반도체 디바이스가 얻어진다.
실시예 B
다음으로, 본 발명의 단결정 SiC 기판의 제법의 실시예 B에 대하여 설명한다.
[실시예 B1]
표면 Si층(3)의 두께가 10 내지 14nm인 (111)SIMOX 기판(SOI-A), 표면 Si층(3)의 두께가 18 내지 22nm인 (111)SIMOX 기판(SOI-B), 표면 Si층(3)의 두께가 9900 내지 110Onm인 (111)접합 SOI 기판(SOI-C)을 출발 재료로서 준비하였다. 상기 각 SOI 기판을 시료로서 전기 노에 삽입하고, 프로판 가스와 수소 가스를 각각 유량 100sccm 및 10SLM로 상기 전기 노에 도입하면서, 전기 노 내 분위기가 1250℃에 도달할 때까지 가열 승온하고, 상기 온도에서 15분간 유지하였다.
이 공정에 의해, 표면 Si층(3)은 표면측으로부터 3 내지 7nm의 Si가 탄화되어, 3 내지 7nm 두께의 단결정 SiC층(6; 시드층)으로 변성되었다. SOI-A, SOI-B, SOI-C는 각각 단결정 SiC층(6; 시드층)의 하층에 3 내지 11nm, 9 내지 17nm, 약 9900 내지 1100nm의 잔존 Si층(5)이 존재하는 막 구조로 되었다.
이 후, 전기 노의 가열용 히터로의 통전을 막고, 동시에 상기 양 가스의 도입을 막는 한편, 유량 10SLM의 질소를 노(爐) 내에 도입하여 상기 양 가스와 치환하였다. 이 상태에서 전기 노의 분위기 온도가 700℃로 될 때까지 냉각한 후, 상기 분위기 온도를 700℃로 유지한 채 질소 가스의 도입을 막고, 동시에 유량 10sccm의 산소 가스를 1시간 도입하였다. 이 산소 가스의 도입은 프로판 가스의 도입에 의해 SiC가 생성되었을 때, 과잉의 탄소가 시료 표면에 부착되므로, 이 과잉 탄소를 산소와 반응시켜 CO2를 발생시켜, 효과적으로 상기 과잉 탄소를 제거하기 위해서이다. 그 다음에, 상기 산소의 도입을 막고, 재차 유량 4SLM의 질소 가스를 도입하고, 시료 전체가 소정의 저온, 예를 들면 80℃ 정도로 저하할 때까지 냉각하여 웨이퍼를 노 밖으로 꺼냈다.
[비교예 B1]
표면 Si층(3)의 두께가 3 내지 7nm인 (111)SIMOX 기판(SOI-Ref)을 출발 재료로서 준비하고, 상기 SOI 기판을 시료로서 전기 노에 삽입하고, 실시예 B1과 동일 조건으로 변성 처리인 탄화 열 처리를 실시하였다. 이 공정에 의해, 표면 Si층(3)이 완전히 탄화되고, 3 내지 7nm 두께의 단결정 SiC층(6; 시드층)으로 변성되고, 그 하층에는 곧바로 접하는 매립 절연층(4)이 존재하는 구조로 되었다.
[실시예 B1 및 비교예 B1의 평가]
실시예 B1 및 비교예 B1의 제법에 의한 각 단결정 SiC층(6)에 대하여, 단면 TEM상 관찰에 의한 평가를 하였다.
SOI-Ref를 출발 재료로 한 비교예 B1의 제법에 의한 단결정 SiC층(6; 시드층)의 단면 TEM상을 도 10에 도시한다. 약 5nm 두께의 단결정 SiC층(6; 시드층)이 매립 절연층(4) 위에 곧바로 형성되어 있지만, 매립 절연층(4) 상부의 계면에 약 10nm의 커다란 꾸불꾸불함이 발생하고 있다. 이에 따라, 단결정 SiC층(6; 시드층) 자체에도 약 10nm 정도의 꾸불꾸불함이 보이고, 단면 TEM에 의한 격자상에서는 명확한 SiC 배향성의 흐트러짐이 보였다.
SOI-A를 출발 재료로 한 실시예 B1의 제법에 의한 단결정 SiC층(6; 시드층)의 단면 TEM상을 도 11에 도시한다. 3 내지 7nm 두께의 단결정 SiC층(6; 시드층)의 하층에, 3 내지 11nm 두께의 잔존 Si층(5)이 잔류되어 있고, 이로써, 그 하부의 매립 절연층(4)과의 계면(8)의 평탄성이 개선되어, 동계면(8)의 꾸불꾸불함을 3nm 미만으로 저감화할 수 있었다. 이에 따라, 단결정 SiC층(6; 시드층)의 꾸불꾸불함도 상기 계면(8)의 꾸불꾸불함과 대략 동등한 3nm 미만의 레벨로 억제되었다. 단면 TEM에 의한 격자상에 있어서도, 비교예 B1과 비교하여 SiC의 배향성에 개선이 보였다.
SOI-B, SOI-C를 출발 재료로 한 실시예 B1의 제법에 의한 SiC 시드층의 경우에 대해서도, 마찬가지로, 단결정 SiC층(6)의 하층에 잔존 Si층(5)이 잔류되어 있고, 이로써, 그 하부의 매립 절연층(4)과의 계면(8)의 평탄성이 개선되어, 동일 계면(8)의 꾸불꾸불함을 3nm 미만으로 저감화할 수 있었다. 단면 TEM에 의한 격자상에 있어서도, 비교예 B1과 비교하여 SiC의 배향성에 개선이 보였다. 이에 따라, 단결정 SiC층(6; 시드층)의 꾸불꾸불함도 상기 계면(8)의 꾸불꾸불함과 대략 동등한 3nm 미만의 레벨로 억제되었다. 단면 TEM에 의한 격자상에 있어서도, 비교예 B1과 비교하여 SiC의 배향성에 개선이 보였다. 단, SOI-C를 출발 재료로 한 경우에는 단결정 SiC층(6; 시드층)의 바로 아래에, 깊이, 가로 방향 사이즈 모두 약 100nm의 틈(보이드)이 발생하였다. 하기의 표 B1에, 실시예 B1 및 비교예 B1의 평가 결과를 정리한다.
[표 B1]
Figure pct00005
[실시예 B2]
SOI-A를 출발 재료로 한 실시예 B1의 제법에 의한 단결정 SiC층(6; 시드층) 형성이 완료된 샘플을, 감압 에피택시얼 성장 노에 삽입하고, 약 2×10-4torr의 감압하에서 모노메틸실란을 3sccm으로 상기 에피택시얼 성장 노에 도입하면서, 웨이퍼 온도가 1150℃에 도달할 때까지 가열 승온하고, 상기 온도에서 10분간 유지하였다. 이 공정에 의해, 단결정 SiC층(6; 시드층) 위에 약 100nm 두께의 단결정 SiC 에피택시얼층(7)이 퇴적되었다. 이 후, 에피택시얼 성장 노의 가열용 히터로의 통전을 막고, 동시에 모노메틸실란 가스의 도입을 막고, 이 상태에서 전기 노의 시료 전체가 소정의 저온, 예를 들면 80℃ 정도로 저하할 때까지 냉각하여 웨이퍼를 노 밖으로 꺼냈다.
[비교예 B2]
SOI-Ref를 출발 재료로 한 비교예 B1의 제법에 의한 단결정 SiC층(6; 시드층) 형성이 완료된 샘플을 감압 에피택시얼 성장 노에 삽입하고, 실시예 B2와 동일 조건으로, 단결정 SiC층(6; 시드층) 위에 약 100nm 두께의 단결정 SiC 에피택시얼층(7)을 퇴적하였다.
[실시예 B2 및 비교예 B2의 평가]
실시예 B2 및 비교예 B2의 제법에 의한 SiC 에피택시얼층에 대하여, 단면 TEM상의 관찰에 의한 평가, 및 X선 회절 로킹 커브법에 의한 평가를 하였다.
SOI-A를 출발 재료로 한 실시예 B2의 제법에 의한 단결정 SiC 에피택시얼층(7)의 단면 TEM상을 도 12에 도시한다. 약 100nm 두께의 단결정 SiC 에피택시얼층(7)이 단결정 SiC층(6; 시드층)의 상부에 형성되고, 그 하층에, 3 내지 7nm 두께의 잔존 Si층(5)이 잔류되어 있다. 도 11에 도시한 매립 절연층(4) 상부 계면(8)의 양호한 평탄성은 계속적으로 SiC 에피택시얼 공정을 실시한 후에도 유지되고 있었다.
마찬가지로, SOI-B, SOI-C를 출발 재료로 한 경우에도, 매립 절연층(4) 상부계면(8)의 양호한 평탄성은 SiC 에피택시얼 공정을 실시한 후에도 유지되고 있는 것이 확인되었다.
실시예 B2, 및 비교예 B2의 제법에 의한 각 단결정 SiC 에피택시얼층(7)에 대하여, X선 회절 로킹 커브법에 의해, SiC(111) 피크의 반값 폭을 평가하였다. 하기의 표 B2에 평가 결과를 정리한다. 실시예 B2에 의한 단결정 SiC 에피택시얼층(7)의 반값 폭은 비교예 B1의 시료 위에 동일 조건으로 형성한 단결정 SiC 에피택시얼층(7)의 반값 폭의 약 70 내지 80%의 값이며, 단결정 SiC층(6; 시드층)의 하부에 잔존 Si층(5)을 잔류시킴으로써, 단결정 SiC 에피택시얼층(7)의 결정 품질이 개선되는 것이 확인되었다.
[표 B2]
Figure pct00006
산업상의 이용 가능성
본 발명은 대규모 집적 회로 등에 사용하는 반도체 기판의 제조 등에 적용할 수 있다.
1: Si 기판 2: Si 모재
3: 표면 Si층 4: 매립 절연층
5: 잔존 Si층 6: 단결정 SiC층
7: 단결정 SiC 에피택시얼층 8: 계면
9: 산화물층 10: 가열 노
11: 히터 12: 혼합기
13: 봄베 14: 봄베
15: 질소 화합물 반도체층

Claims (8)

  1. 소정 두께의 표면 Si층과 매립 절연층을 갖는 Si 기판을 준비하는 공정과,
    상기 Si 기판을 탄소계 가스 분위기 중에서 가열하여 상기 표면 Si층을 단결정 SiC층으로 변성시킬 때, 상기 매립 절연층과의 계면 근방의 Si층을 잔존 Si층으로서 잔류시키는 공정, 및
    표면의 단결정 SiC에 대하여 또한 질소 화합물 반도체를 에피택시얼 성장시키는 공정을 행하는 것을 특징으로 하는 질소 화합물 반도체 기판의 제조 방법.
  2. 제 1 항에 있어서, 상기 변성시킨 단결정 SiC층 위에 또한 단결정 SiC를 에피택시얼 성장시키고, 상기 에피택시얼 성장시킨 단결정 SiC에 대하여 질소 화합물 반도체를 에피택시얼 성장시키는 질소 화합물 반도체 기판의 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 잔존 Si층의 두께가 3 내지 20nm인 질소 화합물 반도체 기판의 제조 방법.
  4. 매립 절연층을 갖는 단결정 Si 기판의 상기 매립 절연층보다 표면측에 단결정 SiC층이 형성되고, 상기 단결정 SiC층과 매립 절연층의 계면 근방에 Si층이 형성되는 동시에, 상기 단결정 SiC층 위에 질소 화합물 반도체층이 형성되는 것을 특징으로 하는 질소 화합물 반도체 기판.
  5. 소정 두께의 표면 Si층과 매립 절연층을 갖는 Si 기판을 준비하고, 상기 Si 기판을 탄소계 가스 분위기 중에서 가열하여 상기 표면 Si층을 단결정 SiC층으로 변성시키는 단결정 SiC 기판의 제조 방법으로서,
    상기 표면 Si층을 단결정 SiC층으로 변성시킬 때, 매립 절연층과의 계면 근방의 Si층을 잔존 Si층으로서 잔류시키는 것을 특징으로 하는 단결정 SiC 기판의 제조 방법.
  6. 제 5 항에 있어서, 상기 매립 절연층과의 계면 근방에 잔존 Si층이 잔류된 단결정 SiC 기판에 대하여 에피택시얼 성장시킴으로써, 표면의 단결정 SiC층의 상층에 또한 단결정 SiC를 성장시키는 단결정 SiC 기판의 제조 방법.
  7. 제 5 항 또는 제 6 항에 있어서, 상기 잔존 Si층의 두께가 3 내지 20nm인 단결정 SiC 기판의 제조 방법.
  8. 매립 절연층을 갖는 단결정 Si 기판의 상기 매립 절연층보다 표면측에 단결정 SiC층이 형성된 단결정 SiC 기판으로서,
    상기 단결정 SiC층과 매립 절연층의 계면 근방에 Si층이 형성되어 있는 것을 특징으로 하는 단결정 SiC 기판.
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