CN115148581A - 一种外延片制备方法、外延片及高电子迁移率晶体管 - Google Patents

一种外延片制备方法、外延片及高电子迁移率晶体管 Download PDF

Info

Publication number
CN115148581A
CN115148581A CN202210808421.1A CN202210808421A CN115148581A CN 115148581 A CN115148581 A CN 115148581A CN 202210808421 A CN202210808421 A CN 202210808421A CN 115148581 A CN115148581 A CN 115148581A
Authority
CN
China
Prior art keywords
layer
thin film
film layer
epitaxial wafer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210808421.1A
Other languages
English (en)
Inventor
胡加辉
刘春杨
吕蒙普
金从龙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jiangxi Zhao Chi Semiconductor Co Ltd
Original Assignee
Jiangxi Zhao Chi Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangxi Zhao Chi Semiconductor Co Ltd filed Critical Jiangxi Zhao Chi Semiconductor Co Ltd
Priority to CN202210808421.1A priority Critical patent/CN115148581A/zh
Publication of CN115148581A publication Critical patent/CN115148581A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/183—Epitaxial-layer growth characterised by the substrate being provided with a buffer layer, e.g. a lattice matching layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/186—Epitaxial-layer growth characterised by the substrate being specially pre-treated by, e.g. chemical or physical means
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Materials Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)

Abstract

本发明公开了一种外延片制备方法、外延片以及高电子迁移率晶体管，该制备方法包括提供一衬底；以氮气作为载气通入正己烷对所述衬底进行碳化，以在所述衬底上生长第一薄膜层，继续通入正己烷和硅烷以在所述第一薄膜层上生长第二薄膜层；依次在所述第二薄膜层上生长成核层、高阻缓冲层、沟道层、插入层、势垒层以及盖帽层；其中，所述第一薄膜层与第二薄膜层均为SiC层。本发明解决了现有技术中的外延片晶体质量差的问题。

Description

一种外延片制备方法、外延片及高电子迁移率晶体管
技术领域
本发明涉及半导体技术领域，特别涉及一种外延片制备方法、外延片及高电子迁移率晶体管。
背景技术
作为第三代半导体材料，GaN基材料具有禁带宽度大、电子饱和漂移速度达、化学稳定好、抗辐射耐高温、易形成异质结等优势，成为制造高温、高频、大功率、抗辐射的高电子迁移率晶体管(HEMT)结构的首选材料。而GaN基异质结构具有很高的载流子浓度和电子迁移率，其导通电阻小，并且禁带宽度的优势使得其能够承受很高的工作电压。因此，GaN基HEMT被广泛用于高温高频大功率器件、低损耗率开关器件等应用领域。
目前，该领域生长GaN薄膜的常用衬底为蓝宝石(Al2O3)、碳化硅(SiC)和硅(Si)，其中蓝宝石和SiC衬底外延生长GaN薄膜已经非常成熟，但其价格偏贵，特别是SiC价格昂贵，大大增加了生产成本高，而且蓝宝石本身散热效果不好，很难实现大尺寸外延生长。因此，通常采用Si衬底外延生长GaN薄膜，其导热性好，可实现大尺寸外延，特别是6寸、8寸和12寸外延片，可降低生产成本，具有极大的市场竞争力。但Si衬底与GaN外延薄膜存在较大的晶格失配和热失配，较大的晶格失配在外延生长过程中产生的薄膜应力会导致外延薄膜晶体质量下降，另外，在降温过程中较大的热失配产生的热应力会使外延薄膜表面产生裂纹，同样使外延层晶体质量下降。因此，为了制备出性能更加优越的高电子迁移率晶体管仍需大量的深入研究。
现有技术中，由于Si衬底与GaN之间比较大的晶格失配和热失配，在外延表面很容易形成裂纹，产生龟裂，从而限制了该技术的发展。为了减少裂纹，提高外延层质量，常用采取方式有设置低温A1N插入层/高温A1N插入层，还有采用渐变层A1GaN、AlN/A1GaN超晶格等方法逐渐释放晶格失配造成的应力解决外延层表面裂纹和晶体质量的难题。然而，这些常规方法都是从晶格失配角度去考虑，降低因晶格失配产生的应力而导致外延薄膜表面裂纹的产生和晶体质量的下降，而没有解决热失配产生的应力，Si衬底与GaN薄膜之间依然存在很大的热失配，进而导致外延片的晶体质量差。
发明内容
基于此，本发明的目的是提供一种外延片制备方法、外延片及高电子迁移率晶体管，旨在解决现有技术中的外延片在降低晶格适配时未考虑热失配而导致晶体质量差的问题。
本发明实施例是这样实现的：
一种外延片制备方法，所述方法包括：
提供一衬底；
以氮气作为载气通入正己烷对所述衬底进行碳化，以在所述衬底上生长第一薄膜层，继续通入正己烷和硅烷以在所述第一薄膜层上生长第二薄膜层；
依次在所述第二薄膜层上生长成核层、高阻缓冲层、沟道层、插入层、势垒层以及盖帽层；
其中，所述第一薄膜层与第二薄膜层均为SiC层。
另外，根据本发明提出的外延片的制备方法，还可以具有如下的附加技术特征：
进一步，上述外延片制备方法，其中，所述第一薄膜层与第二薄膜层的生长温度均为1100℃-1300℃。
进一步，上述外延片制备方法，其中，所述第一薄膜层与第二薄膜层的生长压力均为30～70mbar。
进一步，上述外延片制备方法，其中，所述第一薄膜层的生长厚度小于所述第二薄膜层的生长厚度。
进一步，上述外延片制备方法，其中，所述第一薄膜层的生长厚度为10～20nm，所述第二薄膜层的生长厚度为100～300nm。
进一步，上述外延片制备方法，其中，所述以氢气作为载气通入正己烷对所述衬底进行碳化，以在所述衬底上生长第一薄膜层，继续通入正己烷和硅烷以在所述第一薄膜层上生长第二薄膜层的步骤之前还包括：
将所述衬底在温度为1000～1200℃，H2气氛下高温处理5～10min，后通入N2吹扫1～5min。
进一步，上述外延片制备方法，其中，所述依次在所述第二薄膜层上生长成核层、高阻缓冲层、沟道层、插入层、势垒层以及盖帽层的步骤包括：
控制温度调节为1100℃-1300℃、生长压力为30～70mbar，使用氮气作为载气，通入氨气和三甲基铝以在所述第二薄膜层上生长成核层；
控制温度为1000℃-1200℃，压力为40～70mbar，通入预设载气、前驱体以及稼源以在所述成核层上生长高阻缓冲层；
控制温度为1000℃-1150℃，压力为100～300mbar，通入预设载气、前驱体以及稼源以在所述高阻缓冲层上生长沟道层；
控制温度为1050℃-1150℃，压力为40～70mbar，通入预设载气、前驱体以及稼源以在所述沟道层上依次生长插入层、势垒层以及盖帽层。
本发明的另一个目的在于提供一种外延片，所述外延片由上述任一项所述的外延片制备方法制备得到，所述外延片包括：
衬底；
依次层叠在所述衬底上的第一薄膜层、第二薄膜层、成核层、高阻缓冲层、沟道层、插入层、势垒层以及盖帽层。
进一步的，上述外延片，其中，所述衬底为Si衬底，所述第一薄膜层与第二薄膜层均为SiC层，所述成核层与插入层均为AlN层，所述高阻缓冲层与势垒层均为AlGaN层，所述沟道层与盖帽层均为GaN层。
本发明的另一个目的在于提供一种高电子迁移率晶体管，其中，包括上述的外延片。
与现有技术相比：由于Si衬底与GaN外延层的存在较大的热失配，在降温过程中外延层会受到极大的热应力，容易使外延层表面产生裂纹，而在Si衬底表面生长SiC薄膜，能够缓解在降温过程中带来的热应力，减少外延层表面缺陷，并且第一薄膜层是只通入正己烷，此时形成的SiC薄膜表面相对比较粗糙，有利于释放Si衬底与第二薄膜以及外延层之间的应力，第二SiC薄膜是通入正己烷和硅烷反应生成的SiC薄膜，此时形成的SiC薄膜表面相对比较平整，晶体质量相对较好，能够减少外延层在降温过程中带来的热应力；其次，GaN外延层与SiC的晶格失配为3.5％，远小于GaN外延层与Si的晶格失配17％，在Si衬底上插入SiC薄膜同时能够降低GaN外延生长过程中的晶格失配度，在降低外延片的晶格适配的同时减少热失配，从而最终提高外延层的晶体质量。
附图说明
图1为本发明一实施例当中的外延片制备方法的流程图；
图2为传统方法制备的外延片的边缘裂纹情况；
图3为本发明一实施例中提出的外延片制备方法制备出的外延片的边缘裂纹情况。
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的若干实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
需要说明的是，当元件被称为“固设于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
本发明针对目前外延片的晶体质量差的问题，提出了一种外延片制备方法、外延片及高电子迁移率晶体管，其中：
请参阅图1，所示为本发明一实施例当中提出的外延片制备方法，包括：
步骤S10，提供一衬底。
在本实施例当中，衬底采用P型掺杂的Si衬底，另外，在本发明一些可选的实施例当中，为了提升在衬底上的外延生长效果，在衬底上进行外延生长之前，将衬底在温度为1000～1200℃，H2气氛下高温处理5～10min，后通入N2吹扫1～5min；具体的，将衬底MOCVD系统中，腔体温度升至1000～1200℃，在H2气氛下高温处理5～10min，以除去Si基衬底表面的氧化物杂质，然后通入N2吹扫1～5min，去除腔体内H2，腔体压力保持在50～100mbar。
步骤S11，以氮气作为载气通入正己烷对所述衬底进行碳化，以在所述衬底上生长第一薄膜层，继续通入正己烷和硅烷以在所述第一薄膜层上生长第二薄膜层。
具体的，Si衬底在高温处理后，在温度为1100～1200℃、腔体压力为30～70mbar下，使用N2作为载气，通入正己烷对Si衬底进行碳化，生成SiC层以形成第一薄膜层，其中，生长厚度为10～20nm；第一薄膜层生长结束后，在温度为1100～1200℃、腔体压力为30～70mbar下，使用N2作为载气，使用N2作为载气，通入正己烷和硅烷生长第二薄膜层，其中，生长厚度为100～300nm。进一步的，第一薄膜层的生长厚度小于第二薄膜层的生长厚度。
可以理解的，第一薄膜层只通入正己烷，在高温条件下对Si衬底进行碳化，与Si衬底表面Si原子形成SiC薄膜，此时形成的SiC薄膜表面相对比较粗糙，有利于释放Si衬底与第二薄膜层以及外延层之间的应力，且第一薄膜层厚度较薄，对晶体质量影响很小，第二薄膜层是通入正己烷和硅烷反应生成SiC薄膜，此时形成的SiC薄膜表面相对比较平整，晶体质量相对较好，且第二薄膜层的厚度相对偏厚，能够减少外延层在降温过程中带来的热应力，从而减少外延层表面缺陷。并且外延层与SiC的热失配为25％，SiC的热膨胀系数为3.8*10-6/K，介于GaN的热膨胀系数为5.59*10-6/K和Si的热膨胀系数为2.59*10-6/K之间；其次，GaN外延层与SiC的晶格失配为3.5％，远小于GaN外延层与Si的晶格失配17％，在Si衬底上插入SiC薄膜能够降低GaN外延生长过程中的晶格失配度，最终提高GaN外延层的晶体质量。
步骤S12，依次在所述第二薄膜层上生长成核层、高阻缓冲层、沟道层、插入层、势垒层以及盖帽层。
具体的，控制温度调节为1100℃-1300℃、生长压力为30～70mbar，使用氮气作为载气，通入氨气和三甲基铝以在所述第二薄膜层上生长成核层，后依次在成核层上外延生长高阻缓冲层、沟道层、插入层、势垒层以及盖帽层，具体的，控制温度为1000℃-1200℃，压力为40～70mbar，通入预设载气、前驱体以及稼源以在所述成核层上生长高阻缓冲层；控制温度为1000℃-1150℃，压力为100～300mbar，通入预设载气、前驱体以及稼源以在所述高阻缓冲层上生长沟道层；控制温度为1050℃-1150℃，压力为40～70mbar，通入预设载气、前驱体以及稼源以在所述沟道层上依次生长插入层、势垒层以及盖帽层。
示例性的，高阻缓冲层为碳掺杂的AlGaN层，厚度为2.0～4.0μm，C掺杂浓度为1019cm-3-1020cm-3之间，Al组分范围为0.2～0.8；沟道层为GaN层，厚度为300～600nm；插入层为AlN层，厚度为1nm，；势垒层为AlGaN层，厚度为20～25nm，Al组分为0.20～0.25；盖帽层为GaN层，厚度为3～10nm；三甲基铝(TMAl)、三甲基镓或三乙基镓(TMGa或TEGa)、NH3分别作为Ⅲ族源和Ⅴ族源的前驱体，四溴化碳(CBr4)作为碳(C)源的前驱体，正己烷(C6H14)和硅烷(SiH4)作为生长SiC薄膜的前驱体，N2和H2作为载气。
需要说明的是，由于SiC易吸附H2，SiC薄膜生长前后阶段需均采用N2作为载气，不宜使用H2作为载气，避免影响SiC薄膜以及后续AlN层、外延层薄膜的晶体质量，高温AlN成核层生长结束后，后续的外延层结构可采用H2、N2或H2/N2混合气体作为载气。
另一方面，本发明还提出一种外延片，该外延片由上述的外延片制备方法制备得到，所述外延片包括：
衬底；
依次层叠在所述衬底上的第一薄膜层、第二薄膜层、成核层、高阻缓冲层、沟道层、插入层、势垒层以及盖帽层。
示例性的，衬底为Si衬底，第一薄膜层与第二薄膜层均为SiC层，成核层与插入层均为AlN层，高阻缓冲层与势垒层均为AlGaN层，沟道层与盖帽层均为GaN层。
另一方面，本发明还提出一种高电子迁移率晶体管，包括上述的外延片。
为了便于理解本发明，下面将参照相关实施例对本发明进行更全面的描述。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
实施例1
提供一衬底；
以氮气作为载气通入正己烷，在生长压力为50mbar，生长温度为1100℃的条件下对衬底进行碳化，以在衬底生长厚度为10nm的第一薄膜层，继续通入正己烷和硅烷在生长压力为30mbar，生长温度为1200℃的条件下，以在第一薄膜层上生长厚度为300nm的第二薄膜层；
依次在第二薄膜层生长AlN成核层、AlGaN高阻缓冲层、GaN沟道层、AlN插入层、AlGaN势垒层以及GaN盖帽层。
实施例2
本实施例也提出一种外延片制备方法，本实施例与实施例1中提出的外延片制备方法的不同之处在于：
第一薄膜层的生长厚度为15nm。
实施例3
本实施例也提出一种外延片制备方法，本实施例与实施例1中提出的外延片制备方法的不同之处在于：
第一薄膜层的生长厚度为20nm。
实施例4
本实施例也提出一种外延片制备方法，本实施例与实施例1中提出的外延片制备方法的不同之处在于：
第一薄膜层的生长厚度为15nm，第二薄膜层的生长厚度为100nm。
实施例5
本实施例也提出一种外延片制备方法，本实施例与实施例1中提出的外延片制备方法的不同之处在于：
第一薄膜层的生长厚度为15nm，第二薄膜层的生长厚度为200nm。
实施例6
本实施例也提出一种外延片制备方法，本实施例与实施例1中提出的外延片制备方法的不同之处在于：
第一薄膜层的生长厚度为15nm，第二薄膜层的生长厚度为400nm。
实施例7
本实施例也提出一种外延片制备方法，本实施例与实施例1中提出的外延片制备方法的不同之处在于：
第一薄膜层的生长厚度为15nm，第二薄膜层的生长压力为20mbar。
实施例8
本实施例也提出一种外延片制备方法，本实施例与实施例1中提出的外延片制备方法的不同之处在于：
第一薄膜层的生长厚度为15nm，第二薄膜层的生长压力为40mbar。
实施例9
本实施例也提出一种外延片制备方法，本实施例与实施例1中提出的外延片制备方法的不同之处在于：
第一薄膜层的生长厚度为15nm，第二薄膜层的生长压力为50mbar。
实施例10
本实施例也提出一种外延片制备方法，本实施例与实施例1中提出的外延片制备方法的不同之处在于：
第一薄膜层的生长厚度为15nm，第二薄膜层的生长温度为1100℃。
实施例11
本实施例也提出一种外延片制备方法，本实施例与实施例1中提出的外延片制备方法的不同之处在于：
第一薄膜层的生长厚度为15nm，第二薄膜层的生长温度为1150℃。
实施例12
本实施例也提出一种外延片制备方法，本实施例与实施例1中提出的外延片制备方法的不同之处在于：
第一薄膜层的生长厚度为15nm，第二薄膜层的生长温度为1250℃。
为了与本发明上述实施例进行对比，本发明还提出以下对照例。
对照例1
本发明对照例也提出一种外延片制备方法，本对照例与本实施例1中的不同之处在于：
对照例1中为传统的外延片制备方法，其在衬底上直接生长AlN成核层，在衬底与AlN成核层之间不插入第一薄膜层和第二薄膜层。
请参阅下表1，所示为本发明上述实施例1～12及对比例1对应的参数。
表1
Figure BDA0003739336950000101
上表1中，第一薄膜层与第二薄膜层均为SiC层。在实际应用当中，分别采用本发明上述实施例1～12、及对照例1所对应的制备方法及参数制备得到对应的外延片进行分别对进行X射线衍射测试(XRD)以测试预设面的半宽(XRD-002、XRD-102)以及击穿电压等测试实验，测试数据如下表2所示。需要说明的是，为了保证验证结果的可靠性，本发明上述实施例1～12、及对照例1在对应制备外延片时除上述参数不同以外、其它都应当相同，即其他层的制备工艺及参数都应当保持一致。
表2：
Figure BDA0003739336950000111
结合上述表1和表2的数据可以明显看出，本发明通过在Si衬底表面生长SiC薄膜，缓解在降温过程中带来的热应力，减少外延层表面缺陷，并且第一薄膜层是只通入正己烷，此时形成的SiC薄膜表面相对比较粗糙，有利于释放Si衬底与第二薄膜以及外延层之间的应力，第二SiC薄膜是通入正己烷和硅烷反应生成的SiC薄膜，此时形成的SiC薄膜表面相对比较平整，晶体质量相对较好，能够减少外延层在降温过程中带来的热应力，同时在Si衬底上插入SiC薄膜同时能够降低GaN外延生长过程中的晶格失配度，最终提高外延层的晶体质量。
另外，结合实施例1至3、实施例4至6可以明显看出，第一薄膜层与第二薄膜层合理的生长厚度对外延片的晶体质量提升均有促进作用，并且第一薄膜层厚度为15，第二薄膜层厚度为300时表现最佳，那是因为第一薄膜层主要用于释放Si衬底与第二薄膜层以及外延层之间的应力，因此第一薄膜层的厚度较薄，对晶体质量影响小，而晶体质量好的第二薄膜层厚度设置相对偏厚，能够减少外延层在降温过程中带来的热应力，从而减少外延层表面缺陷。
结合实施例7至12可以明显看出，第一薄膜层与第二薄膜层合理的生长条件对外延片的晶体质量提升均有促进作用，并且在生长压力为30mbar，生长温度为1200℃时表现最佳。
请参阅图2至图3，所示为传统外延片与本申请制备出的外延片的表面边缘情况，从图中可以明显看出本申请制备出的外延片相对传统方式制备出的外延片表面平整度更高，从而使得外延片的晶体质量得到明显提升。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种外延片制备方法，其特征在于，所述方法包括：
提供一衬底；
以氮气作为载气通入正己烷对所述衬底进行碳化，以在所述衬底上生长第一薄膜层，继续通入正己烷和硅烷以在所述第一薄膜层上生长第二薄膜层；
依次在所述第二薄膜层上生长成核层、高阻缓冲层、沟道层、插入层、势垒层以及盖帽层；
其中，所述第一薄膜层与第二薄膜层均为SiC层。
2.根据权利要求1所述的外延片制备方法，其特征在于，所述第一薄膜层与第二薄膜层的生长温度均为1100℃-1300℃。
3.根据权利要求1所述的外延片制备方法，其特征在于，所述第一薄膜层与第二薄膜层的生长压力均为30～70mbar。
4.根据权利要求1所述的外延片制备方法，其特征在于，所述第一薄膜层的生长厚度小于所述第二薄膜层的生长厚度。
5.根据权利要求4所述的外延片制备方法，其特征在于，所述第一薄膜层的生长厚度为10～20nm，所述第二薄膜层的生长厚度为100～300nm。
6.根据权利要求1所述的外延片制备方法，其特征在于，所述依次在所述第二薄膜层上生长成核层、高阻缓冲层、沟道层、插入层、势垒层以及盖帽层的步骤包括：
控制温度调节为1100℃-1300℃、生长压力为30～70mbar，使用氮气作为载气，通入氨气和三甲基铝以在所述第二薄膜层上生长成核层；
控制温度为1000℃-1200℃，压力为40～70mbar，通入预设载气、前驱体以及稼源以在所述成核层上生长高阻缓冲层；
控制温度为1000℃-1150℃，压力为100～300mbar，通入预设载气、前驱体以及稼源以在所述高阻缓冲层上生长沟道层；
控制温度为1050℃-1150℃，压力为40～70mbar，通入预设载气、前驱体以及稼源以在所述沟道层上依次生长插入层、势垒层以及盖帽层。
7.根据权利要求1～6任一所述的外延片制备方法，其特征在于，所述以氢气作为载气通入正己烷对所述衬底进行碳化，以在所述衬底上生长第一薄膜层，继续通入正己烷和硅烷以在所述第一薄膜层上生长第二薄膜层的步骤之前还包括：
将所述衬底在温度为1000～1200℃，H2气氛下处理5～10min，后通入N2吹扫1～5min。
8.一种外延片，其特征在于，所述外延片由权利要求1至7中任一项所述的外延片制备方法制备得到，所述外延片包括：
衬底；
依次层叠在所述衬底上的第一薄膜层、第二薄膜层、成核层、高阻缓冲层、沟道层、插入层、势垒层以及盖帽层。
9.根据权利要求1所述的外延片，其特征在于，所述衬底为Si衬底，所述第一薄膜层与第二薄膜层均为SiC层，所述成核层与插入层均为AlN层，所述高阻缓冲层与势垒层均为AlGaN层，所述沟道层与盖帽层均为GaN层。
10.一种高电子迁移率晶体管，其特征在于，包括权利要求8至9中任一项所述的外延片。
CN202210808421.1A 2022-07-11 2022-07-11 一种外延片制备方法、外延片及高电子迁移率晶体管 Pending CN115148581A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210808421.1A CN115148581A (zh) 2022-07-11 2022-07-11 一种外延片制备方法、外延片及高电子迁移率晶体管

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210808421.1A CN115148581A (zh) 2022-07-11 2022-07-11 一种外延片制备方法、外延片及高电子迁移率晶体管

Publications (1)

Publication Number Publication Date
CN115148581A true CN115148581A (zh) 2022-10-04

Family

ID=83412838

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210808421.1A Pending CN115148581A (zh) 2022-07-11 2022-07-11 一种外延片制备方法、外延片及高电子迁移率晶体管

Country Status (1)

Country Link
CN (1) CN115148581A (zh)

Similar Documents

Publication Publication Date Title
CN116314278B (zh) 高电子迁移率晶体管外延结构及制备方法、hemt器件
CN116960173B (zh) 高电子迁移率晶体管外延结构及制备方法、hemt器件
CN114551593A (zh) 一种外延片、外延片生长方法及高电子迁移率晶体管
CN114664642B (zh) 基于iii族氮化物同质外延的hemt结构、其制备方法及应用
CN113889402A (zh) 一种用于制备GaN基电子器件的方法
JP2005032823A (ja) 電界効果トランジスタ用エピタキシャルウェハの製造方法
CN112071897B (zh) 一种高频氮化镓肖特基二极管外延片及其制备方法
CN116646248B (zh) 一种外延片制备方法及其外延片、高电子迁移率晶体管
US8563442B2 (en) Method for manufacturing nitrogen compound semiconductor substrate and nitrogen compound semiconductor substrate, and method for manufacturing single crystal SiC substrate and single crystal SiC substrate
CN111681953B (zh) 一种提升氮化镓异质外延的界面质量的生长方法
CN114914296B (zh) 一种外延片、外延片制备方法及高电子迁移率晶体管
CN110429128B (zh) 一种低势垒多量子阱高阻缓冲层外延结构及其制备方法
CN116741822A (zh) 高电子迁移率晶体管外延结构及制备方法、hemt器件
CN114855273B (zh) 一种外延片制备方法、外延片以及发光二极管
CN113140620B (zh) 宽禁带半导体BPN/GaN异质结材料及外延生长方法
CN114551594A (zh) 一种外延片、外延片生长方法及高电子迁移率晶体管
CN110957354B (zh) 一种硅重掺杂氮化镓异质外延的材料结构及应力控制方法
CN115036367A (zh) 一种外延片、外延片制备方法及高电子迁移率晶体管
TW202240655A (zh) 氮化物半導體基板及其製造方法
CN115148581A (zh) 一种外延片制备方法、外延片及高电子迁移率晶体管
CN114250510A (zh) 一种用于氮化镓基射频器件的外延结构及其制备方法
CN116798856B (zh) SiC基GaN外延结构的制备方法及结构、HBT的制备方法及HBT
CN117954489B (zh) 氮化镓基高电子迁移率晶体管外延片及其制备方法、hemt
CN114759082B (zh) 一种氮化镓基高电子迁移率晶体管及其制备方法
WO2024057698A1 (ja) 窒化物半導体層付き単結晶シリコン基板及び窒化物半導体層付き単結晶シリコン基板の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination