KR20110008283A - 광전 변환 장치의 제조 방법 - Google Patents

광전 변환 장치의 제조 방법 Download PDF

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노부끼 야마시따
요시아끼 다께우찌
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미츠비시 쥬고교 가부시키가이샤
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Abstract

i형 아몰퍼스 실리콘층 상에 n형 아몰퍼스 실리콘층을 설치하는 경우에, 제막 속도를 떨어뜨리지 않고 원하는 결정화율을 얻을 수 있는, 광전 변환 장치의 제조 방법을 제공한다. p형 아몰퍼스 실리콘층을 제막하는 p층 형성 공정과, 상기 p형 아몰퍼스 실리콘층 상에 i형 아몰퍼스 실리콘층을 제막하는 i층 형성 공정과, 상기 i형 아몰퍼스 실리콘층 상에 n형 아몰퍼스 실리콘층을 제막하는 n형층 형성 공정을 구비하고, 상기 n층 형성 공정은 상기 i형 아몰퍼스 실리콘층 상에 제1 n층을 제막하는 제1 n층 형성 공정과, 상기 제1 n층 상에 제2 n층을 제막하는 제2 n층 형성 공정을 구비하고, 상기 제1 n층 형성 공정의 제막 조건은 상기 제2 n층 형성 공정에 있어서의 제막 조건보다도, 동일한 기초 기판 상에 제막한 경우에 결정화율이 높아지는 조건이다.

Description

광전 변환 장치의 제조 방법 {PROCESS FOR PRODUCING PHOTOELECTRIC CONVERSION APPARATUS}
본 발명은 광전 변환 장치의 제조 방법에 관한 것으로, 특히 발전층으로서 실리콘을 사용하는 태양 전지에 관한 것이다.
광을 수광하여 전력으로 변환하는 광전 변환 장치가 알려져 있다. 이와 같은 광전 변환 장치로서, 태양 전지가 알려져 있다. 태양 전지 중에서도, 발전층(광전 변환층)으로서 박막 실리콘계의 층을 사용하는 박막계 태양 전지는, 발전층의 두께가 얇기 때문에 실리콘의 재료비를 억제할 수 있는, 대면적 기판에 대해 제막을 행할 수 있으므로 대면적의 제품을 얻을 수 있는 등의 점으로부터 주목을 모으고 있다.
이러한 박막계 태양 전지로서, 발전층에 아몰퍼스 실리콘계(비정질 실리콘계)의 층을 사용한 박막계 태양 전지를 들 수 있다. 도 1은 이러한 박막계 태양 전지의 일례를 도시하는 개략 단면도이다. 이 박막계 태양 전지는 기판(101)과, 투명 전극층(102)과, 광전 변환층(103)과, 이면 전극층(104)을 구비하고 있다. 광전 변환층(103)은 p형 아몰퍼스 실리콘층, i형 아몰퍼스 실리콘층 및 n형 아몰퍼스 실리콘층을 구비하고 있고, 투명 전극층(102)측으로부터 이 순서로 적층된 구조로 되어 있다.
도 1에 도시한 박막계 태양 전지를 제조하는 경우, 우선 기판(101) 상에 투명 전극층(102)을 제막한다. 계속해서, 투명 전극층(102) 상에 광전 변환층(103)으로서, p형 아몰퍼스 실리콘층, i형 아몰퍼스 실리콘층 및 n형 아몰퍼스 실리콘층을 순차적으로 제막한다. 그리고, n형 아몰퍼스 실리콘층 상에 이면 전극층(104)을 제막한다. 광전 변환층(103)은 플라즈마 CVD법 등의 기상 성장법에 의해 제막된다.
그런데, 태양 전지에서는 발전 출력이 제품 비용, 제품 판매가로 직결되므로, 한층 전지 성능의 향상이 요구되고 있다. 전지 성능을 향상시키기 위해, 광을 전력으로 변환하는 층인 광전 변환층(103)을 고안하는 것이 생각된다.
광전 변환층의 고안을 행한 기술로서, 특허 문헌 1의 기술을 들 수 있다. 특허 문헌 1에는 투명 전극 상에 형성된 p형층, i형층 및 n형층을 갖는 pin형의 아몰퍼스 Si 태양 전지에 있어서, 투명 전극측의 층을 3층 구조로 하는 것이 기재되어 있다. 또한, 그 3층 구조 중 중앙층을, a-Si : H층, 다른 2개의 층을 각각 a-SiC : H층 및 a-SiN : H층으로 하는 것이 기재되어 있다. 또한, 그 2개의 층의 막 두께는 그 중앙층의 막 두께에 대해 i형층측에 있는 층의 쪽이 다른 쪽보다 얇은 것이 기재되어 있다. 특허 문헌 1에 따르면, 상술한 바와 같은 구성으로 함으로써, 불순물 확산이 억제되어 셀 특성이 향상되는 것이다.
또한, 특허 문헌 2에는 n형 실리콘계 반도체층 상에 i형 미결정 반도체층을 설치하는 경우에, n형 실리콘계 반도체층을, n형 비정질 반도체층과 n형 미결정 반도체층의 적층 구조로 하는 것이 기재되어 있다. n형 실리콘계 반도체층을 2층 구조로 함으로써, 그 위에 적층되는 i형 미결정 반도체층의 결정화율을 간단하게 제어할 수 있는 것이다.
특허 문헌 1 : 일본 특허 출원 공개 평5-71195호 공보 특허 문헌 2 : 일본 특허 제3710312호 공보
그런데, 도 1에서 도시한 바와 같은, 광전 변환층으로서 아몰퍼스 실리콘층을 사용한 박막계 태양 전지에 있어서는, 전지 성능을 향상시키기 위해, n형 아몰퍼스 실리콘층에 미결정 실리콘을 혼재시키는 것이 생각된다. 즉, n형 아몰퍼스 실리콘층의 결정화율을 높이면, 단락 전류가 향상되어 전지 성능이 향상되다. 또한, 이하의 기재에서는, 미결정 실리콘이 아몰퍼스 실리콘층 중에 일부 존재하는 층이라도, 주로 아몰퍼스 상태를 나타내는 막 특성인 범위이면, 아몰퍼스 실리콘층이라고 기재한다.
n형 아몰퍼스 실리콘층의 결정화율은 기초 재료의 상태에 따라서 좌우된다. 예를 들어, 글래스 기판을 기초로 한 경우와, 도 1에서 도시한 바와 같이 i형 아몰퍼스 실리콘층을 기초로 한 경우에는 결정화율이 다르다. 또한, 글래스 기판을 기초로 한 경우가, i형 아몰퍼스 실리콘층을 기초로 한 경우에 비해 결정화되기 어렵다. 또한, 결정화율은 제막 조건에 의해서도 좌우된다. 플라즈마 CVD법에 의해 제막을 행하는 경우에는, 재료 가스의 희석률이나, 전극 기판 사이의 거리를 변경함으로써 결정화율을 제어할 수 있다. 그러나, 결정화율이 높아지는 제막 조건을 선택하면, 제막 속도가 현저하게 저하되어 생산성을 저하시키거나, 막 두께 분포가 악화되어 반대로 성능 저하를 초래하는 경향이 있다.
상술한 특허 문헌 1에 기재된 기술은, 불순물 확산을 억제함으로써 셀 특성을 향상시키는 기술이다. i형 아몰퍼스 실리콘층을 기초로 한 경우에는, 글래스 기판을 기초로 한 경우보다도 결정화율을 높이기 쉬워지지만, 충분하지 않다. 특허 문헌 1에는 i형 아몰퍼스 실리콘층 상에 n층을 제막하는 경우에, n층의 결정화율과 제막 속도를 양립하는 것에 대해서는 기재되어 있지 않다.
또한, 상술한 특허 문헌 2에는 n층 상에 i층을 제막하는 경우에 대해 기재되어 있지만, i형 아몰퍼스 실리콘층 상에 n층을 제막하는 경우에, n층의 결정화율과 제막 속도를 양립시키는 것에 대해서는 기재되어 있지 않다.
따라서, n층의 제막은, 결정화율을 높이기 어려운 i형 아몰퍼스 실리콘층을 기초로 한 경우에는, 제막 속도를 내리지 않고, 막 두께 분포를 악화시키지 않고, n형 아몰퍼스 실리콘층의 결정화율을 원하는 것으로 하는 것은 곤란했다.
즉, 본 발명의 목적은 i형 아몰퍼스 실리콘층 상에 n형 아몰퍼스 실리콘층을 설치하는 경우에, 제막 시간을 크게 연장시키지 않고, 원하는 결정화율을 얻을 수 있는, 광전 변환 장치의 제조 방법을 제공하는 데 있다.
이하에, [발명을 실시하기 위한 구체적인 내용]에서 사용되는 번호ㆍ부호를 사용하여, [과제의 해결 수단]을 설명한다. 이들 번호ㆍ부호는 [특허청구범위]의 기재와 [발명을 실시하기 위한 구체적인 내용]의 대응 관계를 명백하게 하기 위해 괄호를 붙여 부가된 것이다. 단, 그들의 번호ㆍ부호를, [특허청구범위]에 기재되어 있는 발명의 기술적 범위의 해석에 사용해서는 안된다.
본 발명의 광전 변환 장치의 제조 방법은 p형 아몰퍼스 실리콘층(3P)을 제막하는 p층 형성 공정(스텝 S21)과, p형 아몰퍼스 실리콘층(3P) 상에 i형 아몰퍼스 실리콘층(3I)을 제막하는 i층 형성 공정(스텝 S22)과, i형 아몰퍼스 실리콘층(3I) 상에 n형 아몰퍼스 실리콘층(3N)을 제막하는 n층 형성 공정(스텝 S23)을 구비한다. n층 형성 공정(S23)은 i형 아몰퍼스 실리콘층(3I) 상에 제1 n층(3N-1)을 제막하는 제1 n층 형성 공정(스텝 S23-1)과, 제1 n층(3N-1) 상에 제2 n층(3N-2)을 제막하는 제2 n층 형성 공정(스텝 S23-2)을 구비한다. 제1 n층 형성 공정(S23-1)의 제막 조건은 제2 n층 형성 공정(S23-2)에 있어서의 제막 조건보다도, 동일한 기초 기판 상에 제막한 경우에 결정화율이 높아지는 조건이다.
상술한 방법에 따르면, n층이 2층의 적층 구조로 된다. i층 상에 제막을 행하는 경우, 상술한 바와 같이 결정화율을 높이는 것이 어렵다. 그러나, 결정화율이 높아지는 조건으로 제작된 제1 n층을 기초로 한 경우, 결정화율을 높이기 쉽게 할 수 있다. 이에 의해, 제2 n층의 제막 속도를 떨어뜨리지 않고, 원하는 결정화율로 제2 n층을 얻을 수 있다. 즉, 제1 n층을, 제2 n층을 제막하기 위한 기초로 함으로써, 높은 제막 속도에 있어서도, 고결정화율의 제2 n층을 얻을 수 있다. 여기서, n층 형성 공정(S23)은 재료 가스를 공급하여 플라즈마를 발생시켜 제막을 행하는 고주파 플라즈마 CVD법에 의해 실시되는 것이 바람직하다.
또한, 제1 n층 형성 공정(S23-1)의 제막 속도는 제2 n층 형성 공정의 제막 속도보다도 느린 것이 바람직하다. 제1 n층을 저속으로 제막을 행하면, 플라즈마 중의 이온의 밀도나, 막 형성 표면에 입사하는 에너지가 작아지므로, 제막 성장하는 막 형성 부분에 대한 데미지를 억제할 수 있다. 이로 인해 제2 n층은 양호한 하지층인 제1 n층의 영향으로, 높은 제막 속도에 있어서도, 고결정화율의 제2 n층을 얻을 수 있다. 제1 n층을 고결정화율로 되기 쉬운 조건으로 제막하는 것이 적합하다.
또한, n층 형성 공정(S23)에 있어서, 그 재료 가스가, 실란 함유 가스 및 불순물 원소 함유 가스를 포함하는 원료 가스를 포함하고 있을 때, 제2 n층 형성 공정(S23-2)에 있어서의 실란 함유 가스에 대한 불순물 원소 함유 가스의 도핑률이, 제1 n층 형성 공정(S23-1)에 있어서의 불순물 원소 함유 가스의 도핑률보다도 적은 것이 바람직하다. 도핑률을 높이면, 제막되는 막의 n형화가 촉진된다. n형화가 촉진되면, 높은 결정화율을 얻기 쉬워진다. 그러나, 도핑률을 높이면, 광투과성이 저하되어 반대로 태양 전지의 성능을 저하시키므로, 제2 n층에 있어서의 도핑률을, 제1 n층에 있어서의 도핑률보다도 적게 함(제1 n층의 도핑률을 향상시킴)으로써, n층 전체의 광투과성을 유지하여 결정화율을 높이는 것이 적합하다. 즉, 제1 n층을, 제2 n층보다도 고결정화율로 되기 쉬운 조건으로 제막하는 것이 적합하다.
또한, n층 형성 공정에 있어서, 재료 가스가, 원료 가스를 희석하기 위한 희석 가스를 더 포함하고 있을 때, 제2 n층 형성 공정에 있어서의 희석 가스에 의한 희석률은 제1 n층 형성 공정에 있어서의 희석률보다도 적은 것이 바람직하다. 희석 가스로서, 예를 들어 H2를 사용하는 것이 바람직하다. 희석 가스로서, 예를 들어 H2를 사용한 경우, 희석률이 높으면, 막 중으로 도입되는 H2의 양이 증가하게 된다. 막 중으로 도입되는 H2의 양이 많으면, 막의 성장이 치밀화되어 막이 결정화되기 쉽다. 제2 n층 형성 공정에 있어서의 희석률은, 제1 n층 형성 공정보다도 적게 하는(제1 n층 형성 공정의 희석률을 높게 하는) 것에 있어서도, 제2 n층은 양호한 하지층인 제1 n층의 영향으로, 고결정화율의 제2 n층을 얻을 수 있다. 즉, 제1 n층을, 제2 n층보다도 고결정화율로 되기 쉬운 조건으로 제막하는 것이 적합하다.
또한, 제2 n층 형성 공정에 있어서, 제1 n층 형성 공정보다도 낮은 압력 하에서, 제막을 행하는 것이 바람직하다. 제1 n층을 높은 압력 하에서 제막을 행하면, 플라즈마 중의 H2의 충돌이 촉진되어, 막 중으로 H2가 도입되기 쉬워진다. 그로 인해, 고압력 하에서 제막을 행한 경우에는 결정화가 촉진된다. 그러나, 압력이 높으면 막 분포가 악화되기 쉽고 반대로 태양 전지의 성능을 저하시키는 경우가 있다. 즉, 제2 n층 형성 공정을 제1 n층 형성 공정보다도 저압력 하에서 행함(제1 n층 형성 공정을 제2 n층 형성 공정보다도 고압력 하에서 행함)으로써, 하지층인 제1 n층의 영향으로, 고결정화율의 제2 n층을 얻을 수 있다. 제1 n층을, 제2 n층보다도 고결정화율로 되기 쉬운 조건으로 제막하는 것이 적합하다.
또한, 제2 n층 형성 공정에 있어서, 상기 재료 가스를 분해하는 고주파 전력은 제1 n층 형성 공정보다도 높은 고주파 전력(RF 파워)으로 플라즈마를 발생시켜, 제막을 행하는 것이 바람직하다. 제1 n층을 저RF 파워로 제막을 행하면, 막으로의 데미지가 저하되어 결정화가 촉진된다. 그러나, 한편으로는 제막 속도가 저하된다. 즉, 제2 n층 형성 공정을 제1 n층 형성 공정보다도 고RF 파워로 행함(제1 n층 형성 공정을 저RF 파워로 함)으로써, 제2 n층은 양호한 하지층인 제1 n층의 영향으로, 높은 제막 속도에 있어서도 고결정화율의 제2 n층을 얻을 수 있다. 제1 n층을 제2 n층보다도 고결정화율로 되기 쉬운 조건으로 제막하는 것이 적합하다.
또한, 제2 n층 형성 공정에 있어서 제막되는 막의 두께는 상기 제1 n층 형성 공정에 있어서 제막되는 막의 두께보다도 두꺼운 것이 바람직하다. 이에 의해, 결정화율을 높게 하는 제막 조건으로 인해 제막 속도가 느려지는 제1 n층의 막 두께는 얇기 때문에, 제1 n층을 형성하는 데 필요로 하는 시간을 단축할 수 있고, 제2 n층은 양호한 하지층인 제1 n층의 영향으로, 높은 제막 속도에 있어서도 고결정화율의 제2 n층을 얻을 수 있다. n층 전체를 제막하는 데 필요로 하는 시간을 대폭으로 연장하여 생산성을 저하시키는 경우가 없어, 적합하다.
또한, n층 형성 공정(S23)은 제1 n층 형성 공정(S23-1) 전에 더 실시되어, i형 아몰퍼스 실리콘층의 표면을, 플라즈마를 발생시키지 않고, 재료 가스에 노출시키는 가스 폭로 공정을 구비하는 것이 바람직하다. 가스 폭로 공정을 실시함으로써, 제막실 내의 재료 가스의 농도를 안정시킬 수 있다. 이에 의해, 이후의 제막 공정(S23-1, 23-2)에 있어서, 균일하게 제막을 행할 수 있다. 또한, 재료 가스에 노출됨으로써, 기판 온도가 제막 온도로 안정화되는 동시에, i형 아몰퍼스 실리콘층의 표면을 플라즈마 발생 시의 이온 충격 등으로 손상시키지 않고, 표면에 흡착한 불순물을 제거하고, 또한 고결정화율의 막을 제막하는 데 적합한 조건으로 할 수 있다. 이에 의해, n형 아몰퍼스 실리콘층의 결정화율을 전체적으로 향상시킬 수 있다.
본 발명에 따르면, i형 아몰퍼스 실리콘층 상에 n형 아몰퍼스 실리콘층을 설치하는 경우에, 제막 속도를 크게 저하시켜 제막 시간을 연장시키지 않고 원하는 결정화율을 얻을 수 있는, 광전 변환 장치의 제조 방법이 제공된다.
도 1은 박막계 태양 전지의 개략 단면도이다.
도 2는 제1 실시 형태의 박막 태양 전지의 개략 단면도이다.
도 3은 제1 실시 형태의 박막 태양 전지의 제조 방법을 도시하는 흐름도이다.
도 4는 막 두께 비, 도전율 및 생산량의 관계를 나타내는 그래프이다.
도 5a는 박막계 태양 전지 패널의 제조 방법을 도시하는 설명도이다.
도 5b는 박막계 태양 전지 패널의 제조 방법을 도시하는 설명도이다.
도 5c는 박막계 태양 전지 패널의 제조 방법을 도시하는 설명도이다.
도 5d는 박막계 태양 전지 패널의 제조 방법을 도시하는 설명도이다.
도 6은 도핑률, 제막 속도 및 도전율의 관계를 나타내는 그래프이다.
도 7은 도전율과 곡성 인자(F. F)의 관계를 나타내는 그래프이다.
도 8은 희석률, 제막 속도 및 도전율의 관계를 나타내는 그래프이다.
(제1 실시 형태)
도면을 참조하면서 본 발명의 제1 실시 형태에 대해 설명한다. 도 2는 본 실시 형태의 박막 태양 전지(광전 변환 장치)의 제조 방법에 의해 제조되는, 박막 태양 전지 모듈의 구성을 도시하는 개략 단면도이다. 이 박막 태양 전지 모듈은 실리콘계 태양 전지이고, 기판(1)과, 투명 전극층(2)과, 광전 변환층(3)과, 이면 전극층(4)을 구비하고 있다. 투명 전극층(2), 광전 변환층(3) 및 이면 전극층(4)은 이 순으로 기판(1)의 이면(광 수광면의 반대측의 면) 상에 적층되어 있다. 또한, 여기서 실리콘계라 함은, 실리콘(Si)이나 실리콘 카바이트(SiC)나 실리콘 게르마늄(SiGe)을 포함하는 총칭이다. 또한, 이하의 설명에 있어서, 태양 전지 모듈에 백시트, 단자 상자 등을 설치한 것을, 태양 전지 패널로서 기재한다.
기판(1)은 태양 전지막[투명 전극층(2), 광전 변환층(3) 및 이면 전극층(4)]을 지지하기 위한 것이다. 본 실시 형태에서는 기판(1)으로서, 투광성의 것을 사용하는 것으로 한다. 기판(1)으로서는, 예를 들어 글래스 기판을 사용할 수 있다.
투명 전극층(2)은 고투명의 도전체이다. 투명 전극층(2)으로서, 예를 들어 ZnO2, SnO2 등의 산화물을 사용할 수 있다.
이면 전극층(4)으로서는, 광전 변환층에서 완전히 흡수할 수 없었던 광을 반사하여 다시 광전 변환층(3)으로 입사시키도록 하기 위해, 광을 반사하는 재료를 사용하는 것이 바람직하다. 이면 전극층(4)으로서, 예를 들어 Ag막 등을 사용할 수 있다.
광전 변환층(3)은 광을 전력으로 변환하는 층이다. 광전 변환층(3)은 아몰퍼스 실리콘을 포함하는 반도체층이다. 광전 변환층(3)은 투명 전극층(2)측으로부터, p형 아몰퍼스 실리콘층(3P)[이하, p층(3P)], i형 아몰퍼스 실리콘층(3I)[이하, i층(3I)] 및 n형 아몰퍼스 실리콘층(3N)[이하, n층(3N)]이 이 순으로 적층된 구조로 되어 있다. 광전 변환층에 pin형의 아몰퍼스 실리콘층이 포함되는 것이면, 이 예로 한정되지 않는다. 예를 들어, 아몰퍼스 실리콘 태양 전지와 결정질 실리콘 태양 전지나 실리콘 게르마늄 태양 전지를 각 1 내지 복수층에 적층시킨 다접합형(탠덤형) 태양 전지라도 좋다.
p층(3P)은, 예를 들어 아몰퍼스 실리콘에 붕소 등의 불순물 원자가 도핑된 층이다. 또한, i층(3I)은, 예를 들어 진성 아몰퍼스 실리콘층이다.
n층(3N)은 아몰퍼스와 미결정이 혼재한 층이다. n층(3N)에는 인 등의 불순물 원자가 도핑되어 있다. n층(3N)은 i층(3I)에 접하는 제1 n층(3N-1)과, 제1 n층(3N-1) 상에 설치된 제2 층(3N-2)의 2층 구조로 되어 있다. 제1 n층과 제2 n층은, 후술하는 바와 같이 다른 제막 조건으로 제막된 층이다. 제2 n층(3N-2)의 막 두께는 제1 n층(3N-1)의 막 두께보다도 두껍게 되어 있다.
계속해서, 본 실시 형태의 박막 태양 전지의 제조 방법에 대해 설명한다. 도 3은 박막 태양 전지의 제조 방법의 전체의 흐름을 도시하는 흐름도이다. 도 3에 도시된 바와 같이, 우선 기판(1) 상에 투명 전극층(2)이 제막된다(스텝 S10). 계속해서, 투명 전극층(2) 상에 광전 변환층(3)을 형성한다(스텝 S20). 이때, 우선, p층(3P)이 제막되고(스텝 S21), 다음에 i층(3I)이 제막되고(스텝 S22), 또한 n층(3N)이 제막된다(스텝 S23). 광전 변환층(3)이 제막된 후에, 광전 변환층(3) 상에 이면 전극층(4)이 제막된다(스텝 S30).
여기서, 광전 변환층을 형성하는 공정(스텝 S20)에 있어서의 각 스텝(S21 내지 S23)에서는, 플라즈마 CVD법에 의해 제막이 행해진다. 구체적으로는, 한 쌍의 전극을 갖는 제막실 내에 기판(1)을 배치한다. 그리고, 재료 가스를 제막실 내로 도입하면서, 한 쌍의 전극 사이에 고주파 전력을 공급한다. 이에 의해, 제막실 내에 플라즈마 방전이 일어나, 재료 가스가 여기되어, 기판이 제막된다.
스텝 S21에서는, 재료 가스로서, SiH4(실란 함유 가스)와 B2H6(불순물 원소 함유 가스)로 이루어지는 원료 가스를 H2(희석 가스)로 희석한 것을 사용하여 p층(3P)을 제막한다. 또한, 본 스텝에 있어서의 실란 함유 가스, 불순물 원소 함유 가스 및 희석 가스에 대해서는, 상술한 재료로 한정되지 않고, 다른 가스를 사용하는 것도 가능하다.
스텝 S22에서는, 재료 가스로서, SiH4(원료 가스)를 H2(희석 가스)로 희석한 것을 사용하여 i층(3I)을 제막한다. 또한, 본 스텝에 있어서의 원료 가스 및 희석 가스에 대해서는, 상술한 재료로 한정되지 않고, 동일한 효과를 발휘할 수 있는 다른 가스를 사용하는 것도 가능하다.
스텝 S23에서는, 재료 가스로서, SiH4(실란 함유 가스)와 PH3(불순물 원소 함유 가스)로 이루어지는 원료 가스를 H2(희석 가스)로 희석한 것을 사용하여 n층(3N)을 제막한다. 이때, 우선, 제1 n층(3N-1)을 제막하고(스텝 S23-1), 계속해서 제2 n층(3N-2)을 제막한다(스텝 S23-2). 또한, 본 스텝에 있어서의 실란 함유 가스, 불순물 원소 함유 가스 및 희석 가스에 대해서는, 상술한 재료로 한정되지 않고, 동일한 효과를 발휘할 수 있는 다른 가스를 사용하는 것도 가능하다.
본 실시 형태에서는, 스텝 S23에 있어서의 동작이 고안되어 있다. 즉, S23-1에 있어서의 제막 조건을, S23-2에 있어서의 제막 조건보다도, 기초가 동일한 경우에 결정화율이 높아지는 조건으로 한다. 또한, 상술한 바와 같이, 제2 n층(3N-2)의 막 두께가, 제1 n층(3N-2)의 막 두께보다도 두꺼워지도록 제막을 행한다. 또한, 스텝 S23-1의 제막 조건으로부터 스텝 S23-2의 제막 조건의 변경은 연속적으로 행해진다. 즉, 제막실 내로의 재료 가스의 도입이나, 플라즈마의 발생을 정지하는 경우는 없다. 이에 의해, 제1 n층(3N-1)과 제2 n층(3N-2) 사이의 계면이 연속적으로 되어, 전기적이나 광학적인 특성이 손상되는 것을 억제할 수 있다.
이하에, 제1 n층(3N-1)의 결정화율이 높아지는 제막 조건에 대해 설명한다. 본 실시 형태에서는, 기초가 동일한 경우, 제막되는 막의 결정화율은, 제막 속도가 느린 쪽이 높아지기 쉬운 것을 이용하고 있다. 따라서, S23-1에 있어서의 제막 속도를, S23-2에 있어서의 제막 속도보다 느리게 함으로써, S23-1에 있어서의 제막 조건을, 동일한 기초로 비교했을 때에, 보다 결정화율이 높아지는 조건으로 할 수 있다. 보다 결정화율이 높아지는 조건이라 함은, 글래스 기판 상에 퇴적된 막의 라만비 4 이상으로 되는 것이 바람직하다.
여기서, 「라만비」라 함은, 라만 분광 평가로 520㎝-1의 결정 Si의 강도와 480㎝-1의 아몰퍼스 실리콘(비정질 Si)의 강도의 비(결정 Si의 강도/비정질 Si의 강도)를 말한다. 라만비의 측정 방법으로서는, 광전 변환 장치의 이면 전극을 과산화수소수 등의 용제로 용제 제거하여 공시체로 한다. 우선, 글래스 기판에 제막한 n층막의 막면측으로부터 측정용 광을 조사한다. 측정용 광으로서는, 레이저 단색이 사용되고, 예를 들어 YAG 레이저광의 2배파(파장 532㎚)가 적절하게 사용된다. n층막의 막면측으로부터 측정용 광을 입사하면, 라만 산란이 관측되지만, 측정용 광 및 산란광의 일부는 n층막 중에서 흡수된다. 따라서, 예를 들어 YAG 레이저광의 2배파를 측정용 광으로서 사용한 경우에는, 입사면으로부터 약 0.1㎛의 깊이까지의 정보를 얻을 수 있다. 또한, n층막과 글래스 기판 사이에 i층, p층, 투명 전극층을 형성하고 있는 경우에는, 별도로 계측한 값을 백그라운드로서 뺌으로써, n층막의 상황을 추정할 수도 있다.
또한, 라만비는 제막에 있어서 제막 장치 구조 등에 의해 글래스 기판에 제막한 막 상에서 분포가 발생한다. 예를 들어, 제막 시에 기판의 표면 상에서의 원료 가스 조성 변화에 의한 국소적인 라만비 분포나, 플라즈마나 온도 분포에 의한 전체적인 라만비 분포가 있다. 이로 인해, 평가하는 기판 상에서 최대한 전체적인 평균치로서 평가한다. 예를 들어, 한 변이 1m 이상인 기판 사이즈이면, 균등하게 구분한 적어도 10개소 이상의 영역에서 계측하여, 이 평균치로 평가하는 것이 바람직하다.
S23-1, 23-2에 있어서 상술한 바와 같은 조건으로 제막을 행하면, 결정화가 제1 n층(3N-1)을 기초로 하므로, 이 위에 제막되는 막[제2 n층(3N-2)]의 결정화율을 높일 수 있다. 하지층인 제1 n층(3N-1)의 결정립을 기초로 하여, 제2 n층(3N-2)의 결정이 성장하기 때문이다. 제1 n층(3N-1)을, 결정화율이 높아지기 쉬운 제막 조건으로 제막함으로써, 비교적 큰 결정립이 생성된다. 제2 층(3N-2)의 제막 시에는, 기초가 비교적 큰 결정립을 갖는 막으로 되어 있으므로, 제막 속도를 떨어뜨리지 않아도 결정화율을 높일 수 있다. 즉, 제1 n층(3N-1)을, 높은 결정화율을 얻기 위한 하지막으로 할 수 있다. 이에 의해, 제2 n층(3N-2)의 결정화율을, 동일 조건으로 i층(3I) 상에 직접 제막하는 경우와 비교하여, 높게 할 수 있다. 그 결과, n층(3N) 전체적으로 결정화율을 높게 할 수 있어, 전지 성능을 향상시킬 수 있다.
계속해서, 막 두께에 대해 설명한다. 제1 n층(3N-1)의 막 두께는 결정화율이 높은 하지막으로서의 기능을 발휘할 수 있으면 되므로, 두껍게 할 필요는 없고, 제2 n층(3N-2)보다도 얇게 할 수 있다. 따라서, 제1 n층(3N-1)을 제막하는 데 필요로 하는 시간은 제막 속도가 느린 제막 조건으로 하고 있음에도, 크게 연장되지 않는다. 한편, 제2 n층(3N-2)을, 결정화율을 높게 유지한 상태로 고속으로 제막할 수 있으므로, n층(3N) 전체적으로 제막하는 데 필요로 하는 시간은, 동등하거나 혹은 짧게 할 수 있다.
도 4는 제1 n층(3N-1)과 제2 n층(3N-2)의 막 두께 비와, 생산량(제막 속도) 및 성능(발전 효율)의 관계를 나타낸 그래프이다. 도면 중, 백색 사각의 플롯은 성능을 나타내고 있고, 흑색 다이아몬드형의 플롯은 생산량을 나타내고 있다. 또한, 성능 및 생산량의 각각은 목표치를 1 이상으로 한 경우의 상대치로서 나타내고 있다. 도 4에 도시된 바와 같이, 제1 n층(3N-1)의 막 두께의 비율을 높여 가면, n층막의 결정화율도 향상되므로 성능이 향상되어 가지만, 생산량이 저하되어 간다. 제1 n층(3N-1)의 막 두께 비[제1 n층/(제1 n층 ＋ 제2 n층)]가, 0보다 크고, 0.5 보다 작은 범위이면, 성능과 생산량 모두 목표치를 만족시킨다. 따라서, 제2 n층(3N-2)의 막 두께를, 제1 n층(3N-1)의 막 두께보다도 두껍게 함으로써, 높은 생산량을 유지한 채, 고성능의 박막 태양 전지를 얻을 수 있다.
이상 설명한 바와 같이, 본 실시 형태에 따르면, 제막 속도를 느리게 하지 않고, n층(3)의 결정화율을 높일 수 있어, 전지 성능을 향상시키는 것이 가능하다.
다음에, 본 실시 형태의 제조 방법을 보다 상세하게 설명한다. 여기서는, 본 실시 형태의 박막 태양 전지 모듈을 패널화한 박막 태양 전지 패널에 대해, 그 제조 방법을 설명한다. 또한, 기판(1)으로서의 글래스 기판 상에 태양 전지 광전 변환층(3)으로서 단층 아몰퍼스 실리콘 박막 태양 전지를 사용한 예에 대해 설명한다. 도 5a 내지 도 5d는 본 발명의 태양 전지 패널의 제조 방법의 실시 형태를 도시하는 개략도이다.
(1) 도 5a의 (a) :
기판(1)으로서 소다 플로트 글래스 기판(1.4m × 1.1m × 판 두께 : 4㎜)을 사용한다. 기판 단부면은 파손 방지에 코너 모따기나 R 모따기 가공되어 있는 것이 바람직하다.
(2) 도 5a의 (b) :
투명 전극층(2)으로서 산화 주석막(SnO2)을 주성분으로 하는 투명 전극막을 약 500㎚ 내지 800㎚, 열CVD 장치에 의해 약 500℃로 제막 처리한다. 이때, 투명 전극막의 표면은 적당한 요철이 있는 텍스처가 형성된다. 투명 전극층(2)으로서, 투명 전극막에 추가하여, 기판(1)과 투명 전극막 사이에 알칼리 배리어막(도시되어 있지 않음)을 형성해도 좋다. 알칼리 배리어막은 산화 실리콘 막(SiO2)을 50㎚ 내지 150㎚, 열CVD 장치에 의해 약 500℃로 제막 처리한다.
(3) 도 5a의 (c) :
그 후, 기판(1)을 X-Y 테이블에 설치하여, YAG 레이저의 제1 고조파(1064㎚)를, 도면의 화살표로 나타낸 바와 같이 투명 전극막의 막면측으로부터 입사한다. 가공 속도에 적절해지도록 레이저 파워를 조정하여, 투명 전극막을 태양 전지 셀(9)의 직렬 접속 방향에 대해 수직인 방향으로, 기판(1)과 레이저광을 상대 이동하여, 홈(5)을 형성하도록 폭 약 6㎜ 내지 15㎜의 스트립 형상으로 레이저 에칭한다.
(4) 도 5a의 (d) :
플라즈마 CVD 장치에 의해, 감압 분위기 : 30 내지 1000 ㎩, 기판 온도 : 약 200℃에 의해 광전 변환층(3)으로서의 아몰퍼스 실리콘 박막으로 이루어지는 p층막/i층막/n층막이 순차적으로 제막된다. 광전 변환층(3)은 SiH4 가스와 H2 가스를 주원료로, 투명 도전층(2) 상에 제막된다. 태양광이 입사하는 측으로부터 p층, i층, n층이 이 순서로 적층된다. 광전 변환층(3)은, 본 실시 형태에서는, p층 : B 도프한 아몰퍼스 SiC를 주로 하고 막 두께 10㎚ 내지 30㎚, i층 : 아몰퍼스 Si를 주로 하고 막 두께 200㎚ 내지 350㎚, n층 : P 도프한 미결정 Si를 주로 하고 막 두께 30㎚ 내지 50㎚이다. 또한, p층막과 i층막 사이에는 계면 특성의 향상을 위해 버퍼층을 설치해도 좋다. 상술한 바와 같이, n층은 제1 n층과, 제2 n층에서 제막 조건을 변경하여 제막된다.
(5) 도 5a의 (e) :
기판(1)을 X-Y 테이블에 설치하여, 레이저 다이오드 여기 YAG 레이저의 제2 고조파(532㎚)를, 도면의 화살표로 나타낸 바와 같이 광전 변환층(3)의 막면측으로부터 입사한다. 펄스 발진 : 10 내지 20㎑로 하여 가공 속도에 적절해지도록 레이저 파워를 조정하여, 투명 전극층의 레이저 에칭의 약 100 내지 150㎛의 횡측을, 홈(6)을 형성하도록 레이저 에칭한다. 레이저 에칭의 위치는 전공정에서의 에칭 라인과 교차하지 않도록 위치 결정 교차를 고려하여 선정한다.
(6) 도 5b의 (a) :
이면 전극층(4)으로서 Ag막/Ti막을 스퍼터링 장치에 의해 감압 분위기, 약 150℃로 순차적으로 제막한다. 이면 전극층(4)은, 본 실시 형태에서는 Ag막 : 200 내지 500㎚, 이것을 보호하는 것으로서 방식 효과가 높은 Ti막 : 10 내지 20㎚를 이 순서대로 적층한다. n층과 이면 전극층(4)의 접촉 저항 저감과 광반사 향상을 목적으로, 광전 변환층(3)과 이면 전극층(4) 사이에 GZO(Ga 도프 ZnO)막을 막 두께 : 50 내지 100㎚, 스퍼터링 장치에 의해 제막하여 설치해도 좋다.
(7) 도 5b의 (b) :
기판(1)을 X-Y 테이블에 설치하여, 레이저 다이오드 여기 YAG 레이저의 제2 고조파(532㎚)를, 도면의 화살표로 나타낸 바와 같이 기판(1)측으로부터 입사한다. 레이저광이 광전 변환층(3)에서 흡수되어, 이때 발생하는 높은 가스 증기압을 이용하여 이면 전극층(4)이 폭열하여 제거된다. 펄스 발진 : 1 내지 10㎑로 하여 가공 속도에 적절해지도록 레이저 파워를 조정하여, 투명 전극층(2)의 레이저 에칭의 약 250 내지 400㎛의 횡측을, 홈(7)을 형성하도록 레이저 에칭한다.
(8) 도 5b의 (c)와 도 5c의 (a) :
발전 영역을 구분하여, 기판 단부 주변의 막 단부에 있어서 레이저 에칭에 의한 직렬 접속 부분이 단락되기 쉬운 영향을 제거한다. 기판(1)을 X-Y 테이블에 설치하여, 레이저 다이오드 여기 YAG 레이저의 제2 고조파(532㎚)를, 기판(1)측으로부터 입사한다. 레이저광이 투명 전극층(2)과 광전 변환층(3)에서 흡수되어, 이때 발생하는 높은 가스 증기압을 이용하여 이면 전극층(4)이 폭열하고, 이면 전극층(4)/광전 변환층(3)/투명 전극층(2)이 제거된다. 펄스 발진 : 1 내지 10㎑로 하여 가공 속도에 적절해지도록 레이저 파워를 조정하여, 기판(1)의 단부로부터 5 내지 20㎜의 위치를, 도 5c의 (a)에 도시한 바와 같이 X방향 절연 홈(8)을 형성하도록 레이저 에칭한다. 이때, Y방향 절연 홈은 후공정에서 기판(1) 주위 영역의 막면 연마 제거 처리를 행하므로, 설치할 필요가 없다. 절연 홈(8)은 기판(1)의 단부보다 5 내지 10㎜의 위치에서 에칭을 종료시킴으로써, 태양 전지 패널 단부로부터의 태양 전지 모듈 내부로의 외부 습분 침입의 억제에, 유효한 효과를 나타내므로 바람직하다.
또한, 이상까지의 공정에 있어서의 레이저광은 YAG 레이저로 하고 있지만, YVO4 레이저나 파이버 레이저 등을 마찬가지로 사용할 수 있는 것이 있다.
(9) 도 5c의 (a : 태양 전지막면측으로부터 본 도면, b : 수광면의 기판측으로부터 본 도면) :
후공정의 EVA 등을 통한 백시트(11)와의 건재한 접착ㆍ시일면을 확보하기 위해, 기판(1) 주변[주위 영역(10)]의 적층막은 단차가 있는 동시에 박리되기 쉬우므로, 이 막을 제거한다. 기판(1)의 단부로부터 5 내지 20㎜에서 기판(1)의 전체 주위에 걸쳐서 막을 제거하는 데 있어서, X방향은 전술한 도 5c의 (a) 공정에서 설치한 절연 홈(8)보다도 기판 단부측에 두고, Y방향은 기판 단부측부 부근의 홈(5)보다도 기판 단부측에 두고, 이면 전극층(4)/광전 변환층(3)/투명 전극층(2)을, 지석 연마나 블라스트 연마 등을 사용하여 제거를 행한다.
연마 칩이나 지립은 기판(1)을 세정 처리하여 제거하였다.
(10) 도 5d의 (a, b) :
단자 상자 설치 부분은 백시트(11)에 개구 관통 창을 형성하여 집전판(12)을 취출한다. 이 개구 관통 창 부분에는 절연재를 복수층을 설치하여 외부로부터의 습분 등의 침입을 억제한다.
직렬로 배열된 한쪽 단부의 태양 전지 발전 셀(9)과, 다른 쪽 단부의 태양 전지 발전 셀(9)로부터 동박(12)을 사용하여 집전하여 태양 전지 패널 이측의 단자 상자(13) 부분으로부터 전력이 취출되도록 처리한다. 동박은 각 부와의 단락을 방지하기 위해 동박 폭보다 넓은 절연 시트를 배치한다.
집전용 동박 등이 소정 위치에 배치된 후에, 태양 전지 모듈의 전체를 덮어, 기판(1)으로부터 밀려나오지 않도록 EVA(에틸렌 아세트산 비닐 공중합체) 등에 의한 접착 충전재 시트를 배치한다.
EVA 상에 방수 효과가 높은 백시트(11)를 설치한다. 백시트(11)는, 본 실시 형태에서는 방수 방습 효과가 높도록 PET 시트/AL박/PET 시트의 3층 구조로 이루어진다.
백시트(11)까지를 소정 위치에 배치한 것을, 라미네이터에 의해 감압 분위기에서 내부의 탈기를 행하여 약 150 내지 160℃로 프레스하면서, EVA를 가교시켜 밀착시킨다.
(11) 도 5d의 (b) :
태양 전지 모듈의 이측에 단자 상자(13)를 접착제로 설치한다.
동박과 단자 상자(13)의 출력 케이블을 땜납 등으로 접속하여, 단자 상자 내부를 밀봉제(포팅제)로 충전하여 밀폐한다. 이것으로 태양 전지 패널(20)이 완성된다.
(12) 도 5d의 (c) :
도 5d의 (b)까지의 공정에서 형성된 태양 전지 패널(20)에 대해 발전 검사 및 소정의 성능 시험을 행한다. 발전 검사는 AM 1.5, 전천일사 기준 태양광(1000W/㎡)의 솔라 시뮬레이터를 사용하여 행한다.
(13) 도 5d의 (d) :
발전 검사[도 5d의 (c)]에 전후하여, 외관 검사를 비롯한 소정의 성능 검사를 행한다.
상기 실시 형태에서는 태양 전지로서, 단층 아몰퍼스 실리콘 태양 전지를 사용한 것에 대해 설명하였지만, 광전 변환층에 pin형의 아몰퍼스 실리콘층이 포함되는 것이면, 이 예로 한정되지 않는다. 예를 들어, 아몰퍼스 실리콘 태양 전지와 결정질 실리콘 태양 전지나 실리콘 게르마늄 태양 전지를 각 1 내지 복수층에 적층시킨 다접합형(탠덤형) 태양 전지와 같은 다른 종류의 박막 태양 전지에도 마찬가지로 적용 가능하다. 또한 본 발명은, 금속 기판 등과 같은 비투광성 기판 상에 제조된, 기판과는 반대의 측으로부터 광이 입사하는 타입의 태양 전지에도 마찬가지로 적용 가능하다.
(제2 실시 형태)
계속해서, 제2 실시 형태에 대해 설명한다. 본 실시 형태에서는 제1 실시 형태와 비교하여, n층을 형성하는 공정(스텝 S23)에 있어서의 제막 조건이 더 고안되어 있다. 이것 이외의 점에 대해서는, 제1 실시 형태와 마찬가지로 할 수 있으므로, 상세한 설명은 생략한다.
본 실시 형태에서는 제1 n층(3N-1)을 제막할 때(S23-1)의 불순물 원소의 도핑률을, 제2 n층(3N-2)을 제막할 때(S23-2)의 그것보다도 높게 한다. 또한, 도핑률은 실란 함유 가스에 대한 불순물 원소 함유 가스의 체적비로 나타낸다. 즉, 실란 함유 가스로서 SiH4를, 불순물 원소 함유 가스로서 PH3를 사용한 경우, 도핑률은 체적비로 PH3/SiH4로서 나타낸다.
구체예를 들면, 제1 n층(3N-1)의 제막 시에 제막실 내로 도입되는 가스 중, SiH4의 유량을 500(sccm)으로 하고, PH3의 유량을 6(sccm)으로 한다. 또한, PH3는, 실제로는 H2로 1000배로 희석된 것이 제막실 내로 도입된다. 또한, 제2 n층(3N-1)의 제막 시에 제막실 내로 도입되는 가스 중, SiH4의 유량을 400(sccm)으로 하고, PH3의 유량을 4(sccm)으로 한다. 이때, 제1 n층(3N-1)의 제막 시에 있어서의 도핑률은 6/500＝1.2(％)이고, 제2 n층(3N-2)의 제막 시에 있어서의 도핑률은 4/400＝1.0(％)이다.
도 6은 n층을 단일의 제막 조건으로 제막한 경우에 있어서의, 도핑률과, 제막 속도 및 제막되는 막의 도전율의 관계를 나타낸 그래프이다. 도면 중, 백색 사각의 플롯은 도전율을 나타내고 있고, 흑색 다이아몬드형의 플롯은 제막 속도를 나타내고 있다. 또한, 도전율 및 제막 속도는 목표치를 1 이상으로 한 경우의 상대치로서 나타내고 있다. 또한, 도 7은 n층의 도전율과 곡성 인자(F.F)의 관계를 나타낸 그래프이다. 도 7에 도시된 바와 같이, 효과는 적으면서도, n층의 도전율이 높으면, 전지의 내부 저항이 저하되는 동시에, 결정화율이 향상되어 있으므로 광의 투과율도 향상되고, F.F가 향상되어 전지 성능이 향상되는 것이 도시되어 있다. 도 6에서 도시된 바와 같이, 도핑률을 높이면, 제막 속도가 느려지지만, 도전율은 향상된다. 도상율이 향상되는 것은 결정화율이 높아지기 때문이라고 생각된다. 따라서, 도 6, 7의 그래프로부터, 도핑률을 올리면 도전율이 향상되고, 전지 성능이 향상되는 것이 나타난다.
그러나, 도 6의 그래프에 있어서, 도전율과 제막 속도의 양쪽에 대해 목표치를 만족시키는 도핑률은 존재하지 않는다. 즉, n층을 단일의 제막 조건으로 제막한 경우, 도핑률을 변경해도, 성능(도전율)과 생산성(제막 속도)의 양쪽에 대해 목표치를 만족시키는 것은 어렵다.
이에 대해, 본 실시 형태에 따르면, n층을 2층 구조로 하여, 1층째의 제1 n층(3N-1) 제막 시에 있어서의 도핑률을 높게 함으로써, 1층째의 결정화율을 높일 수 있다. 이에 의해, 2층째인 제2 n층(3N-2)의 결정화율을, i층 상에 직접 제막하는 경우와 비교하여, 높게 유지할 수 있다. 즉, 제1 n층(3N-1)을, 높은 결정화율을 얻기 위한 하지막으로 할 수 있다. 그 결과, 제2 n층(3N-2)은 양호한 하지층의 제1 n층(3N-1)의 영향으로, 도핑률을 낮추어 제막 속도를 향상시킨 상태에서도 높은 결정화율을 유지할 수 있으므로, n층(3) 전체적으로, 생산량을 떨어뜨리지 않고, 도전율을 높일 수 있어, 제막 속도와 도전율의 양쪽의 목표치를 만족시키기 쉬워진다.
(제3 실시 형태)
계속해서, 제3 실시 형태에 대해 설명한다. 본 실시 형태에서는, 상술한 실시 형태와 비교하여, n층을 형성하는 공정(스텝 S23)에 있어서의 제막 조건이 더 고안되어 있다. 이것 이외의 점에 대해서는, 제1 실시 형태와 마찬가지로 할 수 있으므로, 상세한 설명은 생략한다.
본 실시 형태에서는 제1 n층(3N-1)을 제막할 때(S23-1)에 재료 가스의 희석률을, 제2 n층(3N-2)을 제막할 때(S23-2)의 그것보다도 높게 한다. 또한, 희석률은 실란 함유 가스(SiH4)에 대한 희석 가스(H2)의 체적비(H2/SiH4)로 나타낸다.
구체예를 들면, 제1 n층(3N-1)의 제막 시에 제막실 내로 도입되는 가스 중, SiH4의 유량을 500(sccm)으로 하고, H2의 유량을 37.5 × 103(sccm)으로 한다. 또한, 제2 n층(3N-1)의 제막 시에 제막실 내로 도입되는 가스 중, SiH4의 유량을 400(sccm)으로 하고, H2의 유량을 20 × 103(sccm)으로 한다. 이때, 제1 n층(3N-1)의 제막 시에 있어서의 희석률은 37.5 × 103/500 ＝ 75이고, 제2 n층(3N-2)의 제막 시에 있어서의 희석률은 20 × 103/400 ＝ 50이다.
도 8은 n층을 단일의 제막 조건으로 제막한 경우에 있어서의, 희석률과, 제막 속도 및 제막되는 막의 도전율의 관계를 나타낸 그래프이다. 도면 중, 백색 사각의 플롯은 도전율을 나타내고 있고, 흑색 다이아몬드형의 플롯은 제막 속도를 나타내고 있다. 또한, 희석률 및 제막 속도는 목표치를 1 이상으로 한 경우의 상대치로서 나타내고 있다. 이 그래프에 나타낸 바와 같이, 희석률을 높이면, 제막 속도가 느려지지만, 도전율은 향상된다. 제2 실시 형태에서 설명한 바와 같이, 도전율이 높으면, 곡성 인자가 향상되어 전지 성능이 향상된다. 즉, 도 8의 그래프로부터는, 희석률을 올리면, 전지 성능이 향상되는 것을 알 수 있다. 희석률을 높이면 도전율이 향상되는 것은, 결정화율이 높은 막이 얻어지기 때문이라고 생각된다. 이것으로부터, 도 8의 결과로부터, 희석률을 높임으로써 제막 속도가 느려지지만, 결정화율이 높은 막을 얻을 수 있는 것을 알 수 있다.
그러나, 도 8의 그래프에 있어서, 도전율과 제막 속도의 양쪽에 대해 목표치를 만족시키는 희석률은 존재하지 않는다. 즉, n층을 단일의 제막 조건으로 제막한 경우, 희석률을 변경해도, 성능(도전율)과 생산성(제막 속도)의 양쪽에 대해 목표치를 만족시키는 것은 어렵다.
이에 대해, 본 실시 형태에 따르면, n층을 2층 구조로 하여, 1층째의 제1 n층(3N-1) 제막 시에 있어서의 희석률을 높게 함으로써, 1층째의 결정화율을 높일 수 있다. 이에 의해, 2층째인 제2 n층(3N-2)의 결정화율을, i층 상에 직접 제막하는 경우와 비교하여, 높이기 쉽게 할 수 있다. 그로 인해, 제2 n층(3N-2)을, 제막 속도를 떨어뜨리지 않고, 높은 결정률로 제막할 수 있다. 그 결과, n층(3) 전체적으로, 생산량을 동등하거나, 혹은 거의 저하시키지 않고, 도전율을 높일 수 있어, 제막 속도와 도전율의 양쪽의 목표치를 만족시키기 쉬워진다.
(제4 실시 형태)
계속해서, 제4 실시 형태에 대해 설명한다. 본 실시 형태에서는 상술한 실시 형태와 비교하여, n층을 형성하는 공정(스텝 S23)에 있어서의 제막 조건이 더 고안되어 있다. 이것 이외의 점에 대해서는, 제1 실시 형태와 마찬가지로 할 수 있으므로, 상세한 설명은 생략한다.
본 실시 형태에서는 제1 n층(3N-1)을 제막할 때(S23-1)에, 제2 n층(3N-2)을 제막할 때(S23-2)보다도 높은 압력 하에서 제막을 행한다. 구체예를 들면, 제1 n층(3N-1)의 제막 시에 있어서, 제막실 내의 압력을 175(㎩)로 하고, 제2 n층(3N-2)의 제막 시에 있어서, 제막실 내의 압력을 125(㎩)로 한다.
제1 n층을 고압력 하에서 제막을 행함으로써, 플라즈마 중의 H2의 충돌이 촉진되어, 막 중으로 H2가 도입되기 쉬워진다. 그로 인해, 고압력 하에서 제막을 행한 경우에는, 결정화가 촉진된다. 그러나, 압력이 높으면 결정화율이 높은 막이 얻어지지만, 막 분포가 악화되기 쉽고 반대로 태양 전지의 성능을 저하시키는 경우가 있다. 따라서, 제1 n층(3N-1)에 있어서, 제2 n층(3N-2)보다도 고압력 하에서 제막함으로써, 제1 n층(3N-1)의 제막 조건을, 결정화율이 보다 높아지는 조건으로 할 수 있다. 그 결과, 제1 실시 형태에서 서술한 것과 마찬가지로, 하지층인 제1 n층의 영향으로, 제막 속도를 떨어뜨리지 않고, 제2 n층(3N-2)의 결정화율을 높일 수 있다.
(제5 실시 형태)
계속해서, 제5 실시 형태에 대해 설명한다. 본 실시 형태에서는 상술한 실시 형태와 비교하여, n층을 형성하는 공정(스텝 S23)에 있어서의 제막 조건이 더 고안되어 있다. 이것 이외의 점에 대해서는, 제1 실시 형태와 마찬가지로 할 수 있으므로, 상세한 설명은 생략한다.
본 실시 형태에서는, 상기 재료 가스를 분해하는 고주파 전력은, 제1 n층(3N-1)을 제막할 때(S23-1)에, 제2 n층(3N-2)을 제막할 때(S23-2)보다 낮은 고주파 전력(RF 파워)을 사용하여 제막실 내에 플라즈마를 발생시켜 제막을 행한다. 구체예를 들면, 제1 n층(3N-1)의 제막 시에 있어서의 RF 파워를 2(㎾)로 하고, 제2 n층(3N-2)의 제막 시에 있어서의 RF 파워를 3(㎾)로 한다. 제1 n층 형성 공정보다도 높은 RF 파워로 플라즈마를 발생시켜, 제막을 행하는 것이 바람직하다. 제1 n층을 저RF 파워로 제막을 행하면, 막으로의 데미지가 저하되어, 결정화가 촉진된다. 그러나, 한편으로는 제막 속도가 저하된다. 즉, 제2 n층 형성 공정을 제1 n층 형성 공정보다도 고RF 파워로 행함(제1 n층 형성 공정을 저RF 파워로 함)으로써, 높은 제막 속도에 있어서도 고결정화율의 제2 n층을 얻을 수 있다.
저RF 파워의 고주파 전력을 사용하여 제막을 행함으로써, 제막 속도가 느려지지만, 결정화율이 높은 막이 얻어진다. 따라서, 제1 n층(3N-1)에 있어서, 제2 n층(3N-2)보다도 저RF 파워 하에서 제막함으로써, 제1 n층(3N-1)의 제막 조건을, 결정화율이 보다 높아지는 조건으로 할 수 있다. 제2 n층(3N-2)을 제막하는 데 있어서는, 고RF 파워로 제막이 행해지므로, 고속으로 제막을 행할 수 있다. 또한, 제2 n층은 제막 조건의 관점으로부터는 미결정화하기 어렵지만, 제1 n층(3N-1)이 양호한 하지층이므로, 결정화율이 낮아지는 경우도 없다. 그 결과, 제1 실시 형태에서 서술한 것과 마찬가지로, 제막 속도를 떨어뜨리지 않고, 제2 n층(3N-2)의 결정화율을 높일 수 있다.
(제6 실시 형태)
계속해서, 제6 실시 형태에 대해 설명한다. 본 실시 형태에서는 상술한 실시 형태와 비교하여, n층을 형성하는 공정(스텝 S23)에 있어서의 제막 조건이 더 고안되어 있다. 이것 이외의 점에 대해서는, 제1 실시 형태와 마찬가지로 할 수 있으므로, 상세한 설명은 생략한다.
본 실시 형태에서는 제1 n층(3N-1)을 제막할 때(S23-1) 및 제2 n층(3N-2)을 제막할 때(S23-2)에 있어서, 표준 조건보다도 주파수가 높은 고주파 전력을 인가하여 제막을 행한다. 고주파 주파수는 높은 제막 속도와 막 두께 분포를 양호하게 유지하므로 대략 60㎒로부터 대략 100㎒가 바람직하다. 주파수가 높은 고주파 전력을 사용하여 제막을 행함으로써, 제막 속도를 빠르게 할 수 있는 동시에, 높은 결정화율의 막을 얻을 수 있다.
(제7 실시 형태)
계속해서, 제7 실시 형태에 대해 설명한다. 본 실시 형태에서는, 상술한 실시 형태와 비교하여, n층을 형성하는 공정(스텝 S23)에 있어서의 제막 조건이 더 고안되어 있다. 이것 이외의 점에 대해서는, 제1 실시 형태와 마찬가지로 할 수 있으므로, 상세한 설명은 생략한다.
본 실시 형태에서는 n층을 형성하는 공정에 있어서, 제1 n층(3N-1)을 제막하는 공정(S23-1) 전에, 가스 폭로 공정이 실시된다.
가스 폭로 공정에서는 기판이 배치된 제막실 내에, S23-1, S23-2에서 사용되는 재료 가스가 도입되어, 고압력 하(예를 들어, 150㎩)로 된다. 즉, 실란 함유 가스(SiH4), 희석 가스(H2) 및 불순물 함유 가스(PH3)를 도입한다. 또한, 이 가스 폭로 공정에서는 제막실 내에 플라즈마를 발생시키지 않는다. 가스 폭로 공정은, 예를 들어 15초간 실시된다.
이와 같이, 가스 폭로 공정을 실시함으로써, 제막실 내의 재료 가스의 농도를 안정시킬 수 있다. 이에 의해, 이후의 제막 공정(S23-1, 23-2)에 있어서, 균일하게 제막을 행할 수 있다. 또한, 재료 가스에 노출됨으로써, 기판 온도를 제막 온도로 안정화하여, i형 아몰퍼스 실리콘층(3I)의 표면을 플라즈마 발생 시와 같은 이온 충격으로 손상시키지 않고, 표면에 흡착한 불순물을 제거할 수 있어, 고결정화율의 막을 제막하는 데 적합한 조건으로 할 수 있다. 이에 의해, n형 아몰퍼스 실리콘층(3N)의 결정화율을 높일 수 있다.
(실시예)
이상의 제1 내지 제7 실시 형태는 필요에 따라서 조합하여 사용하는 것도 가능하다. 예를 들어, 이하에 서술하는 제막 조건으로, 제1 n층 및 제2 n층을 제막할 수도 있다.
제1 n층 제막 시(스텝 S23-1) ;
제막실 내로 도입되는 SiH4(실란 함유 가스) 유량을 500(sccm)으로 한다.
제막실 내로 도입되는 H2(희석 가스) 유량을 37.5 × 103(sccm)으로 한다.
제막실 내로 도입되는 PH3(불순물 원소 함유 가스) 유량을 6(sccm)으로 한다.
제막실 내의 압력을 175(㎩)로 한다.
제막 시에 인가되는 고주파 전력의 파워를 2(㎾)로 한다.
또한, 이때, 도핑률은 PH3/SiH4 ＝ 6/500 ＝ 1,2％이다.
또한, 희석률은 H2/SiH4 ＝ 37.5 × 103/500 ＝ 75배이다.
제2 n층 제막 시(스텝 S23-2) ;
제막실 내로 도입되는 SiH4(실란 함유 가스) 유량을 400(sccm)으로 한다.
제막실 내로 도입되는 H2(희석 가스) 유량을 20 × 103(sccm)으로 한다.
제막실 내로 도입되는 PH3(불순물 원소 함유 가스) 유량을 4(sccm)으로 한다.
제막실 내의 압력을 125(㎩)로 한다.
제막 시에 인가되는 고주파 전력의 파워를 3(㎾)로 한다.
또한, 이때, 도핑률은 PH3/SiH4 ＝ 4/400 ＝ 1.0％이다.
또한, 희석률은 H2/SiH4 ＝ 20 × 103/400 ＝ 50배이다.
이상과 같은 조건으로 제막을 행한 경우, 제2 n층 제막 시에 있어서, 제1 n층 제막 시보다도 낮은 도핑률로 제막을 행하게 된다. 또한, 제2 n층 제막 시의 쪽이, 보다 낮은 희석률로 제막되게 된다. 또한, 제2 n층 제막 시의 쪽이 낮은 압력 하에서 제막되게 된다. 또한, 제2 n층 제막 시의 쪽이, 높은 파워로 플라즈마를 발생시켜 제막되게 된다.
이와 같이, 제1 n층 제막 시와 제2 n층 제막 시에 있어서, 도핑률, 희석률, 압력, 파워의 각 파라미터를 변경함으로써도, 제1 n층(3N-1)을, 높은 결정화율을 얻기 위한 하시막으로 할 수 있다. 그것에 의해, n층(3N) 전체의 결정화율을, 생산성을 떨어뜨리지 않고 높일 수 있다.
1 : 기판
2 : 투명 전극층
3 : 광전 변환층
4 : 이면 전극층
5 : 홈
6 : 홈
7 : 홈
8 : 절연 홈
9 : 태양 전지 셀
10 : 주위 영역
11 : 백시트
12 : 도전박
13 : 단자 상자
20 : 태양 전지 패널

Claims (8)

  1. p형 아몰퍼스 실리콘층을 제막하는 p층 형성 공정과,
    상기 p형 아몰퍼스 실리콘층 상에 i형 아몰퍼스 실리콘층을 제막하는 i층 형성 공정과,
    상기 i형 아몰퍼스 실리콘층 상에 n형 아몰퍼스 실리콘층을 제막하는 n층 형성 공정을 구비하고,
    상기 n층 형성 공정은,
    상기 i형 아몰퍼스 실리콘층 상에 제1 n층을 제막하는 제1 n층 형성 공정과,
    상기 제1 n층 상에 제2 n층을 제막하는 제2 n층 형성 공정을 구비하고,
    상기 제1 n층 형성 공정의 제막 조건은 상기 제2 n층 형성 공정에 있어서의 제막 조건보다도, 동일한 기초 기판 상에 제막한 경우에 결정화율이 높아지는 조건인, 광전 변환 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 n층 형성 공정의 제막 속도는 상기 제2 n층 형성 공정의 제막 속도보다도 느린, 광전 변환 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 n층 형성 공정에 있어서, 상기 재료 가스는 실란 함유 가스 및 불순물 원소 함유 가스를 포함하는 원료 가스를 포함하고 있고,
    상기 제2 n층 형성 공정에 있어서, 상기 실란 함유 가스에 대한 상기 불순물 원소 함유 가스의 함유율을 나타내는 도핑률은, 상기 제1 n층 형성 공정에 있어서의 상기 불순물 원소 함유 가스의 도핑률보다도 적은, 광전 변환 장치의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 n층 형성 공정에 있어서, 상기 재료 가스는 상기 원료 가스를 희석하기 위한 수소 가스를 더 포함하고 있고,
    상기 제2 n층 형성 공정에 있어서의 상기 수소 가스에 의한 희석률은 상기 제1 n층 형성 공정에 있어서의 희석률보다도 적은, 광전 변환 장치의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제2 n층 형성 공정에 있어서, 상기 제1 n층 형성 공정보다도 낮은 압력 하에서 제막을 행하는, 광전 변환 장치의 제조 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제2 n층 형성 공정에 있어서, 상기 재료 가스를 분해하는 고주파 전력은 상기 제1 n층 형성 공정보다도 높은 고주파 전력으로 플라즈마를 발생시켜 제막을 행하는, 광전 변환 장치의 제조 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 제2 n층 형성 공정에 있어서 제막되는 막의 두께는, 상기 제1 n층 형성 공정에 있어서 제막되는 막의 두께보다도 두꺼운, 광전 변환 장치의 제조 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 n층 형성 공정은 상기 제1 n층 형성 공정 전에 더 실시되어, 상기 i형 아몰퍼스 실리콘층의 표면을, 플라즈마를 발생시키지 않고, 상기 재료 가스에 노출시키는 가스 폭로 공정을 구비하는, 광전 변환 장치의 제조 방법.
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