KR20110000497A - 위상 회전자 시스템을 위한 동적 직교 클록 보정 - Google Patents

Abstract

적어도 하나의 동위상 클록 및 하나의 직교 클록을 포함하는 둘 이상의 입력 신호를 조정하는 것; 및 조정된 직교 클록 신호를 4-쿼드런트 보간된 출력 클록 위상을 발생시킬 수 있는 디바이스에 인가하는 것을 포함하는 폐루프 클록 보정을 위한 방법 및 시스템이 개시되었다. 보간된 출력 클록 위상은 측정 디바이스를 위한 클록을 형성하기 위해 지연된다. 둘 이상의 조정된 입력 신호는 보간된 출력 클록 위상의 범위에 걸쳐 측정 디바이스상에서 측정된다. 에러는 측정 디바이스로부터 샘플링된 정보를 사용하여 동위상 클록 및 직교 클록에 대해 결정된다. 동위상 클록 및 직교 클록은 결정된 에러 정보를 사용하여 적응된다.

Description

위상 회전자 시스템을 위한 동적 직교 클록 보정{DYNAMIC QUADRATURE CLOCK CORRECTION FOR A PHASE ROTATOR SYSTEM}

본 발명은, 집적회로에 통합될 수 있는 폐루프 위상 회전자 서브시스템에서 두 기준 클록간의 듀티 사이클, 직교 관계, 및 진폭 관계를 자동적으로 보정하기 위한 시스템 및 방법에 관한 것이다.

높은 데이터 전송속도의 직렬화기-직렬화해제기(SERDER; serializer-deserializer) 입력/출력(I/O) 코어에 채용된 공통 클록 발생 구조는 단일한 저소음 위상동기 루프(PLL)를 채용한다. PLL 신호는 로컬 수신기 클록이 인입하는 데이터 스트림에 위상 동기되도록 고정 주파수 PLL 클록을 주파수 및 위상 오프셋시키기 위해 "위상 회전자"를 포함하는 트랜시버 서브시스템, 수신기(Rx) 또는 송신기(Tx) 중 하나 이상에 배분된다.

도 1을 참조하면, 클록 발생 서브시스템의 블록도가 도시되어 있다. 이 예에서, PLL(10) 출력 클록은 직교 분할기(12)를 이용하여 둘로 분할된다. 직교 분할기(12)는 출력들로서 "동위상(In-phase)"(I)(13)과 "직교 위상(Quadrature-phase)"(Q)(14) 클록을 산출하는데, 이 클록들의 각각은 PLL 클록 주파수로부터 둘로 분할되고 서로 90도만큼 편이된다. 이들 직교하는 클록(13 및 14)은 하나 이상의 데이터 I/O 코어(15)에 배분된다. 각각의 I/O는 일반적으로 로컬 위상 회전자(17 및 18)에 인가되기 전에 I 및 Q 클록(13 및 14)의 직교 정확도 및/또는 듀티 사이클을 개선시키기 위해 사용될 수도 있는 로컬 클록 버퍼(16)를 포함한다.

이 로컬 클록 버퍼는, 클록 신호가 클록의 출력 듀티 사이클 및/또는 직교 관계를 개선시키기 위해 적용된 임의의 피드백 보정없이 버퍼(16)를 통해 통과하는 것을 의미하는, 개방 루프 방법을 사용하여 구현된다. 기타 디바이스는 래치(21)를 포함할 수 있다.

클록(13 및 14)은 예시적인 목적으로 다수의 데이터 수신기(15)에 배분되는 것으로 도시되어 있다. 각각의 수신기(15)는 로컬 클록 및 데이터 복구(CDR; clock-and-data)유닛(22)에 의해 주파수 및 위상 동기되어야 하는 독립적인 입력 데이터 스트림(예, 데이터 입력 #1)을 가질 수 있다. 일반적인 애플리케이션에서, 주파수 및 위상 동기를 달성하기 위해, CDR 유닛(22)은 로컬 에지 위상 회전자(17)의 위상을 갱신시킴으로써 로컬 에지 위상 회전자(17)의 출력으로부터의 에지 크로싱이 인입 데이터 스트림(예, 데이터 입력 #1)의 에지 크로싱과 일치하게 된다. 데이터 회전자(18)는 에지 회전자(17)로부터, 일반적으로는 1/2 비트 간격으로, 편이된 데이터 검출에 적합한 위상 오프셋으로 프로그램된다. 래치(21)는 CDR 유닛(22)에 의해 처리된 데이터 및 에지 정보를 획득하는데에 사용된다. 기본적인 데이터 및 에지 검출 수신기는 위상 회전자 기반 클록 발생 시스템을 예시하기에 충분하다는 것을 알아야 한다.

위상 회전자(17 및 18)는 도 2에 도시된 바와 같이 I 및 Q 입력 클록을 혼합하고 변동하는 가중치와 조합함으로써 0 내지 360도 변동하는 위상을 지닌 출력 클록(19 및 8)을 발생시킬 수 있다.

도 2를 참조하면, 위상 회전자(17 및 18)는 프로그램가능한 위상을 갖춘 출력 클록(30)을 생성하기 위해 입력 직교 클록(23 및 24)의 가중된 조합을 합산함으로써 기능한다. 예로서, 디지털 아날로그 변환기(DAC)(26)는 가중치(27 및 28)를 출력한다. I 클록 디지털 아날로그 변환기(IDAC)(27) 가중치가 I 클록 믹서(25)에 입력되고 1로 설정되며(100% 선택되었음을 의미함) Q 클록 DAC(QDAC)(28)가 0으로 설정되었을 때, 위상 회전자(17,18)는 I 클록을 출력하는데, 이것은 정의에 따라 0도 위상을 갖는다. 마찬가지로, Q 클록 DAC(28) 가중치가 1로 설정되고 I 클록 DAC(27) 가중치가 0으로 설정되었을 때, 위상 회전자는 Q 클록을 출력하는데, 이 Q 클록은 입력 Q 클록(24)이 I 클록과 완전하게 직교하는 경우에만, 90도 위상을 갖는다. 중간 위상은 도 2의 테이블(33)에 나타낸 바와 같은 원하는 출력 위상을 달성하는 대응하는 승산자를 이용하여 I 및 Q 클록을 가중시킴으로써 달성될 수 있다.

1/2 레이트 클록킹(I 및 Q 클록 주파수가 수신 데이터 속도의 1/2임을 의미함)을 사용하여 직렬화기/직렬화해제기 코어에서의 위상 회전자의 일반적인 구현은 0도로부터 360도 까지의 전체 64 위상 스텝을 채용하는데, 이는 5.625도의 위상 레졸루션을 달성한다. 이러한 설계는 하나의 수신 데이터 비트 지속시간에 걸쳐 32 스텝의 시간 레졸루션을 제공한다. 위상 회전자 컴포넌트(DAC(27 및 28), 믹서(25) 및 합산기(29))에 의한 상세한 회로 구현이 다수의 상이한 기술을 사용할 수 있을 지라도, 모든 위상 회전자 구현은 I 및 Q 입력 클록(23 및 24)의 기본적인 정확도에 의해 위상 정확도가 제한된다.

I 및 Q 클록은 LC PLL로부터 다수의 Tx/Rx 코어로 배분되기 때문에, 클록들의 직교 관계는 클록 배분에서의 상이한 I/Q 경로 지연에 기인하여 미스매칭될 수 있다. 또한, 클록의 듀티 사이클은 클록 버퍼 디바이스에서의 미스매치 및 지연 차이로 인해 부정확하게 될 수 있다.

도 3을 참조하면, 타이밍 다이어그램이 직교 클록을 예시한다. 시간 T1, T2, T3 및 T4에 걸친 클록 파형은 하기의 정의내용 및 공식을 통해 최종 결과의 듀티 사이클 및 직교 관계 에러와 관련될 수 있다.

완전한 IQ 클록은 DUTYI = 50%, DUTYQ = 50%, IQ = 90도를 갖는데, 이는 I 및 Q 클록 + 및 - 극성 지속시간이 동일하고, Q 클록이 I 클록으로부터 전체 클록 주기 2*T의 1/4에 해당하는, 정확히 90도 만큼 I 클록으로부터 지연된다는 것을 의미한다. 50%가 아닌 듀티 사이클 및 90도 직교가 아닌 직교 관계가 클록 발생기내의 시간 지터로 변환되는 법을 알기 위해, 값 T1, T2, T3 및 T4은 하기와 같은 듀티 사이클과 직교 관계의 함수로 나타내어질 수 있다

지터 분석을 간명하게 하기 위해, 도 3의 클록 크로싱 간격 T1, T2, T3 및 T4에서, 위상 회전자는 각각, I 또는 Q 신호로부터 에지 클록을 생성하고 Q 또는 I 신호로부터 데이터 클록을 생성하는 것으로 가정된다. 에지 클록은 샘플링 시스템을 위한 시간 기준을 설정하기 때문에, 데이터 클록 지터는 이상적인 샘플링 위치(본원에서 에지 클록으로부터 지연된 T/2)로부터 실제 샘플링 위치(지연된 T/2 + 에러)까지의 차이로서 계산될 수 있다.

비동기 클록 복구 시스템에서, 에지 위상은 비동기(non-coherent)(로컬 PLL과는 상이한 주파수) 클록을 이용하여 인입 데이터 신호를 수신기 시스템이 추적함에 따라 시간에 걸쳐 0로부터 T4로 편이한다. 그러므로, 파형 크로싱 간격에서, 가능한 에지 및 데이터 샘플링 위치는 표1과 같이 주어진다.

[표 1]

비이상적인 직교 클록에 의해 추가된 피크간(peak-to-peak) 데이터 샘플 지터는 표 1의 샘플 지터의 최대치에서 샘플 지터의 최소치를 뺀것으로 나타내어질 수 있고, 하기와 같이 간명하게 계산될 수 있다.

지터는 T1 일때에만 제로이고, T2와 T1, T3와 T2, T4와 T3간의 간격은 모두 동일하게 T/2이다. 이 조건은 I 및 Q 클록이 완전하게 직교하고(Q는 I로부터 T/2만큼 지연됨) 50% 듀티 사이클을 갖는 경우에만 발생할 수 있다.

종래의 기술에서, 각각의 클록 발생기에서 로컬 개방 루프 "코어스 클린 업" 버퍼(16)(도 1)는 신호가 위상 회전자에 인가되기 전에 직교 정확도 및 듀티 사이클에 대해 가능한 한 많이 IQ 클록을 클린업시키기 위해 일반적으로 채용된다.

도 4를 참조하면, 종래의 기술에서의 "코어스 클린 업" 버퍼의 일반적인 구성이 도시되어 있는데, 듀티 사이클을 개선시키기 위해 출력 경로상에 DC-차단 클록 버퍼(41)로 증대된 두 개의 전류 모드 로직(CML; current-mode-logic) 클록 입력(I 및 Q)을 갖는 합산기(40)들로부터 I+Q 및 Q-I 를 형성하는 두 개의 출력 경로를 제공한다. 이 동작은 출력 클록 신호의 직교 관계 및 듀티 사이클을 개선시킨다. 그러나, "코어스 클린 업" 버퍼를 구축하기 위해 사용되는 디바이스에서의 변동으로 인해 이 버퍼 자체에서의 매치 정확도에 대한 제한은 달성가능한 정확도에 대해 기본적인 제한을 부여한다. 특히, 부하 저항(42), 디바이스 이득(43), 및 버퍼 스테이지 바이어스 전류(44)는 모두 딥-서브미크론 CMOS 기술로 실현될 때 큰 미스매치 결과를 초래할 수 있다. 이 미스매치 결과들은 I 및 Q 클록의 직교 관계 및 듀티 사이클에 에러를 추가하는 출력상에 원치않는 DC 오프셋을 실제적으로 생성한다.

실현된 집적회로에 대한 연구는 ""코어스 클린 업" 버퍼 및 임의의 연관된 개방 루프 듀티 사이클 클린 업 클록 버퍼이후에도, 디바이스 미스매치로부터 생기는 기준 클록 에러가 수신된 비트 폭의 20% 정도(이는 1/2 레이트 클록킹 구조에서 시간 간격T1과 동일하다) 또는 그 이상으로 공식 (9)에 의해 예측된 바와 같이 데이터 샘플 시간 지터를 유도할 수 있음을 지시한다. 이러한 열화 레벨은, 20%의 시간 지터가 혼선에 의한 큰 지터, 반사, 심볼간간섭(ISI), 및 PLL로부터의 무작위적 클록 지터를 포함하는 기타 코어 열화 소스에 기인하여 지터 버짓에서의 이용불가능하기 때문에 고 데이터 속도(5-10Gb/s 및 그 이상) SERDES의 애플리케이션에 일반적으로 허용될 수 없다. 다수의 일반적인 데이터 송신 애플리케이션에서, 채널 및 코어 유도된 지터는 완전하게 선형인 위상 발생 서브시스템의 경우에 대해서도 일 비트-간격 샘플 간격내에서 15% 이하의 잔존 지터 마진을 초래하게 될 것이다. 미스매치 문제에 추가하여, 개방 루프 시스템은 기본적인 I+Q/Q-I 알고리즘으로 인해 I/Q 분리 에러 결과를 정확하게 보상할 수 없는데, 개방 루프 시스템은 시간 영역으로부터 상기 알고리즘이 회전자 정확도에 여전히 부정적인 영향을 미치는 진폭 영역으로 단순히 상기 에러를 전파한다.

본 발명은, 집적회로에 통합될 수 있는, 폐루프 위상 회전자 서브시스템에서 두 기준 클록간의 듀티 사이클, 직교 관계, 및 진폭 관계를 자동적으로 보정하기 위한 시스템 및 방법을 제공하기 위한 것이다.

클록 보정을 위한 시스템 및 방법은 적어도 하나의 동위상 클록 및 하나의 직교 클록을 포함하는 둘 이상의 입력 신호를 조정하는 것, 및 조정된 직교 클록 신호를 4-쿼드런트 보간된 출력 클록 위상을 발생시킬 수 있는 디바이스에 인가하는 것을 포함한다. 보간된 출력 클록 위상은 측정 디바이스를 위한 클록을 형성하기 위해 지연된다. 둘 이상의 조정된 입력 신호는 보간된 출력 클록 위상의 범위에 걸쳐 측정 디바이스상에서 측정된다. 에러는 측정 디바이스로부터의 샘플링된 정보를 사용하여 동위상 클록 및 직교 클록에 관해 결정된다. 동위상 클록 및 직교 클록은 결정된 에러 정보를 사용하여 적응된다.

폐루프 직교 클록 위상 발생 시스템에서 클록을 동적으로 보정하기 위한 방법은, 동위상 클록 및 직교 클록을 포함하는 둘 이상의 입력 신호를 수신하는 것; 직교, 듀티 사이클 및 진폭 중 적어도 하나에 대해 동위상 클록 및 직교 클록을 조정하는 것; 조정된 직교 클록 신호를 4-쿼드런트 보간된 출력 클록 위상을 발생시킬 수 있는 회전자에 인가하는 것; 측정 디바이스를 위한 클록을 형성하기 위해 보간된 출력 클록 위상을 지연시키는 것; 동위상 클록 및 직교 클록을 포함하는 둘 이상의 조정된 입력 신호를 보간된 출력 클록 위상의 범위에 걸쳐 측정 디바이스에서 측정하는 것; 측정 디바이스로부터의 샘플링된 정보를 사용하여 동위상 클록 및 직교 클록에 관한 듀티 사이클 에러, 직교 에러, 및 진폭 에러를 포함하는 에러 정보를 결정하는 것; 및 폐루프 피드백 구성에서 에러 정보를 사용하여 동위상 및 직교 클록에 대해 직교, 듀티 사이클 및 진폭 조정값을 적용하는 것을 포함한다.

직교 클록 위상 발생 시스템에 폐루프 클록 보정 제어 시스템을 적응시키기 위한 장치는, 동위상 클록 및 직교 클록을 포함하는 둘 이상의 입력 신호를 수신하도록 구성되고, 직교, 듀티 사이클, 및 진폭중 적어도 하나에 대한 보정을 제공하는 제어 모듈로부터의 폐루프 피드백에 따라 동위상 클록 및 직교 클록을 조정하도록 구성된 클록 보정 디바이스를 포함한다. 회전자는 클록 보정 디바이스에 연결되고 4-쿼드런트 보간된 출력 클록 위상을 발생하기 위해 직교 클록 신호를 조정하도록 구성된다. 지연기는 측정 디바이스에 대해 클록을 형성하기 위해 보간된 출력 클록 위상을 수신하기 위해 회전자에 연결된다. 상기 측정 디바이스는 샘플링된 정보를 사용하여 동위상 및 직교 클록에 대한 듀티 사이클 에러, 직교 에러, 및 진폭 에러를 결정하기 위해 보간된 출력 클록 위상 범위에 걸쳐 조정된 동위상 및 직교 클록을 수신한다. 제어 모듈은 측정 디바이스의 출력을 수신하고, 에러 정보를 사용하여 클록 보정 디바이스에서 동위상 및 직교 클록에 대한 조정값을 제공하기 위해 직교 에러, 듀티 사이클 에러, 및 진폭 에러를 적응시키도록 구성된다.

상기 설명한 특징과 그 밖의 특징 및 이점들은 본 발명에 대한 하기의 예시적인 실시예의 상세한 설명을 첨부 도면과 연계하여 이해할 때 분명하게 이해될 것이다.

본 발명에 의해, 위상 회전자를 구동시키는 I 및 Q 클록상에서의 직교 에러, 듀티 사이클 에러, 및/또는 진폭 미스매치로부터 생길 수 있는 데이터 샘플 클록 지터를 감소될 수 있도록 하기 위해 클록 배분 회로에서 미스매치 효과를 보상할 수 있다.

본 발명은 첨부도면과 연계하여 발명의 바람직한 실시예에 대한 상세한 설명을 제공할 것이다.
도 1은 종래 기술에 따른 위상 회전자 기반 클록 발생 시스템을 도시하는 불록도이다.
도 2는 종래 기술에 따른 위상 회전자와 위상 회전 테이블을 도시하는 불록도이다.
도 3은 예시적인 목적으로 I 및 Q 클록 파형을 도시하는 타이밍을 나타낸 도면이다.
도 4는 종래 기술에 따른 개방 루프 CML 직교 클록 보정 시스템을 도시하는 개략적인 블록도이다.
도 5는 일 예시적인 실시예에 따른 폐루프 동적 클록 보정 시스템을 도시하는 블록도이다.
도 6은 일 예시적인 실시예에 따른 클록 보정 시스템을 도시하는 개략적인 블록도이다
도 7은 본 발명의 원리에 따른 클록 보정 디바이스에 대한 회로를 도시하는 개략도이다.
도 8은 본 발명의 원리에 따라 채용될 수 있는 예시적인 가변 시간 지연 버퍼를 나타낸 개략도이다.
도 9는 일 예시적인 실시예에 따른 클록/신호 멀티플렉서 및 신호 측정 시스템을 도시하는 개략적인 블록도이다.

본 발명의 원리는 데이터 입력 및 출력 시스템 및 방법의 클록 경로에서 발생할 수 있는 정적 미스매치 및 전압/온도 유도된 드리프트 에러 모두에 대해 다룬다. 본 발명의 원리는 위상 발생기 서브 시스템의 선형성을 종래 기술의 개방 루프 보정기로 달성할 수 있는 성능 보다 양호한 레벨로 개선시킨다. 본 발명의 실시예는 시스템에 대한 저 전력 및 칩 영역 오버헤드로 프로세스, 전압 및 온도 변동에 기인하여 생기는 클록 에러를 동적으로 보정한다. 본 발명의 실시예는 디바이스 매치(P)가 완전했던 경우에도, 특히 동작 데이터 속도의 범위에 대해 완전하게 달성하지 못하는 프로세스, 전압 및 온도(PVT; process, voltage and temperature) 변동에 대해 완전한 직교를 달성하는 것에 관한 문제를 해결한다. 감소된 기준 클록 에러는 직접적으로 클록 위상 발생 서브시스템에서 더 작은 클록 지터로되는 결과가 된다. 더 작은 클록 지터는 그러면 고속 직렬 I/O 상호연결과 같은 애플리케이션에 대해 개선된 동작 마진으로 변환된다.

이 원리들은 직렬화기/직렬화해제기(SERDES/serializer/deserializer)에서의 송신기 및 수신기 시스템, I/O 코어, 무선장치에 일반적으로 채용되는 직교 믹서 서브 시스템, SERDES 클록 위상 발생기, IQ 믹서, 폐루프 송신 듀티 사이클 보정 시스템, 폐루프 수신기 래치 듀티 사이클 보정 시스템등을 포함하는, 정확한 직교 기준 클록 또는 정확한 듀티 사이클 클록을 필요로 하는 임의의 애플리케이션에 적용될 수 있다.

본 발명의 원리는 개방 루프 직교 및 듀티 사이클 보정으로부터 IQ 보간 기반 위상 발생기를 위한 새로운 폐루프/적응된 방법에 까지 적용된다. IC 기술에서 디바이스 미스매치는 개방 루프 보정 체계를 사용할 때 충분한 성능을 제공하기엔 충분치 않다.

당업자에 의해 알 수 있는 바와 같이, 본 발명의 양상은 시스템, 방법, 또는 컴퓨터 프로그램 제품으로서 구체화될 수 있다. 따라서, 본 발명의 양상은 전체적으로 하드웨어 실시형태, 전체적으로 소프트웨어 실시형태(펌웨어, 상주하는 소프트웨어마이크로 코드등) 또는 본원에서 일반적으로 모두 "회로", "모듈" 또는 "시스템"으로 지칭될 수 있는 소프트웨어와 하드웨어를 조합한 실시형태를 취할 수 있다. 또한, 본 발명의 양상은 컴퓨터로 판독가능한 프로그램 코드가 포함되어 있는 하나 이상의 컴퓨터로 판독가능한 매체에 구체화된 컴퓨터 프로그램 제품의 형태를 취할 수 있다.

하나 이상의 컴퓨터로 판독가능한 매체의 임의의 조합이 이용될 수도 있다. 컴퓨터로 판독가능한 매체는 컴퓨터로 판독가능한 신호 매체 또는 컴퓨터로 판독가능한 저장 매체일 수 있다. 컴퓨터로 판독가능한 저장 매체는 예를 들어, 전자적, 자기적, 광학적, 전자기적, 적외선 또는 반도체 시스템, 장치 또는 디바이스, 또는 상기한 것들의 적절한 조합을 포함하지만 이에 한정되진 않는 것일 수 있다. 컴퓨터로 판독가능한 저장 매체의 더욱 특정한 예(전부 포함하는 것은 아닌 리스트)는, 하드 디스크, 임의 접근 메모리(RAM), 판독 전용 메모리(ROM), 소거가능하고 프로그램가능한 판독 전용 메모리(EPROM 또는 플래시 메모리), 광섬유, 휴대형 컴팩트 디스크 판독 전용 메모리(CD-ROM), 광학식 저장 디바이스, 자기 저장 디바이스, 또는 상기한 것들의 임의의 조합을 포함할 것이다. 본원의 문맥에서, 컴퓨터로 판독가능한 저장 매체는 명령어 실행 시스템, 장치 또는 디바이스에 의해 또는 이들과 연계하여 사용하기 위해 프로그램을 포함하거나 저장하는 임의의 실체적인 유형의 매체일 수 있다.

컴퓨터로 판독가능한 신호 매체는 컴퓨터로 판독가능한 프로그램 코드가 포함되어 있는, 예를 들어 기저대역내의 또는 반송파의 일부로서 전파된 데이터 신호를 포함할 수 있다. 이러한 전파된 데이터 신호는, 전자기적, 광학적 또는 이것들의 임의의 적절합 조합을 포함하지만 이에 한정되진 않는 임의의 다양한 형태를 취할 수 있다. 컴퓨터로 판독가능한 신호 매체는 컴퓨터로 판독가능한 저장 매체가 아니며 명령어 실행 시스템, 장치 또는 디바이스에 의해 또는 이들과 연계하여 사용하기 위해 프로그램을 통신, 전달 또는 전송할 수 있는 임의의 컴퓨터로 판독가능한 매체일 수 있다.

컴퓨터로 판독가능한 매체에 포함된 프로그램 코드는 무선, 유선, 광섬유 케이블, RF 등 또는 이것들의 임의의 적절합 조합을 포함하지만 이에 한정되진 않는임의의 적절한 매체를 사용하여 송신될 수 있다. 본 발명의 양상에 대한 동작을 실행하기 위한 컴퓨터 프로그램 코드는 Java, Smalltalk, C++ 또는 이와 유사한 언어등의 객체 지향형 프로그래밍 언어 및, "C" 프로그래밍 언어 또는 유사한 프로그래밍 언어등의 종래의 프로시저 기반 프로그래밍 언어를 포함하는, 하나 이상의 프로그래밍 언어의 조합으로 기록될 수 있다. 프로그램 코드는 전체적으로 사용자의 컴퓨터상에서, 부분적으로 사용자의 컴퓨터상에서, 독립형 소프트웨어 패키지로서, 부분적으로 사용자의 컴퓨터상에서 및 부분적으로 원격 컴퓨터상에서 또는 전체적으로 원격 컴퓨터 또는 서버상에서 실행될 수 있다. 후자의 시나리오에서, 원격 컴퓨터는 근거리 영역 통신망(LAN) 또는 원거리 영역 통신망(WAN)을 포함하는 임의 타입의 네트워크를 통해 사용자의 컴퓨터에 연결될 수 있거나, 이러한 연결은 외부 컴퓨터(예를 들어, 인터넷 서비스 제공자를 이용하여 인터넷을 통해)에 대해 행해질 수 있다.

본 발명의 양상은 본 발명의 실시예에 따라 방법, 장치(시스템) 및 컴퓨터 프로그램 제품의 블록도 및/또는 예시된 흐름도를 참조하여 하기에 설명된다. 블록도 및/또는 예시된 흐름도의 각각의 블록, 및 블록도 및/또는 예시된 흐름도의 블록의 조합은 컴퓨터 프로그램 명령어로 구현될 수 있음을 알아야 한다. 이 컴퓨터 프로그램 명령어들은 머신을 산출하도록 범용 컴퓨터, 특수 목적 컴퓨터, 또는 기타 프로그램가능한 데이터 처리 장치의 프로세서에 제공되고, 이에 따라 컴퓨터 또는 기타 프로그램가능한 데이터 처리 장치의 프로세서를 통해, 실행하는, 명령어들은 블록도 및/또는 예시된 흐름도의 불록 또는 블록들에 지정된 기능 및/또는 작용을 구현하기 위한 수단을 생성한다.

이 컴퓨터 프로그램 명령어들은 컴퓨터, 기타 프로그램가능한 데이터 처리 장치, 또는 기타 디바이스가 특정한 방식으로 기능하도록 지시할 수 있는 컴퓨터로 판독가능한 매체에도 저장될 수 있고, 이에 따라, 컴퓨터로 판독가능한 매체에 저장된 명령어들은 블록도 및/또는 예시된 흐름도의 불록 또는 블록들에 지정된 기능 및/또는 작용을 구현하는 명령어들을 포함하는 제조 물품을 산출한다. 이 컴퓨터 프로그램 명령어들은 또한, 컴퓨터 또는 기타 프로그램가능한 데이터 처리 장치상에서 실행되는 명령어들이 블록도 및/또는 예시된 흐름도의 블록 또는 블록들에 지정된 기능 및/또는 작용을 구현하기 위한 프로세스를 제공하도록 컴퓨터로 구현된 프로세스를 산출하기 위해 컴퓨터, 기타 프로그램가능한 장치 또는 기타 디바이스상에서 일련의 동작 단계가 수행되도록 하기 위해 컴퓨터, 기타 프로그램가능한 데이터 처리 장치, 또는 기타 디바이스상에 적재될 수 있다.

도면의 흐름도 및 블록도는 본 발명의 다양한 실시예에 따른 시스템, 방법, 및 컴퓨터 프로그램 제품의 가능한 구현에 대한 구조, 기능 및 동작을 예시한다. 이와 관련하여, 흐름도 또는 블록도내의 각각의 블록은 지정된 논리 기능을 구현하기 위한 하나 이상의 실행가능한 명령어를 포함하는, 모듈, 세그먼트 또는 코드의 일부분을 표현할 수 있다. 또한, 일부 대안 실시예에서, 블록에 표기된 기능들은 도면에 표기된 순서로 발생될 수 있음을 유의해야 한다. 예를 들어, 연속적으로 도시된 두 개의 블록은 사실상, 실질적으로 동시에 수행될 수 있고, 블록들은 때때로수반되는 기능에 좌우되어, 역순으로 실행될 수 있다. 흐름도 또는 블록도내의 각각의 블록, 및 흐름도 또는 블록도내의 블록의 조합은 특수한 목적의 하드웨어 및 컴퓨터 명령의 특정한 기능 또는 작용 또는 조합을 수행하는 특수 목적 하드웨어 기반 시스템에 의해 구현될 수 있다.

본원에 설명된 회로는 집적회로 칩을 위한 설계의 일부부일 수 있다. 칩 설계는 그래픽 컴퓨터 프로그래밍 언어로 생성되고, 컴퓨터 저장 매체(디스크, 테이프, 실제 하드 드라이브, 또는 저장 액세스 네트워크내에서의 가상 하드 드라이브와 같은)에 저장된다. 설계자가 칩을 제작하지 않거나 칩을 제작하는데에 포토리소그래픽 마스크를 사용한다면, 설계자는 최종 설계를 물리적 수단에 의해(예를 들어, 설계를 저장하는 저장 매체의 복사본을 제공함으로써) 또는 전자기적으로(예를 들어, 인터넷을 통해) 직간접 방식으로 그러한 엔티티에 송신할 것이다. 그러면, 저장된 설계는 웨이퍼상에 형성되어야 할 현안으로 되어 있는 칩 설계의 다수의 복사본을 포함하는, 포토리소그래픽 마스크의 제작을 위한 적절한 포맷(예를 들어, 그래픽 데이터 시스템 II(Graphic Data System II(GDSII))으로 변환된다. 포토리소그래픽 마스크는 에칭되거나 그렇지 않으면 처리되어야 할 웨이퍼의 영역(및/또는 웨이퍼상의 층)을 정의하기 위해 이용된다.

최종결과적인 집적회로 칩은 제작자에 의해 베어 다이로서 미가공 웨이퍼 형태로(즉, 다수의 패키징되지 않은 칩을 갖는 단일 웨이퍼로서) 또는 패키징된 형태로, 배포될 수 있다. 후자의 경우에, 칩은 단일 칩 패키지(마더보드에 고정된 리드를 갖춘, 플라스틱 케리어 또는 기타 상위 레벨 캐리어와 같은)에 또는 다수의 칩 패키지(표면 상호접속부 또는 매립된 상호접속부 중 하나 또는 양자 모두를 갖는 세라믹 캐리어와 같은)에 장착된다. 어느 경우에도, 칩은 마더보드와 같은 (a) 중간 제품의 일부분으로서 또는 (b) 최종 제품의 일부분으로서 기타 신호 처리 디바이스, 이산적인 회로 요소 및/또는 기타 칩들과 통합된다. 최종 제품은 장난감 및 그 밖의 저기능 애플리케이션에서부터 디스플레이, 키보드 또는 기타 입력 디바이스, 및 중앙 처리기를 갖는 최신 컴퓨터에 이르는, 집적회로 칩을 포함한다.

이제 마찬가지의 도면 부호가 마찬가지의 구성요소를 가리키는 도면을 참조하는데 먼저 도 5를 참조하면, 폐루프의 동적 클록 보정 시스템(100)이 하이레벨 블록도로 도시되어 있다. 동적 클록 보정 시스템(100)은 I 및 Q 클록 듀티 사이클/위상 관계를 디지털식으로 측정하고 연속적으로 적응되는 제어 루프를 사용하여 클록의 듀티 사이클 및 직교 정확도 양자 모두를 보정한다. 또한, 시스템(100)은 I 및 Q 클록 진폭이 균형을 이루지 못하게 된다면 위상 회전자에서 달성된 위상 선형성에 역영향을 미칠 수 있는 I 및 Q 클록 진폭이 균형을 이루게 하는 능력을 갖는다. 그렇게 함으로써, 시스템(100)은 위상 회전자를 구동시키는 I 및 Q 클록상에서의 직교 에러, 듀티 사이클 에러, 및/또는 진폭 미스매치로부터 생길 수 있는 데이터 샘플 클록 지터를 감소될 수 있도록 하기 위해 클록 배분 회로에서 미스매치 효과를 보상한다.

예시된 시스템(100)은 직교 클들록(I 클록(13) 및 Q 클록(14))을 수신하고 보정된 출력 클록(I_C 및 Q_C)(155)를 산출하기 위해 직교 클록 조정 디바이스 또는 스테이지(150)를 사용하여 직교 클록들의 직교 관계, 듀티 사이클, 및 선택적으로는 진폭을 조정한다. 클록 조정 스테이지(150)는 보정된 I 클록, Q 클록, "0"(클록 베이스라인 기준), 또는 선택적으로는 기타 신호를 신호 측정 블록 또는 디바이스(157)의 입력에 전달하는 신호 멀티플렉서 디바이스(156) 및 위상 회전자 디바이스(160)에 보낸다.

신호 측정 블록(157)은, 한 실시예에서, 입력 신호의 오프셋(158) 및 선택적으로는 이득(159)을 조정하고 입력 신호의 디지털 출력 측정값(신호)을 산출한다. 이 신호 측정 블록(157)은 위상 회전자 디바이스(160)에 의해 생성되고 그후 지연 요소(161)에 의해 지연되는 클록을 사용하여 샘플링된다. 한 실시예에서, 지연 요소(161)는 상이한 지연 범위에 걸쳐 프로그래밍될 수 있다.

제어 모듈(163)은 신호 측정 블록(157)에서 신호 측정값을 산출하기 위해 측정 트리거(162)를 발생시킨다. 신호 측정 결과는 클록 직교 에러를 보정하는 PHASE_IQ 제어(153), I 클록상에서의 듀티 사이클 에러를 보정하는 DUTY_I 제어(154), Q 클록상에서의 듀티 사이클 에러를 보정하는 DUTY_Q 제어(164),및 I 및 Q 클록상에서의 이득 에러를 보정하는 GAIN_I(152) 및/또는 GAIN_Q(151)제어를 포함하는 클록 조정 모듈(150)로의 갱신된 클록 보정 입력을 발생시키기 위해 제어 모듈(163)에 의해 처리된다.

제어 모듈(163)은 입력 직교 클록 듀티 사이클 에러, 직교 에러, 및 선택적으로는 이득 에러를 검출 및 보정하는 제어 방법을 사용하여 회전자(160) 위상, 지연요소(161) 지연, 및 측정 샘플 트리거 제어(162)를 순서화한다. 제어 모듈(163)은 신호 멀티플렉서(156)를 통한 기타 신호(165)를 라우팅하는 것과 이들 기타 신호의 연관된 듀티 사이클, 이득 또는 직교 관계를 적절한 제어(166)를 사용하여 제어함으로써 시스템 실시예에서의 기타 클록의 에러를 검출 및 보정하는데에 사용될 수 있다.

간단한 실시예에서, 어떠한 기타 신호도 측정 또는 제어되지 않으며, 보정된 I 및 Q 클록(155)은 데이터 수신기 시스템에서의 개선된 위상 선형성을 지닌 보간된 클록 위상을 발생시키기 위해 (도 1의) 데이터 및 에지 위상 회전자 입력부(17 및 18)에 전송될 수 있다.

제어 모듈(163)에 의해 구현된 클록 보정 방법은 2*T의 지속시간 또는 360도 위상에 대응하는 Ic 및 Qc, 클록의 전체 주기에 걸쳐 Ic 및 Qc 클록의 부호를 측정할 수 있다. 직교 에러를 결정하기 위해, 제어 방법은 2*T의 시간주기에 걸쳐 회전자(160) 위상을 이산 스텝들로 스텝핑시키면서 Ic 및 Qc 파형의 부호의 곱 적분을 누적한다. 듀티 사이클 에러를 결정하기 위해, 제어 방법은 동일한 2*T의 시간주기에 걸쳐 c 및 Qc 파형 부호의 적분을 누적한다. 이들 에러 적분을 결정하기 위해 한 실시예에서 사용된 절차는 하기에 설명하는 에러 측정 제어 방법에 의해 설명된다.

도 5를 계속 참조하면서 도 6을 참조하면, 에러 적분을 결정하는 방법이 예시적으로 설명되어 있다. 블록 170에서, 클록 지연 버퍼(161)가 주기적으로 일 지연 유닛씩 전진한다. 블록 171에서, 회전자(160) 위상을 0으로 초기화한다. 블록 172에서, "0"을 선택하거나 신호 멀티플렉서(156)의 클록 베이스라인 입력을 선택한다. 블록 173에서, 신호가 0 보다 큰지( > 0)를 결정하고, 파형 부호 +1 또는 -1을 산출한다. 블록 174에서, 블록 173으로부터의 결정에 기초하여 신호 오프셋 제어(158)를 갱신한다. 블록 175에서, 신호 멀티플렉서(156)의 Ic 파형 입력을 선택한다. 블록 176에서, 신호가 > 0 인지를 결정하고, Ic 파형 부호 +1 또는 -1을 산출한다. 블록 177에서, 모듈(163)의 I_DUTY_Error 누산기에 Ic 부호값의 합을 누적시키고고, I 부호를 보관한다. 블록 178에서, 신호 멀티플렉서(156)의 Qc 파형 입력을 선택한다. 블록 179에서, 신호가 > 0 인지를 결정하고, Qc 파형 부호 +1 또는 -1을 산출한다. 블록 180에서, 모듈(163)의 Q_DUTY_Error 누산기에 Qc 부호값의 합을 누적시킨다.

블록 181에서, 블록 177로부터의 보관된 I 부호에 Qc 파형 극성값을 곱하고, 합을 모듈(163)의 IQ_Error 누산기에 누적시킨다. 블록 182에서, 위상 회전자(160)를 일 이산 위상 스텝만큼 증분시킨다. 블록 183에서, 위상 회전자가 Ic 및 Qc 입력 클록의 전체 2*T 주기의 커버리지 또는 전체 360도 스윕을 완료할 때 까지 불록 175 내지 182를 반복한다. 이것은 사전결정된 동작 주기 동안의 에러 적분을 제공한다.

에러 측정 제어 방법의 블록 170은 각각의 에러 결정 시퀀스에 대한 부호 샘플 래치로 가변시간 지연을 구현한다. 클록 보정 방법이 적절히 기능하도록 하기 위해, 위상 회전자(160)에 의해 제공된 클록은 위상 회전자(160)에 대한 입력들인 Ic 및 Qc 클록으로부터, 지연되거나 상관이 해제된다. 이 지연은 Ic 및 Qc 클록 에지 크로스오버 지점을 결정하기 위해 Ic 및 Qc 정보 모두를 혼합하거나 보간하는 위상 회전자에서 Ic 및 Qc 클록 에지 크로스오버 시점(또는 에지)를 측정할 수 있게 한다. 보간된 회전자 위상 위치에서 Ic 및 Qc 클록 파형 에지를 측정하는 능력을 제공함으로써, 측정 시스템이 에지 크로스오버 시점에서 에러를 검출하는 것이 가능하게 된다.

회전자(160) 위상 조정은 한 실시예에서 약 5도의 디지털 스텝으로 양자화된다. (예를 들어, 전체 360도 위상 조정 범위에 대한 64개 이산 위상 스텝은 5.625도의 위상 양자화가되는 결과가 된다)이 양자화는 정확도를 제한할 수 있는데 이 정확도로 I 및 Q 파형의 에지 크로스오버가 측정될 수 있다. 프로그램가능한 정밀한 지연을 지연 버퍼(161)에 도입함으로써, 측정 시스템은 위상 회전자 자체의 스텝 솔루션 보다 양호한 정확도로 에지 크로스오버를 해결할 수 있게 된다.

한 실시예에서, 가변 시간 지연은 한 위상 회전자 스텝에 대응하는 시간 지연의 1/2 보다 작은 시간 스텝으로 지연을 진행시킬 것이고 최소 지연 및 전체 2*T 클록 주기의 적어도 1/16인 지연 범위를 제공할 것이다. 블록 170에서, 주기적으로 버퍼를 진행시킨다는 의미는 버퍼 지연은 지연이 버퍼에 의해 제공된 최대치에 있을 때까지 증가된다는 것을 의미하고, 그후 프로그래밍된 지연은 최소 지연으로 바뀐다.

에러 측정 제어 절차에서의 블록 172 내지 174는 신호 측정 블록(157)에서의 임의의 오프셋을 제거하기 위해 DC 오프셋 보정 프로세스를 정의한다. 신호 측정 블록(157)에서 보상되지 않은 오프셋은 듀티 사이클 및 위상 에러 결정 모두에 에러를 추가한다. DC 오프셋 보정 프로세스는 클록 또는 신호 멀티플렉서(156)가 "0" (클록 베이스라인) 입력을 선택할 때 신호 측정 블록(157)에 의해 0인 평균 신호 측정값이 획득되도록 Signal_Offset 제어(158)를 조정한다. 이 상태는 측정된 신호 부호와 반대 부호의 방향으로 Signal_Offset 제어(158)를 적분함으로써 달성되어, 적응된 DC 오프셋 보상 제어 루프를 구현한다.

에러 측정 제어 절차의 블록 173, 176 및 179에서 수행된 파형 부호 결정은 단일한 신호 측정 결과에 대한 노이즈의 효과를 감소시키기 위해 적어도 16개의 개별 측정치로부터의 결과를 평균함으로써 한 실시예에서 실현된다. 16개의 개별 측정치의 대부분이 +1이면, 포지티브 파형값이 결정되고; 그렇지않으면 네거티브 파형값이 결정된다.

64개 이산 위상 위치를 갖는 위상 회전자(160)를 채용하는 한 실시예에서, 블록 175 내지 182는 하기의 계산을 수행하기 위해 64회 반복될 것이다.

등식 (10) 내지 (12)의 SGN() 함수는 측정된 클록 파형이 베이스라인(0) 값보다 크다면 1을 출력하고 베이스라인(0) 값보다 작거나 같다면 -1을 출력한다. 도 5에서, SGN() 함수는 신호 측정 블록(157)에 의해 결정되는데, 이것은 1인 SGN 함수값에 대응하는, 측정 파형이 0 보다 크거나 같은 지를 결정하거나, -1인 SGN 함수값에 대응하는, 측정 파형이 0 보다 작은 지를 결정한다. 등식 (10) 내지 (12)는 I 및 Q 파형이 50%의 듀티 사이클을 갖고 완전히 직교하면 모두 값 0을 갖는 결과로 된다.

등식 (10) 내지 (12)에 의해 결정된 에러 신호가 도 6의 에러 측정 제어 방법에 의해 계산된 후에, 제어 변수 PHASE_IQ(153), DUTY_I(154) 및 DUTY_Q(164)는 하기의 클록 보정 제어 절차를 사용하여 갱신되는데, 이 절차에서 제어 신호는 제어 모듈(163)로부터 제공되고 클록 보정 제어 절차는 클록 보정 회로(160)에 의해 수행된다. 제어 모듈(163) 및 클록 보정 회로(160)는 바람직하게 클록 보정 제어 절차에서 하기의 기능을 구현하기 위해 로직 회로 및 디바이스(및/또는 소프트웨어)를 포함한다.

클록 보정 제어 절차

1) 고속 컨버젼스 모드이면, ADJ 를 1보다 큰( > 1)값으로 설정하고, 그렇지않으면 ADJ 를 1로 설정함.

클록 보정 제어 절차의 단계 1)은 본 발명의 방법의 컨버젼스 속도를 설정한다. 고속 컨버젼스 획득을 위해, 보정 항들인 PHASE_IQ, DUTY_I 및 DUTY_Q는 결정된 에러의 결과로서 고속으로 갱신되며(ADJ 값 > 1) 반면에, 비획득(또는 추적) 모드에서, 상기 항들은 측정된 에러 신호 값에 대해 노이즈를 필터링할 수 있도록 하기 위해 저속으로 갱신된다(ADJ 값 = 1).

클록 보정 제어 절차의 단계 2) 내지 5)는 DUTY_I_SUM 및 DUTY_Q_SUM 에러 항의 함수로서 DUTY_I 및 DUTY_Q를 수정한다. 결정된 듀티 사이클 에러에 기초한 듀티 사이클 조정에 대한 부호 규약은 듀티 사이클 조정이 적용되었을 때 듀티 사이클을 낮추도록 선택되고, 위상 조정 방법의 구현에 좌우되어 극성을 변경시킬 수 있다.

클록 보정 제어 절차의 단계 6) 및 7)은 PHASE_IQ_SUM 에러 항의 함수로서 PHASE_IQ 제어를 수정한다. 결정된 직교 에러에 기초한 IQ 직교 조정에 대한 부호 규약은 보정이 적용되었을 때 직교 에러를 낮추도록(즉, Q를 I로부터 지연된 90도에 더욱 가까워지게 함) 선택되고, 직교 조정 방법의 구현에 좌우되어 극성을 변경시킬 수 있다.

한 실시예에서 제어 항(PHASE_IQ, DUTY_I 및 DUTY_Q)들은 상위 유효 비트에서 디지털-아날로그 변환기(DAC; digital-to-analog converter)를 조정하는 하드웨어 직교 조정 및 듀티 사이클 조정에 직접 대응하는 정수 레지스터 값으로 표현된다. 논리상태기 내부의 레지스터들의 크기는 하드웨어 DAC 보다 크게 되고 이에 따라 이 레지스터들이 하드웨어 듀티 사이클 및 직교가 갱시되어야 하기 이전에 다수의 측정값들을 자동적으로 평균화할 수 있다.

한 실시예에서, 레지스터들은 하드웨어 DAC 정밀도 보다 낮은 적어도 4비트의 정밀도를 갖는다. 예로서, 하드웨어 DAC가 5비트의 정밀도를 갖는다면, 9비트의 누산기가 논리 구현에서 제어값을 표현하기 위해 사용될 것이고, ADJ =1인 최소 16개의 연속하는 측정이 하드웨어 조정에 영향을 미치기 위해 필요로 될 것이다.

클록 보정 제어 절차의 선택적인 향상은 시스템 위상 회전자에 배분된 IC 및 Qc 출력 클록의 진폭을 균형을 맞추는 제어 루프를 구현한다. 이 클록들에서의 진폭 불균형은 일부 실시예에서 상기 설명된 클록 보정 장치에 앞설 수 있는 덜 정밀한(coarse) 위상 보정 스테이지(400)(도 4)에 의해 도입될 수 있는 진폭 미스매치에 기인하여 생길 수 있다. 특히 덜 정밀한 보정 버퍼(40)는 버퍼로의 입력 신호가 직교를 이루지 않는다면 상이한 진폭을 갖는 출력 신호를 산출할 수 있다.

진폭 미스매치의 또다른 소스는, 클록 보정 버퍼(150)(도 5)를 실형하기 위해 사용되는 회로 및 디바이스를 포함한, 개별 I 및 Q 경로의 회로 실현에서의 디바이스 매치에서의 차이로 인해 생긴다.

Ic 및 Qc 파형의 진폭 미스매치는 선택된 Ic 또는 Qc 파형의 피크값 또는 파형의 평균 진폭을 결정하기 위해 신호 측정 블록(157)을 사용하여 검출될 수 있다. 그 간명성으로 인해, 바람직한 실시예에서, 파형의 피크값은 하기의 진폭 보정 제어 절차를 사용하여 결정될 수 있다.

a) 클록/신호 멀티플렉서(156)의 Ic 파형 입력을 선택함.

b) 신호 측정 블록(157)이 입력 클록의 피크치를 측정할 수 있도록 필요한 경우엔 상기 블록(157)을 낮은 신호 이득 상태로 구성함.

c) Signal_Offset 오프셋 제어 값을 에러 적분 절차에서 결정된 교정된 DC 오프셋으로 초기화함.

d) 회전자(160) 위상을 0으로 초기화함.

e) 신호가 0보다 큰지( > 0)를 결정하고, 1 또는 -1인 측정 결과를 산출함.

f) 측정값이 0보다 작다면( < 0), Signal_Offset 제어 값을 증가시키고 단계 e)로 가며; 그렇지 않으면 단계 g)로 간다. 또한, Signal_Offset 제어 값이 최대인 제어값에 있어도 단계 g)로 간다.

g) 위상 회전자를 일 스텝 위치만큼 증분시킴.

h) 위상 회전자의 전체 360도 스윕(2*T 지속시간) 동안 단계 e) 내지 g)를 반복함.

i) Signal_Offset 오프셋 값을 임시값 PEAK_I로 저장함.

j) 클록/신호 멀티플렉서 Qc 파형 입력을 선택함.

k) Qc 파형의 피크값 PEAK_Q를 결정하기 위해 단계 c) 내지 h)를 반복함.

l) PEAK_I > PEAK_Q 이면, GAIN_Q가 자신의 최대치에 있지 않은 경우에 GAIN_Q 제어 파라미터를 증가시키고, 그렇지 않으면, GAIN_I 제어 파라미터를 감소시킴.

m) PEAK_Q > PEAK_I 이면, GAIN_I가 자신의 최대치에 있지 않은 경우에 GAIN_I 제어 파라미터를 증가시키고, 그렇지 않으면, GAIN_Q 제어 파라미터를 감소시킴.

듀티 사이클 및 직교 하드웨어 보정 제어와 유사하게, Ic 및 Qc 이득 제어(GAIN_I 및 GAIN_Q)는 측정 평균화를 구현하기 위해 여분의 비트로 증대된 하드웨어 DAC에 대응하는 레지스터 값으로 표현될 수 있다. 예로서, 한 실시예에서 4비트 DAC가 0.025인 스텝들로 예를 들어 0.8 내지 1.2에 이르는 범위에 걸쳐 I 및 Q 이득을 조정하는데에 사용된다면, 제어 로직의 레지스터 값은 8비트의 크기로 되어 피크 값들의 개별 측정치들로부터의 결과들은 평균화될 수 있다. 이 평균화는 측정에서의 노이즈를 감소시키고 노이즈에 기초한 Ic 및 Qc 파형 이득 제어의 조정을 방지하는데에 바람직하다.

한 예시적 실시예에서, 직교 클록 보정을 위한 제어 방법은, 주기적인 리프레시 보정이 행해진 후 저 루프 대역폭 추적 모드(ADJ = 1)가 뒤따르는, 고 루프 대역폭 컨버젼스 모드(ADJ > 1)에서 실행되는 파워업 리세트 초기 클록 정렬을 포함한다. 저 대역폭 주기적 리프레시는 시스템의 확장된 동작 동안 경험될 수 있는 온도 및 전압 변동에 걸쳐 회로의 DC 오프셋에서의 표류를 보상 또는 추적함으로써, 프로세스, 전압 및 온도 변동 모두에 대해 개선된 직교 클록 정확도를 달성한다. 개선된 직교 클록 정확도는 그후, 예로서 데이터 수신기에서의 감소된 데이터 샘플링 클록 지터로 직접 변환한다.

클록 보정 회로 또는 스테이지(150)(도 1)는 Ic 및 Qc 클록의 듀티 사이클의 조정, Ic 및 Qc 클록의 직교 관계의 조정, 및 Ic 및 Qc 클록의 진폭의 조정중 하나 이상을 제공한다. 클록 보정 시스템(100)(도 1)을 원하는 대로 기능하도록 하기 위해, 클록 보정 스테이지(150)는 소망하는 최대 잔존 데이터 클록 샘플 지터를 달성하기 위해 충분한 레졸루션으로 예상된 제조 변동을 커버하기에 충분한 클록 파라미터의 조정 범위를 제공할 필요가 있다. 예시적인 실시예에서, 적어도 +/- 15도의 IQ 위상 조정 범위, 적어도 44:55 듀티 사이클의 듀티 사이클 에러(또는 10%의 피크간 듀티 사이클 에러)를 커버하는 듀티 사이클 조정 범위, 및 적어도 1.2/0.8(+/- 20% 진폭 미스매치)의 진폭 균형 범위가 요망된다. 기타 범위들도 고려될 수 있다. 예를 들어, 1도 위상 에러, 0.5% 듀티 사이클 에러, 및 2% 진폭 매치 레졸루션에 대한 대응하는 조정 레졸루션이 한 실시예에서 채용될 수 있다.

도 7을 참조하면, 예시적인 전류 모드 로직(CML; current-mode logic) 클록 보정 버퍼(200)의 개략도가 예시적으로 도시되어있다. 버퍼(200)는 45도의 명목 고정된 I 및 Q 지연(예를 들어, I+Q/Q-I 보정 회로에 대해)을 제공하는 종속접속 구성을 이룬 두 개의 CML 믹서(202 및 204)를 사용하여 "개방 루프" 직교 조정을 제공한다. 두 개 스테이지에서 45도 위상 지연을 실현하는 것은 단일 스테이지 개방 루프 버퍼를 넘는 개선사항인 데, 이는 단일 스테이지 회로(Ic=I+Q, Qc=Q-I)에선, 일반적으로 부적절한 신호 형태(증가된 지터 및 회전자 비선형성을 야기시키는 제로 크로싱에 근접하는 플랫부를 갖춘)가 산출되기 때문이다. 따라서 한 스테이지 대신 두 스테이지에 걸쳐 원하는 45도 지연의 단순한 확산은 출력 클록 파형의 형태 및 슬루율 제어면에서 상당히 개선된다.

바이어스 전류 비(IB4/IB3)는 제1 스테이지 클록 버퍼(288)에서의 믹싱 비율을 제어하고 바이어스 전류 비(IB2/IB1)는 제2 스테이지 클록 버퍼(280 및 282)에서의 믹싱 비율을 제어한다. 클록 보정 스테이지(200)에서의 출력 클록 Ic(Ic+, Ic-) 및 Qc(Qc+, Qc-)의 직교 관계는 가변량의 Q2 신호를 I2 클록 출력에 믹싱하고 I2 신호를 Q2 클록 출력에 믹싱함으로써 조정된다. 차동 전류 DAC(290)는 CML 버퍼(280) 및 직교 믹스 버퍼(282)에서의 전류를 테일시키기 위해 미러링된다.

보정된 출력 클록(Ic 및 Qc)의 듀티 사이클은 DC 오프셋을 출력 신호에 인가함으로써 제어된다. CML 클록이 버퍼 스테이지에서의 전류 및 부하 저항의 적절한 설계 및/또는 조정을 통해 감소하지 않는 상승 시간을 갖도록 클록 버퍼 스테이지(제1 및 제2 스테이지)에 의해 컨디셔닝되는 한, DC 오프셋의 조정은 클록 듀티 사이클이 비례 조정되는 결과를 가져온다. 차동 전류 DAC(286 및 287)는 출력 클록의 공통 모드 레벨을 변경시키지 않고 DC 오프셋/듀티 사이클의 조정을 가능하게 한다. 마찬가지로 차동 전류 DAC(284 및 285)sms 출력 클록의 이득을 조정할 수 있도록 한다.

출력 클록(Ic 및 Qc)의 진폭은 바이어스 전류를 버퍼 스테이지(280)내의 입력 신호 차동 쌍으로부터 제로 차동 입력 스테이지(281)로 시프트시킴으로써 감소될 수 있다. 진폭 제어 루프를 구체적으로 나타낸 실시예에서, Ic 또는 Qc 클록은 두 개의 레벨 중 더 적은 레벨로 감소되어 균형을 이룬 클록 진폭이 되는 결과를 초래한다.

한 실시예에서, IQ 조정 및 듀티 사이클 조정은 대략 유사한 시간 레졸루션을 초래한다. 이것은 피드백 루프의 최적 컨버젼스에 바람직한, 듀티 사이클 및 직교 조정 피드백 제어 루프 양자 모두에 대해 유사한 루프 이득을 제공하기 때문에 바람직하다. 듀티 사이클 및 직교 조정 DAC는 이들이 DAC 코드의 변화로 인해 노이즈 글리치를 클록에 부가하지 않고 갱신될 수 있도록 설계될 수 있다. 트랙 및 홀드 회로 또는 써모미터 코드화된 DAC의 사용과 같은 낮은 글리치 DAC 구현 기술은 대응하는 조정 값을 갱신할 때 출력 클록(Ic 및 Qc)상에 일시적인 노이즈 글리치를 발생시키지 않고 갱신될 수 있는 를 실현하기 위해 적용될 수 있는 당업계의 일부 기술이다.

도 8을 참조하면, 본 발명에 따라 구현될 수 있는 시간 지연 버퍼(300)가 예시적으로 도시되어 있다. 예로서, 약 3 내지 12 Gb/s의 데이터 속도 범위에 걸쳐 동작하는데이터 수신기 시스템에 대한 애플리케이션에서, 시간 지연 버퍼(300)는 여러 지연 지점에서 덜 정밀하게 태핑되는 예로서, 100ps CMOS 지연선(301)을 사용하여 구현되고 그후 필요한 시간 레졸루션을 제공하기 위해 보간된다. 일반적으로 CML 신호를 발생하는 위상 회전자(160)는 CML-CMOS 변환 버퍼(307)를 사용하여 CMOS 레벨로 변환된다. 이 변환 버퍼의 출력은 덜 정밀한 지연 블록(301)에 CMOS 인버터의 체인을 공급한다. 한 구현예는 약 100ps의 지연 커버리지 범위가 제공되도록 각각 약 12ps의 평균 지연 스텝 크기를 갖춘 8개의 덜 정밀한 지연 스텝을 제공한다. 멀티플렉서(302)는 덜 정밀한 지연선(301)으로부터 초기 지연 및 말기 지연(이것은 예를 들어 약 12ps 떨어진 클록 신호에 대응한다)을 선택한다. CMOS 지연 보간기(303)는 이들 초기 지연 및 말기 지연들을, 예를 들어, 약 1.5ps의 조정가능한 지연 레졸루션을 제공하는, 8개의 작은 스텝들로 보간하기 위해 채용된다. 지연선(301)의 지연 범위 및 레졸루션은 소망하는 T/16인 최소 지연, T/16인 최소 간격 및 1 보다 작은 ( < 1 )위상 회전자 스텝에 대응하는 시간 지연의 1/2인 최소 레졸루션을 커버하도록 최적화된다. 소망하는 최소 지연, 범위 및 레졸루션이 달성되는 한 가변 지연 기능을 발생시키기 위해 대안 기술이 사용될 수도 있다.

도 9를 참조하면, 신호 멀티플렉서(156) 및 신호 측정 시스템(157)이 더욱 상세히 설명된다. 신호 멀티플렉서(156)는 신호 측정 블록(157)의 Ic 및 Qc 클록으로의 라우팅을 제공한다. 동일한 신호 측정 블록(157)이 Ic 및 Qc 파형 모두를 측정하기 위해 채용되기 때문에, 신호 멀티플렉서(156)가 Ic 및 Qc 클록으로 부터의 일정한 지연을 신호 측정 블록(157)에 제공하는 한, 그것은 측정/보정 시스템(100)(도 1)에 어떠한 지연 에러도 도입하지 않을 것이다.

신호 멀티플렉서(156)는 또한 CML Ic 및 Qc 클록을 채용하는 한 실시예에서 0인 차동 CML 전압에 대응하는, 클록 베이스라인 레벨을 입력한다. 이 클록 베이스라인 레벨은 신호 측정 블록(157)에서 임의의 DC 오프셋을 제거하는데에 사용되고 그러면 이것은 클록 신호의 에지 크로스오버 측정에 에러를 도입할 수 있다. 신호 멀티플렉서(156)는 또한 도 5에 도시된 바와 같이 Ic 및 Qc 입력 클록 외에 임의 갯수의 기타 측정 신호를 선택할 수 있다.

도 9는 CMOS 회로를 사용하는 신호 멀티플레서(156) 및 신호 측정 블록(157)을 도시한다. 패스게이트 아날로그 멀티플렉서 구조(420)는 I 및 Q 신호의 명목 DC 공통 모드 레벨 Vcm(CML I 및 Q 클록에 대해), 차동 -Q(Qn), 차동 Q(Qp), 차동-I(In), 또는 차동 I(Ip)를 신호 측정 오프셋 널 버퍼에 연결한다. 보상 입력 클록(I 및 Q)은 입력 I 클록에 누설되는 선택된 Q 클록 및 그 반대의 경우에도 차동 분리를 개선하기 위해 멀티플렉싱된다. 예로서, I 클록이 셧오프되고 Q 클록이 턴온되면, Q+ 및 Q-로부터의 누설은 I+ 및 I-로의 오프상태 패스게이트를 통해 대칭적으로 균형을 이룸으로써, 기생 패시지 누설을 통한 차동 노이즈를 감소시킬 수 있다.

클록 멀티플렉서(120)에 대한 성능 필요요건으로는 I와 Q 클록 경로간의 차동 지연의 최소화, I, Q 클록과 클록 베이스라인 기준 입력간에 어떠한 차동 DC 오프셋도 부가하지 않음, 선택되지 않은 경로 입력에 대한 출력으로부터의 양호한 격리, 입력 I 및 Q 클록에 가능한한 일정한 부하를 부여하는 것이 포함된다. 특히 Ic 측정, Qc 측정 및 클록 베이스라인 측정 구성에서, 유사한 부하가 패스게이트 멀티플렉서에 의해 Ic 및 Qc 선에 제공되어야 한다. 이것은 클록 멀티플렉서(420) 구성과 무관하게 클록선에 동일한 용량성 부하를 제공하기 위해 Ic 또는 Qc가 실제 오프셋 널 버퍼(422)에 연결되지 않았을 때 더미 "오프셋 널" 버퍼(421)에 Ic 또는 Qc를 연결하는 패스게이트(트랜지스터(402))를 추가함으로써 달성될 수 있다.

멀티플렉서 설계는 멀티플렉서(420)를 재구성할 때 또는 선택된 신호를 샘플링할 때 Ic 및 Qc 클록에 최소의 글리칭을 제공한다. 클록 멀티플렉서(420)는 멀티플렉서 제어선(QMAX, ZMAX 및 IMAX)으로부터의 클록선에 대한 글리칭을 최소화하는데 이는 보상 제어선이 패스게이트 디바이스(404)를 통해 클록 신호에 연결하는 반대 극성 노이즈를 산출하여, 스위칭 노이즈를 차동적으로 상쇄할 수 있기 때문이다. 다른 실시예에서, 멀티플렉서 재구성선은 임의의 노이즈 글리치가 클록 에지로부터 발생되어 사라지도록 Ic 클록 또는 Qc 클록상에서의 에지로부터의 동기 위상 오프셋에서 갱신될 수 있다.

신호 측정 기능부(157)는 오프셋 버퍼(422), 오프셋 DAC(423), 및 결정 래치(424)의 조합으로 구현된다. 오프셋 버퍼(422)는 래치(424) 결정 디바이스에서의 오프셋을 상쇄시키기 위해 교정된 DC 오프셋이 신호 파형에 추가될 수 있도록 하는 기능을 제공한다. 오프셋 버퍼(422)는 또한 래치(424)가 클록킹되었을 때 발생할 수 있는 노이즈 또는 래치 "킥백" 으로부터 선택된 멀티플렉서 입력에 대한 리버스 격리를 제공한다. 오프셋 DAC(423)는 아날로그 회로에서 예상된 오프셋을 보상하기에 충분한 범위를 제공한다. 선택적인 이득 조정(Signal_Gain)은 필요로 되는 오프셋 DAC의 범위를 최소화하면서 입력 신호의 보다 큰 진폭을 측정하는 능력을 증대시키기 위해 오프셋 버퍼(422)에 추가될 수 있다. 도 9에 도시된 실시예에서, 오프셋 버퍼(422)는 스테이지내에 저항 발생해제를 도입하는 단락 스위치(405)를 개방함으로써 저 이득 상태로 설정되어, 그것의 이득을 낮춘다. 한 실시예에서, 오프셋 버퍼(422)는 파형 피크 및 진폭을 선택적으로 측정할 때의 낮은 이득으로 설정되고 파형 에지를 측정할 때 높은 이득으로 설정된다.

래치(424)는 바람직하게, 차동 종속접속 전압 스위치(DCVS; differential cascade voltage switch) 래치 구조와 같은 공지된 기술을 이용하여 구성된 이진 결정 디바이스이다. 제어 방법은 래치가 측정된 입력 파형 레벨을 결정하기 위해 같은 갯수의 1 및 0을 출력하는 "메타스테이블" 상태가 되도록 래치(424)를 구동시키도록 Signal_Offset를 갱신한다. 이 측정 기술은 당업계에 공지되어 있으며 유효 1 비트 A/D 검출 디바이스를 이용하여 아날로그 제어 전압에 대해 결정할 수 있도록 한다. 측정된 신호의 부호만이 필요하다면, 오프셋 DAC(423)에 대한 Signal_Offset 제어값은 적응된 오프셋이 되도록 구성되고 래치(424)는 신호가 0 보다 큼(> 0)을 지시하도록 1을 출력하고, 그렇지않은 경우엔 0을 출력한다.

위상 회전자 시스템에 대한 동적인 직교 보정을 위한 방법 및 시스템의 바람직한 실시예들에 대해(예시적이고 비제한적인 목적으로) 설명하였지만, 당업자는 상기 설명한 기술사상으로부터 수정 및 변형이 행해질 수 있음을 유의해야 한다. 따라서 개시된 특정 실시예에서 행해질 수 있는 수정들은 첨부된 특허청구의 범위에서 개괄한 바와 같은 발명의 범위 및 사상에 속한다는 것도 알아야 한다. 특허법에 의해 요구되는 특정사항 및 상세 내용을 갖추어, 발명의 양상이 상기한 바와 같이 설명되었으므로, 특허청구되고 특허증에 의해 보호되길 원하는 권리는 첨부된 특허청구범위에 정의되어 있다.

10: PLL
12: 직교 분할기
15: I/O 코어
17, 18: 로컬 위상 회전자

Claims (10)

1. 폐루프 클록 보정 방법에 있어서,
   적어도 하나의 동위상 클록 및 하나의 직교 클록을 포함하는 둘 이상의 입력 신호를 조정하는 것과,
   조정된 직교 클록 신호를 4-쿼드런트 보간된 출력 클록 위상을 발생시킬 수 있는 디바이스에 인가하는 것과,
   측정 디바이스를 위한 클록을 형성하기 위해 보간된 출력 클록 위상을 지연시키는 것과,
   보간된 출력 클록 위상의 범위에 걸쳐 상기 측정 디바이스에 대한 둘 이상의 조정된 입력 신호를 측정하는 것과,
   상기 측정 디바이스로부터의 샘플링된 정보를 사용하여 상기 동위상 클록 및 상기 직교 클록에 관한 에러를 결정하는 것과,
   결정된 에러 정보를 사용하여 상기 동위상 클록 및 상기 직교 클록을 폐루프 피드백 구성에 적응시키는 것
   을 포함하는 폐루프 클록 보정 방법.
2. 제1항에 있어서, 보정된 동위상 및 직교 클록들은 무선 시스템내의 직교 믹서 디바이스 및 위상 보간기 디바이스 중 적어도 하나에 배분되는 것인 폐루프 클록 보정 방법.
3. 제1항에 있어서, 보정된 동위상 및 직교 클록들을 데이터 수신기 또는 송신기 시스템 내의 위상 보간기 디바이스에 배분하는 것을 더 포함하는 폐루프 클록 보정 방법.
4. 컴퓨터상에서 실행되었을 때 컴퓨터로 하여금 청구항 1에 기재된 단계들을 수행하게 하는 컴퓨터로 판독가능한 프로그램을 포함하는 컴퓨터로 판독가능한 기록 매체.
5. 폐루프 직교 클록 위상 발생 시스템에서 클록을 동적으로 보정하기 위한 방법에 있어서,
   동위상 클록 및 직교 클록을 포함하는 둘 이상의 입력 신호를 수신하는 것과,
   직교, 듀티 사이클 및 진폭 중 적어도 하나에 대해 상기 동위상 클록 및 상기 직교 클록을 조정하는 것과,
   조정된 직교 클록 신호를 4-쿼드런트 보간된 출력 클록 위상을 발생시킬 수 있는 회전자에 인가하는 것과,
   측정 디바이스를 위한 클록을 형성하기 위해 보간된 출력 클록 위상을 지연시키는 것과,
   상기 동위상 클록 및 상기 직교 클록을 포함하는 둘 이상의 조정된 입력 신호를 보간된 출력 클록 위상의 범위에 걸쳐 상기 측정 디바이스에서 측정하는 것과,
   측정 디바이스로부터의 샘플링된 정보를 사용하여 상기 동위상 클록 및 상기 직교 클록에 관한 듀티 사이클 에러, 직교 에러 및 진폭 에러를 포함하는 에러 정보를 결정하는 것과,
   상기 에러 정보를 사용하여 상기 동위상 및 상기 직교 클록에 대해 직교, 듀티 사이클 및 진폭 조정값을 폐루프 피드백 구성에 적응시키는 것
   을 포함하는 클록을 동적으로 보정하기 위한 방법.
6. 제5항에 있어서, 상기 측정 디바이스 상에서 자동 오프셋 교정을 수행하는 것을 더 포함하는 클록을 동적으로 보정하기 위한 방법.
7. 제5항에 있어서, 순차적인 신호 측정치를 제공하기 위해 상기 회전자로부터의 보간된 클록의 지연을 조정하는 것을 더 포함하는 클록을 동적으로 보정하기 위한 방법.
8. 제5항에 있어서, 보정된 동위상 클록 및 직교 클록을 데이터 수신기 및 송신기 시스템 내의 위상 보간기 디바이스에 배분하는 것을 더 포함하는 클록을 동적으로 보정하기 위한 방법.
9. 제5항에 있어서,
   상기 동위상 클록 및 상기 직교 클록의 직교 관계를 동적으로 및 자동적으로 조정하는 것과,
   상기 동위상 클록 및 상기 직교 클록의 듀티 사이클을 동적으로 및 자동적으로 조정하는 것과,
   상기 동위상 클록 및 상기 직교 클록의 진폭을 동적으로 및 자동적으로 조정하는 것
   중 하나 이상을 포함하는 적응성 직교 정렬 프로세스를 수행하는 것을 더 포함하는 클록을 동적으로 보정하기 위한 방법.
10. 직교 클록 위상 발생 시스템에 폐루프 클록 보정 제어 시스템을 적응시키기 위한 장치에 있어서,
    동위상 및 직교 클록을 포함하는 둘 이상의 입력 신호를 수신하도록 구성되고, 직교, 듀티 사이클, 및 진폭 중 적어도 하나에 대한 보정을 제공하는 제어 모듈로부터의 폐루프 피드백에 따라 상기 동위상 클록 및 상기 직교 클록을 조정하도록 구성된 클록 보정 디바이스와,
    클록 보정 디바이스에 연결되고 4-쿼드런트 보간된 출력 클록 위상을 발생하기 위해 직교 클록 신호를 조정하도록 구성된 회전자와,
    측정 디바이스를 위한 클록을 형성하기 위해 보간된 출력 클록 위상을 수신하기 위해 회전자에 연결된 지연기와,
    샘플링된 정보를 사용하여 상기 동위상 클록 및 상기 직교 클록에 대한 듀티 사이클 에러, 직교 에러 및 진폭 에러를 결정하기 위해 보간된 출력 클록 위상 범위에 걸쳐 조정된 동위상 및 직교 클록을 수신하는 측정 디바이스와,
    측정 디바이스의 출력을 수신하도록 구성되고 에러 정보를 사용하여 클록 보정 디바이스에서 상기 동위상 클록 및 상기 직교 클록에 대한 조정값을 제공하기 위해 직교 에러, 듀티 사이클 에러 및 진폭 에러를 적응시키도록 구성된 제어 모듈
    을 포함하는 직교 클록 위상 발생 시스템에 폐루프 클록 보정 제어 시스템을 적응시키기 위한 장치.

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