KR20100130399A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR20100130399A
KR20100130399A KR1020090049069A KR20090049069A KR20100130399A KR 20100130399 A KR20100130399 A KR 20100130399A KR 1020090049069 A KR1020090049069 A KR 1020090049069A KR 20090049069 A KR20090049069 A KR 20090049069A KR 20100130399 A KR20100130399 A KR 20100130399A
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Abstract

반도체 소자의 제조방법이 개시되어 있다. 반도체 소자의 제조방법은 기판 상에 게이트 절연막과 폴리실리콘막을 적층하는 단계와, 상기 폴리실리콘막 상에 금속이 과포함된 금속실리사이드막과 비정질 배리어막을 적층하는 단계와, 상기 비정질 배리어막상에 금속막을 형성하는 단계와, 상기 금속막과 상기 비정질 배리어막과 상기 금속이 과포함된 금속실리사이드막과 상기 폴리실리콘막을 패터닝하여 게이트를 형성하는 단계와, 열처리 공정으로 상기 금속이 과포함된 금속실리사이드막의 금속과 상기 폴리실리콘막의 실리콘을 반응시키어 상기 금속이 과포함된 금속실리사이드막을 금속실리사이드막으로 상전이시키는 단계를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 게이트 저항이 감소되는 효과가 있다.

Description

반도체 소자의 제조방법{METHOD FOR FABRICATING SEMICONDUCTOER DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 게이트 저항을 줄이기 위한 반도체 소자의 제조방법에 관한 것이다.
주지된 바와 같이, 반도체 소자의 게이트 전극은 통상 폴리실리콘(polysilicon)으로 형성해 왔다. 이것은 폴리실리콘이 고융점, 박막 형성의 용이성, 라인 패턴의 용이성, 산화 분위기에 대한 안정성 및 평탄한 표면 형성 등과 같은 게이트 전극으로서 요구되는 물성을 충분히 만족시키기 때문이다. 또한, 실제 반도체 소자에 있어서 폴리실리콘 게이트 전극은 인(P), 비소(As) 및 붕소(B) 등의 도펀트(dopant)를 함유함으로써, 낮은 저항값을 구현하고 있다.
그러나, 반도체 소자의 집적도가 증가함에 따라 게이트의 선폭, 게이트 절연막의 두께, 접합 깊이 등의 변수값이 감소됨에 따라 폴리실리콘으로는 미세 선폭 상에서 요구하는 저저항을 구현하는데 그 한계를 나타내게 되었다.
따라서, 고집적 소자에 적용 가능한 게이트 전극 물질에 대한 다각적인 연구가 진행되고 있으며, 한 예로서 폴리실리콘과 금속의 적층 구조로 이루어진 금속 폴리사이드 구조가 제안되었다.
한편, 기존의 CMOS 소자에서는 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트 전극으로 n형 도펀트가 도핑된 도프트 폴리실리콘막을 사용하였다. 이에 따라 NMOS 트랜지스터는 표면 채널(surface channel) 특성을 갖는데 반해, PMOS 트랜지스터는 배리드 채널(buried channel) 특성을 갖게 되었다. PMOS 트랜지스터는 배리드 채널 특성으로 인하여 게이트 전극의 폭이 100nm 이하로 좁아질 경우 표면 채널 특성을 갖는 NMOS 트랜지스터와 달리 단채널 효과(short channel effect)에 매우 취약한 단점을 보인다.
이에, PMOS 트랜지스터의 게이트 전극에는 p형 도펀트가 도핑된 폴리실리콘막을 사용하고, NMOS 트랜지스터의 게이트 전극에는 n형 도펀트가 도핑된 폴리실리콘막을 사용하는,이른바 듀얼 폴리 게이트(dual poly gate )가 제안되었다.
듀얼 폴리 게이트의 제작은, PMOS 및 NMOS 트랜지스터 형성 영역에 n형 도펀트가 도핑된 도프트 폴리실리콘을 증착하고 PMOS 트랜지스터 형성 영역의 폴리실리콘에만 보론(B)을 주입함으로써, 이루어진다.
듀얼 폴리 게이트를 사용하면, PMOS 트랜지스터의 단채널 효과를 개선시킬 수 장점이 있다. 그러나, PMOS 트랜지스터 형성 영역의 폴리실리콘에 주입되는 보론이 게이트 절연막을 통과하여 기판에 주입됨에 따라서 트랜지스터 특성에 예기치 않은 변화가 일어나고 트랜지스터들의 특성 분포가 불균일해지는 단점이 있다. 또한, PMOS 트랜지스터 형성 영역의 폴리실리콘에 주입된 보론이 상부의 금속으로 확산되어 금속의 저항이 증가되는 문제가 있다.
전술한 단점들을 개선하기 위하여 종래 기술에서는 폴리실리콘과 금속 사이 에 TiN, WSiN, TiN/WN 등의 금속 질화막으로 배리어막을 형성하고 있다.
그러나, 금속 질화막은 p형 도펀트가 도핑된 폴리실리콘위에서는 낮은 접촉저항을 보장해 주지 못한다.
p형 도펀트가 도핑된 폴리실리콘막과 금속 질화막 사이에 오믹(ohmic) 특성을 갖는 티타늄막(Ti)을 형성하면 계면 저항을 낮출 수 있지만, 후속 열처리 공정시 티타늄막이 하부의 폴리실리콘막과 반응하여 실리사이드를 형성하게 되며, 이 과정에서 폴리실리콘막에 주입된 보론(B)이 상부의 금속으로 확산됨에 따라서 게이트 저항이 증가되는 문제가 있다.
또한, 폴리실리콘 위에 금속 질화막을 바로 사용하면 후속 열처리시 금속 질화막 내의 질소가 환원되어 방출됨에 따라서 금속만 남게 되는데, 이 금속이 하부의 폴리실리콘과 반응하여 실리사이드를 형성하게 되며, 이 과정에서 폴리실리콘막에 주입된 보론(B)이 상부의 금속으로 확산됨에 따라 게이트 저항이 증가되는 문제가 있다.
도 1은 열처리를 실시하기 전과 후에 배리어막(WNx)내 원소 분포를 나타낸 도면이다.
도 1을 참조하면, 열처리를 실시하기 전에는 배리어막 내의 질소 농도가 10at% 정도의 균일한 분포를 보이는 반면, 열처리를 실시한 후에는 배리어막 내의 질소 농도가 측정 한계 수준 이하로 감소되었음을 확인할 수 있다.
이는, 열처리에 의해 금속 질화막 내의 질소가 방출되고 금속만 남겨졌음을 의미한다.
본 발명은 게이트 저항을 줄이기 위한 반도체 소자의 제조방법을 제공한다.
본 발명의 일실시예에 따른 반도체 소자의 제조방법은, 기판 상에 게이트 절연막과 폴리실리콘막을 적층하는 단계와, 상기 폴리실리콘막 상에 금속이 과포함된 금속실리사이드막과 비정질 배리어막을 적층하는 단계와, 상기 비정질 배리어막상에 금속막을 형성하는 단계와, 상기 금속막과 상기 비정질 배리어막과 상기 금속이 과포함된 금속실리사이드막과 상기 폴리실리콘막을 패터닝하여 게이트를 형성하는 단계와, 열처리 공정으로 상기 금속이 과포함된 금속실리사이드막의 금속과 상기 폴리실리콘막의 실리콘을 반응시키어 상기 금속이 과포함된 금속실리사이드막을 금속실리사이드막으로 상전이시키는 단계를 포함하는 것을 특징으로 한다.
본 발명의 일실시예에 따른 반도체 소자의 제조방법 중 상기 금속이 과포함된 금속실리사이드막을 상기 금속실리사이드막으로 상전이시키는 단계에서, 상기 폴리실리콘막으로부터 확산되는 도펀트가 상기 금속이 과포함된 금속실리사이드막과 반응하여 상기 금속실리사이드막상에 비정질막이 더 형성되는 것을 특징으로 한다.
본 발명의 일실시예에 따른 반도체 소자의 제조방법에서, 상기 금속이 과포함된 금속실리사이드막과 상기 비정질 배리어막은 동일 챔버내에서 형성되는 것을 특징으로 한다.
본 발명의 일실시예에 따른 반도체 소자의 제조방법에서, 상기 금속이 과포함된 금속실리사이드막의 금속은 전이 금속을 포함하는 것을 특징으로 한다.
본 발명의 일실시예에 따른 반도체 소자의 제조방법에서, 상기 비정질 배리어막은 비정질금속실리사이드막을 포함하는 것을 특징으로 한다.
상기 비정질금속실리사이드막은 TiSiN막을 포함하는 것을 특징으로 한다.
본 발명의 일실시예에 따른 반도체 소자의 제조방법에서, 상기 금속막은 전이 금속을 포함하는 것을 특징으로 한다.
본 발명의 일실시예에 따른 반도체 소자의 제조방법에서, 상기 금속막은 물리증착법으로 형성되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법은 기판 상에 게이트 절연막과 폴리실리콘막을 적층하는 단계와, 상기 폴리실리콘막 상에 금속이 과포함된 금속실리사이드막을 형성하는 단계와, 열처리 공정으로 상기 금속이 과포함된 금속실리사이드막의 금속과 상기 폴리실리콘막의 실리콘을 반응시키어 상기 금속이 과포함된 금속실리사이드막을 금속실리사이드막으로 상전이시키는 단계와, 상기 금속실리사이드막 상에 비정질 배리어막과 금속막을 적층하는 단계와, 상기 금속막과 상기 비정질 배리어막과 상기 금속실리사이드막과 상기 폴리실리콘막을 패터닝하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법 중 상기 금속이 과포함된 금속실리사이드막을 상기 금속실리사이드막으로 상전이시키는 단계에서, 상기 폴리실리콘막으로부터 확산되는 도펀트가 상기 금속이 과포함된 금속실리사이드막 과 반응하여 상기 금속실리사이드막상에 비정질막이 더 형성되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법에서, 상기 금속이 과포함된 금속실리사이드막과 상기 비정질 배리어막은 동일 챔버내에서 형성되는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법에서, 상기 금속이 과포함된 금속실리사이드막의 금속은 전이 금속을 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법에서, 상기 비정질 배리어막은 비정질금속실리사이드막을 포함하는 것을 특징으로 한다.
상기 비정질금속실리사이드막은 TiSiN막을 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법에서, 상기 금속막은 전이 금속을 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조방법에서, 상기 금속막은 물리증착법으로 형성되는 것을 특징으로 한다.
본 발명에 따르면, 폴리실리콘막과 금속막 사이에 금속이 과포함된 금속실리사이드막을 형성하여 후속 열처리 공정시 금속이 과포함된 금속실리사이드막이 금속실리사이드막으로 상전이되어 폴리실리콘막과의 계면에서 낮은 접촉 저항을 제공할 수 있으며, 금속이 과포함된 금속실리사이드막이 금속실리사이드막으로 상전되는 과정에서 폴리실리콘막으로부터 확산되는 보론이 금속이 과포함된 금속실리사이 드막과 결합되어 비정질막을 형성하여 상부 금속막으로의 보론 확산이 방지되므로, 게이트 저항이 낮아지는 효과가 있다.
또한, 금속이 과포함된 금속실리사이드막 상에 비정질 배리어막을 형성하여, 금속이 과포함된 금속실리사이드막이 금속실리사이드막으로 상전이되는 과정에서 발생하는 계면 거칠기가 억제되며, 상부의 금속막에 포함된 금속이 후속 열처리 공정시 하부로 확산되는 현상이 방지되는 효과가 있다.
더욱이, 금속막이 비정질 배리어막 상에서 성장되어 금속막이 조대한 그레인 사이즈 및 낮은 저항을 갖게 되므로, 게이트 저항이 낮아지는 효과가 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 2a 내지 도 2g는 본 발명의 제 1 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 기판(10)의 PMOS 트랜지스터 형성 영역(PMOS) 및 NMOS 트랜지스터 형성 영역(NMOS) 상에 게이트 절연막(11)과 n형 도펀트가 도핑된 폴리실리콘막(12)을 적층한다.
게이트 절연막(11)은, 산화(oxidation) 공정 또는 증착(deposition) 공정으로 기판(10) 상에 산화막을 형성하고 후속 보론 주입시 기판(10)으로의 보론 침투를 억제하기 위하여 플라즈마 질화(plasma nitridation) 공정으로 산화막의 표면을 질화시키어, 형성될 수 있다.
도 2b를 참조하면, 듀얼 게이트를 형성하기 위하여 NMOS 트랜지스터 형성 영역(NMOS)을 덮는 마스크 패턴(13)을 형성하고, PMOS 트랜지스터 형성 영역(PMOS)의 폴리실리콘막(12)에 보론(B)을 주입한다.
도 2c를 참조하면, 마스크 패턴(13)을 제거하고 폴리실리콘막(12) 상에 금속이 과포함된(metal-rich) 금속실리사이드막(14)을 형성한다.
금속이 과포함된 금속실리사이드막(14)을 구성하는 금속으로는 Ti, Co, Ni, W 등의 전이 금속이 사용될 수 있다.
금속이 과포함된 금속실리사이드막(14)으로는 Ti5Si3을 사용하는 것이 바람직하다.
금속이 과포함된 금속실리사이드막(14)은 물리증착공정으로 형성될 수 있으며, 그 두께는 2-4nm의 범위를 가질 수 있다.
도 2d를 참조하면, 금속이 과포함된 금속실리사이드막(14) 상에 비정질 배리어막(15)을 형성한다.
비정질 배리어막(15)은 금속실리사이드질화막으로 형성될 수 있다. 비정질 배리어막(15)은 TiSiN막으로 형성함이 바람직하다.
TiSiN막은 SiN 매트릭스 내에 TiN 나노입자(nano-crystal)가 존재하는 비정질이며, 비저항이 WSiN의 1/3 이하이므로, 게이트 저저항화에 기여할 수 있다. 또한, 800℃에서 50분간 습식 산화처리하여도 산화되지 않는 우수한 열적 안정성을 갖는다.
금속이 과포함된 금속실리사이드막(14)을 구성하는 금속과 비정질 배리어막(15)을 구성하는 금속은 동일할 수 있다. 예컨데, 금속이 과포함된 금속실리사이드막(14)은 Ti5Si3막이고, 비정질 배리어막(15)은 TiSiN막일 수 있다.
한편, 금속이 과포함된 금속실리사이드막(14)과 비정질 배리어막(15)의 금속은 동일하지 않을 수도 있다.
비정질 배리어막(15)은 금속이 과포함된 금속실리사이드막(14)과 동일 챔버(chamber)에서 형성함이 바람직하다.
예컨데, Ti5Si3의 조성을 갖는 금속 타겟(target)에 의한 물리증착공정으로 Ti5Si3막을 증착하여 금속이 과포함된 금속실리사이드막(14)을 형성한 다음, 동일 챔버에서 대기 노출없이 연속적으로 질소 가스(N2)를 아르곤 가스(Ar)와 함께 유입시키고 반응성 스퍼터링(reactive sputtering) 공정으로 TiSiN막을 증착하여 비정질 배리어막(15)을 형성할 수 있다.
비정질 배리어막(15)은 4~7nm 범위의 얇은 두께를 가질 수 있다.
금속이 과포함된 금속실리사이드막(14) 상에 비정질 배리어막(15)을 형성하면 이후 금속이 과포함된 금속실리사이드막(14), 예컨데 Ti5Si3이 TiSi2와 같은 금속실리사이드막(18)로 상전이되는 과정에서 발생되는 계면 거칠기가 억제된다.
도 2e를 참조하면, 비정질 배리어막(15) 상에 금속막(16)과 게이트 하드마스크막(17)을 적층한다.
금속막(16)은 W, Mo 등을 포함하는 전이 금속일 수 있고, 그 두께는 100nm 정도일 수 있다.
잘알려진 바와 같이, 하지막이 다결정성 물질이면 그 위에 증착되는 박막도 하지막의 그레인 바운더리(grain boundary)를 따라 성장하게 되며 이에 따라 박막은 높은 비저항을 갖게 된다. 반면에, 하지막이 비정질인 경우 그 위에 증착되는 박막은 하지막의 그레인 바운더리와 관계없이 자유롭게 표면 이동을 하면서 성장하게 되어 조대한 사이즈의 그레인을 갖게 되며 이에 따라 박막은 낮은 비저항을 갖게 된다.
따라서, 비정질 배리어막(15) 상에 형성되는 금속막(16)은 조대한 그레인 사이즈 및 낮은 비저항을 갖게 된다.
금속막(16)은 물리증착공정으로 형성할 수 있다.
물리증착공정은 기판(10)을 일정 온도로 가열하고 낮은 압력에서 바이어스 파워(bias power)를 인가한 상태로 진행될 수 있다. 이와 같이 공정을 진행하면 기판(10)에 도달하는 금속 원자의 운동에너지가 증가되어 금속막(16)의 그레인 사이즈는 더욱 커지고 비저항은 더욱 낮아지게 된다.
또한, 물리증착공정시 플라즈마 밀도가 높은 물리증착장비를 사용하면 기판(10)에 도달하는 금속 원자의 운동에너지가 더 증가되어, 금속막(16)의 그레인 사이즈는 더욱 커지고 비저항은 더욱 낮아지게 된다.
게이트 하드마스크막(17)은 실리콘 질화막(SiN)일 수 있다.
도 2f를 참조하면, 게이트 하드마스크막(17)과 금속막(16)과 비정질 배리어 막(15)과 금속이 과포함된 금속실리사이드막(14) 및 폴리실리콘막(12)을 패터닝하여 PMOS 트랜지스터 형성 영역(PMOS) 및 NMOS 트랜지스터 형성 영역(NMOS)에 게이트(G)를 형성한다.
도 2g를 참조하면, 이후 소자 제조 공정에서 사용되는 열처리 공정, 예컨데 층간절연막을 형성하고 층간절연막을 평탄화시키기 위한 열처리 공정시 금속이 과포함된 금속실리사이드막(14)의 금속과 폴리실리콘막(12)의 실리콘(Si)이 반응되어, 금속이 과포함된 금속실리사이드막(14)이 금속실리사이드막(18)으로 상전이된다.
금속이 과포함된 금속실리사이드막(14)이 금속실리사이드막(18)으로 상전이되는 과정에서, PMOS 트랜지스터 형성영역(PMOS)의 폴리실리콘막(12)에 주입된 보론(B)이 상부로 확산되는데, 금속이 과포함된 금속실리사이드막(14)이 폴리실리콘막(12)으로부터 확산되는 보론과 반응하여 예컨데, TiSiB와 같은 비정질막(19)이 형성된다. 이에 따라 금속막(16)으로의 보론(B) 확산은 방지된다.
도 3a 내지 도 3g는 본 발명의 제 2 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
제 2 실시예에서는 전술한 제 1 실시예와 달리 금속이 과포함된 금속실리사이드막(14)을 금속실리사이드막(18)으로 상전시키기 위한 열처리 공정을 금속이 과포함된 금속실리사이드막(14)을 형성한 직후에 진행한다. 제 2 실시예에 따른 반도체 소자의 제조방법을 구체적으로 살펴보면 다음과 같다.
도 3a를 참조하면, 기판(10)의 PMOS 트랜지스터 형성 영역(PMOS) 및 NMOS 트 랜지스터 형성 영역(NMOS) 상에 게이트 절연막(11)과 n형 도펀트가 도핑된 폴리실리콘막(12)을 적층한다.
게이트 절연막(11)은, 산화 공정 또는 증착 공정으로 기판(10) 상에 산화막을 형성하고 후속 보론 주입시 기판(10)으로의 보론 침투를 억제하기 위하여 플라즈마 질화 공정으로 산화막의 표면을 질화시키어, 형성될 수 있다.
도 3b를 참조하면, 듀얼 게이트를 형성하기 위하여 NMOS 트랜지스터 형성 영역(NMOS)을 덮는 마스크 패턴(13)을 형성하고, PMOS 트랜지스터 형성 영역(PMOS)의 폴리실리콘막(12)에 보론(B)을 주입한다.
도 3c를 참조하면, 마스크 패턴(13)을 제거하고 폴리실리콘막(12) 상에 금속이 과포함된 금속실리사이드막(14)을 형성한다.
금속이 과포함된 금속실리사이드막(14)을 구성하는 금속으로는 Ti, Co, Ni, W 등의 전이 금속이 사용될 수 있다.
금속이 과포함된 금속실리사이드막(14)으로는 Ti5Si3를 사용함이 바람직하다.
금속이 과포함된 금속실리사이드막(14)은 물리증착공정으로 형성될 수 있으며, 그 두께는 2-4nm의 범위를 가질 수 있다.
도 3d를 참조하면, 열처리 공정으로 금속이 과포함된 금속실리사이드막(14)의 금속과 폴리실리콘막(12)의 실리콘(Si)과 반응시키어, 금속이 과포함된 금속실리사이드막(14)을 금속실리사이드막(18)으로 상전시킨다.
금속이 과포함된 금속실리사이드막(14)이 금속실리사이드막(18)으로 상전이되는 과정에서, PMOS 트랜지스터 형성 영역(PMOS)의 폴리실리콘막(12)에 주입된 보론(B)이 상부로 확산되는데, 금속이 과포함된 금속실리사이드막(14)이 폴리실리콘막(12)으로부터 확산되는 보론(B)과 반응하여 TiSiB와 같은 비정질막(19)이 형성된다.
도 3e를 참조하면, 상기 결과물 상에 비정질 배리어막(15)을 형성한다.
비정질 배리어막(15)은 금속실리사이드질화막으로 형성될 수 있다. 비정질 배리어막(15)은 TiSiN막으로 형성함이 바람직하다.
TiSiN막은 SiN 매트릭스 내에 TiN 나노입자가 존재하는 비정질이며, 비저항이 WSiN의 1/3 이하이므로, 게이트 저저항화에 기여할 수 있다. 또한, 800℃에서 50분간 습식 산화처리하여도 산화되지 않는 우수한 열적 안정성을 갖는다.
금속이 과포함된 금속실리사이드막(14)을 구성하는 금속과 비정질 배리어막(15)을 구성하는 금속은 동일할 수 있다. 예컨데, 금속이 과포함된 금속실리사이드막(14)은 Ti5Si3막이고, 비정질 배리어막(15)은 TiSiN막일 수 있다.
한편, 금속이 과포함된 금속실리사이드막(14)과 비정질 배리어막(15)의 금속은 동일하지 않을 수도 있다.
금속이 과포함된 금속실리사이드막(14)과 비정질 배리어막(15)은 동일 챔버에서 형성함이 바람직하다.
예컨데, Ti5Si3의 조성을 갖는 금속 타겟에 의한 물리증착공정으로 Ti5Si3막 을 증착하여 금속이 과포함된 금속실리사이드막(14)을 형성하고 상기 열처리 공정을 진행한 다음, 동일 챔버에서 대기 노출없이 연속적으로 질소 가스를 아르곤 가스와 함께 유입시키고 반응성 스퍼터링 공정으로 TiSiN막을 증착하여 비정질 배리어막(15)을 형성할 수 있다.
비정질 배리어막(15)은 4~7nm 범위의 얇은 두께를 가질 수 있다.
도 3f를 참조하면, 비정질 배리어막(15) 상에 금속막(16)과 게이트 하드마스크막(17)을 적층한다.
금속막(16)은 W, Mo 등을 포함하는 전이 금속일 수 있고, 그 두께는 100nm 정도일 수 있다.
잘알려진 바와 같이, 하지막이 다결정성 물질이면 그 위에 증착되는 박막도 하지막의 그레인 바운더리를 따라 성장하게 되며, 이에 따라 박막은 높은 비저항을 갖게 된다. 반면에, 하지막이 비정질인 경우 그 위에 증착되는 박막은 하지막의 그레인 바운더리와 관계없이 자유롭게 표면 이동을 하면서 성장하게 되어 조대한 사이즈의 그레인을 갖게 되며 이에 따라 박막은 낮은 비저항을 갖게 된다.
따라서, 비정질 배리어막(15) 상에 형성되는 금속막(16)은 조대한 그레인 사이즈 및 낮은 비저항을 갖게 된다.
금속막(16)은 물리증착공정으로 형성할 수 있다.
물리증착공정은 기판(10)을 일정 온도로 가열하고 낮은 압력에서 바이어스 파워(bias power)를 인가한 상태로 진행될 수 있다. 이와 같이 공정을 진행하면 기판(10)에 도달하는 금속 원자의 운동에너지가 증가되어 금속막(16)의 그레인 사이 즈는 더욱 커지고 비저항은 더욱 낮아지게 된다.
또한, 물리증착공정시 플라즈마 밀도가 높은 물리증착장비를 사용하면 기판(10)에 도달하는 금속 원자의 운동에너지가 더 증가되어, 금속막(16)의 그레인 사이즈는 더욱 커지고 비저항은 더욱 낮아지게 된다.
게이트 하드마스크막(17)은 실리콘 질화막(SiN)일 수 있다.
도 3g를 참조하면, 게이트 하드마스크막(17)과 금속막(16)과 비정질 배리어막(15)과 비정질막(19)과 금속실리사이드막(18) 및 폴리실리콘막(12)을 패터닝하여 PMOS 트랜지스터 형성 영역(PMOS) 및 NMOS 트랜지스터 형성 영역(NMOS)에 게이트(G)를 형성한다.
이상에서 상세하게 설명한 바에 의하면, 폴리실리콘막과 금속막 사이에 금속이 과포함된 금속실리사이드막을 형성하여, 후속 열처리 공정시 금속이 과포함된 금속실리사이드막이 금속실리사이드막으로 상전이되어 폴리실리콘막과의 계면에서 낮은 접촉 저항을 제공할 수 있으며, 금속이 과포함된 금속실리사이드막이 금속실리사이드막으로 상전되는 과정에서 폴리실리콘막으로부터 확산되는 보론이 금속이 과포함된 금속실리사이드막과 결합되어 비정질막을 형성하여 상부 금속막으로의 보론 확산이 방지되므로, 게이트 저항이 낮아지는 효과가 있다.
또한, 금속이 과포함된 금속실리사이드막 상에 비정질 배리어막을 형성하여, 금속이 과포함된 금속실리사이드막이 금속실리사이드막으로 상전이되는 과정에서 발생하는 계면 거칠기가 억제되며, 상부의 금속막에 포함된 금속이 후속 열처리 공정시 하부로 확산되는 현상이 방지된다.
더욱이, 금속막이 비정질 배리어막 상에서 성장되므로, 금속막이 조대한 그레인 사이즈 및 낮은 저항을 갖게 된다. 그 결과, 게이트 저항이 낮아지는 효과가 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 열처리를 실시하기 전과 후에 배리어막(WNx)내 원소 분포를 나타낸 도면이다.
도 2a 내지 도 2g는 본 발명의 제 1 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3g는 본 발명의 제 2 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 설명>
10 : 기판
11 : 게이트 절연막
12 : 폴리실리콘막
14 : 금속이 과포함된 금속실리사이드막
15 : 비정질 배리어막
16 : 금속막
17 : 게이트 하드마스크막
18 : 금속실리사이드막
19 : 비정질막

Claims (16)

  1. 기판 상에 게이트 절연막과 폴리실리콘막을 적층하는 단계;
    상기 폴리실리콘막 상에 금속이 과포함된 금속실리사이드막과 비정질 배리어막을 적층하는 단계;
    상기 비정질 배리어막상에 금속막을 형성하는 단계;
    상기 금속막과 상기 비정질 배리어막과 상기 금속이 과포함된 금속실리사이드막과 상기 폴리실리콘막을 패터닝하여 게이트를 형성하는 단계;및
    열처리 공정으로 상기 금속이 과포함된 금속실리사이드막의 금속과 상기 폴리실리콘막의 실리콘을 반응시키어 상기 금속이 과포함된 금속실리사이드막을 금속실리사이드막으로 상전이시키는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 금속이 과포함된 금속실리사이드막을 상기 금속실리사이드막으로 상전이시키는 단계에서, 상기 폴리실리콘막으로부터 확산되는 도펀트가 상기 금속이 과포함된 금속실리사이드막과 반응하여 상기 금속실리사이드막상에 비정질막이 더 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 금속이 과포함된 금속실리사이드막과 상기 비정질 배리어막은 동일 챔버내에서 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 금속이 과포함된 금속실리사이드막의 금속은 전이 금속을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1항에 있어서
    상기 비정질 배리어막은 비정질금속실리사이드막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5항에 있어서
    상기 비정질금속실리사이드막은 TiSiN막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 1항에 있어서,
    상기 금속막은 전이 금속을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1항에 있어서,
    상기 금속막은 물리증착법으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 기판 상에 게이트 절연막과 폴리실리콘막을 적층하는 단계;
    상기 폴리실리콘막 상에 금속이 과포함된 금속실리사이드막을 형성하는 단계;
    열처리 공정으로 상기 금속이 과포함된 금속실리사이드막의 금속과 상기 폴리실리콘막의 실리콘을 반응시키어 상기 금속이 과포함된 금속실리사이드막을 금속실리사이드막으로 상전이시키는 단계;
    상기 금속실리사이드막 상에 비정질 배리어막과 금속막을 적층하는 단계; 및
    상기 금속막과 상기 비정질 배리어막과 상기 금속실리사이드막과 상기 폴리실리콘막을 패터닝하여 게이트를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 9항에 있어서,
    상기 금속이 과포함된 금속실리사이드막을 상기 금속실리사이드막으로 상전이시키는 단계에서, 상기 폴리실리콘막으로부터 확산되는 도펀트가 상기 금속이 과포함된 금속실리사이드막과 반응하여 상기 금속실리사이드막상에 비정질막이 더 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 9항에 있어서,
    상기 금속이 과포함된 금속실리사이드막과 상기 비정질 배리어막은 동일 챔버내에서 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 9항에 있어서,
    상기 금속이 과포함된 금속실리사이드막의 금속은 전이 금속을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 9항에 있어서
    상기 비정질 배리어막은 비정질금속실리사이드막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 13항에 있어서
    상기 비정질금속실리사이드막은 TiSiN막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 9항에 있어서,
    상기 금속막은 전이 금속을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 9항에 있어서,
    상기 금속막은 물리증착법으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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