KR20100119795A - 플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치 - Google Patents

플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치 Download PDF

Info

Publication number
KR20100119795A
KR20100119795A KR1020107020717A KR20107020717A KR20100119795A KR 20100119795 A KR20100119795 A KR 20100119795A KR 1020107020717 A KR1020107020717 A KR 1020107020717A KR 20107020717 A KR20107020717 A KR 20107020717A KR 20100119795 A KR20100119795 A KR 20100119795A
Authority
KR
South Korea
Prior art keywords
potential
electrodes
sustain
scan
period
Prior art date
Application number
KR1020107020717A
Other languages
English (en)
Other versions
KR101139117B1 (ko
Inventor
다카히코 오리구치
히데히코 쇼지
Original Assignee
파나소닉 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 파나소닉 주식회사 filed Critical 파나소닉 주식회사
Publication of KR20100119795A publication Critical patent/KR20100119795A/ko
Application granted granted Critical
Publication of KR101139117B1 publication Critical patent/KR101139117B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/291—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes
    • G09G3/292—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes for reset discharge, priming discharge or erase discharge occurring in a phase other than addressing
    • G09G3/2927—Details of initialising
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/066—Waveforms comprising a gently increasing or decreasing portion, e.g. ramp
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0228—Increasing the driving margin in plasma displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
    • G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
    • G09G3/2965—Driving circuits for producing the waveforms applied to the driving electrodes using inductors for energy recovery

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of Gas Discharge Display Tubes (AREA)

Abstract

복수의 주사 전극 및 복수의 유지 전극과, 복수의 데이터 전극의 교차부에 복수의 방전 셀을 갖는 플라즈마 디스플레이 패널을 서브필드법으로 구동하는 구동 장치로서, 주사 전극 구동 회로는, 서브필드의 초기화 기간에 있어서의 제 1 기간에 복수의 주사 전극에 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형을 인가하고, 제 1 기간에 있어서 복수의 주사 전극이 제 1 전위보다 낮고 제 2 전위보다 높은 제 3 전위가 된 것을 전위 검출 회로가 검출했을 때에, 유지 전극 구동 회로는, 복수의 유지 전극에 제 4 전위로부터 제 5 전위로 하강하는 제 2 램프 파형을 인가한다.

Description

플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치{DRIVING DEVICE AND DRIVING METHOD OF PLASMA DISPLAY PANEL, AND PLASMA DISPLAY APPARATUS}
본 발명은 플라즈마 디스플레이 패널의 구동 장치 및 구동 방법 및 그것을 이용한 플라즈마 디스플레이 장치에 관한 것이다.
플라즈마 디스플레이 패널(이하, 「패널」이라고 약기함)로서 대표적인 교류 면방전형 패널은, 대향 배치된 전면(前面)판과 배면(背面)판 사이에 다수의 방전 셀을 구비한다.
전면판은 전면(前面) 유리 기판, 복수의 표시 전극, 유전체층 및 보호층에 의해 구성된다. 각 표시 전극은 1쌍의 주사 전극 및 유지 전극으로 이루어진다. 복수의 표시 전극은 전면 유리 기판 상에 서로 평행하게 형성되고, 그들 표시 전극을 덮도록 유전체층 및 보호층이 형성되어 있다.
배면판은 배면 유리 기판, 복수의 데이터 전극, 유전체층, 복수의 격벽 및 형광체층에 의해 구성된다. 배면 유리 기판 상에 복수의 데이터 전극이 평행하게 형성되고, 그것들을 덮도록 유전체층이 형성되어 있다. 그 유전체층 상에 데이터 전극과 평행하게 복수의 격벽이 각각 형성되고, 유전체층의 표면과 격벽의 측면에 R(빨강), G(초록) 및 B(파랑)의 형광체층이 형성되어 있다.
그리고, 표시 전극과 데이터 전극이 입체 교차하도록 전면판과 배면판이 대향 배치되어 밀봉되고, 내부의 방전 공간에는 방전 가스가 봉입되어 있다. 표시 전극과 데이터 전극이 대향하는 부분에 방전 셀이 형성된다.
이러한 구성을 갖는 패널에 있어서, 각 방전 셀 내에서 가스 방전에 의해 자외선이 발생하고, 그 자외선에 의해 R, G 및 B의 형광체가 여기되어 발광한다. 그에 따라, 컬러 표시가 행해진다.
패널을 구동하는 방법으로서는 서브필드법이 이용되고 있다(예컨대, 특허 문헌 1 참조). 서브필드법에서는, 1필드 기간이 복수의 서브필드로 분할되고, 각각의 서브필드에서 각 방전 셀을 발광 또는 비발광시킴으로써 계조 표시가 행해진다. 각 서브필드는 초기화 기간, 기입 기간 및 유지 기간을 갖는다.
초기화 기간에 있어서는, 각 주사 전극에 초기화 펄스가 인가되어, 각 방전 셀에서 초기화 방전이 행해진다. 그에 따라, 각 방전 셀에 있어서, 계속되는 기입 동작을 위해서 필요한 벽전하가 형성된다.
기입 기간에서는, 주사 전극에 순차적으로 주사 펄스를 인가함과 아울러, 데이터 전극에는 표시해야 할 화상 신호에 대응한 기입 펄스를 인가한다. 그에 따라, 주사 전극과 데이터 전극 사이에서 선택적으로 기입 방전이 발생하여, 선택적인 벽전하 형성이 행해진다.
계속되는 유지 기간에서는, 표시시켜야 되는 휘도에 따른 소정 횟수의 유지 펄스를 주사 전극과 유지 전극 사이에 인가한다. 그에 따라, 기입 방전에 의한 벽전하 형성이 행해진 방전 셀에서 선택적으로 방전이 일어나고, 그 방전 셀이 발광한다.
여기서, 상기 초기화 기간에 있어서는, 각 방전 셀에서 미약 방전을 발생시키기 위해서, 주사 전극, 유지 전극 및 데이터 전극의 각각에 인가하는 전압을 조정한다(예컨대 특허 문헌 2 참조).
구체적으로는, 초기화 기간의 전반부(이하, 상승 기간이라고 부름)에 있어서, 주사 전극에 완만하게 상승하는 램프 전압을 인가한다. 이에 따라, 상승 기간 동안에, 주사 전극과 데이터 전극 사이, 및 유지 전극과 데이터 전극 사이에 미약 방전을 발생시킨다.
또한, 초기화 기간의 후반부(이하, 하강 기간이라고 부름)에 있어서, 주사 전극에 완만하게 하강하는 램프 전압을 인가한다. 이에 의해, 하강 기간 동안에, 주사 전극과 데이터 전극 사이, 및 유지 전극과 데이터 전극 사이에 미약 방전을 발생시킨다.
특허 문헌 1: 일본 특허 공개 제2006-18298호 공보
특허 문헌 2: 일본 특허 공개 제2003-15599호 공보
상기 하강 기간에 있어서는, 소정의 타이밍에서 유지 전극에 완만하게 하강하는 램프 전압을 인가함으로써, 주사 전극과 유지 전극의 전위차를 일시적으로 일정하게 유지하여, 주사 전극과 유지 전극 사이의 방전을 억제할 수 있다. 그에 따라, 주사 전극과 유지 전극 사이의 방전량을 조정할 수 있다.
그러나, 하강 기간에서의 주사 전극의 전위의 변화율에는 격차가 생기기 쉽다. 그 때문에, 주사 전극과 유지 전극 사이의 방전량을 정확히 조정하기 어렵다.
본 발명의 목적은, 주사 전극과 유지 전극 사이의 방전량을 정확히 조정하는 것이 가능한 플라즈마 디스플레이 패널의 구동 장치 및 구동 방법 및 그것을 이용한 플라즈마 디스플레이 장치를 제공하는 것이다.
(1) 본 발명의 일국면에 따른 플라즈마 디스플레이 패널의 구동 장치는, 복수의 주사 전극 및 복수의 유지 전극과 복수의 데이터 전극의 교차부에 복수의 방전 셀을 갖는 플라즈마 디스플레이 패널을, 1필드가 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 장치로서, 복수의 주사 전극을 구동하는 주사 전극 구동 회로와, 복수의 유지 전극을 구동하는 유지 전극 구동 회로와, 전위 검출 회로를 구비하고, 주사 전극 구동 회로는, 복수의 서브필드 중 적어도 하나의 서브필드의 초기화 기간에 있어서의 제 1 기간에 복수의 주사 전극에 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형을 인가하고, 전위 검출 회로는, 제 1 기간에 있어서 복수의 주사 전극이 제 1 전위보다 낮고 제 2 전위보다 높은 제 3 전위로 된 것을 검출하며, 유지 전극 구동 회로는, 전위 검출 회로에 의한 제 3 전위의 검출에 응답하여, 복수의 유지 전극에 제 4 전위로부터 제 5 전위로 하강하는 제 2 램프 파형을 인가하는 것이다.
이 구동 장치에 있어서는, 복수의 서브필드 중 적어도 하나의 서브필드의 초기화 기간에 있어서의 제 1 기간에, 주사 전극 구동 회로에 의해 복수의 주사 전극에 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형이 인가된다. 그에 따라, 복수의 주사 전극과 복수의 유지 전극 사이에서 초기화 방전이 발생한다. 그 결과, 복수의 주사 전극 및 복수의 유지 전극의 벽전하가 기입 기간의 기입 방전에 적합한 상태로 조정된다.
복수의 주사 전극이 제 1 전위보다 낮고 제 2 전위보다 높은 제 3 전위로 된 것이 전위 검출 회로에 의해 검출되면, 유지 전극 구동 회로에 의해 복수의 유지 전극에 제 4 전위로부터 제 5 전위로 하강하는 제 2 램프 파형이 인가된다.
복수의 유지 전극에 제 2 램프 파형이 인가됨으로써, 복수의 주사 전극과 복수의 유지 전극 사이의 전위차가 커지는 것이 억제된다. 그 때문에, 복수의 주사 전극과 복수의 유지 전극 사이의 방전이 억제된다.
이와 같이, 복수의 주사 전극의 전위가 제 3 전위로 된 것이 전위 검출 회로에 의해 검출된 타이밍에서 제 2 램프 파형이 복수의 유지 전극에 인가된다. 그에 따라, 제 1 램프 파형의 경사(전위의 변화율)에 격차가 있더라도, 복수의 주사 전극과 복수의 유지 전극 사이의 방전량을 정확히 조정할 수 있게 된다. 그 결과, 서브필드의 기입 기간 및 유지 기간에 있어서, 오방전 등의 불량이 발생하는 것을 확실히 방지할 수 있다.
(2) 유지 전극 구동 회로는, 전위 검출 회로에 의한 제 3 전위의 검출에 응답하여 복수의 유지 전극을 플로팅(floating) 상태로 해도 좋다.
복수의 유지 전극이 플로팅 상태로 되면, 복수의 유지 전극의 전위는, 용량 결합에 의해 복수의 주사 전극의 전위의 변화에 따라서 변화된다. 이에 따라, 복수의 유지 전극의 전위가, 복수의 주사 전극에 인가되는 제 1 램프 파형에 따라서 변화된다. 따라서, 간단한 회로 구성으로, 복수의 유지 전극에 제 2 램프 파형을 인가할 수 있다. 그 결과, 비용 상승이 억제된다.
(3) 전위 검출 회로는, 제 1 기간에 있어서 복수의 주사 전극의 전위가 제 3 전위로부터 제 2 전위로 하강할 때까지의 동안에 전환 신호를 발생시키고, 유지 전극 구동 회로는, 전환 신호가 발생되고 있는 동안에 복수의 유지 전극에 제 2 램프 파형을 인가해도 좋다.
이 경우, 복수의 주사 전극의 전위가 제 3 전위로부터 제 2 전위로 하강하는 기간에, 복수의 주사 전극과 복수의 유지 전극 사이의 방전을 확실히 억제할 수 있다. 그에 따라, 복수의 주사 전극과 복수의 유지 전극 사이의 방전량을 보다 정확하게 조정할 수 있다.
(4) 유지 전극 구동 회로는, 복수의 서브필드 중 적어도 하나의 서브필드의 기입 기간에 복수의 유지 전극을 제 4 전위로 유지해도 좋다.
이 경우, 초기 기간에 있어서의 제 2 램프 파형이 인가되기 전의 기간과, 기입 기간에 있어서, 복수의 유지 전극을 공통의 제 4 전위로 유지할 수 있다. 그 때문에, 이들 기간에 복수의 유지 전극을 상이한 전위로 유지하는 경우와 비교해서, 유지 전극 구동 회로의 구성을 간략화할 수 있다. 그 결과, 비용 삭감이 가능하게 된다.
(5) 본 발명의 다른 국면에 따르는 플라즈마 디스플레이 패널의 구동 방법은, 복수의 주사 전극 및 복수의 유지 전극과 복수의 데이터 전극의 교차부에 복수의 방전 셀을 갖는 플라즈마 디스플레이 패널을, 1필드가 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 방법으로서, 복수의 서브필드 중 적어도 하나의 서브필드의 초기화 기간에 있어서의 제 1 기간에 복수의 주사 전극에 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형을 인가하는 단계와, 제 1 기간에 있어서 복수의 주사 전극이 제 1 전위보다 낮고 제 2 전위보다 높은 제 3 전위로 된 것을 검출하는 단계와, 제 3 전위의 검출에 응답하여, 복수의 유지 전극에 제 4 전위로부터 제 5 전위로 하강하는 제 2 램프 파형을 인가하는 단계를 구비하는 것이다.
이 구동 방법에 있어서는, 복수의 서브필드 중 적어도 하나의 서브필드의 초기화 기간에 있어서의 제 1 기간에, 복수의 주사 전극에 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형이 인가된다. 그에 따라, 복수의 주사 전극과 복수의 유지 전극 사이에서 초기화 방전이 발생한다. 그 결과, 복수의 주사 전극 및 복수의 유지 전극의 벽전하가 기입 기간의 기입 방전에 적합한 상태로 조정된다.
복수의 주사 전극이 제 1 전위보다 낮고 제 2 전위보다 높은 제 3 전위로 된 것이 검출되면, 복수의 유지 전극에 제 4 전위로부터 제 5 전위로 하강하는 제 2 램프 파형이 인가된다.
복수의 유지 전극에 제 2 램프 파형이 인가됨으로써, 복수의 주사 전극과 복수의 유지 전극 사이의 전위차가 커지는 것이 억제된다. 그 때문에, 복수의 주사 전극과 복수의 유지 전극 사이의 방전이 억제된다.
이와 같이, 복수의 주사 전극의 전위가 제 3 전위로 된 것이 검출된 타이밍에서 제 2 램프 파형이 복수의 유지 전극에 인가된다. 그에 따라, 제 1 램프 파형의 경사(전위의 변화율)에 격차가 있더라도, 복수의 주사 전극과 복수의 유지 전극 사이의 방전량을 정확히 조정할 수 있게 된다. 그 결과, 서브필드의 기입 기간 및 유지 기간에 있어서, 오방전 등의 불량이 발생하는 것을 확실히 방지할 수 있다.
(6) 본 발명의 또 다른 국면에 따른 플라즈마 디스플레이 장치는, 복수의 주사 전극 및 복수의 유지 전극과 복수의 데이터 전극의 교차부에 복수의 방전 셀을 갖는 플라즈마 디스플레이 패널과, 플라즈마 디스플레이 패널을, 1필드가 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 장치를 구비하되, 구동 장치는, 복수의 주사 전극을 구동하는 주사 전극 구동 회로와, 복수의 유지 전극을 구동하는 유지 전극 구동 회로와, 전위 검출 회로를 구비하고, 주사 전극 구동 회로는, 복수의 서브필드 중 적어도 하나의 서브필드의 초기화 기간에 있어서의 제 1 기간에 복수의 주사 전극에 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형을 인가하고, 전위 검출 회로는, 제 1 기간에 있어서 복수의 주사 전극이 제 1 전위보다 낮고 제 2 전위보다 높은 제 3 전위로 된 것을 검출하며, 유지 전극 구동 회로는, 전위 검출 회로에 의한 제 3 전위의 검출에 응답하여, 복수의 유지 전극에 제 4 전위로부터 제 5 전위로 하강하는 제 2 램프 파형을 인가하는 것이다.
이 플라즈마 디스플레이 장치에 있어서는, 1필드가 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 장치에 의해 플라즈마 디스플레이 패널이 구동된다.
복수의 서브필드 중 적어도 하나의 서브필드의 초기화 기간에 있어서의 제 1 기간에, 주사 전극 구동 회로에 의해 복수의 주사 전극에 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형이 인가된다. 그에 따라, 복수의 주사 전극과 복수의 유지 전극 사이에서 초기화 방전이 발생한다. 그 결과, 복수의 주사 전극 및 복수의 유지 전극의 벽전하가 기입 기간의 기입 방전에 적합한 상태로 조정된다.
복수의 주사 전극이 제 1 전위보다 낮고 제 2 전위보다 높은 제 3 전위로 된 것이 전위 검출 회로에 의해 검출되면, 유지 전극 구동 회로에 의해 복수의 유지 전극에 제 4 전위로부터 제 5 전위로 하강하는 제 2 램프 파형이 인가된다.
복수의 유지 전극에 제 2 램프 파형이 인가됨으로써, 복수의 주사 전극과 복수의 유지 전극 사이의 전위차가 커지는 것이 억제된다. 그 때문에, 복수의 주사 전극과 복수의 유지 전극 사이의 방전이 억제된다.
이와 같이, 복수의 주사 전극의 전위가 제 3 전위로 된 것이 전위 검출 회로에 의해 검출된 타이밍에서 제 2 램프 파형이 복수의 유지 전극에 인가된다. 그에 따라, 제 1 램프 파형의 경사(전위의 변화율)에 격차가 있더라도, 복수의 주사 전극과 복수의 유지 전극 사이의 방전량을 정확히 조정할 수 있게 된다. 그 결과, 서브필드의 기입 기간 및 유지 기간에 있어서, 오방전 등의 불량이 발생하는 것을 확실히 방지할 수 있다.
본 발명에 의하면, 복수의 주사 전극의 전위의 변화율에 격차가 있더라도, 복수의 주사 전극과 복수의 유지 전극 사이의 방전량을 정확히 조정할 수 있게 된다. 그 결과, 서브필드의 기입 기간 및 유지 기간에 있어서, 오방전 등의 불량이 발생하는 것을 확실히 방지할 수 있다.
도 1은 플라즈마 디스플레이 장치에 있어서의 플라즈마 디스플레이 패널의 일부를 나타내는 분해 사시도,
도 2는 패널의 전극 배열도,
도 3은 플라즈마 디스플레이 장치의 회로 블록도,
도 4는 도 3의 플라즈마 디스플레이 장치의 서브필드 구성에 있어서의 구동 파형도,
도 5는 주사 전극 구동 회로의 구성을 나타내는 회로도,
도 6은 제어 신호의 논리와 주사 IC의 상태의 대응 관계를 나타내는 도면,
도 7은 주사 전극 구동 회로에 인가되는 각 제어 신호의 타이밍도,
도 8은 주사 전극 구동 회로에 인가되는 각 제어 신호의 타이밍도,
도 9는 유지 전극 구동 회로의 구성을 나타내는 회로도,
도 10은 유지 전극 구동 회로에 인가되는 각 제어 신호의 타이밍도,
도 11은 유지 전극 구동 회로에 인가되는 각 제어 신호의 타이밍도,
도 12는 비교 회로, 전위 검출 회로 및 그 주변 부분의 구성을 구체적으로 나타내는 회로도,
도 13은 플라즈마 디스플레이 장치의 다른 구성을 나타내는 회로 블록도.
이하, 본 발명의 일실시형태에 따른 플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치에 대해서, 도면을 이용하여 구체적으로 설명한다.
(1) 패널의 구성
도 1은 본 실시형태에 따른 플라즈마 디스플레이 장치에 있어서의 플라즈마 디스플레이 패널의 일부를 나타내는 분해 사시도이다.
플라즈마 디스플레이 패널(이하, 패널이라고 약기함)(10)은 서로 대향 배치된 유리제의 전면 기판(21) 및 배면 기판(31)을 구비한다. 전면 기판(21) 및 배면 기판(31) 사이에 방전 공간이 형성된다. 전면 기판(21) 상에는 복수쌍의 주사 전극(22) 및 유지 전극(23)이 서로 평행하게 형성되어 있다. 각 쌍의 주사 전극(22) 및 유지 전극(23)이 표시 전극을 구성한다. 주사 전극(22) 및 유지 전극(23)을 덮도록 유전체층(24)이 형성되고, 유전체층(24) 상에는 보호층(25)이 형성되어 있다.
배면 기판(31) 상에는 절연체층(33)으로 덮여진 복수의 데이터 전극(32)이 마련되고, 절연체층(33) 상에 우물 정자 형상의 격벽(34)이 마련되어 있다. 또한, 절연체층(33)의 표면 및 격벽(34)의 측면에 형광체층(35)이 마련되어 있다. 그리고, 복수쌍의 주사 전극(22) 및 유지 전극(23)과 복수의 데이터 전극(32)이 수직으로 교차하도록 전면 기판(21)과 배면 기판(31)이 대향 배치되고, 전면 기판(21)과 배면 기판(31) 사이에 방전 공간이 형성되어 있다. 방전 공간에는, 방전 가스로서, 예컨대 네온과 제논의 혼합 가스가 봉입되어 있다. 또한, 패널의 구조는 상술한 것에 한정되지 않고, 예컨대 스트라이프 형상의 격벽을 구비한 구조를 이용해도 좋다.
도 2는 본 실시형태에 있어서의 패널의 전극 배열도이다. 행방향을 따라서 n개의 주사 전극 SC1~SCn(도 1의 주사 전극(22)) 및 n개의 유지 전극 SU1~SUn(도 1의 유지 전극(23))이 배열되고, 열방향을 따라서 m개의 데이터 전극 D1~Dm(도 1의 데이터 전극(32))이 배열되어 있다. n 및 m은 각각 2 이상의 자연수이다. 그리고, 1쌍의 주사 전극 SCi(i=1~n) 및 유지 전극 SUi(i=1~n)과 하나의 데이터 전극 Dj(j=1~m)가 교차한 부분에 방전 셀 DC가 형성되어 있다. 그에 따라, 방전 공간 내에 m×n개의 방전 셀이 형성되어 있다.
(2) 플라즈마 디스플레이 장치의 구성
도 3은 본 실시형태에 따른 플라즈마 디스플레이 장치의 회로 블록도이다.
이 플라즈마 디스플레이 장치는, 패널(10), 화상 신호 처리 회로(51), 데이터 전극 구동 회로(52), 주사 전극 구동 회로(53), 유지 전극 구동 회로(54), 타이밍 발생 회로(55), 전위 검출 회로(410) 및 전원 회로(도시하지 않음)를 구비한다.
화상 신호 처리 회로(51)는 화상 신호 sig를 패널(10)의 화소수에 따른 화상 데이터로 변환하여, 각 화소의 화상 데이터를 복수의 서브필드에 대응하는 복수의 비트로 분할하고, 그것들을 데이터 전극 구동 회로(52)에 출력한다.
데이터 전극 구동 회로(52)는 서브필드마다의 화상 데이터를 각 데이터 전극 D1~Dm에 대응하는 신호로 변환하고, 그 신호에 근거하여 각 데이터 전극 D1~Dm을 구동한다.
타이밍 발생 회로(55)는 수평 동기 신호 H 및 수직 동기 신호 V에 근거하여 타이밍 신호를 발생시키고, 그들 타이밍 신호를 각각의 구동 회로 블록(화상 신호 처리 회로(51), 데이터 전극 구동 회로(52), 주사 전극 구동 회로(53) 및 유지 전극 구동 회로(54))에 공급한다.
주사 전극 구동 회로(53)는 타이밍 신호에 근거하여 주사 전극 SC1~SCn에 구동 파형을 공급하고, 유지 전극 구동 회로(54)는 타이밍 신호에 근거하여 유지 전극 SU1~SUn에 구동 파형을 공급한다. 전위 검출 회로(410)는 주사 전극 구동 회로(53)로부터 주사 전극 SC1~SCn의 전위를 검출하고, 그 검출 결과에 따라서 전위 전환 신호 VC2를 유지 전극 구동 회로(54)에 인가한다.
(3) 서브필드 구성
다음에, 서브필드 구성에 대해서 설명한다. 서브필드법에서는, 1필드(1/60초=16.67msec)가 시간축 상에서 복수의 서브필드로 분할되고, 복수의 서브필드에 휘도 가중치가 각각 설정되어 있다.
예컨대, 1필드가 시간축 상에서 10개의 서브필드(이하, 제 1 SF, 제 2 SF, …, 및 제 10 SF라고 부름)로 분할되고, 그들 서브필드가 각각 1, 2, 3, 6, 11, 18, 30, 44, 60 및 81의 휘도 가중치를 갖는다.
도 4는 도 3의 플라즈마 디스플레이 장치의 서브필드 구성에 있어서의 구동 파형도이다. 도 4에는, 1개의 주사 전극 SC1, 유지 전극 SU1~SUn 및 데이터 전극 D1~Dm의 구동 파형이 도시된다. 또한, 도 4에는, 1필드의 제 1 SF의 초기화 기간부터 제 2 SF의 유지 기간까지가 도시된다.
도 4에 나타내는 바와 같이, 제 1 SF의 초기화 기간의 전반부에서는, 데이터 전극 D1~Dm의 전위를 Vda로 유지하고, 유지 전극 SU1~SUn을 0V(접지 전위)로 유지하며, 주사 전극 SC1~SCn에 램프 파형 L1을 인가한다.
이 램프 파형 L1은, 방전 개시 전압 이하의 정(正)의 전위 Vscn로부터 방전 개시 전압을 넘는 정의 전위(Vsus+Vset)를 향해서 완만하게 상승한다. 그렇게 하면, 모든 방전 셀에 있어서 1회째의 미약한 초기화 방전이 일어나서, 주사 전극 SC1~SCn 상에 부(負)의 벽전하가 축적됨과 아울러 유지 전극 SU1~SUn 상 및 데이터 전극 D1~Dm 상에 정의 벽전하가 축적된다. 여기서, 전극을 덮는 유전체층 또는 형광체층 상 등에 축적한 벽전하에 의해 발생하는 전압을 전극 상의 벽전압이라고 한다.
계속되는 초기화 기간의 후반부에서는, 데이터 전극 D1~Dm을 접지 전위로 유지하고, 유지 전극 SU1~SUn을 정의 전위 Ve로 유지하며, 주사 전극 SC1~SCn에 정의 전위(Vsus)로부터 부의 전위(-Vad+Vset2)를 향해서 완만하게 하강하는 램프 파형 L2를 인가한다. 그렇게 하면, 모든 방전 셀에 있어서 2회째의 미약한 초기화 방전이 일어난다. 이에 의해, 모든 방전 셀에 있어서, 주사 전극 SCi 상의 벽전압 및 유지 전극 SUi의 벽전압이 약해지고, 데이터 전극 Dk 상의 벽전압도 기입 동작에 적합한 값으로 조정된다.
또한, 주사 전극 SC1~SCn로의 램프 파형 L2의 인가시에, 소정의 타이밍에서, 유지 전극 SU1~SUn에 전위 Ve로부터 전위(Ve-Vhiz)로 완만하게 하강하는 램프 파형 L11을 인가한다. 이에 의해, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn의 전위차가 일시적으로 일정하게 되어, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn 사이에서 방전이 발생하지 않게 된다.
또한, 상기의 램프 파형 L11 및 후술하는 램프 파형 L12는, 유지 전극 SU1~SUn을 전원 단자 및 접지 단자로부터 분리하여 플로팅 상태로 함으로써 형성된다. 상세에 대해서는 후술한다.
이상과 같이, 제 1 SF의 초기화 기간에서는, 모든 방전 셀에서 초기화 방전을 발생시키는 전체 셀 초기화 동작이 행해진다.
제 1 SF의 기입 기간에서는, 유지 전극 SU1~SUn을 전위 Ve로 유지하고, 주사 전극 SC1~SCn을 일단 전위(-Vad+Vscn)로 유지한다. 다음에, 1행째의 주사 전극 SC1에 부의 주사 펄스 Pa(=-Vad)를 인가함과 아울러, 데이터 전극 D1~Dm 중 1행째에 있어서 발광해야 할 방전 셀의 데이터 전극 Dk(k은 1~m 중 어느 하나)에 정의 기입 펄스 Pd(=Vda)를 인가한다. 그렇게 하면, 데이터 전극 Dk와 주사 전극 SC1의 교차부의 전압은, 외부 인가 전압(Pd-Pa)에 데이터 전극 Dk 상의 벽전압 및 주사 전극 SC1 상의 벽전압이 가산된 값으로 되어, 방전 개시 전압을 넘는다. 그에 따라, 데이터 전극 Dk와 주사 전극 SC1 사이 및 유지 전극 SU1과 주사 전극 SC1 사이에서 기입 방전이 발생한다. 그 결과, 그 방전 셀의 주사 전극 SC1 상에 정의 벽전하가 축적되고, 유지 전극 SU1상에 부의 벽전하가 축적되며, 데이터 전극 Dk 상에도 부의 벽전하가 축적된다.
이렇게 해서, 1행째에 있어서 발광해야 할 방전 셀에서 기입 방전이 발생하여 각 전극 상에 벽전하를 축적시키는 기입 동작이 행해진다. 한편, 기입 펄스 Pd가 인가되지 않은 데이터 전극 Dh(h≠k)와 주사 전극 SC1과의 교차부의 전압은 방전 개시 전압을 넘지 않기 때문에, 기입 방전은 발생하지 않는다. 이상의 기입 동작을 1행째의 방전 셀로부터 n행째의 방전 셀에 도달할 때까지 순차적으로 행하고, 기입 기간이 종료한다.
계속되는 유지 기간에서는, 유지 전극 SU1~SUn을 접지 전위로 되돌리고, 주사 전극 SC1~SCn에 유지 기간의 최초의 유지 펄스 Ps(=Vsus)를 인가한다. 이때, 기입 기간에서 기입 방전이 발생한 방전 셀에 있어서는, 주사 전극 SCi와 유지 전극 SUi 사이의 전압은, 유지 펄스 Ps(=Vsus)에 주사 전극 SCi 상의 벽전압 및 유지 전극 SUi 상의 벽전압이 가산된 값으로 되어, 방전 개시 전압을 넘는다. 그에 따라, 주사 전극 SCi와 유지 전극 SUi 사이에서 유지 방전이 일어나서, 방전 셀이 발광한다. 그 결과, 주사 전극 SCi 상에 부의 벽전하가 축적되고, 유지 전극 SUi 상에 정의 벽전하가 축적되며, 데이터 전극 Dk 상에 정의 벽전하가 축적된다.
기입 기간에서 기입 방전이 발생하지 않은 방전 셀에서는 유지 방전은 일어나지 않아, 초기화 기간의 종료시에서의 벽전하의 상태가 유지된다. 계속해서, 주사 전극 SC1~SCn을 접지 전위로 되돌리고, 유지 전극 SU1~SUn에 유지 펄스 Ps를 인가한다. 그렇게 하면, 유지 방전이 일어난 방전 셀에서는, 유지 전극 SUi와 주사 전극 SCi 사이의 전압이 방전 개시 전압을 넘기 때문에, 다시 유지 전극 SUi와 주사 전극 SCi 사이에서 유지 방전이 일어나서, 유지 전극 SUi 상에 부의 벽전하가 축적되고, 주사 전극 SCi 상에 정의 벽전하가 축적된다.
이후 마찬가지로, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn에 미리 정해진 수의 유지 펄스 Ps를 교대로 인가함으로써, 기입 기간에 있어서 기입 방전이 발생한 방전 셀에서는 유지 방전이 계속해서 행해진다.
유지 펄스 Ps의 인가 후, 유지 전극 SU1~SUn 및 데이터 전극 D1~Dm을 접지 전위로 유지한 상태에서, 주사 전극 SC1~SCn에 램프 파형 L3을 인가한다. 이 램프 파형 L3은 접지 전위로부터 정의 전위 Verase를 향해서 완만하게 상승한다. 이에 따라, 유지 방전이 일어난 방전 셀에 있어서, 주사 전극 SCi와 유지 전극 SUi 사이의 전압이 방전 개시 전압을 넘어서, 유지 전극 SUi와 주사 전극 SCi 사이에서 미약한 소거 방전이 발생한다.
그 결과, 주사 전극 SCi에 부의 벽전하가 축적되고, 유지 전극 SUi에 정의 벽전하가 축적된다. 이때, 데이터 전극 Dk 상에는 정의 벽전하가 축적된다. 그 후, 주사 전극 SC1~SCn을 접지 전위로 되돌리고, 유지 기간에 있어서의 유지 동작을 종료한다.
제 2 SF의 초기화 기간에서는, 유지 전극 SU1~SUn을 전위 Ve로 유지하고, 데이터 전극 D1~Dm을 접지 전위로 유지하며, 주사 전극 SC1~SCn에 접지 전위로부터 부의 전위(-Vad+Vset2)를 향해서 완만하게 하강하는 램프 파형 L4를 인가한다.
그렇게 하면, 앞의 서브필드(도 4에서는, 제 1 SF)의 유지 기간에서 유지 방전이 일어난 방전 셀에서는 미약한 초기화 방전이 발생한다. 그에 따라, 앞의 서브필드에서 유지 방전이 일어난 방전 셀에 있어서, 주사 전극 SCi 상의 벽전압 및 유지 전극 SUi의 벽전압이 약해지고, 데이터 전극 Dk 상의 벽전압도 기입 동작에 적합한 값으로 조정된다.
앞의 서브필드에서 유지 방전이 일어나지 않은 방전 셀에 있어서는, 방전이 발생하지 않아, 앞의 서브필드의 초기화 기간의 종료시에 있어서의 벽전하의 상태가 그대로 유지된다. 이와 같이, 제 2 SF의 초기화 기간에서는, 직전의 서브필드에서 유지 방전이 일어난 방전 셀에서 선택적으로 초기화 방전을 발생시키는 선택 초기화 동작을 행한다.
또한, 주사 전극 SC1~SCn으로의 램프 파형 L4의 인가시에, 소정의 타이밍에서, 유지 전극 SU1~SUn에 전위 Ve로부터 전위(Ve-Vhiz)로 완만하게 하강하는 램프 파형 L12를 인가한다. 이에 따라, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn의 전위차가 일시적으로 일정하게 되어, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn 사이에서 방전이 발생하지 않게 된다.
제 2 SF의 기입 기간에 있어서는, 주사 전극 SC1~SCn, 유지 전극 SU1~SUn 및 데이터 전극 D1~Dm에 대하여 제 1 SF의 기입 기간과 동일한 구동 파형을 인가한다.
제 2 SF의 유지 기간에 있어서는, 제 1 SF의 유지 기간과 마찬가지로, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn에 미리 정해진 수의 유지 펄스 Ps를 교대로 인가한다. 그에 따라, 기입 기간에 있어서 기입 방전이 발생한 방전 셀에서 유지 방전이 행해진다.
또한, 제 3 SF 이후의 서브필드에서는, 주사 전극 SC1~SCn, 유지 전극 SU1~SUn 및 데이터 전극 D1~Dm에 대하여 제 2 SF와 동일한 구동 파형을 인가한다.
그런데, 본 실시형태에 있어서, 유지 전극 SU1~SUn에 인가되는 전압 Ve의 값은, 기입 기간에 기입 동작을 양호하게 하기 위한 값으로 설정되어 있다. 이 경우, 주사 전극 SC1~SCn으로의 램프 파형 L2, L4의 인가시에, 유지 전극 SU1~SUn의 전위를 Ve로 유지한 상태이면, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn의 전위차가 필요 이상으로 커진다. 그 때문에, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn 사이에서 지나치게 방전이 발생한다.
그래서, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn 사이의 방전량을 조정하기 위해서, 소정의 타이밍에서 유지 전극 SU1~SUn에 램프 파형 L11, L12를 인가한다. 이 경우, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn의 전위차가 일시적으로 일정하게 유지된다. 그에 따라, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn 사이에서 지나치게 방전이 발생하는 것이 방지된다.
그러나, 주사 전극 SC1~SCn에 인가되는 램프 파형 L2, L4의 경사에는 격차가 생기기 쉽다. 그 때문에, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn 사이의 방전량을 정확히 제어하는 것은 곤란하다. 그에 따라, 기입 기간의 개시시에, 주사 전극 SC1~SCn 또는 유지 전극 SU1~SUn 상의 벽전하의 양이 지나치게 되거나, 또는 부족해지거나 한다. 그 결과, 기입 기간 및 유지 기간에 있어서, 오방전 등의 불량이 발생하기 쉽게 된다.
본 실시형태에서는, 주사 전극 SC1~SCn의 전위의 변화에 근거하여, 유지 전극 SU1~SUn에 램프 파형 L11, L12를 인가하는 타이밍을 제어한다. 그에 따라, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn 사이의 방전량을 정확히 제어할 수 있게 된다. 이하, 그 상세를 설명한다.
(4) 주사 전극 구동 회로
(4-1) 주사 전극 구동 회로의 구성
도 5는 주사 전극 구동 회로(53)의 구성을 나타내는 회로도이다. 도 5에 나타내는 바와 같이, 주사 전극 구동 회로(53)는 구동 회로 DR, 직류 전원(200), 제어 신호 발생 회로(250), 회수 회로(300), 비교 회로(400), 다이오드 D10, D11 및 n채널 전계 효과 트랜지스터(이하, 트랜지스터라고 약기함) Q3~Q9를 포함한다.
구동 회로 DR은 복수의 주사 IC(100)를 포함한다. 각 주사 IC(100)는 노드 N1과 노드 N2 사이에 접속됨과 아울러, 주사 전극 SC1~SCn의 각각에 접속된다. 각 주사 IC(100)는 대응하는 주사 전극 SC1~SCn을 노드 N1 및 노드 N2에 선택적으로 접속한다.
제어 신호 발생 회로(250)는, 도 3의 타이밍 발생 회로(55)로부터 인가되는 타이밍 신호 및 후술하는 비교 회로(400)로부터 인가되는 전위 전환 신호 VC1에 근거하여 구동 회로 DR에 제어 신호 S51, S52를 인가한다. 그에 따라, 주사 IC(100)의 상태가 제어된다. 주사 IC(100)의 상세에 대해서는 후술한다.
전압 Vscn을 받는 전원 단자 V10은 다이오드 D10을 통해서 노드 N3에 접속된다. 직류 전원(200)은 노드 N1과 노드 N3 사이에 접속된다. 이 직류 전원(200)은 전해 콘덴서로 이루어지고, 전압 Vscn을 유지하는 플로팅 전원으로서 동작한다. 노드 N2와 노드 N3 사이에는 보호 저항 R1이 접속된다. 이하, 노드 N1의 전위를 VFGND로 하고, 노드 N3의 전위를 VscnF로 한다. 노드 N3의 전위 VscnF는 노드 N1의 전위 VFGND에 전압 Vscn을 가산한 값을 갖는다. 즉, VscnF=VFGND+Vscn으로 된다.
트랜지스터 Q3는 전압(Vset+(Vsus-Vscn))을 받는 전원 단자 V11와 노드 N4 사이에 접속되고, 게이트에는 제어 신호 S3가 인가된다. 트랜지스터 Q4는 노드 N1과 노드 N4 사이에 접속되고, 게이트에는 제어 신호 S4가 인가된다. 트랜지스터 Q5는 노드 N1과 부의 전압(-Vad)을 받는 전원 단자 V12 사이에 접속되고, 게이트에는 제어 신호 S5가 인가된다. 제어 신호 S4는 제어 신호 S5의 반전 신호이다.
또한, 트랜지스터 Q3, Q5에는 게이트 저항 RG 및 콘덴서 CG가 접속된다. 또한, 트랜지스터 Q6에도 게이트 저항 및 콘덴서가 접속되지만, 도시는 생략한다.
트랜지스터 Q6는 전압 Vsus를 받는 전원 단자 V13와 노드 N5 사이에 접속된다. 트랜지스터 Q6의 베이스에는 제어 신호 S6가 인가된다. 트랜지스터 Q7는 노드 N4과 노드 N5 사이에 접속된다. 트랜지스터 Q7의 게이트에는 제어 신호 S7가 인가된다. 트랜지스터 Q8는 노드 N4과 접지 단자 사이에 접속되고, 베이스에는 제어 신호 S8가 인가된다.
전압 Vers를 받는 전원 단자 V14와 노드 N4 사이에, 트랜지스터 Q9 및 다이오드 D11가 접속된다. 트랜지스터 Q9의 베이스에는 제어 신호 S9가 인가된다.
회수 회로(300)는 노드 N4과 노드 N5 사이에 접속된다. 회수 회로(300)는, 상기의 유지 기간에 있어서, 복수의 방전 셀로부터 전하를 회수하여 축적함과 아울러, 축적한 전하를 다시 복수의 방전 셀에 인가한다.
비교 회로(400)는 전원 단자 V12와 노드 N1 사이에 접속된다. 비교 회로(400)는 노드 N1의 전위의 변화에 근거하여 전위 전환 신호 VC1을 발생시켜, 제어 신호 발생 회로(250)에 인가한다.
또한, 전위 검출 회로(410)가 전원 단자 V12와 노드 N1 사이에 접속된다. 전위 검출 회로(410)는 노드 N1의 전위의 변화에 근거하여 전위 전환 신호 VC2를 발생시킨다.
또한, 비교 회로(400)의 상세 및 전위 검출 회로(410)의 상세에 대해서는 후술한다.
(4-2) 주사 IC의 상세
주사 IC(100)의 상세에 대해서 설명한다. 제어 신호 발생 회로(250)로부터 출력되는 제어 신호 S51, S52의 논리에 따라서, 주사 IC(100)의 상태가 전환된다. 도 6은 제어 신호 S51, S52의 논리와 주사 IC(100)의 상태의 대응 관계를 나타내는 도면이다.
도 6에 나타내는 바와 같이, 제어 신호 S51, S52가 모두 하이 레벨(Hi)인 경우, 각 주사 IC(100)는 "All-Hi"(올 하이)의 상태로 된다. "All-Hi"의 상태에서는, 모든 주사 IC(100)가, 대응하는 주사 전극을 노드 N2에 접속시킨다. 즉, 주사 전극 SC1~SCn의 전위가 노드 N2 및 노드 N3의 전위와 같게 된다.
제어 신호 S51가 하이 레벨이고, 제어 신호 S52가 로우 레벨(Lo)인 경우, 각 주사 IC(100)가 "All-Lo"(올 로우)의 상태로 된다. "All-Lo"의 상태에서는, 모든 주사 IC(100)가, 대응하는 주사 전극을 노드 N1에 접속시킨다. 즉, 주사 전극 SC1~SCn의 전위가 노드 N1의 전위와 같게 된다.
제어 신호 S51가 로우 레벨이고, 제어 신호 S52가 하이 레벨인 경우, 각 주사 IC(100)가 "DATA"(데이터)의 상태로 된다. "DATA"의 상태에서는, 각 주사 IC(100)가 차례로 대응하는 주사 전극을 노드 N1에 접속시킨다. 이 경우, 기입 기간에 있어서, 주사 전극 SC1~SCn에 차례로 기입 펄스가 인가된다.
제어 신호 S51, S52가 모두 로우 레벨인 경우, 각 주사 IC(100)가 "HiZ"(하이 임피던스)의 상태로 된다. "HiZ"의 상태에서는, 모든 주사 IC(100)가, 대응하는 주사 전극을 노드 N1 및 노드 N2으로부터 분리시킨다.
(4-3) 주사 전극 구동 회로의 동작
주사 전극 구동 회로(53)의 동작에 대해서 설명한다. 도 7 및 도 8은 주사 전극 구동 회로(53)에 인가되는 각 제어 신호의 타이밍도이다. 도 7은 제 1 SF의 초기화 기간 및 기입 기간에 있어서의 각 제어 신호의 타이밍도이고, 도 8은 제 2 SF의 초기화 기간 및 기입 기간에 있어서의 각 제어 신호의 타이밍도이다.
또한, 도 7 및 도 8의 최상단에는, 일점 쇄선으로 노드 N1의 전위 VFGND의 변화가 표시되고, 점선으로 노드 N3의 전위 VscnF의 변화가 표시되며, 실선으로 주사 전극 SC1의 전위의 변화가 표시된다.
도 7에 나타내는 바와 같이, 제 1 SF에서의 초기화 기간의 개시 시점 t0에서는, 제어 신호 S51가 하이 레벨에 있고, 제어 신호 S52가 로우 레벨에 있다. 그에 따라, 주사 IC(100)가 "All-Lo"의 상태로 되어 있다. 또한, 제어 신호 S3, S5, S6가 로우 레벨에 있고, 제어 신호 S4, S7, S8가 하이 레벨에 있다. 그에 따라, 트랜지스터 Q3, Q5, Q6가 오프하고, 트랜지스터 Q4, Q7, Q8이 온하고 있다.
따라서, 노드 N1은 접지 전위(0V)로 되어 있고, 노드 N3의 전위 VscnF는 Vscn으로 되어 있다. 또한, 주사 IC(100)가 "All-Lo"의 상태이기 때문에, 주사 전극 SC1의 전위는 접지 전위로 되어 있다.
시점 t1에서, 제어 신호 S52가 하이 레벨로 된다. 그에 따라, 주사 IC(100)가 "All-Hi"의 상태로 된다. 따라서, 주사 전극 SC1의 전위가 Vscn으로 상승한다.
시점 t2에서, 제어 신호 S3가 하이 레벨로 되고, 제어 신호 S7, S8이 로우 레벨로 된다. 그에 따라, 트랜지스터 Q3가 온하고, 트랜지스터 Q7, Q8가 오프한다. 그에 따라, 트랜지스터 Q3에 접속된 게이트 저항 RG 및 콘덴서 CG에 의해 구성되는 RC 적분 회로에 의해, 노드 N1의 전위 VFGND가 (Vset+(Vsus-Vscn))까지 완만하게 상승한다. 또한, 노드 N3의 전위 VscnF가 (Vsus+Vset)까지 완만하게 상승한다. 이때, 주사 IC(100)가 "All-Hi"의 상태이기 때문에, 주사 전극 SC1의 전위가 (Vsus+Vset)까지 완만하게 상승한다.
시점 t3에서, 제어 신호 S3가 로우 레벨로 되고, 제어 신호 S6, S7가 하이 레벨로 된다. 그에 따라, 트랜지스터 Q3가 오프하고, 트랜지스터 Q6, Q7가 온한다. 그 결과, 노드 N1의 전위 VFGND가 Vsus까지 저하되고, 노드 N3의 전위 VscnF가 (Vscn+Vsus)까지 저하된다. 이때, 주사 IC(100)가 "All-Hi"의 상태이기 때문에, 주사 전극 SC1의 전위가 (Vscn+Vsus)까지 저하된다.
시점 t4에서, 제어 신호 S52가 로우 레벨로 된다. 그에 따라, 주사 IC(100)가 "All-Lo"의 상태로 된다. 이때, 노드 N1의 전위 VFGND의 전위는 Vsus로 되어 있기 때문에, 주사 전극 SC1의 전위가 Vsus까지 저하된다.
시점 t5에서, 제어 신호 S4, S6, S7가 로우 레벨로 되고, 제어 신호 S5, S8이 하이 레벨로 된다. 그에 따라서, 트랜지스터 Q4, Q6, Q7가 오프하고, 트랜지스터 Q5, Q8가 온한다. 그 결과, 트랜지스터 Q5에 접속된 게이트 저항 RG 및 콘덴서 CG에 의해 구성되는 RC 적분 회로에 의해, 노드 N1의 전위 VFGND가 (-Vad)를 향해서 완만하게 저하된다. 이때, 주사 IC(100)가 "All-Lo"의 상태에 있기 때문에, 주사 전극 SC1의 전위가 (-Vad)를 향해서 완만하게 저하된다.
주사 전극 SC1의 전위(노드 N1의 전위)가 (-Vad+Vset2)로 되는 시점 t6에서, 제어 신호 S51가 로우 레벨로 되고, 제어 신호 S52가 하이 레벨로 된다. 그에 따라, 주사 IC(100)가 "DATA"의 상태로 된다. 그 결과, 주사 전극 SC1의 전위가 (-Vad+Vscn)까지 상승한다.
기입 기간에는, 주사 IC(100)가 "DATA"의 상태로 유지된다. 그에 따라, 주사 전극 SC1~SCn이 차례로 노드 N1에 접속된다. 이때, 노드 N1의 전위 VFGND는 (-Vad)로 되어 있다. 그 때문에, 주사 전극 SC1~SCn의 전위가 차례로 (-Vad)까지 저하된다. 도 7에서는, 시점 t7~t8의 기간에 주사 전극 SC1의 전위가 (-Vad)로 저하된다.
도 8에 나타내는 바와 같이, 제 2 SF에서의 초기화 기간의 개시 시점 t10에서는, 제어 신호 S51가 하이 레벨에 있고, 제어 신호 S52가 로우 레벨에 있다. 그에 따라, 주사 IC(100)가 "All-Lo"의 상태로 되어 있다. 또한, 제어 신호 S3, S5, S6가 로우 레벨에 있고, 제어 신호 S4, S7, S8이 하이 레벨에 있다. 그에 따라, 트랜지스터 Q3, Q5, Q6가 오프하고, 트랜지스터 Q4, Q7, Q8이 온하고 있다.
따라서, 노드 N1의 전위 VFGND는 접지 전위로 되어 있고, 노드 N3의 전위 VscnF는 Vscn으로 되어 있다. 또한, 주사 IC(100)가 "All-Lo"의 상태이기 때문에, 주사 전극 SC1의 전위는 접지 전위로 되어 있다.
시점 t11에서 제어 신호 S4, S7이 로우 레벨로 되고, 제어 신호 S5가 하이 레벨로 된다. 그에 따라, 트랜지스터 Q4, Q7이 오프로 되고, 트랜지스터 Q5가 온으로 된다. 그 결과, 트랜지스터 Q5에 접속된 게이트 저항 RG 및 콘덴서 CG에 의해 구성되는 RC 적분 회로에 의해, 노드 N1의 전위 VFGND가 (-Vad)를 향해서 완만하게 저하된다. 이때, 주사 IC(100)가 "All-Lo"의 상태이기 때문에, 주사 전극 SC1의 전위가 (-Vad)를 향해서 완만하게 저하된다.
주사 전극 SC1의 전위(노드 N1의 전위)가 (-Vad+Vset2)로 되는 시점 t12에서, 제어 신호 S51가 로우 레벨로 되고, 제어 신호 S52가 하이 레벨로 된다. 그에 따라, 주사 IC(100)가 "DATA"의 상태로 된다. 그 결과, 주사 전극 SC1의 전위가 (-Vad+Vscn)까지 상승한다.
기입 기간에는, 각 제어 신호가 제 1 SF의 기입 기간과 마찬가지로 변화된다. 또한, 제 3 SF 이후의 서브필드에서는, 각 제어 신호가 제 2 SF와 마찬가지로 변화된다.
(5) 유지 전극 구동 회로
(5-1) 유지 전극 구동 회로의 구성
도 9는 유지 전극 구동 회로(54)의 구성을 나타내는 회로도이다. 도 9에 나타내는 바와 같이, 유지 전극 구동 회로(54)는, n채널 전계 효과 트랜지스터(이하, 트랜지스터라고 약기함) Q21~Q24, Q25a, Q25b, 다이오드 D21~D23, 회수 코일 LA, 콘덴서 C21, C22 및 제어 신호 발생 회로(450)를 포함한다.
트랜지스터 Q21은 전원 단자 V21와 노드 N21 사이에 접속되고, 게이트에는 제어 신호 S21가 인가된다. 전원 단자 V21에는 전압 Vsus가 인가된다. 노드 N21은 유지 전극 SU1~SUn에 접속된다.
트랜지스터 Q22는 노드 N21과 접지 단자 사이에 접속되고, 게이트에는 제어 신호 S22가 인가된다. 회수 코일 LA는 노드 N21과 노드 N22 사이에 접속된다.
노드 N22와 노드 N23 사이에서, 다이오드 D21 및 트랜지스터 Q23이 직렬로 접속되고, 다이오드 D22 및 트랜지스터 Q24가 직렬로 접속된다. 트랜지스터 Q23의 게이트에는 제어 신호 S23가 인가되고, 트랜지스터 Q24의 게이트에는 제어 신호 S24가 인가된다. 콘덴서 C21은 노드 N23과 접지 단자 사이에 접속된다.
트랜지스터 Q25a, Q25b는 노드 N21과 노드 N24 사이에 직렬로 접속된다. 트랜지스터 Q25a, Q25b의 게이트에는, 제어 신호 발생 회로(450)로부터 공통의 제어 신호 S25가 인가된다. 제어 신호 발생 회로(450)는 트랜지스터 Q25a, Q25b의 온오프를 제어한다.
제어 신호 발생 회로(450)에는 전위 검출 회로(410)가 접속된다. 전위 검출 회로(410)로부터 제어 신호 발생 회로(450)로 전위 전환 신호 VC2가 인가된다. 상세는 후술한다.
콘덴서 C22는 노드 N24와 접지 단자 사이에 접속된다. 다이오드 D23은 전원 단자 V22와 노드 N24 사이에 접속된다. 전원 단자 V22에는 전압 Ve가 인가된다.
(5-2) 유지 전극 구동 회로의 동작
유지 전극 구동 회로(54)의 동작에 대해서 설명한다. 도 10 및 도 11은 유지 전극 구동 회로(54)에 인가되는 각 제어 신호의 타이밍도이다. 도 10은 제 1 SF의 초기화 기간 및 기입 기간에 있어서의 각 제어 신호의 타이밍도이고, 도 11은 제 2 SF의 초기화 기간 및 기입 기간에 있어서의 각 제어 신호의 타이밍도이다.
또한, 도 10 및 도 11의 최상단에는, 도 7 및 도 8에 나타낸 주사 전극 SC1의 전위의 변화가 참고로 표시된다. 그 아래의 단에 유지 전극 SU1~SUn의 전위의 변화가 표시된다.
도 10에 나타내는 바와 같이, 제 1 SF에서의 초기화 기간의 개시 시점 t0에서는, 제어 신호 S21, S23, S24, S25가 로우 레벨에 있고, 제어 신호 S22가 하이 레벨에 있다. 그에 따라, 트랜지스터 Q21, Q23, Q24, Q25a, Q25b가 오프하고, 트랜지스터 Q22가 온하고 있다. 따라서, 노드 N21이 접지 전위로 되고 있고, 유지 전극 SU1~SUn의 전위가 접지 전위로 되어 있다.
주사 전극 SC1의 전위가 하강하기 시작하는 시점 t5에서, 제어 신호 S22가 로우 레벨로 되고, 제어 신호 S25가 하이 레벨로 된다. 그에 따라, 트랜지스터 Q22가 오프하고, 트랜지스터 Q25a, Q25b가 온한다. 그 결과, 유지 전극 SU1~SUn의 전위가 Ve로 상승한다.
주사 전극 SC1의 전위가 (-Vad+Vset2+Vhiz)로 되는 시점 t6a에서, 제어 신호 S25가 로우 레벨로 되어, 트랜지스터 Q25a, Q25b가 오프한다. 이 경우, 유지 전극 SU1~SUn이 전원 단자 및 접지 단자의 전부로부터 분리된 상태(플로팅 상태)로 된다. 그 때문에, 유지 전극 SU1~SUn의 전위가 용량 결합에 의해 주사 전극 SC1~SCn의 전위의 변화에 따라 변화된다. 즉, 유지 전극 SU1~SUn의 전위가 전위 Ve로부터 완만하게 하강하여, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn의 전위차가 거의 일정하게 유지된다.
시점 t6a에서는, 전위 검출 회로(410)로부터 출력되는 전위 전환 신호 VC2에 근거하여 트랜지스터 Q25a, Q25b의 온오프가 전환된다. 전위 검출 회로(410) 및 전위 전환 신호 VC2의 상세에 대해서는 후술한다.
시점 t6에서, 제어 신호 S25가 하이 레벨로 된다. 그에 따라, 트랜지스터 Q25a, Q25b가 온한다. 그 결과, 유지 전극 SU1~SUn의 전위가 Ve로 상승한다. 기입 기간에는, 유지 전극 SU1~SUn의 전위가 Ve로 유지된다.
도 11에 나타내는 바와 같이, 제 2 SF에서의 초기화 기간의 개시 시점 t10에서는, 제어 신호 S21~S24가 로우 레벨에 있고, 제어 신호 S25가 하이 레벨에 있다. 그 때문에, 트랜지스터 Q21~Q24가 오프하고, 트랜지스터 Q25a, Q25b가 온하고 있다. 그 때문에, 유지 전극 SU1~SUn의 전위가 Ve로 유지된다.
시점 t11에서 주사 전극 SC1의 전위가 하강하기 시작하여, 주사 전극 SC1의 전위가 (-Vad+Vset2+Vhiz)로 되는 시점 t12a에서, 제어 신호 S25가 로우 레벨로 된다. 그에 따라, 트랜지스터 Q25a, Q25b가 오프한다. 이 경우, 유지 전극 SU1~SUn이 전원 단자 및 접지 단자의 전부로부터 분리된 상태(플로팅 상태)로 된다. 그 때문에, 유지 전극 SU1~SUn의 전위가 용량 결합에 의해 주사 전극 SC1~SCn의 전위의 변화에 따라 변화된다. 즉, 유지 전극 SU1~SUn의 전위가 전위 Ve로부터 완만하게 하강하여, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn 사이의 전위차가 거의 일정하게 유지된다.
상기의 시점 t6a와 마찬가지로, 시점 t12a에서는, 전위 검출 회로(410)로부터 출력되는 전위 전환 신호 VC2에 근거하여 트랜지스터 Q25a, Q25b의 온오프가 전환된다.
시점 t12에서, 제어 신호 S25가 하이 레벨로 된다. 그에 따라, 트랜지스터 Q25a, Q25b가 온한다. 그 결과, 유지 전극 SU1~SUn의 전위가 Ve로 상승한다. 기입 기간에는, 유지 전극 SU1~SUn의 전위가 Ve로 유지된다.
(6) 비교 회로 및 전위 검출 회로의 상세
(6-1) 비교 회로 및 전위 검출 회로의 구성
주사 전극 구동 회로(53)의 비교 회로(400) 및 전위 검출 회로(410)의 상세에 대해서 설명한다. 도 12는 비교 회로(400), 전위 검출 회로(410) 및 그 주변 부분의 구성을 구체적으로 나타내는 회로도이다.
도 12에 나타내는 바와 같이, 비교 회로(400)는 비교기 CN1, AND 게이트 회로 AG1 및 전원 V31을 포함한다. 비교기 CN1의 부(負)측의 입력 단자는 노드 N1에 접속된다. 비교기 CN1의 정(正)측의 입력 단자는, 전원 V31을 통해서 전원 단자 V12에 접속된다. 전원 V31은 전압 Vset2를 유지한다. 그에 따라, 비교기 CN1의 정측의 입력 단자의 전위는 (-Vad+Vset2)로 유지된다.
비교기 CN1의 출력 단자는 AND 게이트 회로 AG1의 한쪽의 입력 단자에 접속된다. AND 게이트 회로 AG1의 다른쪽의 입력 단자에는, 제어 신호 S31가 인가된다. AND 게이트 회로 AG1의 출력 단자로부터 전위 전환 신호 VC1가 출력되어, 제어 신호 발생 회로(250)에 인가된다.
전위 검출 회로(410)는 비교기 CN2, AND 게이트 회로 AG2 및 전원 V32를 포함한다. 비교기 CN2의 부측의 입력 단자는 노드 N1에 접속된다. 비교기 CN2의 정측의 입력 단자는, 전원 V32를 통해서 전원 단자 V12에 접속된다. 전원 V32는 전압 (Vset2+Vhiz)을 유지한다. 그에 따라, 비교기 CN2의 정측의 입력 단자의 전위는 (-Vad+Vset2+Vhiz)로 유지된다.
비교기 CN2의 출력 단자는 AND 게이트 회로 AG2의 한쪽의 입력 단자에 접속된다. AND 게이트 회로 AG2의 다른쪽의 입력 단자에는, 제어 신호 S32가 인가된다. AND 게이트 회로 AG2의 출력 단자로부터 전위 전환 신호 VC2가 출력되어, 도 9의 유지 전극 구동 회로(54)의 제어 신호 발생 회로(450)에 인가된다.
또한, 도 12의 예에서는, 노드 N1과 전원 단자 V12 사이에 n채널 전계 효과 트랜지스터(이하, 트랜지스터라고 약기함) Q5a가 접속되어 있다. 트랜지스터 Q5가 오프한 상태에서 트랜지스터 Q5a가 온함으로써, 노드 N1의 전위가 순간적으로 -Vad로 하강한다.
(6-2) 전위 전환 신호
주사 전극 SC1~SCn에 램프 파형 L2, L4가 인가될 때에는, 전위 전환 신호 VC1에 근거하여 주사 전극 구동 회로(53)의 주사 IC(100)가 제어되고, 전위 전환 신호 VC2에 근거하여 유지 전극 구동 회로(54)의 트랜지스터 Q25a, Q25b가 제어된다. 이하, 전위 전환 신호 VC1, VC2의 변화에 대해서 구체적으로 설명한다.
도 10의 시점 t5~t6의 기간에, 주사 전극 SC1~SCn에 램프 파형 L2가 인가된다. 이 경우, 시점 t5~t6a까지의 기간에는, 주사 전극 구동 회로(53)의 노드 N1의 전위가 (-Vad+Vset2+Vhiz)보다 높다.
그 때문에, 도 12의 비교 회로(400)에 있어서, 비교기 CN1의 부측의 입력 단자의 전위가 정측의 입력 단자의 전위보다 높아져서, 출력 단자의 전위가 로우 레벨로 된다. 그에 따라, AND 게이트 회로 AG1로부터 출력되는 전위 전환 신호 VC1가 로우 레벨로 된다. 이 경우, 제어 신호 발생 회로(250)가 제어 신호 S51을 하이 레벨로 유지하고, 제어 신호 S52를 로우 레벨로 유지한다.
마찬가지로, 전위 검출 회로(410)에 있어서, 비교기 CN2의 부측의 입력 단자의 전위가 정측의 입력 단자의 전위보다 높아져서, 출력 단자의 전위가 로우 레벨로 된다. 그에 따라, AND 게이트 회로 AG2로부터 출력되는 전위 전환 신호 VC2가 로우 레벨로 된다. 이 경우, 유지 전극 구동 회로(54)의 제어 신호 발생 회로(450)가 제어 신호 S25를 하이 레벨로 유지한다.
시점 t6a에서 노드 N1의 전위가 (-Vad+Vset2+Vhiz)로 되면, 전위 검출 회로(410)에 있어서, 비교기 CN2의 출력 단자의 전위가 하이 레벨로 된다. 이 경우, 제어 신호 S32는 하이 레벨로 유지된다. 그에 따라, AND 게이트 회로 AG2의 출력 단자로부터 출력되는 전위 전환 신호 VC2가 하이 레벨로 된다.
유지 전극 구동 회로(54)의 제어 신호 발생 회로(450)는, 시점 t6a에서의 전위 전환 신호 VC2의 변화에 따라서, 제어 신호 S25를 로우 레벨로 한다. 그에 따라, 트랜지스터 Q25a, Q25b가 오프하여, 유지 전극 SU1~SUn이 플로팅 상태로 된다. 그 결과, 유지 전극 SU1~SUn의 전위가 주사 전극 SC1~SCn의 전위와 함께 하강한다.
시점 t6에서 노드 N1의 전위가 (-Vad+Vset2)로 되면, 비교 회로(400)에 있어서, 비교기 CN1의 출력 단자의 전위가 하이 레벨로 된다. 이 경우, 제어 신호 S31는 하이 레벨로 유지된다. 그에 따라, AND 게이트 회로 AG1로부터 출력되는 전위 전환 신호 VC1가 하이 레벨로 된다.
주사 전극 구동 회로(53)의 제어 신호 발생 회로(250)는, 시점 t6에서의 전위 전환 신호 VC1의 변화에 따라서, 제어 신호 S51을 로우 레벨로 하고, 제어 신호 S52를 하이 레벨로 한다. 그에 따라, 주사 IC(100)가 "DATA"의 상태로 된다. 그 결과, 주사 전극 SC1의 전위가 (-Vad+Vscn)로 상승한다. 또한, 이때 유지 전극 SU1~SUn의 전위가 Ve로 상승한다.
또한, 도 11의 시점 t11~t12의 기간에, 주사 전극 SC1~SCn에 램프 파형 L4가 인가된다. 이 경우, 시점 t11~t12a까지의 기간에는, 주사 전극 구동 회로(53)의 노드 N1의 전위가 (-Vad+Vset2+Vhiz)보다 높다.
그 때문에, 비교 회로(400)에 있어서, 비교기 CN1의 부측의 입력 단자의 전위가 정측의 입력 단자의 전위보다 높아져서, 출력 단자의 전위가 로우 레벨로 된다. 그에 따라, AND 게이트 회로 AG1로부터 출력되는 전위 전환 신호 VC1가 로우 레벨로 된다. 이 경우, 제어 신호 발생 회로(250)가 제어 신호 S51을 하이 레벨로 유지하고, 제어 신호 S52를 로우 레벨로 유지한다.
마찬가지로, 전위 검출 회로(410)에 있어서, 비교기 CN2의 부측의 입력 단자의 전위가 정측의 입력 단자의 전위보다 높아져서, 출력 단자의 전위가 로우 레벨로 된다. 그에 따라, AND 게이트 회로 AG2의 출력 단자의 전위가 로우 레벨로 되고, 전위 전환 신호 VC2가 로우 레벨로 된다. 이 경우, 제어 신호 발생 회로(450)가 제어 신호 S25를 하이 레벨로 유지한다.
시점 t12a에서 노드 N1의 전위가 (-Vad+Vset2+Vhiz)로 되면, 전위 검출 회로(410)에 있어서, 비교기 CN2의 출력 단자의 전위가 하이 레벨로 된다. 이 경우, 제어 신호 S32는 하이 레벨로 유지된다. 그에 따라, AND 게이트 회로 AG2로부터 출력되는 전위 전환 신호 VC2가 하이 레벨로 된다.
유지 전극 구동 회로(54)의 제어 신호 발생 회로(450)는, 시점 t12a에서의 전위 전환 신호 VC2의 변화에 따라서, 제어 신호 S25를 로우 레벨로 한다. 그에 따라, 트랜지스터 Q25a, Q25b가 오프하여, 유지 전극 SU1~SUn이 플로팅 상태로 된다. 그 결과, 유지 전극 SU1~SUn의 전위가 주사 전극 SC1~SCn의 전위와 함께 하강한다.
시점 t12에서 노드 N1의 전위가 (-Vad+Vset2)로 되면, 비교 회로(400)에 있어서, 비교기 CN1의 출력 단자의 전위가 하이 레벨로 된다. 이 경우, 제어 신호 S31는 하이 레벨로 유지된다. 그에 따라, AND 게이트 회로 AG1로부터 출력되는 전위 전환 신호 VC1가 하이 레벨로 된다.
주사 전극 구동 회로(53)의 제어 신호 발생 회로(250)는, 시점 t12에서의 전위 전환 신호 VC1의 변화에 따라서, 제어 신호 S51를 로우 레벨로 하고, 제어 신호 S52를 하이 레벨로 한다. 그에 따라, 주사 IC(100)가 "DATA"의 상태로 된다. 그 결과, 주사 전극 SC1의 전위가 (-Vad+Vscn)로 상승한다. 또한, 이때 유지 전극 SU1~SUn의 전위가 Ve로 상승한다.
이와 같이, 주사 전극 구동 회로(53)의 노드 N1의 전위의 변화에 근거하여 전위 전환 신호 VC1, VC2가 변화되고, 그것에 따라서 주사 IC(100)의 상태 및 트랜지스터 Q25a, Q25b의 온오프가 제어된다.
(7) 실시형태의 효과
본 실시형태에서는, 주사 전극 SC1~SCn으로의 램프 파형 L2, L4의 인가시에, 일시적으로 유지 전극 SU1~SUn이 플로팅 상태로 된다. 그 기간에는, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn 사이에서 방전이 발생하지 않는다. 그에 따라, 초기화 기간에 있어서의 주사 전극 SC1~SCn과 유지 전극 SU1~SUn 사이의 방전량을 임의로 조정할 수 있게 된다.
유지 전극 SU1~SUn을 플로팅 상태로 하는 타이밍은, 주사 전극 SC1~SCn의 전위의 변화에 근거하여 제어된다. 그에 따라, 램프 파형 L2, L4의 경사에 격차가 있더라도, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn 사이의 방전량을 정확히 제어할 수 있게 된다. 따라서, 기입 기간 및 유지 기간에 있어서 양호하게 방전을 발생시키기 위한 마진을 충분히 확보할 수 있다. 그 결과, 오방전 등의 불량의 발생을 확실히 방지할 수 있다.
또한, 유지 전극 SU1~SUn을 플로팅 상태로 하기 위한 주사 전극 SC1~SCn의 전위의 임계값(본 예에서는 -Vad+Vset2+Vhiz)은, 예컨대 반복적인 실험 또는 여러 가지의 계산 등에 의해 적절히 설정된다.
또한, 본 실시형태에서는, 초기화 기간에 있어서 유지 전극 SU1~SUn이 플로팅 상태로 되기 전, 즉, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn 사이에서 방전이 발생할 때에, 유지 전극 SU1~SUn의 전위가 Ve로 유지된다. 이 경우, 초기화 기간 및 기입 기간에 있어서, 공통의 전원 단자 V22를 이용하여 유지 전극 SU1~SUn의 전위를 유지할 수 있다. 그에 따라, 유지 전극 구동 회로(54)의 구성을 간략화할 수 있어, 비용을 삭감할 수 있게 된다.
(8) 다른 실시형태
상기 실시형태에 있어서는, 전위 검출 회로(410)로부터 유지 전극 구동 회로(54)로 인가되는 전위 전환 신호 VC2에 근거하여, 유지 전극 SU1~SUn이 플로팅 상태로 되는 타이밍이 제어되지만, 다른 방법으로 그 타이밍이 제어되어도 좋다.
도 13은 플라즈마 디스플레이 장치의 다른 구성을 나타내는 회로 블록도이다. 도 13의 예에서는, 전위 검출 회로(410)가 전위 전환 신호 VC2를 타이밍 발생 회로(55)에 인가한다. 그 전위 전환 신호 VC2에 근거하여, 타이밍 발생 회로(55)가 타이밍 신호를 발생시켜, 유지 전극 구동 회로(54)에 인가한다. 그에 따라, 유지 전극 SU1~SUn이 플로팅 상태로 되는 타이밍이 제어된다.
이 경우에도, 유지 전극 SU1~SUn을 플로팅 상태로 하는 타이밍을 정확히 제어할 수 있다. 그에 따라, 주사 전극 SC1~SCn과 유지 전극 SU1~SUn 사이의 방전량을 정확히 제어할 수 있게 된다.
또한, 상기 실시형태에 있어서는, 유지 전극 SU1~SUn을 하이 임피던스 상태로 하는 것에 의해, 유지 전극 SU1~SUn에 램프 파형 L11, L12를 인가하고 있지만, 이에 한정되지 않고, 램프 파형 L11, L12를 형성하는 회로(예컨대 적분 회로)를 유지 전극 구동 회로(54)에 마련해도 좋다.
또한, 상기 실시형태에 있어서는, 제 1 SF에 있어서 전체 셀 초기화 동작을 행하고 있지만, 제 1 SF에 있어서 선택 초기화 동작을 행하고, 제 2 SF 이후의 어느 하나의 SF에 있어서 전체 셀 초기화 동작을 행해도 좋다.
(9) 청구항의 각 구성요소와 실시형태의 각 요소의 대응
이하, 청구항의 각 구성요소와 실시형태의 각 요소의 대응의 예에 대해서 설명하지만, 본 발명은 하기의 예에 한정되지 않는다.
상기 실시형태에서는, 시점 t5~t6의 기간 또는 시점 t11~t12의 기간이 제 1 기간의 예이고, Vsus 또는 접지 전위가 제 1 전위의 예이고, (-Vad+Vset2)가 제 2 전위의 예이고, 램프 파형 L2, L4가 제 1 램프 파형의 예이다. 또한, 전위 전환 신호 VC2가 전환 신호의 예이고, (-Vad+Vset2+Vhiz)가 제 3 전위의 예이고, Ve가 제 4 전위의 예이고, (Ve-Vhiz)가 제 5 전위의 예이고, 램프 파형 L11, L12가 제 2 램프 파형의 예이다.
청구항의 각 구성요소로서, 청구항에 기재되어 있는 구성 또는 기능을 갖는 다른 여러 가지의 요소를 이용할 수도 있다.
산업상의 이용가능성
본 발명은 여러 가지의 화상을 표시하는 표시 장치에 이용할 수 있다.

Claims (6)

  1. 복수의 주사 전극 및 복수의 유지 전극과 복수의 데이터 전극의 교차부에 복수의 방전 셀을 갖는 플라즈마 디스플레이 패널을, 1필드가 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 장치로서,
    상기 복수의 주사 전극을 구동하는 주사 전극 구동 회로와,
    상기 복수의 유지 전극을 구동하는 유지 전극 구동 회로와,
    전위 검출 회로
    를 구비하고,
    상기 주사 전극 구동 회로는, 상기 복수의 서브필드 중 적어도 하나의 서브필드의 초기화 기간에 있어서의 제 1 기간에 상기 복수의 주사 전극에 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형을 인가하고,
    상기 전위 검출 회로는, 상기 제 1 기간에 있어서 상기 복수의 주사 전극이 상기 제 1 전위보다 낮고 상기 제 2 전위보다 높은 제 3 전위로 된 것을 검출하고,
    상기 유지 전극 구동 회로는, 상기 전위 검출 회로에 의한 상기 제 3 전위의 검출에 응답하여, 상기 복수의 유지 전극에 제 4 전위로부터 제 5 전위로 하강하는 제 2 램프 파형을 인가하는
    플라즈마 디스플레이 패널의 구동 장치.

  2. 제 1 항에 있어서,
    상기 유지 전극 구동 회로는, 상기 전위 검출 회로에 의한 상기 제 3 전위의 검출에 응답하여 상기 복수의 유지 전극을 플로팅(floating) 상태로 하는 플라즈마 디스플레이 패널의 구동 장치.
  3. 제 1 항에 있어서,
    상기 전위 검출 회로는, 상기 제 1 기간에 있어서 상기 복수의 주사 전극의 전위가 상기 제 3 전위로부터 상기 제 2 전위로 하강할 때까지의 동안에 전환 신호를 발생시키고,
    상기 유지 전극 구동 회로는, 상기 전환 신호가 발생되고 있는 동안에 상기 복수의 유지 전극에 상기 제 2 램프 파형을 인가하는
    플라즈마 디스플레이 패널의 구동 장치.
  4. 제 1 항에 있어서,
    상기 유지 전극 구동 회로는, 상기 복수의 서브필드 중 적어도 하나의 서브필드의 기입 기간에 상기 복수의 유지 전극을 상기 제 4 전위로 유지하는 플라즈마 디스플레이 패널의 구동 장치.
  5. 복수의 주사 전극 및 복수의 유지 전극과 복수의 데이터 전극의 교차부에 복수의 방전 셀을 갖는 플라즈마 디스플레이 패널을, 1필드가 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 방법으로서,
    상기 복수의 서브필드 중 적어도 하나의 서브필드의 초기화 기간에 있어서의 제 1 기간에 상기 복수의 주사 전극에 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형을 인가하는 단계와,
    상기 제 1 기간에 있어서 상기 복수의 주사 전극이 상기 제 1 전위보다 낮고 상기 제 2 전위보다 높은 제 3 전위로 된 것을 검출하는 단계와,
    상기 제 3 전위의 검출에 응답하여, 상기 복수의 유지 전극에 제 4 전위로부터 제 5 전위로 하강하는 제 2 램프 파형을 인가하는 단계
    를 구비하는 플라즈마 디스플레이 패널의 구동 방법.
  6. 복수의 주사 전극 및 복수의 유지 전극과 복수의 데이터 전극의 교차부에 복수의 방전 셀을 갖는 플라즈마 디스플레이 패널과,
    상기 플라즈마 디스플레이 패널을, 1필드가 복수의 서브필드를 포함하는 서브필드법으로 구동하는 구동 장치
    를 구비하되,
    상기 구동 장치는,
    상기 복수의 주사 전극을 구동하는 주사 전극 구동 회로와,
    상기 복수의 유지 전극을 구동하는 유지 전극 구동 회로와,
    전위 검출 회로
    를 구비하고,
    상기 주사 전극 구동 회로는, 상기 복수의 서브필드 중 적어도 하나의 서브필드의 초기화 기간에 있어서의 제 1 기간에 상기 복수의 주사 전극에 제 1 전위로부터 제 2 전위로 하강하는 제 1 램프 파형을 인가하고,
    상기 전위 검출 회로는, 상기 제 1 기간에 있어서 상기 복수의 주사 전극이 상기 제 1 전위보다 낮고 상기 제 2 전위보다 높은 제 3 전위로 된 것을 검출하고,
    상기 유지 전극 구동 회로는, 상기 전위 검출 회로에 의한 상기 제 3 전위의 검출에 응답하여, 상기 복수의 유지 전극에 제 4 전위로부터 제 5 전위로 하강하는 제 2 램프 파형을 인가하는
    플라즈마 디스플레이 장치.
KR1020107020717A 2008-02-27 2009-02-17 플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치 KR101139117B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2008-045444 2008-02-27
JP2008045444 2008-02-27
PCT/JP2009/000631 WO2009107341A1 (ja) 2008-02-27 2009-02-17 プラズマディスプレイパネルの駆動装置、駆動方法およびプラズマディスプレイ装置

Publications (2)

Publication Number Publication Date
KR20100119795A true KR20100119795A (ko) 2010-11-10
KR101139117B1 KR101139117B1 (ko) 2012-04-30

Family

ID=41015748

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107020717A KR101139117B1 (ko) 2008-02-27 2009-02-17 플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치

Country Status (6)

Country Link
US (1) US20110090195A1 (ko)
EP (1) EP2246838A4 (ko)
JP (1) JPWO2009107341A1 (ko)
KR (1) KR101139117B1 (ko)
CN (1) CN101952874A (ko)
WO (1) WO2009107341A1 (ko)

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003015599A (ja) 1998-01-22 2003-01-17 Matsushita Electric Ind Co Ltd プラズマディスプレイパネルの駆動方法
EP2051230A3 (en) * 1998-09-04 2009-05-27 Panasonic Corporation A plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency
JP4617541B2 (ja) * 2000-07-14 2011-01-26 パナソニック株式会社 Ａｃ型プラズマディスプレイパネルの駆動装置
TW514860B (en) * 2000-11-04 2002-12-21 Au Optronics Corp Automatic flicker improving method of display
JP2002175043A (ja) * 2000-12-06 2002-06-21 Nec Corp プラズマディスプレイパネルの駆動方法、その回路及び表示装置
JP4902068B2 (ja) * 2001-08-08 2012-03-21 日立プラズマディスプレイ株式会社 プラズマディスプレイ装置の駆動方法
JP3882773B2 (ja) * 2003-04-03 2007-02-21 ソニー株式会社 画像表示装置、駆動回路装置および発光ダイオードの不良検出方法
US7365710B2 (en) * 2003-09-09 2008-04-29 Samsung Sdi Co. Ltd. Plasma display panel driving method and plasma display device
KR100570613B1 (ko) * 2003-10-16 2006-04-12 삼성에스디아이 주식회사 플라즈마 디스플레이 패널과 그 구동방법
KR100524309B1 (ko) * 2003-11-03 2005-10-28 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법
US7408531B2 (en) * 2004-04-14 2008-08-05 Pioneer Corporation Plasma display device and method for driving the same
KR100550995B1 (ko) * 2004-06-30 2006-02-13 삼성에스디아이 주식회사 플라즈마 표시 패널의 구동 방법
US20060050024A1 (en) * 2004-09-06 2006-03-09 Kim Oe D Plasma display apparatus and driving method thereof
KR100646187B1 (ko) * 2004-12-31 2006-11-14 엘지전자 주식회사 플라즈마 디스플레이 패널의 구동방법
KR100692812B1 (ko) * 2005-09-06 2007-03-14 엘지전자 주식회사 플라즈마 표시장치 및 그 구동방법
KR100931441B1 (ko) * 2005-09-14 2009-12-11 파나소닉 주식회사 플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및플라즈마 디스플레이 장치
KR20070048935A (ko) * 2005-11-07 2007-05-10 삼성에스디아이 주식회사 플라즈마 디스플레이 패널의 구동 방법
KR20070091426A (ko) * 2006-03-06 2007-09-11 삼성에스디아이 주식회사 플라즈마 표시 장치 및 그 구동방법
KR100748989B1 (ko) * 2006-03-14 2007-08-13 엘지전자 주식회사 플라즈마 디스플레이 장치의 구동 방법
JP5075119B2 (ja) * 2006-11-28 2012-11-14 パナソニック株式会社 プラズマディスプレイ装置およびその駆動方法
WO2008066085A1 (fr) * 2006-11-28 2008-06-05 Panasonic Corporation Écran à plasma et procédé de commande de celui-ci
US20100103161A1 (en) * 2006-12-05 2010-04-29 Panasonic Corporation Plasma display device and method of driving the same
CN101765872B (zh) * 2007-07-25 2013-07-31 松下电器产业株式会社 等离子体显示装置及其驱动方法
KR100863969B1 (ko) * 2007-08-02 2008-10-16 삼성에스디아이 주식회사 플라즈마 표시 장치 및 그 구동 방법
KR101109842B1 (ko) * 2007-08-08 2012-03-13 파나소닉 주식회사 플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치
EP2028760B1 (en) * 2007-08-22 2020-06-17 Semiconductor Components Industries, LLC A low side driver
US8471785B2 (en) * 2007-09-11 2013-06-25 Panasonic Corporation Driving device, driving method and plasma display apparatus
JP5275244B2 (ja) * 2007-09-26 2013-08-28 パナソニック株式会社 駆動装置、駆動方法およびプラズマディスプレイ装置
EP2234092A4 (en) * 2007-12-25 2011-08-17 Panasonic Corp APPARATUS AND METHOD FOR CONTROLLING A PLASMA SCREEN AND PLASMA SCREEN DEVICE
KR101128248B1 (ko) * 2007-12-26 2012-03-27 파나소닉 주식회사 플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치

Also Published As

Publication number Publication date
EP2246838A4 (en) 2011-11-30
WO2009107341A1 (ja) 2009-09-03
US20110090195A1 (en) 2011-04-21
KR101139117B1 (ko) 2012-04-30
JPWO2009107341A1 (ja) 2011-06-30
CN101952874A (zh) 2011-01-19
EP2246838A1 (en) 2010-11-03

Similar Documents

Publication Publication Date Title
KR101009889B1 (ko) 플라즈마 디스플레이 장치 및 그 구동 방법
KR101056252B1 (ko) 플라즈마 디스플레이 장치 및 플라즈마 디스플레이 패널의 구동 방법
JP5275244B2 (ja) 駆動装置、駆動方法およびプラズマディスプレイ装置
KR101187476B1 (ko) 플라즈마 디스플레이 패널의 구동 방법 및 플라즈마 디스플레이 장치
KR101128137B1 (ko) 플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치
KR101121651B1 (ko) 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치
KR101128248B1 (ko) 플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치
KR101168553B1 (ko) 플라즈마 디스플레이 패널의 구동 방법
KR101100016B1 (ko) 플라즈마 디스플레이 장치 및 그 구동 방법
KR101109842B1 (ko) 플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치
KR101109850B1 (ko) 플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치
KR101141115B1 (ko) 플라즈마 디스플레이 장치 및 플라즈마 디스플레이 패널의 구동 방법
KR101139117B1 (ko) 플라즈마 디스플레이 패널의 구동 장치, 구동 방법 및 플라즈마 디스플레이 장치
KR101019777B1 (ko) 플라즈마 디스플레이 패널 표시 장치와 그 구동 방법
KR100648682B1 (ko) 플라즈마 표시 장치 및 그 구동 방법
JP5263450B2 (ja) プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置
JPWO2010131466A1 (ja) プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置
JP2010117391A (ja) プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置
JP2013080074A (ja) プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置
JP2007078945A (ja) プラズマディスプレイパネルの駆動方法
JP2011059551A (ja) プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置
JPWO2012017633A1 (ja) プラズマディスプレイ装置およびプラズマディスプレイパネルの駆動方法
JP2010107546A (ja) プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee