KR100648682B1 - 플라즈마 표시 장치 및 그 구동 방법 - Google Patents

플라즈마 표시 장치 및 그 구동 방법 Download PDF

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Abstract

플라즈마 표시 패널에서, 유지 전극을 접지 전압으로 바이어스한 상태에서 주사 전극에 구동 파형을 인가하여 리셋 동작, 어드레스 동작 및 유지방전 동작을 수행한다. 그리고 홀수 번째 주사 전극에 의해 형성되는 방전 셀을 어드레싱한 후에, 모든 주사 전극에 유지 방전 펄스의 하이 레벨 전압을 한번 인가하면서 어드레스 전극에 양의 전압을 인가한다. 다음, 짝수 번째 주사 전극에 의해 형성되는 방전 셀을 어드레싱한 후에 모든 주사 전극에 유지방전 펄스의 하이 레벨 전압과 로우 레벨 전압을 교대로 인가한다.
PDP, 어드레스/유지 혼합기간, 공통유지기간, 어드레스 방전

Description

플라즈마 표시 장치 및 그 구동 방법{PLASMA DISPLAY AND DRIVING METHOD THEREOF}
도 1은 본 발명의 실시예에 따른 플라즈마 표시 장치의 분해 사시도이다.
도 2는 본 발명의 실시예에 따른 플라즈마 표시 패널의 전극 배열도이다.
도 3은 본 발명의 실시예에 따른 샤시 베이스의 개략적인 평면도이다.
도 4는 본 발명의 제1 실시예에 따른 플라즈마 표시 장치의 구동 파형도이다.
도 5는 본 발명의 제2 실시예에 따른 플라즈마 표시 장치의 구동 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 제2 실시예에 따른 플라즈마 표시 장치의 구동 방법에서 한 서브필드를 개략적으로 나타내는 도면이다.
도 7 내지 도 9는 각각 본 발명의 제2 내지 제4 실시예에 따른 플라즈마 표시 장치의 구동 파형도이다.
도 10은 본 발명의 실시예에 따른 플라즈마 표시 장치의 구동 회로도이다.
도 11은 도 10의 구동회로에서 선택회로의 트랜지스터를 구동하기 위한 구동 타이밍도이다.
도 12는 SN755867PZP의 동작 테이블이다.
도 13은 SN755867PZP의 구동 타이밍도이다.
본 발명은 플라즈마 표시 장치 및 그 구동 방법에 관한 것이다.
플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 장치이다. 이러한 플라즈마 표시 장치의 표시 패널에는 복수의 방전 셀이 매트릭스 형태로 배열되어 있다.
일반적으로 플라즈마 표시 장치는 한 프레임이 복수의 서브필드로 분할되어 구동되며, 각 서브필드는 리셋 기간, 어드레스 기간 및 유지 기간으로 이루어진다.
리셋 기간은 셀에 어드레스 방전을 안정적으로 수행하기 위해 방전 셀의 상태를 초기화하는 기간이며, 어드레스 기간은 어드레스 방전을 통해 복수의 방전 셀 중 켜질 셀과 켜지지 않을 셀을 선택하는 기간이다. 유지 기간은 실제로 영상을 표시하기 위해 켜질 셀에 대하여 유지 방전을 수행하는 기간이다.
이러한 동작을 하기 위해서 유지 기간에서는 주사 전극과 유지 전극에 교대로 유지방전 펄스가 인가되고, 리셋 기간과 어드레스 기간에서는 주사 전극에 리셋 파형과 주사 파형이 인가된다. 따라서 주사 전극을 구동하기 위한 주사 구동 보드와 유지 전극을 구동하기 위한 유지 구동 보드가 별개로 존재하여야 한다. 이와 같이 구동 보드가 따로 존재하면 샤시 베이스에 구동 보드를 실장하는 문제점이 있으며, 두 개의 구동 보드로 인해서 단가가 증가한다.
따라서 두 구동 보드를 하나로 통합하여 주사 전극의 한쪽 끝에 형성하고, 유지 전극의 한쪽 끝을 길게 연장하여 통합 보드에 연결하는 방법이 제안되었다. 그런데 이와 같이 두 구동 보드를 통합하면 길게 연장된 유지 전극에서 형성되는 임피던스 성분이 크게 된다는 문제점이 있다.
그리고 어드레스 기간에서 켜질 셀을 선택하기 위해 복수의 주사 전극에 순차적으로 주사 펄스가 인가된 후, 유지 기간이 수행된다. 그러면 시간적으로 앞서서 주사 펄스가 인가되어 선택된 켜질 셀에서는 다른 셀에 비해서 상대적으로 긴 시간이 경과한 후에 유지 방전이 일어난다. 따라서 유지 방전이 일어나기 전에 어드레스 방전에 의해 형성된 프라이밍 입자 및/또는 벽 전하가 일정량 소거될 수 있으므로, 유지 방전이 불안정하게 일어날 수도 있다.
본 발명이 이루고자 하는 기술적 과제는 주사 전극과 유지 전극을 구동할 수 있는 통합 보드를 가지는 플라즈마 표시 장치를 제공하는 것이다.
또한, 본 발명은 어드레싱 동작과 유지 방전 동작 사이의 시간 차이를 줄일 수 있는 플라즈마 표시 장치 및 그 구동 방법을 제공하는 것을 그 기술적 과제로 한다.
이러한 과제를 해결하기 위한 본 발명의 특징에 따른 플라즈마 표시 장치의 구동 방법은 복수의 제1 전극, 복수의 제2 전극 및 상기 제1 전극과 제2 전극에 교차하는 방향으로 형성되는 복수의 제3 전극을 포함하며, 상기 제1, 제2 및 제3 전 극에 의해 방전 셀이 형성되는 플라즈마 표시 장치에서 한 프레임을 복수의 서브필드로 분할하여 구동하는 구동 방법으로서,
상기 복수의 제2 전극이 복수의 그룹으로 분할되고, 상기 서브필드는 상기 복수의 유지 기간과 상기 복수의 그룹에 각각 대응하는 복수의 어드레스 기간을 포함하고,
상기 서브필드에서,
상기 각 그룹의 어드레스 기간에서 상기 각 그룹의 셀 중에서 켜질 셀을 선택하는 단계, 그리고
상기 복수의 유지 기간 중 인접한 두 개의 상기 어드레스 기간 사이에 위치하는 제1 유지기간에서, 상기 복수의 제1 전극에 제1 전압을 인가한 상태에서 상기 복수의 제2 전극에 상기 제1 전압보다 높은 제2 전압을 인가하여 상기 켜질 셀을 유지방전 시키는 단계를 포함하며,
상기 각 그룹의 셀 중에서 켜질 셀을 선택하는 단계는,
상기 복수의 어드레스 기간 중 상기 복수의 그룹 중 제1 그룹에 대한 제1 어드레스 기간에서, 상기 제1 그룹의 상기 제2 전극에 순차적으로 제1 주사 펄스를 인가하고 나머지 그룹의 상기 제2 전극에 상기 제1 전압보다 낮은 제3 전압을 인가하는 단계, 그리고
상기 복수의 어드레스 기간 중 상기 복수의 그룹 중 제2 그룹에 대한 제2 어드레스 기간에서, 상기 제1 그룹의 상기 제2 전극을 상기 제3 전압보다 높은 제4 전압으로 설정한 상태에서 상기 제2 그룹의 상기 제2 전극에 순차적으로 제2 주사 펄스를 인가하는 단계를 포함한다.
또한 본 발명의 특징에 따른 플라즈마 표시 장치는, 복수의 제1 전극, 복수의 제2 전극, 상기 복수의 제2 전극 및 상기 제1 전극과 제2 전극에 교차하는 방향으로 형성되는 복수의 제3 전극을 포함하며, 상기 제1, 제2 및 제3 전극에 의해 방전 셀이 형성되고, 상기 제1 전극이 제1 전압으로 바이어스 되어 있는 플라즈마 표시 패널,
상기 복수의 제2 전극을 제1 및 제2 그룹으로 분할하고, 한 프레임을 복수의 서브필드로 분할하며, 상기 서브필드에서 상기 제1 및 제2 그룹에 각각 대응하는 제1 및 제2 어드레스 기간을 설정하고, 상기 제1 및 제2 어드레스 기간 사이에서 제1 유지 기간을 설정하며, 상기 제2 어드레스 기간 직후에 제2 유지 기간을 설정하는 제어부,
상기 제1 어드레스 기간에서, 상기 제1 그룹의 상기 제2 전극에 순차적으로 제1 주사 펄스를 인가하고, 상기 제2 그룹의 상기 제2 전극에 제2 전압을 인가하고,
상기 제2 어드레스 기간에서, 상기 제1 그룹의 상기 제2 전극에 상기 제2 전압보다 높은 제3 전압을 인가한 상태에서 상기 제2 그룹의 상기 제2 전극에 순차적으로 제2 주사 펄스를 인가하는 제1 구동부, 그리고
상기 제1 유지 기간에서, 상기 복수의 제2 전극에 상기 제1 전압보다 높은 제4 전압을 인가하며,
상기 제2 유지 기간에서, 상기 복수의 제2 전극에 상기 제4 전압과 상기 제1 전압보다 낮은 제5 전압을 교대로 인가하는 제2 구동부를 포함한다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
이제 본 발명의 실시예에 따른 플라즈마 표시 패널의 구동 방법 및 플라즈마 표시 장치에 대하여 도면을 참고로 하여 상세하게 설명한다.
먼저, 본 발명의 실시예에 따른 플라즈마 표시 장치의 개략적인 구조에 대해서 도 1 내지 도 3을 참조하여 자세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 플라즈마 표시 장치의 분해 사시도이며, 도 2는 도 1의 플라즈마 표시 패널의 전극 배열도이고, 도 3은 도 1의 샤시 베이스의 개략적인 평면도이다.
도 1에 나타낸 바와 같이, 플라즈마 표시 장치는 플라즈마 표시 패널(10), 샤시 베이스(20), 전면 케이스(30) 및 후면 케이스(40)를 포함한다. 샤시 베이스(20)는 플라즈마 표시 패널(10)에서 영상이 표시되는 면의 반대측에 배치되어 플라즈마 표시 패널(10)과 결합된다. 전면 및 후면 케이스(30, 40)는 플라즈마 표시 패널(10)의 전면 및 샤시 베이스(20)의 후면에 각각 배치되어, 플라즈마 표시 패널(10) 및 샤시 베이스(20)와 결합되어 플라즈마 표시 장치를 형성한다.
도 2를 보면, 플라즈마 표시 패널(10)은 세로 방향으로 뻗어 있는 복수의 어드레스 전극(이하, "A 전극"이라 함)(A1∼Am), 그리고 가로 방향으로 뻗어 있는 복수의 주사 전극(이하, "Y 전극"이라 함)(Y1∼Yn) 및 복수의 유지 전극(이하, "X 전극"이라 함)(X1∼Xn)을 포함한다. X 전극(X1∼Xn)은 각 Y 전극(Y1∼Yn)에 대응해서 형성되며, 일반적으로 그 일단이 서로 공통으로 연결되어 있으며, X 전극과 Y 전극이 유지 기간에서 화상을 표시하기 위한 표시 동작을 수행한다. Y 전극(Y1∼Yn)과 X 전극(X1~Xn)은 A 전극(A1∼Am)과 직교하도록 배치되며, A 전극(A1∼Am)과 X 및 Y 전극(X1∼Xn, Y1∼Yn)의 교차부에 있는 방전 공간이 방전 셀(이하, "셀"이라 함)을 형성한다. 이러한 플라즈마 표시 패널(100)의 구조는 일 예이며, 아래에서 설명하는 구동 과정이 적용될 수 있는 다른 구조의 패널도 본 발명에 적용될 수 있다.
그리고 도 3에 나타낸 바와 같이, 샤시 베이스(20)에는 플라즈마 표시 패널(10)의 구동에 필요한 보드(100∼500)가 형성되어 있다. 어드레스 버퍼 보드(100)는 샤시 베이스(20)의 상부 및 하부 중 어느 한 곳에 형성되어 있으며, 단일 보드로 이루어질 수도 있으며 복수의 보드로 이루어질 수도 있다. 도 3에서는 싱글 구동을 하는 플라즈마 표시 장치를 예를 들어 설명하고 있지만, 듀얼 구동의 경우에 어드레스 버퍼 보드(100)는 샤시 베이스(20)의 상부 및 하부에 각각 배치된다. 이러한 어드레스 버퍼 보드(100)는 영상 처리 및 제어 보드(400)로부터 어드레스 구동 제어 신호를 수신하여 표시하고자 하는 방전 셀을 선택하기 위한 전압을 각 A 전극(A1∼Am)에 인가한다.
주사 구동 보드(200)는 샤시 베이스(20)의 좌측에 배치되어 있으며, 주사 구동 보드(200)는 주사 버퍼 보드(300)를 거쳐 Y 전극(Y1∼Yn)에 전기적으로 연결되어 있다. 주사 버퍼 보드(300)는 어드레스 기간에서 Y 전극(Y1∼Yn)을 순차적으로 선택하기 위한 전압을 Y 전극(Y1∼Yn)에 인가한다. 주사 구동 보드(200)는 제어 보드(400)로부터 제어 신호를 수신하여 Y 전극(Y1∼Yn)에 구동 전압을 인가한다. 그리고 도 3에서는 주사 구동 보드(200)와 주사 버퍼 보드(300)가 샤시 베이스(20)의 좌측에 배치되는 것으로 도시하였지만, 샤시 베이스(20)의 우측에 배치될 수도 있다. 또한 주사 버퍼 보드(300)는 주사 구동 보드(200)와 일체형으로 형성될 수도 있다.
제어 보드(400)는 외부로부터 영상 신호를 수신하여 A 전극(A1∼Am) 구동에 필요한 제어 신호와 Y 및 X 전극(Y1∼Yn, X1∼Xn) 구동에 필요한 제어 신호를 생성하여 각각 어드레스 구동 보드(100)와 주사 구동 보드(200)에 인가한다. 전원 보드(500)는 플라즈마 표시 장치의 구동에 필요한 전원을 공급한다. 제어 보드(400)와 전원 보드(500)는 샤시 베이스(20)의 중앙에 배치될 수 있다.
여기서, 어드레스 버퍼 보드(100), 주사 구동 보드(200) 및 주사 버퍼 보드(300)는 A 전극, Y 전극 및 X 전극을 구동하는 구동부를 형성하고, 제어 보드(400)는 구동부를 제어하는 제어부를 형성하며, 전원 보드(500)는 구동부와 제어부에 전원을 공급하는 전원부를 형성한다.
다음, 도 4를 참조하여 본 발명의 제1 실시 예에 따른 플라즈마 표시 패널의 구동 파형에 대해서 설명한다.
도 4는 본 발명의 제1 실시 예에 따른 플라즈마 표시 패널의 구동 파형도이다. 아래에서는 편의상 하나의 셀을 형성하는 Y 전극, X 전극 및 A 전극에 인가되는 구동 파형에 대해서만 설명한다. 그리고 도 4의 구동 파형에서 Y 전극에 인가되는 전압은 주사 구동 보드(200)와 주사 버퍼 보드(300)에서 공급되고 A 전극에 인가되는 전압은 어드레스 버퍼 보드(100)에서 공급된다. 또한 X 전극은 기준 전압(도 4에서는 접지 전압)으로 바이어스 되어 있으므로, X 전극에 인가되는 전압에 대해서는 설명을 생략한다.
도 4를 보면, 하나의 서브필드는 리셋 기간, 어드레스 기간 및 유지 기간으로 이루어지며, 리셋 기간은 상승 기간 및 하강 기간으로 이루어진다.
리셋 기간의 상승 기간에서는 A 전극을 기준 전압(도 4에서는 0V)으로 유지한 상태에서 Y 전극의 전압을 Vs 전압에서 Vset 전압까지 점진적으로 증가시킨다. 도 4에서는 Y 전극의 전압이 램프 형태로 증가하는 것으로 도시하였다. Y 전극의 전압이 증가하는 중에 Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 미약한 방전(이하, "약 방전"이라 함)이 일어나면서, Y 전극에는 (-) 벽 전하가 형성되고 X 및 A 전극에는 (+) 벽 전하가 형성된다. 그리고 전극의 전압이 도 4와 같이 점진적으로 변하는 경우에는 셀에 미약한 방전이 일어나면서 외부에서 인가된 전압과 셀의 벽 전압의 합이 방전 개시 전압 상태를 유지하도록 벽 전하가 형성된다. 이러한 원리에 대해서는 웨버(Weber)의 미국등록특허 제5,745,086에 개시되어 있다. 리 셋 기간에서는 모든 셀의 상태를 초기화하여야 하므로 Vset 전압은 모든 조건의 셀에서 방전이 일어날 수 있을 정도의 높은 전압이다. 또한, Vs 전압은 일반적으로 유지 기간에서 Y 전극에 인가되는 전압과 같은 전압이며, Y 전극과 X 전극 사이의 방전 개시 전압보다 낮은 전압이다.
이어서, 리셋 기간의 하강 기간에서는 A 전극을 기준 전압으로 유지한 상태에서 Y 전극의 전압을 Vs 전압보다 낮은 전압에서 Vnf 전압까지 점진적으로 감소시킨다.
일반적으로 전극의 전압이 시간 변화에 따라 점진적으로 변하는 기울기가 완만할수록 셀에서는 더 약한 방전이 일어난다. 따라서 Y 전극의 하강 시작 전압을 낮은 전압으로 설정하면, 주어진 하강 기간에서 Y 전극의 하강 기울기를 더 완만하게 설정할 수 있다. 그러면 상승 기간에서 강 방전이 발생하더라도 Y 전극의 전압이 느린 속도로 변하기 때문에 강 방전을 방지할 수 있다. 이때, Y 전극의 하강 시작 전압을 기준 전압(0V)으로 설정하는 경우에 추가적인 전원을 사용하지 않을 수 있다.
예를 들어 Y 전극의 하강 시작 전압이 0V인 경우에, Y 전극의 하강 시점에서 외부에서 X 전극과 Y 전극에 인가되는 전압의 차와 A 전극과 Y 전극에 인가되는 전압의 차는 모두 0V이므로 방전이 일어나지 않는다. 다음, Y 전극의 전압이 0V에서 점진적으로 하강할 때, 셀에 형성된 벽 전압과 외부에서 인가되는 전압의 차가 방전 개시 전압이 넘는 경우에 약 방전이 일어나서 벽 전하가 설정될 수 있다.
이와 같이, Y 전극의 전압을 점진적으로 낮추면 Y 전극의 전압이 감소하는 중에 Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 미약한 방전이 일어나면서 Y 전극에 형성된 (-) 벽 전하와 X 전극 및 A 전극에 형성된 (+) 벽 전하가 소거된다. 일반적으로 Vnf 전압의 크기는 Y 전극과 X 전극 사이의 방전 개시 전압 근처로 설정된다. 그러면 Y 전극과 X 전극 사이의 벽 전압이 거의 0V가 되어, 어드레스 기간에서 어드레스 방전이 일어나지 않은 셀이 유지 기간에서 오방전하는 것을 방지할 수 있다. 그리고 A 전극은 기준 전압으로 유지되어 있으므로 Vnf 전압의 레벨에 의해 Y 전극과 A 전극 사이의 벽 전압이 결정된다.
다음, 어드레스 기간에서 켜질 셀을 선택하기 위해 Y 전극과 A 전극에 각각 VscL 전압을 가지는 주사 펄스 및 Va 전압을 가지는 어드레스 펄스를 인가한다. 그리고 선택되지 않는 Y 전극은 VscL 전압보다 높은 VscH 전압으로 바이어스하고, 켜지지 않을 셀의 A 전극에는 기준 전압을 인가한다. 이 때, VscL 전압을 주사 전압이라고 하며, VscH 전압을 비주사 전압이라고 한다.
한편, 이러한 동작을 수행하기 위해, 주사 버퍼 보드(300)는 Y 전극(Y1∼Yn) 중 VscL의 주사 펄스가 인가될 Y 전극을 선택하며, 예를 들어 싱글 구동에서 세로 방향으로 배열된 순서대로 Y 전극을 선택할 수 있다. 그리고 어드레스 버퍼 보드(100)는 하나의 Y 전극이 선택될 때 해당 Y 전극에 의해 형성된 셀을 통과하는 A 전극(A1∼Am) 중 Va 전압의 어드레스 펄스가 인가될 셀을 선택한다.
구체적으로, 먼저 첫 번째 행의 Y 전극에 VscL 전압의 주사 펄스를 인가하는 동시에 첫 번째 행 중 켜질 셀에 위치하는 A 전극에 Va 전압의 어드레스 펄스를 인 가한다. 그러면 첫 번째 행의 Y 전극과 Va 전압이 인가된 A 전극 사이에서 방전이 일어나서, Y 전극에 (+) 벽 전하, A 및 X 전극에 각각 (-) 벽 전하가 형성된다. 그 결과 Y 전극과 X 전극 사이에 Y 전극의 전위가 X 전극의 전위에 대해 높도록 벽 전압(Vwxy)이 형성된다. 이어서, 두 번째 행의 Y 전극에 VscL 전압의 주사 펄스를 인가하면서 두 번째 행 중 표시하고자 하는 셀에 위치하는 A 전극에 Va 전압의 어드레스 펄스를 인가한다. 그러면 앞에서 설명한 것처럼 Va 전압이 인가된 A 전극과 두 번째 행의 Y 전극에 의해 형성되는 셀에서 어드레스 방전이 일어나서 셀에 앞서 설명한 것처럼 벽 전하가 형성된다. 마찬가지로 나머지 행의 Y 전극에 대해서도 순차적으로 VscL 전압의 주사 펄스를 인가하면서 켜질 셀에 위치하는 A 전극에 Va 전압의 어드레스 펄스를 인가하여 벽 전하를 형성한다.
이러한 어드레스 기간에서 VscL 전압은 일반적으로 Vnf 전압과 같거나 낮은 레벨로 설정되고 Va 전압은 기준 전압보다 높은 레벨로 설정된다. 예를 들어, VscL 전압과 Vnf 전압이 같은 경우에 Va 전압이 인가될 때 셀에서 어드레스 방전이 일어나는 이유에 대해서 설명한다. 리셋 기간에서 Vnf 전압이 인가되었을 때, A 전극과 Y 전극 사이의 벽 전압과 A 전극과 Y 전극 사이의 외부 전압(Vnf)의 합은 A 전극과 Y 전극 사이의 방전 개시 전압(Vfay)으로 결정된다. 그런데 어드레스 기간에서 A 전극에 0V가 인가되고 Y 전극에 VscL(=Vnf) 전압이 인가되는 경우에 A 전극과 Y 전극 사이에는 Vfay 전압이 형성되므로 방전이 일어날 수 있지만, 일반적으로 이 경우의 방전 지연 시간이 주사 펄스와 어드레스 펄스의 폭보다 길어서 방전이 일어나지 않는다. 그런데 A 전극에 Va 전압이 인가되고 Y 전극에 VscL(=Vnf) 전압이 인가 되는 경우에 A 전극과 Y 전극 사이에는 Vfay 전압보다 높은 전압이 형성되어 방전 지연 시간이 주사 펄스의 폭보다 줄어들어서 방전이 일어날 수 있다. 이때, 어드레스 방전이 더 잘 일어나도록 하기 위해서 VscL 전압을 Vnf 전압보다 낮은 전압으로 설정할 수 있다.
다음, 어드레스 기간에서 어드레스 방전이 일어난 셀에서는 X 전극에 대한 Y 전극의 벽 전압(Vwxy)이 높은 전압으로 형성되었으므로, 유지 기간에서는 Y 전극에 먼저 Vs 전압을 가지는 펄스를 인가하여 Y 전극과 X 전극 사이에서 유지방전을 일으킨다. 이때, Vs 전압은 Y 전극과 X 전극 사이의 방전 개시 전압(Vfxy)보다는 낮고 (Vs+Vwxy) 전압이 Vfxy 전압보다 낮도록 설정된다. 유지방전의 결과 Y 전극에 (-) 벽 전하가 형성되고 X 전극과 A 전극에 (+) 벽 전하가 형성되어, Y 전극에 대한 X 전극의 벽 전압(Vfyx)이 높은 전압으로 형성된다.
이어서 Y 전극에 대한 X 전극의 벽 전압(Vfyx)이 높은 전압으로 형성되었으므로, Y 전극에 -Vs 전압을 가지는 펄스를 인가하여 Y 전극과 X 전극 사이에서 유지방전을 일으킨다. 그 결과 Y 전극에 (+) 벽 전하가 형성되고 X 전극과 A 전극에 (-) 벽 전하가 형성되어 Y 전극에 Vs 전압이 인가될 때 유지방전이 일어날 수 있는 상태로 된다. 이후, Y 전극에 Vs 전압의 유지방전 펄스를 인가하는 과정과 X 전극에 Vs 전압의 유지방전 펄스를 인가하는 과정을 해당 서브필드가 표시하는 가중치에 대응하는 횟수만큼 반복한다.
이와 같이, 본 발명의 제1 실시예에서는 X 전극을 기준 전압으로 바이어스 한 상태에서 Y 전극에 인가되는 구동 파형만으로 리셋 동작, 어드레스 동작 및 유 지방전 동작을 수행할 수 있다. 따라서 X 전극을 구동하는 구동 보드를 제거할 수 있으며, 단지 X 전극을 기준 전압으로 바이어스만 하면 된다.
한편, 본 발명의 제1 실시예의 어드레스 기간에서는 Y 전극(Y1-Yn)에 순차적으로 주사 펄스가 인가되면서, 순차적으로 어드레싱 동작이 수행된다. 그리고 어드레스 기간에서 모든 방전 셀에 대해서 어드레싱 동작이 수행된 후, 유지 기간에서 발광 셀에 대해서 유지 방전 동작이 수행된다. 이와 같이 하면, 시간적으로 앞서서 어드레싱 동작이 일어난 방전 셀은 상대적으로 다른 방전 셀에 비해서 긴 시간이 경과한 후에 유지방전이 일어난다. 이러한 방전 셀에서는 유지방전이 일어나기 전에 어드레싱 방전에 의해 형성된 프라이밍 입자 및/또는 벽 전하가 일정량 소거될 수도 있으므로, 유지 방전이 불안정하게 일어날 수도 있다.
아래에서는 불안정한 유지 방전을 방지할 수 있는 실시예에 대해서 도 5 내지 도 9를 참조하여 설명한다.
먼저, 도 5 내지 도 7을 참조하여 본 발명의 제2 실시예에 따른 플라즈마 표시 장치의 구동 방법에 대하여 설명한다.
도 5는 본 발명의 제2 실시예에 따른 플라즈마 표시 장치의 구동 방법을 설명하기 위한 도면이다.
도 5에 도시한 바와 같이, 한 프레임은 각각의 가중치를 가지는 복수(도 5에서는 8개)의 서브필드(SF1-SF8)로 분할되어 있으며, 주사 전극(Y1-Yn) 및 유지 전극(X1-Xn)은 각각 k개의 그룹(G1-Gk)으로 분할되어 있다(여기서, k는 2 이상의 정수). 그리고 도 5에서는 주사 및 유지 전극(Y1-Yn, X1-Xn)을 물리적인 배열 순서대로 소정 개수씩 묶어서 그룹을 형성하는 것으로 도시하였다. 즉, 첫 번째 행부터 (n/k)번째 행까지의 주사 및 유지 전극(Y1-Yn/k, X1-Xn/k)이 첫 번째 그룹(G1)을 형성하고, (n/k+1)번째 행부터 (2n/k)번째 행의 주사 및 유지 전극(Yn/k+1-Y2n/k,Xn/k+1-X2n/k)이 두 번째 그룹(G2)을 형성한다. 이와 같은 식으로, ((k-1)n/k+1)번째 행부터 n번째 행의 주사 및 유지 전극(Y(k-1)n/k+1-Yn, X(k-1)n/k+1-Xn)이 k번째 그룹(Gk)을 형성한다.
이와는 달리, 일정한 간격으로 떨어져 있는 주사 및 유지 전극(Y1-Yn, X1-Xn)을 하나의 그룹으로 묶을 수도 있다. 즉, 1, (n/k+1), (2n/k+1), …, ((k-1)n/k+1)번째 주사 및 유지 전극(Y1, Yn/k+1, Y2n/k+1, …, Y(k-1)n/k+1, X1, Xn/k+1, X2n/k+1, …,X(k-1)n/k+1)을 첫 번째 그룹(G1)으로 설정하고, 2, (n/k+2), (2n/k+2), …,((k-1)n/k+2)번째 주사 및 유지 전극(Y2, Yn/k+2, Y2n/k+2, …, Y(k-1)n/k+2, X2, Xn/k+2, X2n/k+2,…, X(k-1)n/k+2)을 두 번째 그룹(G2)으로 설정할 수도 있다. 한편, 필요에 따라서는 불규칙한 방식으로도 주사 및 유지 전극을 그룹화할 수도 있다.
도 6은 본 발명의 제2 실시예에 따른 플라즈마 표시 장치의 구동방법에서 한 서브필드를 개략적으로 나타내는 도면이다. 도 6에서는 설명의 편의상 Y 전극(Y1-Yn)이 2개의 그룹(Yodd, Yeven), 즉 홀수 번째 Y 전극으로 이루어지는 홀수 그룹(Yodd)과 짝수 번째 Y 전극으로 이루어지는 짝수 그룹(Yeven)으로 그룹화되는 경우 를 도시하였다.
도 6에 도시한 바와 같이, 하나의 서브필드는 리셋 기간(R), 어드레스/유지 혼합 기간(T1) 및 공통 유지 기간(T2)으로 이루어진다.
리셋 기간(R)은 모든 그룹(Yodd, Yeven)의 Y 전극에 의해 형성되는 셀의 벽전하 상태를 초기화하는 기간이다.
어드레스/유지 혼합 기간(T1)에서는 홀수 그룹(Yodd)의 Y 전극에 의해 형성되는 셀(이하, "홀수 그룹의 셀"이라 함)에 대하여 어드레스 기간(Aodd)이 수행되어, 홀수 그룹(Yodd)의 셀 중 켜질 셀이 선택된다. 다음, 홀수 그룹(Yodd)의 켜질 셀을 유지 방전시키는 유지 기간(Sodd)이 수행된다. 이어서 짝수 그룹(Yeven)의 Y 전극에 의해 형성되는 셀(이하, "짝수 그룹의 셀"이라 함)에 대하여 어드레스 기간(Aeven)이 수행되어 짝수 그룹(Yeven)의 셀 중 켜질 셀이 선택된다. 다음, 짝수 그룹(Yeven)의 켜질 셀을 유지 방전시키는 유지 기간(Seven)이 수행된다.
이 때, 어드레스/유지 혼합 기간(T1)의 두 유지 기간(Sodd, Seven)의 길이가 동일하다면, 홀수 그룹 및 짝수 그룹의 켜질 셀에서는 동일한 횟수의 유지 방전이 일어난다. 즉, 어드레스/유지 혼합 기간(T1)의 한 유지 기간(Sodd 또는 Seven)과 공통 유지 기간(T2)의 합에 대응하는 횟수만큼의 유지 방전이 각 켜질 셀에 일어난다.
한편, 공통 유지 기간(T2)은 어드레스/유지 혼합 기간(T1)의 유지 기간(Sodd 또는 Seven)에 의해 해당 서브필드에 할당된 가중치가 만족되는 경우에는 제거될 수 있다.
또한, 모든 서브필드에서 어드레스/유지 혼합 기간(T1)의 유지 기간(Sodd 또는 Seven)의 길이는 동일하게 하고, 공통 유지 기간(T2)의 길이를 가변하여 해당 서브필드의 가중치를 구현할 수 있다.
다음, 도 7을 참조하여 도 6에서 설명한 구동 방법의 구체적인 구동 파형에 대해서 설명한다. 도 7은 본 발명의 제2 실시예에 따른 플라즈마 표시 장치의 구동 파형도이다. 도 7에서 A 전극에 인가되는 구동 파형의 도시 및 설명은 생략하였다.
도 7에 도시한 바와 같이, 본 발명의 실시예에 따른 구동 파형은 제1 실시예와 유사하며, 제1 실시예와 달리 홀수 그룹(Yodd) 및 짝수 그룹(Yeven)의 어드레스 기간이 분리되어 있다.
구체적으로, 리셋 기간(R)에서는 도 4에서 설명한 리셋 파형이 모든 그룹(Yodd, Yeven)의 Y 전극에 인가되어 모든 셀의 벽전하 상태가 초기화된다.
어드레스/유지 혼합 기간(T1)의 홀수 그룹(Yodd)의 어드레스 기간(Aodd)에서, 짝수 그룹(Yeven)의 Y 전극이 VscH 전압으로 유지된 상태에서 홀수 그룹(Yodd)의 Y 전극에 순차적으로 VscL 전압을 가지는 주사 펄스가 인가되어, 홀수 그룹(Yodd)의 셀 중에서 켜질 셀이 선택되어 벽 전압(Vwxy)이 형성된다.
그리고 홀수 그룹(Yodd)의 유지 기간(Sodd)에서는 모든 그룹(Yodd, Yeven)의 Y 전극에 Vs 전압을 가지는 유지방전 펄스가 인가된다. 도 7에서는 Y 전극(Yodd, Yeven)에 한 번의 유지방전 펄스가 인가되는 것으로 도시하였다. 이때, 홀수 그룹(Yodd)에서만 켜질 셀에 벽 전압(Vwxy)이 형성되어 있으므로, 홀수 그룹(Yodd)의 켜질 셀에서 한번의 유지 방전이 일어난다. 그리고 홀수 그룹(Yodd)의 켜질 셀에서 는 Y 전극의 벽 전위보다 X 전극의 벽 전위가 높도록 벽 전압(Vwxy)이 형성된다.
다음, 어드레스/유지 혼합 기간(T1)의 짝수 그룹(Yeven)의 어드레스 기간(Aeven)에서, 홀수 그룹(Yodd)의 Y 전극이 VscH 전압으로 유지된 상태에서 짝수 그룹(Yeven)의 Y 전극에 순차적으로 VscL 전압을 가지는 주사 펄스가 인가되어, 짝수 그룹(Yeven)의 셀 중에서 켜질 셀이 선택되어 벽 전압(Vwxy)이 형성된다.
그리고 짝수 그룹(Yeven)의 유지 기간(Seven)에서는 모든 그룹(Yodd, Yeven)의 Y 전극에 Vs 전압을 가지는 유지방전 펄스가 인가된다. 이때, 짝수 그룹(Yeven)에서 켜질 셀에 벽 전압(Vwxy)이 형성되어 있으므로, 짝수 그룹(Yeven)의 켜질 셀에서 한번의 유지 방전이 일어난다. 그리고 짝수 그룹(Yeven)의 켜질 셀에서는 Y 전극의 벽 전위보다 X 전극의 벽 전위가 높도록 벽 전압(Vwyx)이 형성된다. 또한, 홀수 그룹(Yodd)의 켜질 셀에서는 Y 전극의 벽 전위보다 X 전극의 벽 전위가 높도록 벽 전압(Vwyx)이 형성되어 있으므로 Y 전극에 Vs 전압을 가지는 유지방전 펄스가 인가되더라도 유지 방전이 일어나지 않는다.
다음, 공통 유지 기간(T2)에서, 모든 그룹(Yodd, Yeven)의 Y 전극에 -Vs 전압과 Vs 전압을 교대로 가지는 유지방전 펄스가 인가된다. 따라서 유지방전 펄스가 인가될 때마다 모든 그룹(Yodd, Yeven)의 켜질 셀에서 유지 방전이 일어난다.
즉, 한 서브필드에서 홀수 그룹(Yodd)과 짝수 그룹(Yeven)의 켜질 셀에서 동일한 횟수의 유지 방전이 일어난다.
이와 같은 식으로 유지 기간(Seven)에서의 홀수 그룹(Yodd)의 켜질 셀에서 유지방전이 일어나는 횟수를 유지 기간(Sodd)에서의 유지방전 횟수만큼 제한하면 홀수 그룹(Yodd)과 짝수 그룹(Yeven)의 휘도를 동일하게 맞출 수 있다.
한편, 도 7에서 짝수 그룹(Yeven)의 어드레스 기간(Aeven)을 보면, 짝수 그룹(Yeven)의 Y 전극에는 VscH이 인가된다. 그런데 유지 기간(Sodd)에서 홀수 그룹(Yodd)의 켜질 셀에서 유지 방전이 일어나며 홀수 그룹(Yodd)의 Y 전극에는 많은 양의 (-) 전하가 쌓이고 A 전극 및 X 전극에는 많은 양의 (+) 전하가 쌓인다. 그러면 VscH 전압이 인가된 Y 전극과 기준 전압이 인가된 A 전극 사이에서 오방전이 일어나고, 이에 따라 Y 전극과 X 전극에서 오방전이 일어날 수 있다. 이 오방전에 의해 어드레스 기간(Aodd)에서 홀수 그룹(Yodd)의 Y 전극에는 (+) 전하가 쌓이고 X 전극에는 (-) 전하가 쌓인다. 이 상태에서 짝수 그룹의 유지 기간(Seven)에 모든 그룹(Yodd, Yeven)의 Y 전극에 Vs 전압을 가지는 유지방전 펄스가 인가되면 짝수 그룹(Yeven)의 켜질 셀 뿐만 아니라 홀수 그룹(Yodd)의 켜질 셀에서도 유지방전이 일어난다. 따라서 홀수 그룹(Yodd)의 Y 전극의 유지방전 횟수가 짝수 그룹(Yeven)의 Y 전극보다 2회 많아지며, 이로 인해 휘도가 불균일 해질 수 있다.
그러므로 아래에서는 어드레스 기간(Aeven)에서 홀수 그룹(Yeven)의 Y 전극과 A 전극 사이에서 오방전이 일어나는 것을 방지할 수 있는 실시예에 대하여 도 8 및 도 9를 참조하여 상세하게 설명한다.
먼저, 도 8을 참조하여 본 발명의 제3 실시예에 따른 플라즈마 표시 장치의 구동 방법에 대하여 설명한다.
도 8은 본 발명의 제3 실시예에 따른 플라즈마 표시 장치의 구동 파형도이다. 도 8에서는 X 전극의 파형을 도시하지 않았으며, X 전극은 기준 전압(0V)으로 바이어스 되어 있다.
도 8에 도시된 바와 같이, 본 발명의 제3 실시예에서 어드레스/유지 혼합 기간(T1)의 리셋기간(R) 및 홀수 그룹(Yodd)의 어드레스 기간(Aodd)과 유지 기간(Sodd) 및 짝수 그룹(Yeven)의 유지 기간(Seven)에서의 구동 파형은 제2 실시예와 동일하며, 짝수 그룹(Yeven)의 어드레스 기간(Seven)에서 제2 실시예와 차이가 있다.
구체적으로, 짝수 그룹(Yeven)의 어드레스 기간(Aeven)에서 짝수 그룹(Yeven)의 Y 전극에 순차적으로 주사 펄스(VscL)를 인가하는 동안에 홀수 그룹(Yodd)의 Y 전극의 전압은 0V로 유지한다. 그러면, 어드레스 기간(Aeven)에서 홀수 그룹(Yodd)의 Y 전극과 X 전극의 전압 차이가 줄어들기 때문에 어드레스 기간(Aeven)이 시작되는 시점에서 홀수 그룹(Yodd)의 Y 전극과 X 전극 사이에 오방전이 발생하지 않는다. 즉, 홀수 그룹(Yodd)의 Y 전극의 벽전하 상태가 유지 기간(Sodd) 종료 시점의 벽전하 상태를 유지하기 때문에 유지 기간(Seven)에서 Y 전극에 Vs 전압을 가지는 유지방전 펄스를 인가하더라도 홀수 그룹(Yodd)의 Y 전극과 X 전극 사이에서 유지방전이 일어나지 않는다. 따라서, 홀수 그룹(Yodd)의 Y 전극의 방전 횟수와 짝수 그룹(Yeven)의 Y 전극의 방전 횟수를 동일하게 할 수 있다.
도 9는 본 발명의 제4 실시예에 따른 플라즈마 표시 장치의 구동 파형도이다.
도 9에 도시한 바와 같이, 본 발명의 제4 실시예에 따른 어드레스/유지 혼합 기간(T1)의 리셋기간(R) 및 홀수 그룹(Yodd)의 어드레스 기간(Aodd)과 유지 기간 (Sodd) 및 짝수 그룹(Yeven)의 유지 기간(Seven)에서의 구동 파형은 제2 및 제3 실시예와 동일하며, 짝수 그룹(Yeven)의 어드레스 기간(Seven)에서 차이가 있다.
구체적으로, 어드레스 기간(Aeven)에서 짝수 그룹(Yeven)의 Y 전극에 순차적으로 주사 펄스(VscL)를 인가하는 동안에 홀수 그룹(Yodd)의 Y 전극의 전압은 유지기간(Sodd)의 전압인 Vs 전압으로 유지한다. 이 경우에도, 어드레스 기간(Aeven)에서 홀수 그룹(Yodd)의 Y 전극과 X 전극의 전압 차이가 줄어들기 때문에 어드레스 기간(Aeven)이 시작되는 시점에서 홀수 그룹(Yodd)의 Y 전극과 X 전극 사이에 오방전이 발생하지 않는다. 따라서, 홀수 그룹(Yodd)의 Y 전극의 방전 횟수와 짝수 그룹(Yeven)의 Y 전극의 방전 횟수를 동일하게 할 수 있다.
다음, 본 발명의 제3 및 제4 실시예에 따른 구동 파형을 인가하기 위한 구동 회로에 대하여 도 10 내지 도 13을 참조하여 설명한다.
도 10은 본 발명의 제3 및 제4 실시예에 따른 구동 파형을 인가하기 위한 Y 전극 구동 회로도이다.
도 10에 도시한 바와 같이, 본 발명의 실시예에 따른 Y 전극 구동회로는 어드레스 기간(Aodd)에서 홀수 그룹(Yodd)의 Y 전극을 선택하는 선택 회로(310), 어드레스 기간(Aeven)에서 짝수 그룹(Yeven)의 Y 전극을 선택하는 선택 회로(320) 및 선택 회로(310, 320)를 통하여 Y 전극에 연결되어 있는 구동 회로(210)를 포함한다. 이때, 선택 회로(310, 320)는 도 3의 주사 버퍼 보드(300)에 형성되며, 구동 회로(210)는 주사 구동 보드(200)에 형성된다.
도 10에서는 설명의 편의상 홀수 그룹과 짝수 그룹에 각각 속하는 하나의 Y 전극(Yodd, Yeven)과 하나의 선택 회로(310, 320)만 도시하였으며, Y 전극과 인접한 X 전극에 의해 형성되는 용량성 성분을 패널 커패시터(Cp1, Cp2)로 도시하였다. 그리고 앞서 설명한 것처럼 패널 커패시터(Cp1, Cp2)의 X 전극은 접지 전압으로 바이어스 되어 있다. 또한 도 10에서는 전원은 그 전원이 공급하는 전압으로 도시하였다.
도 10을 보면, 선택 회로(310)는 두 개의 트랜지스터(Sch1, Scl1)를 포함하며, 트랜지스터(Sch1, Scl1)에는 각각 애노드가 소스에 연결되고 캐소드가 드레인에 연결되는 바디 다이오드가 형성될 수 있다. 또한, 트랜지스터(Sch1)의 소스와 트랜지스터(Scl1)의 드레인은 패널 커패시터(Cp1)의 Y 전극(Yodd)에 연결되어 있으며, 트랜지스터(Scl1)의 소스는 제1 노드(N1)에 연결되어 있다. 마찬가지로, 선택 회로(320)는 두 개의 트랜지스터(Sch2, Scl2)를 포함하며, 트랜지스터(Sch2, Scl2)에는 각각 애노드가 소스에 연결되고 캐소드가 드레인에 연결되는 바디 다이오드가 형성될 수 있다. 또한, 트랜지스터(Sch2)의 소스와 트랜지스터(Scl2)의 드레인은 패널 커패시터(Cp2)의 Y 전극(Yeven)에 연결되어 있으며, 트랜지스터(Scl2)의 소스는 제1 노드(N1)에 연결되어 있다.
구동 회로(210)에서, 커패시터(Csch1)가 선택 회로(310)의 트랜지스터(Sch1)의 드레인과 제1 노드(N1) 사이에 연결되어 있고, 커패시터(Csch2)가 선택 회로(320)의 트랜지스터(Sch2)의 드레인과 제1 노드(N1) 사이에 연결되어 있다. 그리고 Vsch 전압을 공급하는 전원(Vsch)이 다이오드(Dsch1, Dsch2)를 통하여 커패시터(Csch1, Csch2)에 연결되어 있다. 그리고 커패시터(Csch1, Csch2)는 아래에서 설명 하는 트랜지스터(YscL)의 턴온시에 (Vsch-VscL) 전압으로 충전되며, 커패시터(Csch1, Csch2)의 양극이 트랜지스터(Sch1, Sch2)의 드레인에 연결되고 음극이 제1 노드(N1)에 연결되어 있다.
또한, Y 전극의 전압이 전압(VscH)보다 높아질 경우 전류가 Y 전극에서 커패시터(Csch1, Csch2)쪽으로 역류할 수 있다. 그러므로 이를 방지하기 위하여 커패시터(Csch1, Csch2)와 트랜지스터(Sch1, Sch2) 사이에 도 10과 같은 방향으로 다이오드(Dbreak1, Dbreak2)를 연결할 수 있다.
트랜지스터(Yfr)의 드레인이 제1 노드(N1)에 연결되고 트랜지스터(Yfr)의 소스가 전원(Vnf)에 연결되어 있다. 트랜지스터(Yfr)는 턴온시에 패널 커패시터(Cp1, Cp2)의 Y 전극의 전압이 점진적으로 감소하도록 드레인에서 소스로 미세한 전류가 흐르도록 동작한다. 그리고 제1 노드(N1)와 전원(VscL) 사이에는 트랜지스터(YscL)가 연결되어 있다.
그리고 제1 노드(N1)와 제2 노드(N2) 사이에는 소스가 제1 노드(N1)에 연결되고 드레인이 제2 노드(N2)에 연결되는 트랜지스터(Ynp)가 형성되어 있다. 또한, 제2 노드(N2)와 제3 노드(N3) 사이에는 드레인이 제2 노드(N2)에 연결되고 소스가 제3 노드(N3)에 연결되는 트랜지스터(Ypp)가 형성되어 있다. 또한, 제3 노드(N3)와 접지 전압 사이에는 트랜지스터(Yg)가 연결되어 있으며, (Vset-Vs) 전압을 공급하는 전원(Vset-Vs)이 다이오드(Dset)와 커패시터(Cset)를 통하여 제3 노드(N3)에 연결되어 있다. 커패시터(Cset)는 트랜지스터(Yg)의 턴온시에 (Vset-Vs) 전압으로 충전된다. 그리고 트랜지스터(Ypp)는 드레인이 커패시터(Cset)와 다이오드(Dset)의 접점에 연결되고 소스가 제2 노드(N2)에 연결되어 있으며, 트랜지스터(Yrr)는 턴온시에 패널 커패시터(Cp1, Cp2)의 Y 전극의 전압이 점진적으로 상승하도록 드레인에서 소스로 미세한 전류가 흐르도록 동작한다.
여기서, 트랜지스터(Yfr, YscL, Ynp, Ypp, Yrr, Yg)에는 각각 애노드가 소스에 연결되고 캐소드가 드레인에 연결되는 바디 다이오드가 형성될 수 있다.
또한, 제3 노드(N3)에는 전원(Vs)에 일단이 연결되어 유지 기간에서 Vs 전압을 공급하는 트랜지스터(Yh)와, 전원(-Vs)에 일단이 연결되어 유지 기간에 -Vs 전압을 공급하는 트랜지스터(Yl)가 연결되어 있다. 또한, 제3 노드(N3)에는 유지 기간에 패널 커패시터(Cp1, Cp2)의 전력를 회수하여 재사용하는 전력 회수부(211)가 연결되어 있다.
그리고 도 8과 도 9의 구동 파형에서는 VscL 전압이 Vnf 전압보다 낮은 경우에, 트랜지스터(YscL)의 턴온시에 전원(Vnf)에서 트랜지스터(Yfr)의 바디 다이오드를 통하여 전원(VscL)로 전류 경로가 형성될 수 있다. 이 전류 경로를 차단하기 위해 트랜지스터(Yfr)의 바디 다이오드에 대해서 반대 방향의 다이오드(도시하지 않음) 또는 이러한 다이오드를 바디 다이오드로 가지는 트랜지스터(도시하지 않음)를 트랜지스터(Yfr)에 연결할 수 있다.
아래에서는 도 10의 구동 회로를 이용하여 도 8의 구동 파형을 생성하는 방법에 대해서 도 10 및 도 11을 참조하여 상세하게 설명한다.
도 11은 도 10의 구동회로에서 선택회로(310, 320)의 트랜지스터를 구동하기 위한 구동 타이밍도이다. 도 11에서 Sch1, Scl1, Sch2 및 Scl2는 각각 트랜지스터 (Sch1, Scl1, Sch2, Scl2)의 게이트에 인가되는 제어신호이며, 제어 신호가 하이 레벨(H)일 때 트랜지스터(Sch1, Scl1, Sch2, Scl2)는 턴 온되고, 제어 신호가 로우 레벨(L)일 때 트랜지스터(Sch1, Scl1, Sch2, Scl2)는 턴 오프된다.
도 10의 구동 회로에서 제3 노드(N3), 제2 노드(N2), 제1 노드(N1) 및 패널 커패시터(Cp1, Cp2)의 Y 전극(Yodd, Yeven)으로의 전류 경로는 트랜지스터(Ypp)의 바디 다이오드, 트랜지스터(Ynp) 및 트랜지스터(Scl1, Scl2)의 바디 다이오드를 통하여 형성된다. 또한 패널 커패시터(Cp1, Cp2)의 Y 전극(Yodd, Yeven), 제1 노드(N1), 제2 노드(N2) 및 제1 노드(N1)로의 전류 경로는 트랜지스터(Scl1, Scl2), 트랜지스터(Ynp)의 바디 다이오드 및 트랜지스터(Ypp)를 통하여 형성된다. 아래에서는 이 두 전류 경로를 "메인 경로"라 하고, 메인 경로가 형성될 때는 트랜지스터(Ypp, Ynp, Scl1, Scl2)는 턴온되어 있다.
먼저, 리셋 기간(R)에서는 트랜지스터(Yh)가 턴온되어 메인 경로를 통하여 Y 전극(Yodd, Yeven)에 Vs 전압이 인가된다. 이어서 트랜지스터(Yh)가 턴온된 상태에서 트랜지스터(Ypp)가 턴오프되고 트래지스터(Yrr)가 턴온되어, 전원(Vs), 트랜지스터(Yh), 커패시터(Cset), 트랜지스터(Yrr), 트랜지스터(Ynp), 트랜지스터(Scl1, Scl2)의 바디 다이오드 및 패널 커패시터(Cp1, Cp2)의 경로를 통하여 Y 전극(Yodd, Yeven)에 점진적으로 상승하는 전압이 인가된다. 이때, Y 전극(Yodd, Yeven)의 전압은 전원(Vs)에서 공급되는 Vs 전압과 커패시터(Cset)에 충전된 (Vset-Vs) 전압에 의해 Vset 전압까지 상승한다.
다음, 트랜지스터(Yrr)가 턴오프되고 트랜지스터(Yh)가 턴온되어, Y 전극 (Yodd, Yeven)의 전압이 메인 경로를 통하여 Vs 전압까지 감소한다. 이어서, 트랜지스터(Yh)가 턴오프되고 트랜지스터(Yg)가 턴온되어 Y 전극(Yodd, Yeven)의 전압이 메인 경로를 통하여 0V까지 감소한 후에, 트랜지스터(Yg)가 턴오프되고 트랜지스터(Yfr)가 턴온되어 Y 전극(Yodd, Yeven)의 전압이 Vnf 전압까지 점진적으로 하강한다. 이로써 리셋 기간(R)이 종료된다.
다음, 어드레스 기간(Aodd)에서는 트랜지스터(YscL)가 턴 온된 상태에서 Y 전극(Yodd)에 연결된 선택 회로(310)의 트랜지스터(Scl1)를 순차적으로 턴 온하여 Y 전극(Yodd)에 순차적으로 주사 펄스를 인가하며 Y 전극(Yodd)에 주사 펄스가 주사 펄스가 인가되지 않는 동안에 트랜지스터(Scl1)는 턴 오프 시킨다. 그리고 트랜지스터(Scl1)가 턴 온될 때 트랜지스터(Sch1)는 턴 오프하며 트랜지스터(Scl1)가 턴 오프될 때 트랜지스터(Sch1)는 턴 온한다. 또한, 어드레스 기간(Aodd)에서 선택 회로(320)의 트랜지스터(Sch2)를 턴 온하고 트랜지스터(Scl2)를 턴 오프하여 Y 전극(Yeven)은 전압(VscH)으로 유지한다.
다음, 유지 기간(Sodd)에서는 트랜지스터(YscL)와 트랜지스터(Sch1, Sch2)를 턴 오프하고 트랜지스터(Yg)와 트랜지스터(Scl1, Scl2)를 턴 온하여 Y 전극(Yodd, Yeven)의 전압을 0V까지 증가시킨다. 그리고, 트랜지스터(Yg)를 턴 오프하고 트랜지스터(Yh)를 턴 온하여 Y 전극(Yodd, Yeven)에 Vs 전압을 가지는 유지 펄스를 인가한다.
다음, 트랜지스터(Yh)를 턴 오프하고 트랜지스터(Yg)를 턴 온하여 Y 전극(Yodd, Yeven)의 전압을 0V로 감소시킨다. 그리고 트랜지스터(Yg)가 턴 온된 상태에서 선택 회로(310)의 트랜지스터(Scl1)를 턴 오프한다. 그러면 선택 회로(310)에서 신호가 출력되지 않으므로 Y 전극(Yodd)은 플로팅되고, X 전극의 전압에 변화가 없으므로 Y 전극(Yodd)은 0V 전압으로 유지된다.
그리고, 어드레스 기간(Aeven)에서 트랜지스터(YscL)를 턴 온하고 Y 전극(Yeven)에 연결된 선택 회로(320)의 트랜지스터(Scl2)를 순차적으로 턴 온하고 트랜지스터(Sch2)를 순차적으로 턴 오프하여 Y 전극(Yeven)에 순차적으로 주사 펄스를 인가한다. 또한, Y 전극(Yeven)에 주사 펄스가 인가되지 않는 동안에는 트랜지스터(Sch2)를 턴 온하고 트랜지스터(Scl2)를 턴 오프하여 Y 전극(Yeven)의 전압을 VscH 전압으로 유지한다. 또한, 어드레스 기간(Aeven) 동안에 선택 회로(310)의 트랜지스터(Sch1, Scl1)는 턴 오프 되어 있으므로 Y 전극(Yodd)의 전압은 0V를 유지한다.
이후 유지 기간(Seven)에는 트랜지스터(YscL)를 턴 오프하고, 선택 회로(310, 320)의 트랜지스터(Scl1, Sch2)를 턴 온한 상태에서 트랜지스터(Yh)와 트랜지스터(Yl)를 교번하여 턴 온한다. 그러면 Y 전극(Yodd, Yeven)에 Vs 전압과 -Vs 전압이 교대로 인가된다.
한편, 도 9와 같이 어드레스 기간(Aeven)에 Y 전극(Yodd)의 전압을 전압(Vs)으로 유지하기 위해서는, 유지 기간(Sodd)에 트랜지스터(Yg)를 턴 온하기 전에 트랜지스터(Yh)가 턴 온된 상태에서 선택 회로(310)의 트랜지스터(Scl1)를 턴 오프하여 Y 전극(Yodd)의 전압을 Vs 전압으로 플로팅 시키고, 어드레스 기간(Aeven) 동안에 이 상태를 유지한다.
그 밖의 리셋 기간(R), 어드레스 기간(Aodd) 및 유지 기간(Seven, T2)의 동작 방법은 도 8의 경우와 동일하므로 중복되는 설명을 생략한다.
한편, 본 발명의 실시예에 따른 선택회로(310, 320)로서 도 12와 같은 동작테이블을 가지는 상용화된 SN755867PZP 등이 사용될 수 있다. 즉, 홀수 번째 그룹의 주사 전극(Yodd)에 연결되는 복수의 선택 회로(310)를 도 12에 도시된 하나의 IC(integrated circuit)로 구현할 수 있으며, 마찬가지로 짝수 번째 그룹의 주사 전극(Yeven)에 연결되는 복수의 선택 회로(320)를 도 12의 IC로 구현할 수 있다.
도 12에서, DATA는 IC에 입력되는 래치 데이터를 나타내며, OC1 및 OC2는 IC의 동작을 제어하는 신호이다. 그리고 OUTPUT은 IC의 출력으로 복수의 주사 전극(Yodd 또는 Yeven)에 각각 대응되도록 복수 개 형성되어 있다.
이 경우에 도 13과 같은 구동 타이밍도를 적용하면 본 발명의 제3 및 제4 실시예에 따른 구동 파형을 구현할 수 있다.
구체적으로 설명하면, 도 12에 도시한 바와 같이 SN755867PZP는 데이터 신호(DATA)에 관계없이 제1 제어신호(OC1)이 하이 레벨(H)이고 제2 제어신호(OC2)가 로우 레벨(L)일 때에는 선택회로(310 또는 320)의 하이 사이드 전압이 복수의 출력단(OUTPUT)으로 출력되고, 제1 제어신호(OC1)이 로우 레벨(L) 이고 제2 제어신호(OC2)가 하이 레벨(H)일 때에는 선택회로(310 또는 320)의 로우 사이드 전압이 복수의 출력단(OUTPUT)으로 출력되며, 제1 제어신호(OC1)과 제2 제어신호(OC2)가 모두 로우 레벨(L)일 때에는 선택회로(310 또는 320)의 복수의 출력단(OUTPUT)은 하이 임피던스(Hi-Z) 상태가 된다. 또한, 제1 제어신호(OC1)이 로우 레벨(L)이고 제2 제어신호(OC2)가 하이 레벨(H)일 때에는 데이터 신호(DATA)의 반전된 신호가 복수의 출력단(OUTPUT)을 통해 순차적으로 출력된다.
따라서, SN755867PZP를 본 발명의 실시예에 따른 구동회로의 선택회로로 사용할 경우에, 도 13에 도시한 바와 같이 어드레스 기간(Aodd)에서 트랜지스터(Yfr)가 턴오프 되고 트랜지스터(YscL)가 턴 온 된 상태에서 선택회로(310)의 제1 제어신호(OC1)을 로우 레벨(L)로 하고 제2 제어신호(OC2)를 하이 레벨(H)로 하며, 선택회로(320)의 제1 제어신호(OC1)과 제2 제어신호(OC2)를 하이 레벨(H)로 한다. 그리고 데이터 신호(DATA)로서 도 10의 어드레스 기간(Aodd)에 Y 전극(Yodd)에 인가되는 신호의 반전신호를 인가한다. 그러면 도 13과 같이 Y 전극(Yodd)에는 순차적으로 주사 펄스(VscL)가 인가되고 Y 전극(Yeven)은 전압(VscH)으로 유지된다.
다음, 유지 기간(Sodd)에는 트랜지스터(Yh)를 턴 온한 상태에서 선택회로(310, 320)의 제1 제어신호(OC1)을 하이 레벨(H)로 하고 제2 제어신호(OC2)를 제어신호(Scl1, Scl2)를 로우 레벨(L)로 한다. 그러면, 데이터 신호(DATA)와 무관하게 선택 회로(310, 320)의 로우 사이드 전압 즉, 제1 노드(N1)의 전압이 출력된다. 그러므로 Y 전극(Yodd, Yeven)에는 유지 펄스가 인가된다.
다음, 어드레스 기간(Aeven)에는 트랜지스터(Yh)를 턴 오프하고 트랜지스터(Yl)를 턴 온한 상태에서 먼저 선택회로(320)의 제1 제어신호(OC1)을 로우 레벨(L)로 하고 제2 제어신호(OC2)를 하이 레벨(H)로 하여 Y 전극(Yodd)은 0V로 유지하며, 트랜지스터(YscL)를 턴 온 하고 선택회로(310)의 제1 제어신호(OC1)과 제2 제어신호(OC2)를 모두 로우 레벨(L)로 하며, 데이터 신호(DATA)로서 도 10의 어드레스 기 간(Aeven)에 Y 전극(Yeven)에 인가되는 신호의 반전신호를 인가한다. 그러면 도 13과 같이 Y 전극(Yeven)에는 순차적으로 주사 펄스(VscL)가 인가된다.
이후 유지 기간(Seven)에는 선택회로(310, 320)의 제1 제어신호(OC1)을 하이 레벨(H)로 하고 제2 제어신호(OC2)를 로우 레벨(L)로 한 상태에서 트랜지스터(Yh)와 트랜지스터(Yl)를 교번하여 턴 온함으로써 Y 전극에 전압(Vs)과 전압(-Vs)을 교대로 인가한다.
한편, 유지 기간(Sodd)에 트랜지스터(Yh)가 턴 온된 상태에서 먼저 선택회로(320)의 제1 제어신호(OC1)을 로우 레벨(L)로 하고 제2 제어신호(OC2)를 하이 레벨(H)로 하면 도 9와 같이 어드레스 기간(Aeven)에서 Y 전극(Yeven)에 주사 펄스가 인가되는 동안에 Y 전극(Yodd)의 전압을 전압(Vs)으로 유지할 수 있다.
한편, 도 8 및 도 9를 보면, 리셋 기간(R)에서 Y 전극에 인가되는 최종 전압(Vnf)은 Y 전극과 X 전극 사이의 방전 개시 전압 근처의 전압이다. 만약, Y 전극과 A 전극 사이의 방전 개시 전압이 Y 전극과 X 전극 사이의 방전 개시 전압보다 낮으면, 리셋 기간 종료 후에 Y 전극에 (+) 벽전하가 형성되고 A 전극에 (-) 벽전하가 형성되는 경우가 발생할 수 있다. 이러한 상태에서 유지 기간(Seven, T2)에 Y 전극에 Vs 전압이 인가되면 Y 전극과 A 전극에 인가된 전압의 차이(Vs)와 Y 전극과 A 전극 사이의 벽전압(양의 전압)에 의해 Y 전극과 A 전극 사이에 방전이 일어나는 경우가 발생할 수도 있다. 즉, 어드레스 기간에서 선택되지 않은 셀이 유지 기간에서 방전이 일어날 수 있다.
그리고 Y 전극과 A 전극 사이의 방전 개시 전압이 Y 전극과 X 전극 사이의 방전 개시 전압보다 작은 경우에, 리셋 기간(R)의 상승 기간에서 A 전극과 Y 전극 사이 전압이 방전 개시 전압을 넘은 후 X 전극과 Y 전극 사이 전압이 방전 개시 전압을 넘는다. 일반적으로 플라즈마 표시 패널에서 A 전극은 색상 표현을 위해 형광체로 덮여 있는 반면, X 전극과 Y 전극은 유지방전의 효율을 위해 MgO 성분의 보호막과 같이 2차 전자 방출 계수가 높은 물질로 덮여 있다. 그런데 리셋 기간(R)의 상승 기간에서 A 전극과 Y 전극 사이의 전압이 방전 개시 전압을 넘어도 A 전극이 음극으로 작용하기 때문에, A 전극과 Y 전극 사이에서 방전이 지연된다. 방전 지연에 의해 A 전극과 Y 전극 사이의 전압이 방전 개시 전압을 넘은 이후에 A 전극과 Y 전극 사이에서 실제 방전이 일어날 수 있다. 즉, A 전극과 Y 전극 사이의 전압이 방전 개시 전압보다 소정 전압 이상만큼 큰 경우에 방전이 일어나므로, A 전극과 Y 전극 사이에서 약 방전이 아닌 강 방전이 발생할 수 있다.
따라서 리셋 기간에서의 Y 전극과 A 전극 사이의 강방전을 방지하기 위하여 리셋 기간(R)의 상승 기간에서 A 전극에 양의 전압을 인가할 수 있다. 그러면 X 전극과 Y 전극 사이의 전압이 A 전극과 Y 전극 사이의 전압보다 먼저 방전 개시 전압을 넘게 되어 X 전극과 Y 전극 사이에서 먼저 약 방전이 발생하고 이 약 방전에 의해 프라이밍 입자가 형성된 상태에서 A 전극과 Y 전극 사이의 전압이 방전 개시 전압을 넘게 된다. 그리고 이 프라이밍 입자에 의해 A 전극과 Y 전극 사이에서는 방전 지연이 줄어서 강 방전이 발생하지 않고 약 방전이 수행될 수 있다.
이때, 리셋 기간의 상승 기간에서 A 전극에 양의 전압을 인가하지 않고, 앞서 설명한 것처럼 A 전극을 플로팅할 수도 있다. 그러면 A 전극의 전압이 양의 전 압 상태로 설정된다. 또한, 리셋 기간의 상승 기간 전체에서 A 전극을 양의 전압 상태로 하지 않고, 상승 기간의 일부에서만 A 전극을 양의 전압으로 설정할 수도 있다.
이 경우에 A 전극에 인가되는 양의 전압을 Va 전압과 동일하게 하면, 양의 전압을 인가하기 위한 추가적인 전원을 형성하지 않을 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
이상에서 설명한 바와 같이 본 발명의 실시예에 따르면, X 전극은 일정한 전압으로 바이어스 한 상태에서 Y 전극에만 구동 파형이 인가되므로 실질적으로 하나의 보드만으로 구동하는 통합 보드를 구현할 수 있으며, 이에 따라 단가가 절감된다.
또한, 본 발명의 실시예에 따르면 표시 패널을 구성하는 셀들을 전극 라인별로 구분하여 구동함으로써, 프레임-서브필드 방식으로 계조를 표현함에 있어서, 어드레스 기간과 유지기간 사이의 시간적인 갭을 최소화하여 유지기간에서 원활한 유지방전이 일어나도록 할 수 있다.
또한, 본 발명의 실시예에 따르면 짝수 번째 Y 전극의 어드레스 기간에 홀수 번째 Y 전극의 전압을 전압(VscH)보다 높게 유지함으로써 짝수 번째 Y 전극의 어드 레스 기간 초기에 홀수 번째 Y 전극에서 오방전이 일어나는 것을 방지할 수 있다.

Claims (14)

  1. 복수의 제1 전극, 복수의 제2 전극 및 상기 제1 전극과 제2 전극에 교차하는 방향으로 형성되는 복수의 제3 전극을 포함하며, 상기 제1, 제2 및 제3 전극에 의해 방전 셀이 형성되는 플라즈마 표시 장치에서 한 프레임을 복수의 서브필드로 분할하여 구동하는 구동 방법에 있어서,
    상기 복수의 제2 전극이 복수의 그룹으로 분할되고, 상기 서브필드는 상기 복수의 유지 기간과 상기 복수의 그룹에 각각 대응하는 복수의 어드레스 기간을 포함하고,
    상기 서브필드에서,
    상기 각 그룹의 어드레스 기간에서 상기 각 그룹의 셀 중에서 켜질 셀을 선택하는 단계, 그리고
    상기 복수의 유지 기간 중 인접한 두 개의 상기 어드레스 기간 사이에 위치하는 제1 유지기간에서, 상기 복수의 제1 전극에 제1 전압을 인가한 상태에서 상기 복수의 제2 전극에 상기 제1 전압보다 높은 제2 전압을 인가하여 상기 켜질 셀을 유지방전 시키는 단계를 포함하며,
    상기 각 그룹의 셀 중에서 켜질 셀을 선택하는 단계는,
    상기 복수의 어드레스 기간 중 상기 복수의 그룹 중 제1 그룹에 대한 제1 어드레스 기간에서, 상기 제1 그룹의 상기 제2 전극에 순차적으로 제1 주사 펄스를 인가하고 나머지 그룹의 상기 제2 전극에 상기 제1 전압보다 낮은 제3 전압을 인가 하는 단계, 그리고
    상기 복수의 어드레스 기간 중 상기 복수의 그룹 중 제2 그룹에 대한 제2 어드레스 기간에서, 상기 제1 그룹의 상기 제2 전극을 상기 제3 전압보다 높은 제4 전압으로 설정한 상태에서 상기 제2 그룹의 상기 제2 전극에 순차적으로 제2 주사 펄스를 인가하는 단계를 포함하는 플라즈마 표시 장치의 구동 방법.
  2. 제1항에 있어서,
    상기 제4 전압은 상기 제2 전압과 동일한 전압인 플라즈마 표시 장치의 구동 방법.
  3. 제1항에 있어서,
    상기 제4 전압은 상기 제1 전압과 동일한 전압인 플라즈마 표시 장치의 구동 방법.
  4. 제1항에 있어서,
    상기 제1 그룹의 상기 제2 전극을 상기 제4 전압으로 설정하는 단계는,
    상기 제2 어드레스 기간 직전의 상기 제1 유지 기간에서 상기 복수의 제2 전극에 상기 제2 전압이 인가된 상태에서 상기 제1 그룹의 상기 제2 전극을 플로팅하는 단계를 포함하는 플라즈마 표시 장치의 구동 방법.
  5. 제1항에 있어서,
    상기 제1 그룹의 상기 제2 전극을 상기 제4 전압으로 설정하는 단계는,
    상기 제2 어드레스 기간 직전의 상기 제1 유지 기간에서 상기 복수의 제2 전극 중 상기 제1 그룹의 상기 제2 전극의 전압을 상기 제2 전압에서 상기 제1 전압으로 낮춘 상태에서 상기 제1 그룹의 상기 제2 전극을 플로팅하는 단계를 포함하는 플라즈마 표시 장치의 구동 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 복수의 유지 기간 중 상기 서브필드의 마지막 어드레스 기간 이후에 위치하는 제2 유지 기간에서, 상기 복수의 제1 전극에 상기 제1 전압을 인가한 상태에서 상기 복수의 제2 전극에 상기 제2 전압과 상기 제1 전압보다 낮은 제5 전압을 교대로 인가하는 단계를 더 포함하는 플라즈마 표시 장치의 구동 방법.
  7. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 서브필드의 최초의 어드레스 기간 이전의 리셋 기간에서, 상기 복수의 제1 전극에 상기 제1 전압을 인가한 상태에서 상기 복수의 제2 전극의 전압을 제6 전압에서 제7 전압까지 점진적으로 감소시키는 단계를 더 포함하는 플라즈마 표시 장치의 구동 방법.
  8. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 전압은 접지 전압인 플라즈마 표시 장치의 구동 방법.
  9. 복수의 제1 전극, 복수의 제2 전극, 상기 복수의 제2 전극 및 상기 제1 전극과 제2 전극에 교차하는 방향으로 형성되는 복수의 제3 전극을 포함하며, 상기 제1, 제2 및 제3 전극에 의해 방전 셀이 형성되고, 상기 제1 전극이 제1 전압으로 바이어스 되어 있는 플라즈마 표시 패널,
    상기 복수의 제2 전극을 제1 및 제2 그룹으로 분할하고, 한 프레임을 복수의 서브필드로 분할하며, 상기 서브필드에서 상기 제1 및 제2 그룹에 각각 대응하는 제1 및 제2 어드레스 기간을 설정하고, 상기 제1 및 제2 어드레스 기간 사이에서 제1 유지 기간을 설정하며, 상기 제2 어드레스 기간 직후에 제2 유지 기간을 설정하는 제어부,
    상기 제1 어드레스 기간에서, 상기 제1 그룹의 상기 제2 전극에 순차적으로 제1 주사 펄스를 인가하고, 상기 제2 그룹의 상기 제2 전극에 제2 전압을 인가하고,
    상기 제2 어드레스 기간에서, 상기 제1 그룹의 상기 제2 전극에 상기 제2 전압보다 높은 제3 전압을 인가한 상태에서 상기 제2 그룹의 상기 제2 전극에 순차적으로 제2 주사 펄스를 인가하는 제1 구동부, 그리고
    상기 제1 유지 기간에서, 상기 복수의 제2 전극에 상기 제1 전압보다 높은 제4 전압을 인가하며,
    상기 제2 유지 기간에서, 상기 복수의 제2 전극에 상기 제4 전압과 상기 제1 전압보다 낮은 제5 전압을 교대로 인가하는 제2 구동부를 포함하는 플라즈마 표시 장치.
  10. 제9항에 있어서,
    상기 제1 구동부는,
    상기 제1 그룹의 상기 제2 전극에 출력단이 각각 전기적으로 연결되며, 제1단이 각각 상기 제2 전압을 공급하는 제1 전원에 전기적으로 연결되어 있는 복수의 제1 선택회로,
    상기 제2 그룹의 상기 제2 전극에 출력단이 각각 전기적으로 연결되며, 제1단이 각각 상기 제1 전원에 전기적으로 연결되어 있는 복수의 제2 선택회로, 그리고
    상기 복수의 제1 및 제2 선택회로의 제1단과 상기 제1 및 제2 주사 펄스에 대응하는 전압을 공급하는 제2 전원 사이에 전기적으로 연결되어 있는 제1 트랜지스터를 포함하고,
    상기 제2 구동부는,
    상기 제4 전압을 공급하는 제2 전원과 상기 복수의 제1 및 제2 선택회로의 제1단 사이에 전기적으로 연결되어 있는 제2 트랜지스터, 그리고
    상기 제5 전압을 공급하는 제3 전원과 상기 복수의 제1 및 제2 선택회로의 제1단 사이에 전기적으로 연결되어 있는 제3 트랜지스터를 포함하는 플라즈마 표시 장치.
  11. 제10항에 있어서,
    상기 복수의 제1 및 제2 선택회로 각각은 상기 출력단과 상기 제1단 사이에 연결되어 있는 제4 트랜지스터와, 상기 출력단과 상기 제2단 사이에 연결되어 있는 제5 트랜지스터를 포함하는 플라즈마 표시 장치.
  12. 제11항에 있어서,
    상기 제1 유지 기간에서, 상기 2 트랜지스터를 턴 온하고 상기 복수의 제1 및 제2 선택회로의 상기 제4 트랜지스터를 턴 오프하고 상기 제5 트랜지스터를 턴 온하여 상기 복수의 제2 전극에 상기 제4 전압을 인가한 상태에서, 상기 복수의 제1 선택회로의 상기 제5 트랜지스터를 턴 오프하여 상기 제1 그룹의 상기 제2 전극을 플로팅하며,
    상기 제2 어드레스 기간에서, 상기 복수의 제2 선택회로의 상기 제4 트랜지스터를 턴 온하고 상기 제5 트랜지스터를 턴 오프하여 상기 제2 그룹의 상기 제2 전극의 전압을 상기 제2 전압으로 낮추는 플라즈마 표시 장치.
  13. 제11항에 있어서,
    상기 제2 구동부는,
    상기 제1 전압을 공급하는 제4 전원과 상기 복수의 제1 및 제2 선택회로의 제1단 사이에 전기적으로 연결되어 있는 제6 트랜지스터를 더 포함하며,
    상기 제1 유지 기간에서, 상기 2 트랜지스터를 턴 온하고 상기 복수의 제1 및 제2 선택회로의 상기 제4 트랜지스터를 턴 오프하고 상기 제5 트랜지스터를 턴 온한 후에, 상기 제2 트랜지스터를 턴 오프하고 상기 제6 트랜지스터를 턴 온한 상태에서 상기 복수의 제1 선택회로의 상기 제5 트랜지스터를 턴 오프하여 상기 제1 그룹의 상기 제2 전극을 플로팅하며,
    상기 제2 어드레스 기간에서, 상기 복수의 제2 선택회로의 상기 제4 트랜지스터를 턴 온하고 상기 제5 트랜지스터를 턴 오프하여 상기 제2 그룹의 상기 제2 전극의 전압을 상기 제2 전압으로 낮추는 플라즈마 표시 장치.
  14. 제9항에 있어서,
    상기 제1 전압은 접지 전압인 플라즈마 표시 장치.
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