KR20100107799A - 투명 비휘발성 메모리 박막 트랜지스터 및 그의 제조 방법 - Google Patents

투명 비휘발성 메모리 박막 트랜지스터 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 투명 비휘발성 메모리 박막 트랜지스터에 대한 것으로, 이 소자는투명 기판 위에 형성되어 있는 소스 및 드레인 전극, 상기 소스 및 드레인 전극 및 상기 소스 및 드레인 전극 사이의 상기 투명 기판 위에 형성되어 있는 투명 반도체 박막, 상기 투명 반도체 박막 위에 형성되어 있는 유기 강유전체 박막, 그리고 상기 유기 강유전체 박막 위에 상기 투명 반도체 박막과 정렬하여 형성되어있는 게이트 전극을 포함한다. 따라서, 투명 비휘발성 메모리 박막 트랜지스터는 유기물 강유전체 박막과 산화물 반도체 박막을 사용하고, 상기 유기물 강유전체 박막 하부 및 상에 보조 절연막을 형성함으로써, 저온 공정이 가능하고 저렴하게 제작이 가능한 투명 비휘발성 메모리 소자를 실현할 수 있다.
투명, 비휘발성, 메모리, 유기 강유전체, 산화물 반도체

Description

투명 비휘발성 메모리 박막 트랜지스터 및 그의 제조 방법{THE TRANSPARENT NON-VOLATILE MEMORY THIN FILM TRANSISTOR AND THE MANUFACTURING METHOD THEREOF}
본 발명은 투명 비휘발성 메모리 박막 트랜지스터에 관한 것으로, 더욱 상세하게는 박막 트랜지스터의 게이트 스택을 구성하는 각 구성 요소의 물성 및 소재 선택을 최적화함으로써, 소자가 가시광 영역에서 투명하며, 저온 공정, 저전압 동작, 고속 동작 신뢰성의 실현이 가능한 비휘발성 메모리 박막 트랜지스터의 구조 및 그 제조 방법에 관한 것이다.
본 발명은 지식경제부 및 정보통신연구진흥원의 IT원천기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-079-03, 과제명: 투명전자소자를 이용한 스마트창].
현재까지의 전자 산업은 실리콘 소재를 기반으로 한 소재 및 소자 기술의 진보를 통해 발전해왔다. 이 분야를 구성하는 전자 부품은 수많은 실리콘 단위 소자로 이루어져 있으며, 부품의 성능을 향상시키기 위해 소자의 미세화를 통해 가급적 많은 수의 소자를 가능한 한 작은 면적에 집적하는 방법을 채용하고 있다.
한편, 2000년 이후 전자 산업의 기술 발전 경향은 과거와는 조금 다른 방향으로 전개되고 있음을 알 수 있는데, 상기 기술한 실리콘 전자의 경향을 추종하는 분야와 지금까지는 존재하지 않던 새로운 개념이 도입된 신규 분야가 공존하는 형태로 발전하기 시작한 점이다.
새로운 개념이 도입된 신규 분야란 구체적으로 다음과 같은 특징을 가진다. 첫 번째는 기존의 실리콘 전자가 가지던 단단하고 깨지기 쉽다는 성질을 벗어나, 유연성을 가진 기판 위에 전자 소자 및 시스템을 제작하는 경향이다. 두 번째는 기존의 실리콘 기판 위에 또는 실리콘 소재를 기반으로 제작되는 소자가 가시광 영역에서 불투명하다는 성질을 벗어나, 투명한 전자 소자 및 시스템을 제작하는 경향이다. 이러한 두 가지 경향은 최근 소비자들의 요구가 점차 세분화되고 다양화되면서, 기존의 소자 개념으로는 대응이 불가능한 상황이 발생하고 있다는 점 및 개인 휴대기기가 급속하게 증가하고 멀티미디어 컨텐츠가 탑재된 세트 어플리케이션이 속속 등장하고 있다는 점과 밀접한 관련이 있다.
즉, 지금까지 고성능을 달성하기 위해 발전해 온 실리콘 전자에 대한 요구 이외에, 저비용, 일회용, 휴대성, 디자인 지향, 웰빙 지향 등과 같은 키워드를 실현하기 위한 새로운 전자에 대한 개념이 요청되고 있는 상황이다. 상기 첫 번째 분야는 유연 기판을 사용한다는 점에서 플렉서블 전자로 언급되고 있으며, 상기 두 번째 분야는 시스템이 투명하다는 점에서 투명 전자로 언급되고 있다. 최근 이 두 가지 분야의 기술 발전이 학계 및 산업계에서 매우 빠른 속도로 이루어지고 있으며, 센서, 디스플레이, 전자회로, 전지 등 다양한 어플리케이션 실현을 목표로 연 구 개발이 진행 중이다.
상기 언급한 투명 전자 분야의 경우, 투명 박막 트랜지스터 기술 및 상기 소자를 구동회로로 사용하는 투명 디스플레이 기술이 빠른 속도로 개발되어 실용화를 위한 기술 성숙도 제고와 타겟 어플리케이션의 고안 단계에 진입해 있는 상태이며, 상기 투명 트랜지스터를 이용하여 투명 전자회로를 다양한 기판 위에 구현하기 위한 기술 개발이 진행되고 있는 상황이다.
이처럼 정보의 표시와 처리를 투명한 소자를 이용하여 구현하고자 하는 기술 개발이 비교적 활발하게 진행되고 있는 반면, 정보의 저장을 위한 메모리 소자의 경우, 관련 기술의 개발이 매우 뒤쳐진 형편이다. 물론 정보 저장 소자인 메모리 소자의 경우, 시스템 외부에 장착하여 소정의 기능을 실현할 수 있기 때문에 정보 표시 및 처리 소자에 비해 투명성의 확보 필요성이 상대적으로 적은 것은 사실이나, 만약 적절한 성능을 갖는 비휘발성 투명 메모리 소자를 시스템 내부에 탑재하여 제작할 수 있다면, 소자 기능 운용 및 소비전력 측면은 물론 실장 측면에서의 저비용화를 촉진시킴으로써 매우 새로운 기능을 갖는 시스템이 출현할 수 있을 것으로 기대된다.
투명 전자 시스템에 요구되는 메모리 소자의 요구 사항은 다음과 같다.
첫 번째 요구 사항은 메모리의 저장 형태가 비휘발성이어야 한다는 점이다. 일반적으로 메모리는 휘발성 메모리와 비휘발성 메모리가 있으나, 휘발성 메모리가 전원이 공급되는 경우에만 정보를 저장하는 데 비해, 비휘발성 메모리는 전원이 차단된 상황에서도 정보의 저장이 가능한 것이 특징이다. 상기 투명 전자가 구현할 시스템은 언제나 전원이 공급되는 스탠드얼론형 전자기기는 물론, 모바일 기능이 강조된 디자인 지향의 어플리케이션이 될 가능성이 높기 때문에, 전지의 수명을 연장하고 대규모 데이터를 저장할 수 있는 능력을 보유한다는 측면에서 비휘발성 정보 저장의 기능이 요구된다.
두 번째 요구 사항은 동작 전압이 소정의 범위 안에 있어야 한다는 점이다. 투명성만을 강조한 나머지 메모리 동작에 요구되는 동작 전압이 너무 큰 경우, 시스템 전체에 무리가 될 뿐만 아니라 굳이 메모리 소자를 시스템 또는 집적 회로 내부에 탑재해야 할 필요를 상실하게 된다. 아울러 함께 사용하는 모듈의 동작 전압 범위에서 안정적인 동작을 확보할 필요가 있다.
세 번째 요구 사항은 소자의 크기가 너무 크지 않아야 한다는 점이다. 투명 전자 시스템에 사용하게 될 투명 메모리 소자는 단순히 정보를 저장하는 기능뿐만 아니라, 시스템 내부에서 내장형 메모리 소자로서 추가적인 기능을 담당하는 것이 보다 바람직하기 때문에 가급적 소자의 크기를 줄여 전체 시스템의 크기를 너무 크게 하지 않아야 할 필요가 있다.
네 번째 요구 사항은 시스템의 동작 요구에 적합한 소자 안정성을 확보해야 한다는 점이다. 비휘발성 메모리 소자에서 일반적으로 요구되는 소자의 신뢰성 항목은 다음과 같다.
첫 번째는 반복 기록 동작에 대한 내성인데, 몇 번까지 반복적으로 정보를 재 기록할 수 있을까에 대한 것이다. 두 번째는 메모리 리텐션 특성인데, 저장해 놓은 정보가 얼마나 오랫동안 지속될 것인가에 대한 것이다. 세 번째는 환경 내성 인데, 고온 또는 다습한 환경에서 저장된 정보를 잘 보존할 수 있는가에 대한 것이다. 상기 투명 전자 장치에서 사용하게 될 투명 메모리 소자의 경우, 일반적으로 실리콘 전자에서 요구되는 고성능의 신뢰성 특성을 만족해야 할 필요는 없으나, 해당 어플리케이션에서 요구하는 정도의 신뢰성 사양을 만족해야 하는 것은 당연하다.
지금까지 투명성을 가진 비휘발성 메모리 소자에 대해서는 몇 가지 보고예가 있으나, 메모리 동작을 구성하는 동작 원리는 서로 상이하다. 대표적인 방법으로는 다음의 세 가지를 들 수 있는 데 각각의 동작 원리의 간단한 내용과 장단점은 다음과 같다.
첫 번째 방법은 밴드갭이 비교적 큰 투명한 산화물 소재를 이용하고, 이 산화물 박막이 전압의 인가에 따라 저항이 바뀌는 특성을 이용하는 방법이다. 일반적으로 이 방법은 산화물 저항형 메모리로 불리는 것으로서, 일반 실리콘 전자 분야에서도 플래시메모리를 대체할 차세대 비휘발성 메모리 기술 후보로 거론되고 있는 방법이다. 상기 투명 전자에서 이용하기 위해서는 전체 소자를 구성하는 구성 요소가 모두 투명 소재로 이루어질 필요가 있기 때문에 저항형 메모리의 핵심 구성 요소인 산화물 박막은 밴드갭이 크면서도 인가 전압의 크기나 방향에 따라 큰 폭의 저항 변화를 경험하는 소재를 사용할 필요가 있다. 상기 산화물 저항형 메모리 소자는 소자 구조가 비교적 간단하여 전체 메모리를 구성하는 면적을 크게 줄일 수 있는 장점을 가지고 있는 반면, 인가 전압의 크기나 방향에 따라 저항이 변화하는 원리 자체가 아직 완전히 규명되지 않았을뿐만 아니라, 상하부 전극 구성 물질의 변경에 따라 큰 폭의 특성 변화를 경험하는 것으로 알려져 있다. 즉, 소자 간의 특성 균일도를 확보하기 어렵고, 공정 변화에 대한 소자 특성 변화를 예측하기 어려우며, 동작 원리가 명확하지 않기 때문에 시스템 내장형 메모리로서는 채택하기 어렵다는 단점을 가지고 있다.
두 번째 방법은 소자의 특정 부분에 전하를 충전할 수 있는 영역을 마련하여, 인가 전압의 크기와 방향에 따라 트랜지스터의 문턱 전압을 변경함으로써 메모리 동작을 구현하는 방법이다. 전하의 충전 영역은 트랜지스터 게이트 부분의 일부를 구성하는 박막일 수도 있고, 나노 크기의 나노점일 수도 있다. 일반적으로 이 방법 역시 기존의 실리콘 전자에서 차세대 플래시메모리 기술의 일부로서 개발된 것으로 나노플로팅게이트 메모리라고 불리는 방법이다. 이 소자는 투명 박막 트랜지스터의 구조를 그대로 사용하면서 게이트 스택의 일부 영역에 상기 전하 충전 영역을 마련하는 공정을 추가함으로써 비교적 간단하게 소자를 제작할 수는 있으나, 반도체 소재로서 산화물을 이용하고 있어 실리콘 반도체를 이용하는 경우에 비해 전하의 저장을 정량적으로 정확하게 제어하기 매우 어려우며, 축적층과 공핍층을 사용하는 산화물 반도체 박막 트랜지스터의 구동 상의 특징 때문에 저전압화를 달성하기 어렵다는 단점을 가진다.
세 번째 방법은 박막 트랜지스터를 구성하는 게이트 절연막 소재로서 강유전체 박막을 이용하고, 강유전체 박막이 가지는 잔류 분극 특성을 이용하여 전압의 인가 방향에 따라 트랜지스터의 문턱 전압을 변경함으로써 메모리 동작을 구현하는 방법이다. 일반적으로 이 방법 역시 기존의 실리콘 전자에서 차세대 비휘발성 메모 리 기술의 일부로 개발된 것으로서 트랜지스터형 강유전체 메모리로 언급되는 방법이다. 이 소자 역시 투명 박막 트랜지스터의 구조를 그대로 사용하면서 게이트 절연막 공정만을 강유전체 박막 형성 공정으로 대체함으로써 매우 간단하게 소자를 제작할 수 있다. 또한 강유전체의 잔류 분극을 이용한다는 비교적 물리적으로 예측 가능한 정확한 동작 원리를 이용하기 때문에 소자를 설계하는 데 있어서 장점을 가지고 있다. 그러나, 이 소자의 단점으로는 강유전체 박막의 선정과 관련이 있는데, 산화물 기반의 강유전체 박막을 사용하는 경우, 박막을 결정화시켜야만 소정의 강유전 특성을 소자 동작에 사용할 수 있으나, 산화물 기반 강유전체 박막의 결정화 온도는 대체로 500oC 이상인 경우가 많아, 주로 300oC 이하의 온도에서 제작되는 투명 산화물 반도체와의 공정 정합성에 문제가 있다. 또한 유기 강유전체 박막을 사용할 수도 있는 데, 유기 강유전체 박막은 대체적으로 전기적인 누설 전류가 커서 박막화가 어렵고 소자에 적용하기 곤란하다는 단점을 가지고 있다.
본 발명이 이루고자 하는 기술적 과제는 투명 전자 시스템 분야에 적용 가능한 투명 비휘발성 메모리 트랜지스터에서, 유기 강유전체 박막 및 산화물 반도체 박막을 적용하면서, 투명 비휘발성 메모리 트랜지스터의 공정 온도 절감과 공정 정합성 확보를 위한 투명 비휘발성 메모리 트랜지스터의 구조와 그 제조 방법을 제공하는 것이다.
또한 본 발명이 이루고자 하는 다른 기술적 과제는 투명 비휘발성 메모리 트랜지스터를 투명 전자 시스템 분야에 적용하는 데 있어서, 동작 전압의 절감과 동작 신뢰성의 향상을 위해 트랜지스터의 게이트 절연막의 적층 구조 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 투명 비휘발성 메모리 박막 트랜지스터는 투명 기판 위에 형성되어 있는 소스 및 드레인 전극, 상기 소스 및 드레인 전극 및 상기 소스 및 드레인 전극 사이의 상기 투명 기판 위에 형성되어 있는 투명 반도체 박막, 상기 투명 반도체 박막 위에 형성되어 있는 유기 강유전체 박막, 그리고 상기 유기 강유전체 박막 위에 상기 투명 반도체 박막과 정렬하여 형성되어있는 게이트 전극을 포함한다.
상기 투명 반도체 박막 위에 형성되어 있는 제1 보조 절연막을 더 포함할 수있다.
상기 유기 강유전체 박막 위에 형성되어 있는 제2 보조 절연막을 더 포함할 수 있다.
상기 소스 및 드레인 전극은 투명한 전도성 산화물 박막으로 형성될 수 있다.
상기 투명 반도체 박막은 투명한 산화물 반도체 박막으로 형성될 수 있다.
상기 산화물 반도체 박막은 아연 산화물 (ZnO), 인듐-갈륨-아연 산화물 (In-Ga-Zn-O), 아연-주석 산화물 (Zn-Sn-O) 및 아연, 인듐, 갈륨, 주석, 알루미늄 중 적어도 두 개의 원소가 포함되는 산화물을 포함할 수 있다.
상기 유기 강유전체 박막은 poly(vinylidene fluoride-trifluorotethylene) [P(VDF -TrFE)]의 공중합체로 구성될 수 있다.
상기 유기 강유전체 박막은 상기 상기 소스 및 드레인 전극을 노출하는 비아홀을 포함하며, 상기 비아홀을 매립하며 상기 유기 강유전체 박막 위에 형성되어 있는 패드를 더 포함할 수 있다.
상기 제1 보조 절연막 또는 제2 보조 절연막은 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘산질화막(SiON) 등의 실리콘 계열 절연막과 알루미늄 산화막 (Al2O3), 하프늄 산화막 (HfO2), 지르코늄 산화막 (ZrO2), 마그네슘 산화막 (MgO), 티타늄 산화막 (TiO2), 탄탈륨 산화막 (Ta2O5), 란타늄 산화막 (La2O3), 스트론튬-티타늄 산화막 (SrTiO3) 및 상기 산화물을 구성하는 금속 원소와 실리콘이 혼합된 실리케이트 절연막으로 구성될 수 있다.
한편, 본 발명에 따른 투명 비휘발성 메모리 박막 트랜지스터의 제조 방법은 투명 기판 상에 소스 및 드레인 전극을 형성하는 단계, 상기 소스 및 드레인 전극 상의 일부와 상기 소스 및 드레인 전극 사이의 기판 상에 투명 반도체 박막을 형성하는 단계, 상기 투명 반도체 박막 상에 유기 강유전체 박막을 형성하는 단계, 그리고 상기 유기 강유전체 박막 상에 상기 투명 반도체 박막과 정렬하여 게이트 전극을 형성하는 단계를 포함한다.
상기 투명 반도체 박막 상에 제1 보조 절연막을 형성하는 단계 및 상기 제1 보조 절연막과 상기 투명 반도체 박막을 패터닝하여 게이트 영역을정의하는 단계를 더 포함할 수 있다.
상기 유기 강유전체 박막 상에 제2 보조 절연막을 형성하는 단계, 및 상기 제2 보조 절연막과 상기 유기 강유전체 박막에 상기 소스 및 드레인 전극을 노출하는 비아홀을 형성하는 단계를 더 포함할 수 있다.
상기 소스 및 드레인 전극은 투명한 전도성 산화물 박막으로 형성할 수 있다.
상기 투명 반도체 박막을 투명한 산화물 반도체로 형성할 수 있다.
상기 투명 반도체 박막의 두께는 5nm 이상 20nm 이하의 범위에서 형성할 수 있다.
상기 유기 강유전체 박막은 poly(vinylidene fluoride-trifluorotethylene) [P(VDF -TrFE)]의 공중합체로 형성할 수 있다.
상기 유기 강유전체 박막은 스핀 코팅 방법에 의해 형성할 수 있다.
상기 유기 강유전체 박막은 120oC 내지 200oC의 온도 범위에서 결정화할 수있다.
상기 유기 강유전체 박막의 두께는 20nm 이상 200nm 이하의 범위에서 형성할수 있다.
상기 제1 보조 절연막 및 상기 제2 보조 절연막의 두께의 합은 3nm 이상 10 nm 이하의 범위에서 형성할 수 있다.
상기 제1 보조 절연막 및 상기 제2 보조 절연막의 비유전율은 20 이상으로 형성할 수 있다.
본 발명에 따르면, 투명 비휘발성 메모리 박막 트랜지스터는 유기물 강유전체 박막과 산화물 반도체 박막을 사용하고, 상기 유기물 강유전체 박막 하부 및 상에 보조 절연막을 형성함으로써, 저온 공정이 가능하고 저렴하게 제작이 가능한 투명 비휘발성 메모리 소자를 실현할 수 있다. 또한, 소자의 보조 게이트 절연막 및 산화물 반도체층의 물성 및 두께를 최적화 하는 방법을 제공함으로써, 동작 전압 절감 및 동작 신뢰성 향상에 크게 기여할 수 있다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명은 강유전체 게이트 절연막을 포함하는 박막 트랜지스터를 제시한다.
즉, 본 발명에서는 강유전체 게이트 절연막을 사용한 산화물 반도체 박막 트랜지스터를 기본 구조로 투명 전자 시스템에 적합한 투명 비휘발성 메모리 소자의 최적 구조와 그 제조 방법을 제공한다.
투명성을 확보하면서 건전한 동작 특성을 갖는 비휘발성 메모리 소자를 제작하기 위해서는 다음과 같은 기술적인 이슈를 해결해야 한다.
첫째는 소자의 제작 과정에 있어서 공정 온도를 충분히 낮추어야 한다는 점이다. 투명 전자 시스템의 경우, 사용 기판은 유리 기판이거나 투명성이 확보된 플라스틱 기판을 사용하게 된다. 그러나 이들 소재는 너무 높은 온도에서 변형되어 기판으로서의 역할을 할 수 없게 되기 때문에 전체 소자의 제작 공정은 기판이 견딜 수 있는 공정 이하로 제어되어야 할 필요가 있다. 강유전체 박막을 게이트 절연막으로 사용하여 비휘발성 메모리 동작을 실현하는 경우, 특히, 강유전체 박막으로 산화물 강유전체를 채용하는 경우, 앞서도 언급한 바와 같이 높은 결정화 온도 때문에 플라스틱 기판은 물론, 유리 기판에서도 소정의 공정을 진행하기 어렵다. 또한 소자 구조에 따라 달라지기는 하나, 박막 트랜지스터를 구성하는 투명 전극 산화물 및 산화물 반도체 소재 역시 고온에서 자신의 전기적인 특성이 변화하기 때문에 강유전체 박막의 결정화 과정이 너무 고온을 요구하는 경우, 트랜지스터 동작 특성 자체를 확보하기 어려울 수 있다. 이 문제를 해결하는 방법으로는, 산화물 강유전체 박막을 사용하되, 기판 또는 박막 트랜지스터의 기타 소재가 견딜 수 있는 온도 범위에서 결정화 공정이 가능한 소재에 한정하여 해당 소재를 메모리 동작을 위한 강유전체 게이트 절연막으로 사용하거나, 비교적 결정화 온도가 낮은 유기 강 유전체 박막을 채용하여 소자를 제작하는 것이 바람직하다.
둘째는 소자 제조 공정 정합성을 확보해야 한다는 점이다. 본 발명에 따른 트랜지스터를 제작하기 위해서는 패턴의 형성을 위한 리소그래피 공정이 필연적으로 포함된다. 상기 리소그래피 공정에서는 패턴 형성을 위한 포토레지스트, 레지스트 현상액, 레지스트 박리액 등 다양한 약품을 사용하게 되며, 경우에 따라서는 플라즈마 등을 적용하여 박막의 일부분을 제거하거나 특정한 모양으로 패터닝하는 공정을 수행해야 할 필요가 있다. 강유전체 박막 소재에 따라 전체 메모리 트랜지스터의 공정 과정에서 열화되지 않는 적합한 공정 조건을 확보하는 것은 매우 중요하다.
세째는 메모리 소자의 동작 전압을 낮추어야 한다는 점이다. 현재 보고되고 있는 유기 강유전체 게이트 절연막을 포함하는 메모리 소자는, 반도체 소재의 종류와 관계없이 매우 높은 동작 전압 특성을 보이고 있는 것이 특징이다.
그 이유로는 다음의 세 가지를 생각할 수 있다.
첫번째는 유기 강유전체의 막 두께가 얇은 경우 전기적인 누설 전류가 너무 커져서 전기적으로 절연막의 역할을 하지 못하며 같은 이유로 메모리 동작 특성을 나타낼 수 없기 때문에 박막의 두께를 늘리는 경우가 일반적이다. 그 결과, 유기 강유전체 박막의 강유전 특성 발현을 위해 인가해야 할 전압의 크기가 늘어나 전체적으로 소자의 동작 전압이 커지는 것이다.
두번째는 유기 강유전체인 poly(vinylidene fluoride-trifluorotethylene) [P(VDF-TrFE)]의 경우, 강유전 특성을 나타내는 분극이 반전하는 데 필요한 항전계 (coercive field)의 값이 산화물 강유전체 박막에 비해 매우 커서 메모리 동작 과정에서 온 오프 동작을 반복하는 데 비교적 큰 전압이 소요되기 때문이다.
세번째는 투명 비휘발성 메모리 소자에 산화물 반도체를 사용하는 경우, 산화물 반도체는 축적층과 공핍층에서 동작하기 때문에 축적층과 반전층에서 동작하는 일반 실리콘 기반 트랜지스터에 비해 메모리 동작 과정에 필요한 동작 전압이 증가하는 경향이 있다.
본 발명에 따른 투명 비휘발성 메모리 박막 트랜지스터를 구현하기 위한 네 번째 기술적인 이슈는 소자의 동작 신뢰성이 향상될 수 있도록 소자 구조를 설계해야 한다는 점이다. 앞에서 언급한 바와 같이 비휘발성 메모리 소자는 몇 가지 동작 신뢰성 항목을 만족해야 한다. 그 중에서도 특히 트랜지스터형 강유전체 메모리 소자는 메모리 리텐션 특성에 매우 취약한 것으로 알려져 있다. 그 이유에 대해서는 이후의 발명의 상세한 설명 부분에서 도면과 함께 기술하기로 하겠으나, 상기 메모리 리텐션 특성은 실제로 상기 비휘발성 메모리 소자를 안정적으로 사용할 수 있는 시간을 결정하는 특성이기 때문에 상기 투명 전자 시스템의 종류 및 사용 방법에 따라 정확한 설계가 이루어져 하는 것은 당연하다. 다행스러운 것은 앞서 언급한 바와 같이 강유전체 박막을 게이트 절연막으로 사용하는 본 발명에 따른 비휘발성 메모리 소자의 동작 원리를 잘 이용하면, 가능한 범위에서 메모리 리텐션 시간을 연장시킬 수 있는 설계 지침을 확보할 수 있으며, 이러한 방법의 제공은 투명 비휘발성 메모리 소자의 실용화 측면에서 매우 중요하다. 아울러, 지금까지 보고된 유사 소자의 특성을 살펴보면, 측정된 소자의 특성이 과연 강유전체 박막의 잔류 분 극 현상에 따라 도출된 것인가를 확인할 수 없는 것들이 많아, 소자의 안정성을 포함한 정확한 설계 지침의 확보 및 제작 소자의 동작 특성과의 정합성 확인이 매우 중요하다고 할 수 있다.
따라서, 본 발명에 따른 투명 비휘발성 메모리 트랜지스터는 유기 강유전체 박막을 게이트 절연막으로 이용하고 투명 산화물 반도체를 반도체 박막으로 이용하면서, 저온 공정, 저전압, 고신뢰성의 기능을 갖는 투명 비휘발성 메모리 소자를 제작하고자 한다.
이를 위하여, 다음의 두 가지 사항을 고려한 소자의 구조 및 제조 방법을 적용하는 것이 바람직하다.
첫 번째 사항은 본 발명에 따른 투명 비휘발성 메모리 박막 트랜지스터의 구현을 위해 유기 강유전체 박막과 산화물 반도체 박막을 포함하면서 저온 공정이 가능하도록 유기 강유전체 박막 소재 및 산화물 반도체 박막 소재가 적절한 조합으로 선택되어야 한다는 점이다. 또한 상기 유기 강유전체 박막의 가공 공정 및 상 전극의 형성 공정에서 상기 유기 강유전체 박막이 손상을 입지 않도록 본 발명에 따른 투명 비휘발성 메모리 소자의 제조 방법이 확립되어야 한다는 점이다. 따라서 본 발명에서는 상기 첫 번째 사항을 달성하기 위한 유력한 소자 제조 방법으로서, 유기 강유전체 소재는 P(VDF-TrFE)를 적용하고, 상기 유기 강유전체 박막 상에 극박 무기 보조 절연막을 형성하는 것을 포함하는 본 발명에 따른 투명 비휘발성 메모리 소자 구조 및 제조 방법을 제공하고자 한다.
두 번째 사항은 본 발명에 따른 투명 비휘발성 메모리 박막 트랜지스터 구조 가 유기 강유전체 박막 및 산화물 반도체 박막을 각각 게이트 절연막과 반도체로서 사용하면서 소자의 저전압 동작과 고신뢰성 동작이 가능하도록 설계되어야 한다는 점이다. 유기 강유전체 박막의 두께를 줄여 실효 인가 전압을 감소시키면서도 게이트 스택 전체에 과도한 누설 전류가 발생하지 않도록 하기 위해서는 동작 전압이 너무 커지지 않는 범위에서 누설 전류의 발생을 막을 수 있는 보조 절연막을 형성하는 것이 바람직하다. 또한 본 발명에 따른 투명 비휘발성 메모리 소자는 트랜지스터의 게이트 스택을 구성하는 각 구성층의 두께, 유전율 및 기타 전기적 물성에 따라 동작 전압과 메모리 리텐션 특성이 크게 달라지는 특징을 가지고 있다. 따라서 본 발명에서는 상기 두 번째 사항을 달성하기 위한 유력한 소자 구조로서, 상기 산화물 반도체 박막 상에 극박 무기 보조 절연막을 형성하는 것을 포함하고, 상기 보조 절연막의 막 두께, 유전율, 상기 산화물 반도체 박막의 막 두께, 캐리어 농도 등이 적절한 범위에서 제어되는 것을 특징으로 하는 투명 비휘발성 메모리 소자 구조 및 제조 방법을 제공하고자 한다.
이하에서는 도 1 및 도 2를 참고하여 본 발명에 따른 투명 비휘발성 메모리 박막 트랜지스터의 구조 및 제조 방법을 상세히 설명한다.
도 1은 본 발명에 따른 투명 비휘발성 메모리 박막 트랜지스터의 구조를 나타내는 단면도이고, 도 2는 도 1의 트랜지스터를 제조하는 과정을 설명하는 공정도이다.
도 1을 참고하면, 본 발명에 따른 투명 비휘발성 메모리 박막 트랜지스터는 기판(100), 소스 및 드레인 전극(102), 산화물 반도체 박막(104), 제1 보조 절연 막(106), 유기 강유전체 박막(108), 제2 보조 절연막(110), 비아 홀(112), 소스 및 드레인 전극 패드(114) 및 게이트 전극(116)을 포함한다.
기판(100)은 소자의 투명성을 확보하기 위하여 유리 기판 또는 플라스틱 기판일 수 있다.
기판(100) 상에는 소스 및 드레인 전극(102)이 형성된다. 소스 및 드레인 전극(102)은 투명한 전도성 산화물 박막으로 형성되는 것이 바람직하며, 대표적으로는 인듐-주석 산화물(ITO)로 구성할 수 있지만, 충분히 낮은 저항을 가지면서 충분한 투명도 특성을 가진 전도성 산화물 박막 소재로 구성할 수 있다. 소스 및 드레인 전극(102)은 기판(100) 상에서 전기적으로 분리된 두 개의 영역에 형성되며 소스 및 드레인 전극(102) 패턴의 폭과 각 패턴 사이의 거리가 본 발명에 따른 투명 비휘발성 메모리 박막 트랜지스터의 채널 폭 및 길이로 정의된다.
상기 소스 및 드레인 전극(102) 및 패터닝 되어 있는 소스 및 드레인 전극(102) 사이의 기판(100) 상에는 본 발명에 따른 투명 비휘발성 메모리 박막 트랜지스터의 반도체 역할을 하는 산화물 반도체 박막(104)이 형성된다.
산화물 반도체 박막(104)은 밴드갭이 넓어 투명한 성질을 가지는 산화물이면서 전기적으로 반도체의 성질을 갖는 다양한 산화물 재료를 사용할 수 있다. 대표적으로는, 아연 산화물(ZnO), 인듐-갈륨-아연 산화물(In-Ga-Zn-O), 아연-주석 산화물(Zn-Sn-O) 등이 있으며, 아연, 인듐, 갈륨, 주석, 알루미늄 중 적어도 두 개 이상의 원소가 포함되어 형성되는 산화물과, 경우에 따라서는 상기 산화물 재료에 다양한 원소가 도핑된 재료를 포함할 수 있다.
산화물 반도체 박막(104) 상에는 제1 보조 절연막(106)이 형성된다. 제1 보조 절연막(106)의 역할은 다음과 같다.
첫째는 산화물 반도체 박막(104) 상에 형성되어 후속으로 이루어질 식각 공정을 통한 산화물 반도체 박막(104)의 패터닝 공정 및 식각 마스크 제거 공정에서 산화물 반도체 박막(104)이 받을 수 있는 공정 열화 현상을 억제하는 역할이다. 즉, 제1 보조 절연막(106)의 첫 번째 역할은 본 발명에 따른 투명 비휘발성 메모리 박막 트랜지스터의 실현에 있어서 반도체의 역할을 하는 구성 요소인 산화물 반도체 박막(104)의 양호한 동작 특성을 확보하기 위한 것이다. 두번째는 후속 공정에서 형성될 유기 강유전체 절연막의 누설 전류 성분을 효과적으로 억제하는 전기적 버퍼층의 역할이다. 앞서 설명한 바와 같이, 유기 강유전체 박막은 그 소재의 특성상 박막화 할수록 누설 전류가 크게 증가하는 것으로 알려져 있다. 이러한 특성은 본 발명에 따른 투명 비휘발성 메모리 박막 트랜지스터의 양호한 동작 특성 확보를 크게 위협하는 것으로서, 이를 효과적으로 제어하기 위한 방법을 마련하는 것이 매우 중요하다. 본 발명은 후속 공정에서 형성될 유기 강유전체 박막과 산화물 반도체 박막(104) 사이에 제1 보조 절연막(106)을 삽입하여 누설 전류를 방지한다.
제1 보조 절연막(106)을 구성하는 재료는 대표적으로 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘산질화막(SiON) 등의 실리콘 계열 절연막과 알루미늄 산화막 (Al2O3), 하프늄 산화막 (HfO2), 지르코늄 산화막 (ZrO2), 마그네슘 산화막 (MgO), 티타늄 산화막 (TiO2), 탄탈륨 산화막 (Ta2O5), 란타늄 산화막 (La2O3), 스트 론튬-티타늄 산화막 (SrTiO3) 및 상기 산화물을 구성하는 금속 원소와 실리콘이 혼합된 실리케이트 절연막 등이 될 수 있으며, 일반적인 박막 트랜지스터의 제작에 있어서 게이트 절연막 재료로 사용 가능한 절연막 소재들을 사용할 수 있다.
제1 보조 절연막(106)을 구성하는 재료의 선택에 있어서는 다음의 세 가지 사항을 고려해야 한다.
첫 번째는 제1 보조 절연막(106)이 산화물 반도체 박막(104)의 식각 공정에서 경험하게 될 공정 열화 현상을 충분히 억제할 수 있는 재료가 바람직하다. 두 번째는 산화물 반도체 박막(104)의 식각 공정 이후에 있어서도 후속 공정에서 형성될 유기 강유전체 박막의 누설 전류를 충분히 억제할 수 있는 전기적 절연 특성을 보유한 재료가 바람직하다. 세 번째는 제1 보조 절연막(106)의 도입에 의해 본 발명에 따른 투명 비휘발성 메모리 트랜지스터의 동작 전압 상승을 최소한으로 억제할 수 있는 재료가 바람직하다. 제1 보조 절연막(106)의 도입에 의해 본 발명에 따른 투명 비휘발성 메모리 트랜지스터의 동작 전압이 상승하게 되는 원인과 이를 막기 위해 재료에 요구되는 물성에 대해서는 뒤에서 도 5, 도 7 및 도 8을 통해 더욱 자세하게 설명하기로 한다.
제1 보조 절연막(106)의 두께의 선택에 있어서는 다음의 두 가지 사항을 고려해야 한다. 첫 번째는 제1 보조 절연막(106)의 두께가 너무 얇아 산화물 반도체 박막(104)의 식각 공정에서 공정 열화 억제 효과를 방해하지 않아야 한다. 또한, 유기 강유전체 박막의 누설 전류를 충분히 억제해야 한다. 두 번째는 제1 보조 절 연막(106)의 두께가 너무 두꺼워 본 발명에 따른 투명 비휘발성 메모리 박막 트랜지스터의 동작 전압이 너무 높아져서는 안된다. 제1 보조 절연막(106)의 두께 변화에 대한 소자의 동작 전압 변화와 가장 바람직한 제1 보조 절연막(106) 두께 범위는, 본 발명에 따른 소자 구조의 특징을 결정하는 매우 중요한 사항이므로 뒤에서 도 7을 통해 더욱 자세하게 설명하기로 한다.
제1 보조 절연막(106) 및 산화물 반도체 박막(104)은 패터닝 공정을 통해 소스 및 드레인 전극(102) 사이, 즉 게이트 채널 부분에 형성된다.
패터닝된 제1 보조 절연막(106) 및 소스 및 드레인 전극(102) 상에는 유기 강유전체 박막(108)이 형성된다. 유기 강유전체 박막(108)은 유기 소재 즉 저분자 또는 고분자의 유기물 재료이며, 전압의 인가에 따라 잔류 분극 현상을 보이는 강유전 특성을 가지는 소재로 구성된다.
대표적인 재료로는 poly(vinylidene fluoride) [P(VDF)] 및 P(VDF)에 적절한 비율의 Trifluorotethylene (TrFE)가 혼합된 공중합체인 P(VDF-TrFE)로 구성될 수 있다. P(VDF)와 TrFE의 혼합 조성 범위는 상기 소재가 강유전 특성을 나타내는 범위 내에서 조절될 수 있으며 일반적으로는 P(VDF)가 55% 이상 포함되는 것을 특징으로 한다. 한편, 상기 혼합 조성은 유기 강유전체 박막(108)의 누설 전류 특성 및 강유전 특성을 최적화 하기 위해 적절한 형태로 조절될 수 있다.
유기 강유전체 박막(108)의 두께의 선택에 있어서는 다음의 두 가지 사항을 고려해야 한다. 첫 번째는, 본 발명에 따른 투명 비휘발성 메모리 박막 트랜지스터의 동작 전압을 낮추는 방향으로 선택되는 것이 바람직하다. 이를 위해서는 상대적 으로 낮은 인가 전압에서도 용이하게 분극의 반전이 가능하도록 가능한 유기 강유전체 박막(108)의 두께를 줄이는 것이 바람직하다. 두 번째는 투명 비휘발성 메모리 박막 트랜지스터의 메모리 리텐션 특성을 향상시키는 방향으로 선택되는 것이 바람직하다. 메모리 리텐션 시간은 상기 유기 강유전체 박막(108)의 누설 전류 특성과 매우 밀접한 관련이 있는데 소자의 동작 중에 너무 과도한 누설 전류가 발생하지 않도록 박막의 두께를 최적화 하여야 한다. 따라서 상기 유기 강유전체 박막(108)의 두께는 상기 첫 번째 사항과 상기 두 번째 사항을 모두 고려하여 가장 적절한 범위에서 선택되는 것이 바람직하다.
유기 강유전체 박막(108) 상에는 제2 보조 절연막(110)이 형성된다. 제2 보조 절연막(110)의 역할은 다음과 같다. 첫번째는 제1 보조 절연막(106)과 마찬가지로 유기 강유전체 박막(108)의 누설 전류 성분을 효과적으로 억제하는 전기적 버퍼층의 역할이다. 이때 누설 전류 성분을 억제하기 위해 전기적 버퍼층을 마련하는 이유는 상기 제1 보조 절연막(106)의 역할에 대해 설명한 내용과 같다. 둘째는 유기 강유전체 박막(108)의 형성 이후, 본 발명에 따른 투명 비휘발성 메모리 박막 트랜지스터의 제조 과정에서 유기 강유전체 박막(108)의 일부를 패터닝하거나, 유기 강유전체 박막(108) 상에 소스, 드레인 전극 패드 및 게이트 전극을 형성하는 공정에 있어서 유기 강유전체 박막(108)을 보호하는 역할이다. 유기 강유전체 박막(108)은 유기 소재로 이루어져 있기 때문에 기계적으로 매우 훼손되기 쉬운 성질을 가지고 있을 뿐만 아니라, 소자 제작 공정에서 사용되는 일부 약품에 대한 내성이 부족하고, 플라즈마가 인가되는 각종 공정 과정에서 본래의 특성을 상실할 가능 성이 있다. 따라서 이를 방지하고 본 발명에 따른 투명 비휘발성 메모리 박막 트랜지스터의 건전한 소자 동작을 담보하기 위해서는 유기 강유전체 박막(108) 상에 제2 보조 절연막(110)을 형성하는 것이 바람직하다.
제2 보조 절연막(110)을 구성하는 재료는 제1 보조 절연막(104)을 구성하는 재료와 동일한 재료로 선택할 수 있으며 대표적으로 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘산질화막(SiON) 등의 실리콘 계열 절연막과 알루미늄 산화막 (Al2O3), 하프늄 산화막 (HfO2), 지르코늄 산화막 (ZrO2), 마그네슘 산화막 (MgO), 티타늄 산화막 (TiO2), 탄탈륨 산화막 (Ta2O5), 란타늄 산화막 (La2O3), 스트론튬-티타늄 산화막 (SrTiO3) 및 상기 산화물을 구성하는 금속 원소와 실리콘이 혼합된 실리케이트 절연막 등이 될 수 있다.
제2 보조 절연막(110)을 구성하는 재료의 선택에 있어서는 다음의 세 가지 사항을 고려해야 한다. 첫 번째는, 제2 보조 절연막(110)이 유기 강유전체 박막(108)이 존재하는 상황에서 경험하게 될 각종 공정 열화 현상을 충분히 억제할 수 있는 재료가 바람직하다. 두 번째는 제2 보조 절연막(110)의 형성 과정에서 사용되는 공정 조건이 하부에 위치하는 유기 강유전체 박막(108)의 전기적, 기계적 특성에 나쁜 영향을 주지 않아야 함은 당연하다. 셋째는 제2 보조 절연막(110)의 도입에 의해 투명 비휘발성 메모리 트랜지스터의 동작 전압 상승을 최소한으로 억제할 수 있는 재료가 바람직하다. 이는 제1 보조 절연막(106)의 재료 선택 조건과 동일하며, 본 발명에 따른 투명 비휘발성 메모리 트랜지스터의 동작 전압이 상승하 게 되는 원인과 이를 막기 위해 재료에 요구되는 물성에 대해서는 뒤에서 도 5, 도 7 및 도 8을 통해 더욱 자세하게 설명하기로 한다.
제2 보조 절연막(110)의 두께의 선택에 있어서는 다음의 두 가지 사항을 고려해야 한다. 첫 번째는, 제2 보조 절연막(110)의 두께가 너무 얇아 유기 강유전체 박막(108)이 후속 공정에서 경험하게 될 공정 열화 억제 효과를 방해하지 않아야 한다. 둘째는 제2 보조 절연막(110)의 두께가 너무 두꺼워 투명 비휘발성 메모리 박막 트랜지스터의 동작 전압이 너무 높아져서는 안된다.
결과적으로 본 발명에 따른 투명 비휘발성 메모리 박막 트랜지스터가 제1 보조 절연막(106)과 제2 보조 절연막(110)을 모두 포함하는 경우, 상기 두 가지 구성 요소는 본 발명에 따른 메모리 박막 트랜지스터의 동작을 해석하는 데 있어서는 하나의 구성 요소로 치환하여 해석하는 것이 가능하며, 제1 보조 절연막(106)과 제2 보조 절연막(110)의 두께의 총합과 그 변화가 본 발명에 따른 메모리 박막 트랜지스터의 동작 전압을 결정하는 중요한 소자 변수로 작용하게 된다. 따라서, 해당 두께 범위에 대해서는 뒤에서 도 7를 통해 더욱 자세하게 설명하기로 한다.
제2 보조 절연막(110) 및 유기 강유전체 박막(108)의 일부에는 소스 및 드레인 전극(102)과 전기적으로 배선을 연결하여 전극 패드(114)를 형성하기 위한 비아홀(112)이 형성된다.
제2 보조 절연막(110) 상에는 비아홀(112)을 매립하고 소스 및 드레인 전극(102) 각각과 전기적으로 연결되는 소스 및 드레인 전극 패드(114)가 형성된다. 이러한 소스 및 드레인 전극 패드(114)는 투명한 전도성 산화물 박막으로 구성될 수 있으며, 대표적으로는 인듐-주석 산화물(ITO)로 구성할 수 있지만, 충분히 낮은 저항을 가지면서 충분한 투명도 특성을 가진 전도성 산화물 박막 소재로 구성할 수 있다.
제2 보조 절연막(110) 상의 일부, 즉 산화물 반도체 박막(104)이 형성되어 있는 본 발명에 따른 메모리 박막 트랜지스터의 게이트 채널 부분 상에는 게이트 전극(116)이 형성된다. 게이트 전극(116)은 투명한 전도성 산화물 박막으로 구성될 수 있으며, 대표적으로는 인듐-주석 산화물(ITO)로 구성할 수 있지만, 충분히 낮은 저항을 가지면서 충분한 투명도 특성을 가진 전도성 산화물 박막 소재로 구성할 수 있다. 아울러, 소스 및 드레인 전극 패드(114)와 게이트 전극(116)은 제2 보조 절연막(110) 상의 동일 평면에 형성된다.
이상에서 설명한 도 1의 투명 비휘발성 메모리 박막 트랜지스터의 구조는 메모리 소자의 특성을 향상시키기 위해 일정 부분 변경될 수 있으며, 본 발명에 따른 제조 방법을 이용하여 제조 가능한 투명 비휘발성 메모리 박막 트랜지스터가 상기 제시한 소자의 구조만으로 한정되는 것은 아니다.
이하에서는 본 발명에 따른 투명 비휘발성 메모리 박막 트랜지스터의 제조 방법에 대하여 도 2a 내지 도2i를 참고하여 상세히 설명한다.
도 2a를 참고하면, 먼저 기판(100)이 제공된다. 기판(100)은 본 발명에 따른 소자의 투명성을 확보하기 위해 유리 기판 또는 플라스틱 기판일 수 있다. 특히 플라스틱 기판의 경우, 기판(110) 자체의 평활도를 개선하기 위해 적절한 전처리 과정을 실시하여 제공될 수 있다.
도 2b를 참고하면, 기판(100) 상에는 소스 및 드레인 전극(102)이 형성된다. 소스 및 드레인 전극(102)은 높은 전도성과 투명성을 갖는 투명 산화물 전극 소재, 대표적으로는 인듐-주석 산화물(ITO)를 이용하는 것이 바람직하다. 소스 및 드레인 전극(102)의 형성 방법으로는 상기 투명성 산화물 전도성 박막을 형성할 수 있는 일반적인 박막 형성 방법을 적용할 수 있으며, 가장 대표적으로는 스퍼터링 증착법을 이용할 수 있다. 상기 소스 및 드레인 전극(102)의 두께를 결정하는 데 있어서 특별한 경계 범위를 적용해야 하는 것은 아니나, 일반적으로는 50 내지 150nm의 두께로 형성된다. 기판(100) 전면에 걸쳐 박막의 형태로 형성된 상기 소스 및 드레인 전극(102)은 본 발명에 따른 메모리 박막 트랜지스터의 소스, 드레인, 게이트 채널 부분을 형성하기 위해 소스와 드레인 사이의 소정의 간격을 갖는 형태로 패터닝 된다. 상기 소스 및 드레인 전극(102)의 패터닝 공정은 습식 식각 및 건식 식각 공정을 통해 실시될 수 있으며, 패터닝 된 소스 전극과 드레인 전극(102) 사이의 폭과 길이가 본 발명에 따른 박막 트랜지스터의 채널의 폭과 길이에 해당한다. 본 발명의 실시예에서는 유리 기판(100) 위에 150nm의 두께의 ITO를 소스 및 드레인 전극(102)으로 사용하고, 소정의 습식 식각액을 사용하는 습식 식각 공정을 실시하여 상기 소스 및 드레인 전극(102) 패턴을 형성하였다.
도 2c를 참조하면, 소스 및 드레인 전극(102) 상에 본 발명에 따른 박막 트랜지스터에서 반도체의 역할을 하는 산화물 반도체 박막(104)를 형성한다. 상기 산화물 반도체 박막(104)은 밴드갭이 넓어 투명한 성질을 가지고 산화물이면서 전기적으로 반도체의 성질을 갖는 다양한 산화물 재료를 사용할 수 있으며, 이는 위에 서 설명한 바와 같다.
산화물 반도체 박막(104)의 형성 방법은 통상의 반도체 소자 제작 공정에서 사용되는 다양한 박막 형성 공정 방법이 사용될 수 있으며, 그 대표적인 예로는 원자층 증착법 (ALD), 화학적 기상 증착법 (CVD), 반응성 스퍼터링법 (Reactive Sputtering) 등을 들 수 있다. 산화물 반도체 박막(104)의 두께는 5 내지 30nm의 두께로 형성하는 것이 일반적이나, 두께의 범위는 본 발명에 따른 메모리 박막 트랜지스터의 동작 조건을 결정하는 매우 중요한 소자 변수로 작용하기 때문에 매우 엄밀하게 결정되어야 할 필요가 있다. 산화물 반도체 박막(104)의 두께 변화가 본 발명에 따른 메모리 박막 트랜지스터의 동작 특성에 어떤 영향을 미치는 가에 대해서는 이후의 도 5 및 도 9를 통해 더욱 자세하게 설명하기로 한다. 본 발명의 실시예에서는 스퍼터링 방법으로 형성한 25nm의 두께의 아연-주석계 산화물을 본 발명에 따른 산화물 반도체 박막(104)으로 사용하였다.
도 2d를 참조하면, 산화물 반도체 박막(104) 상에는 제1 보조 절연막(106)을 형성한다. 제1 보조 절연막(106)의 역할 및 재료 선택의 지침에 대해서는 상기 도 1에서 자세하게 설명한 바와 같으며, 상기 제1 보조 절연막(106)을 포함하는 메모리 박막 트랜지스터의 소자 구조는 본 발명의 중요한 특징 중 하나이다. 한편, 상기 제1 보조 절연막(106)의 형성 방법은 통상의 반도체 소자 제작 공정에서 사용되는 다양한 박막 형성 공정 방법이 사용될 수 있다. 보다 바람직하게는 상기 제1 보조 절연막(106)의 형성 공정이 하부의 산화물 반도체 박막(104)의 특성을 열화시키지 않는 조건에서 결정되어야 하며, 그 결정 요소로는 공정 온도, 플라즈마 사용 여부, 박막 형성 원료 등을 고려하여야 한다. 앞서 설명한 바와 같이, 상기 제1 보조 절연막(106)의 두께는 후속 공정에서 형성될 제2 보조 절연막(110)의 두께와 함께 본 발명에 따른 메모리 박막 트랜지스터의 동작 특성을 결정 짓는 매우 중요한 소자 변수이므로, 이후의 도 5, 도 7 및 도 8을 통해 더욱 자세하게 설명하기로 한다. 본 발명의 실시예에서는 원자층 증착법으로 형성한 9nm의 두께의 알루미늄 산화막(Al2O3)를 제1 보조 절연막(106)으로 사용하였다. 알루미늄 산화막의 공정 온도는 200oC이다.
도 2e를 참조하면, 산화물 반도체 박막(104)과 제1 보조 절연막(106)은 일괄 패터닝 공정에 의해 본 발명에 따른 메모리 박막 트랜지스터의 게이트 부분을 형성하는 형태로 패터닝된다. 이 패터닝 공정은 통상적인 반도체 소자의 제조 과정에서 사용하는 포토 리소그래피 공정을 사용할 수 있으며, 산화물 반도체 박막(104)과 상기 제1 보조 절연막(106)의 식각을 위해서는 소정의 습식 식각액을 사용하는 습식 식각 공정 및 소정의 건식 식각 가스와 플라즈마를 사용하는 건식 식각 공정을 사용할 수 있다. 어떤 공정에 있어서도 상기 제1 보조 절연막(106)은 상기 산화물 반도체 박막(104)이 공정 진행 과정에서 경험할 수 있는 공정 열화 현상을 효과적으로 억제하는 역할을 한다. 본 발명의 실시예에서는 통상적인 포토 리소그래피 공정과 습식 식각 공정을 이용하여 상기 산화물 반도체 박막(104)과 상기 제1 보조 절연막(106)의 적층 구조를 패터닝 함으로써 본 발명에 따른 메모리 박막 트랜지스터의 게이트 부분을 구성하였다.
도 2f를 참조하면, 상기 패터닝 된 제1 보조 절연막(106)과 상기 소스 및 드레인 전극(102) 상에 유기 강유전체 박막(108)을 형성한다. 유기 강유전체 박막(108)의 형성 방법은 대표적으로 스핀 코팅(spin-coating) 방법을 사용할 수 있다. 스핀 코팅 방법에 의해 상기 유기 강유전체 박막(108)을 형성하는 경우, 스핀 코팅 공정의 회전수 및 유기 강유전체 원료 용액의 농도 조절을 통해 형성되는 유기 강유전체 박막(108)의 두께 조절이 가능하다. 스핀 코팅 방법에 의해 상기 유기 강유전체 박막(108)을 형성하기 위해서는 유기 강유전체 원료 용액의 제조가 선행되어야 하는데, 가장 대표적인 유기 강유전체 소재인 P(VDF-TrFE)를 선택하여 유기 강유전체 박막(108)을 형성하는 경우, 통상적으로 고체 알갱이 형태의 P(VDF-TrFE) 원료를 적절한 유기 용매에 용해시키는 방법으로 원료 용액의 제조가 가능하다. 스핀 코팅 방법에 의해 상기 유기 강유전체 박막(108)을 형성하는 가장 통상적인 순서는 다음과 같다. 첫 번째 과정은 원료 용액을 소정의 기판 위에 적하하여 적절한 스핀 코팅 조건으로 코팅하는 과정이다. 두 번째 과정은 원료 용액에 포함된 유기 용매를 휘발시키기 위해 소정의 온도에서 열처리를 수행하는 과정이다. 세 번째 과정은 형성된 유기 강유전체 박막(108)의 결정화 과정을 위해 소정의 온도에서 열처리를 수행하는 과정이다. 통상적으로 두 번째 과정에서 수행하는 열처리 공정의 온도는 사용하는 유기 용매에 따라 다를 수는 있으나, 50~100oC 사이에서 선택하는 것이 바람직하다. 또한 세 번째 과정에서 수행하는 결정화 열처리 공정의 온도는 사용하는 유기 강유전체 소재의 종류에 따라 다를 수 있으나, 유기 강유전체 소재로 서 P(VDF-TrFE)를 사용하는 경우, 120~200oC 사이에서 선택하는 것이 바람직하다. 상기 유기 강유전체 박막(108)의 양호한 강유전 특성을 도출하기 위해서는 박막의 결정화 과정이 필수적이기 때문에 결정화 온도를 선택하는 것은 매우 중요하다. 만일 결정화 공정의 온도가 너무 낮으면 박막의 결정화도가 부족하여 목적하는 전기적 특성을 얻기 어려우며, 반대로 결정화 공정의 온도가 너무 높으면 형성된 박막이 완전히 용융되어 강유전 특성을 소실할 우려가 있다. 본 발명의 실시예에서는 상기 강유전체 박막(108) 재료로서 100nm 두께의 P(VDF-TrFE)를 스핀 코팅 방법에 의해 형성하였으며, 결정화 공정의 온도 조건은 140oC이다.
도 2g를 참조하면, 유기 강유전체 박막(108) 상에 제2 보조 절연막(110)을 형성한다. 상기 제2 보조 절연막(110)의 역할 및 재료 선택의 지침에 대해서는 상기 도 1에서 자세하게 설명한 바와 같으며, 제2 보조 절연막(110)을 포함하는 메모리 박막 트랜지스터의 소자 구조는 본 발명의 중요한 특징 중 하나이다. 한편, 상기 제2 보조 절연막(110)의 형성 방법은 통상의 반도체 소자 제작 공정에서 사용되는 다양한 박막 형성 공정 방법이 사용될 수 있다. 바람직하게는 상기 제2 보조 절연막의 형성 공정이 하지의 유기 강유전체 박막(108)의 특성을 열화시키지 않는 조건에서 결정되어야 하며, 그 결정 요소로는 공정 온도, 플라즈마 사용 여부, 박막 형성 원료 등을 고려하여야 한다. 특히 유기 강유전체 박막(108)은 플라즈마 공정에 매우 취약한 것으로 알려져 있어, 상기 제2 보조 절연막(110)의 형성 공정에서는 플라즈마를 사용하지 않는 것이 보다 바람직하다. 결과적으로 반응성 스퍼터링 방법에 의한 제2 보조 절연막(110)의 형성은 상기 유기 강유전체 박막(108)을 훼손할 가능성이 높은만큼 적용하지 않는 것이 보다 바람직할 수 있다. 한편, 앞서 설명한 바와 같이, 상기 제2 보조 절연막(110)의 두께는 선행 공정에서 형성된 제1 보조 절연막(106)의 두께와 함께 본 발명에 따른 메모리 박막 트랜지스터의 동작 특성을 결정 짓는 매우 중요한 소자 변수이므로, 이후의 도 5 및 도 7을 통해 더욱 자세하게 설명하기로 한다.
도 2h를 참조하면, 제2 보조 절연막(110) 및 유기 강유전체 박막(108)의 일부, 보다 구체적으로는 상기 소스 및 드레인 전극(102)를 노출하도록 비아홀(112)을 형성한다. 비아홀(112)은 제2 보조 절연막(110) 상에 소스 및 드레인 전극 패드(114)를 형성하고 이 패드(114)를 상기 소스 및 드레인 전극(102)과 전기적으로 연결하기 위한 것이다. 상기 비아홀(112)의 형성은 통상적인 포토 리소그래피 공정에 의한 패턴 형성과 소정의 습식액을 사용하는 습식 식각 공정 및 소정의 식각 가스를 사용하는 건식 식각 공정으로 구성되는 일련의 공정 단계에 의해 수행할 수 있다. 상기 공정 단계를 가장 바람직한 실시예를 들어 보다 구체적으로 설명하면 다음과 같다. 상기 제2 보조 절연막(110)을 구성하는 재료인 산화물 절연체 박막은 그 소재의 종류에 따라 습식 식각 또는 건식 식각을 통해 소정의 홀 패턴을 형성할 수 있으나, 상기 유기 강유전체 박막의 경우, 유기 용매 등으로 구성되는 전용의 식각액을 사용하는 경우, 매우 빠른 식각 속도와 등방성 식각 특성으로 인해 유기 강유전체 박막(108) 전체가 박리되는 현상이 일어날 수 있으며, 도 2h에서 참조하는 바와 같이 소정의 비아홀(112) 부분만을 성공적으로 제거하기 어려울 가능성이 많다. 한편, 상기 유기 강유전체 박막(108)은 산소 플라즈마에 의해 용이하게 제거되는 특성을 가지고 있어, 반도체 소자의 제조 공정에서 통상적으로 사용되는 건식 식각 장비를 이용하여 적절한 산소 플라즈마 인가 조건을 적용함으로써 상기 비아홀(112) 부분의 박막 영역을 효과적으로 제거할 수 있다. 한편, 상기 제2 보조 절연막(110)의 두께는 매우 얇기 때문에 건식 식각 공정의 일괄 과정을 통해 비아홀 (112) 부분의 박막 영역을 동시에 제거할 수 있다. 따라서 본 발명에 따른 메모리 박막 트랜지스터의 제작 방법에서는 산소 플라즈마를 이용한 건식 식각 공정을 통해 상기 유기 강유전체 박막(108)의 일부를 제거하는 공정을 포함하는 것을 특징으로 한다.
도 2i를 참조하면, 제2 보조 절연막(110) 상에는 상기 비아홀(112)을 매립하고 소스 및 드레인 전극(102) 각각과 전기적으로 연결되는 소스 및 드레인 전극 패드(114)를 형성한다. 또한, 상기 제2 보조 절연막(110) 상의 일부, 즉 상기 산화물 반도체 박막(104)과 정렬하여 게이트 채널 부분 상에 게이트 전극(116)을 형성한다. 상기 소스 및 드레인 전극 패드(114)와 상기 게이트 전극(116)은 투명한 전도성 산화물 박막으로 구성될 수 있으며, 대표적으로는 인듐-주석 산화물(ITO)로 구성할 수 있지만, 충분히 낮은 저항을 가지면서 충분한 투명도 특성을 가진 전도성 산화물 박막 소재로 구성할 수 있다. 이 때 대표적인 투명성 전도성 산화물인 ITO는 통상적으로 스퍼터링 방법에 의해 형성되는 것이 일반적이나, 앞서 설명한 바와 같이 상기 유기 강유전체 박막(108)은 플라즈마 공정에 매우 취약하기 때문에, 상기 제2 보조 절연막(110)을 포함하지 않는 구조에서는 심각한 공정 열화 현상을 경 험할 가능성이 많다. 만일, 상기 제2 보조 절연막(110)을 형성하는 공정을 포함하지 않는 본 발명에 따른 메모리 박막 트랜지스터의 제조 방법을 마련하기 위해서는 상기 게이트 전극(116)의 형성 공정에 많은 주의를 기울여야 한다.
이상 도 1 내지 도 2를 참조하여 설명한 바와 같이, 본 발명에 따른 투명 비휘발성 메모리 박막 트랜지스터의 소자 구조 및 그 제조 방법을 기술하였으나, 메모리 박막 트랜지스터의 건전하고 양호한 동작 특성을 담보하기 위해서는 보다 엄밀한 소자 동작 해석을 수행함으로써, 상기 소자 구조의 특징을 최적화 하는 것이 필요하다.
이후에는 본 발명에 따른, 산화물 반도체 박막(104)을 반도체층으로 사용하고, 유기 강유전체 박막(108)을 게이트 절연막으로 사용하고, 상기 유기 강유전체 박막(108) 상하부에 제1 및 제2 보조 절연막(106, 110)을 포함하는 것을 특징으로 하는 투명 비휘발성 메모리 박막 트랜지스터의 보다 양호한 동작 특성을 확보하기 위해, 소자를 구성하는 각 구성 요소의 물성 및 두께 범위를 결정하는 방법에 대해 구체적으로 설명한다.
도 3은 본 발명에 따른 메모리 박막 트랜지스터를 구성하는 유기 강유전체 박막의 분극-전압(P-V) 특성을 나타내는 도면이다.
도 3을 참조하면, 유기 강유전체 박막(108)을 구성하는 재료로서 P(VDF-TrFE)를 사용하고, 그 구성비가 70-30인 경우, 실제 금속-유기 강유전체-금속 (Metal - Ferroelectric - Metal, MFM) 커패시터 구조를 제작하여 전기적인 특성을 측정함으로써 상기 유기 강유전체 박막(108)의 전기적 물성을 얻을 수 있다. 한편, 도 3의 분극-전압 특성은 본 발명에 따른 메모리 박막 트랜지스터의 동작점 해석을 수행하기 위하여 제공되는 것으로써, 선행 연구를 통해 제안된 밀러(Miller)의 모델을 이용함으로써, 상기 금속-유기 강유전체-금속의 실제 측정값과 계산에 의해 얻을 수 있다.
도 3의 분극-전압 특성 곡선을 얻기 위해 사용된 물성값은 다음과 같다. 유기 강유전체 박막(108)의 항전계 (coercive field, Ec)는 600kV/cm, 포화 분극량 (saturation ferroelectric polarization, Ps)는 9.4uC/cm2, 잔류 분극량 (remnant ferroelectric polarization, Pr)은 7.0uC/cm2이다.
도 4는 본 발명에 따른 메모리 박막 트랜지스터를 구성하는 산화물 반도체 박막, 제1 보조 절연막 및 제2 보조 절연막의 전하량-전압(Q-V) 특성을 모식적으로 나타내는 도면이다.
도 4를 참조하면, 원점을 지나는 실선은 인가 전압을 변화시킴에 따라 상기 산화물 반도체 박막(104), 제1 보조 절연막(106) 및 제2 보조 절연막(110)으로 구성되는 합성 커패시터에 의해 나타나는 Q-V 특성 곡선이며, 본 발명에 따른 메모리 박막 트랜지스터의 동작점 해석을 수행하기 위하여 제공되는 것이다. 도 4의 실선으로 나타나는 Q-V 특성 곡선이 도면과 같이 결정되는 이유는 다음과 같다.
상기 Q-V 특성 곡선은 인가 전압의 인가 범위에 따라 각각 다르게 구성되는 합성 커패시터의 거동 변화로부터 나타낼 수 있다. 첫 번째 범위는 인가 전압이 0V 보다 큰 경우이다. 이 경우에는 산화물 반도체 박막(104)이 축적층에서 동작하게 된다. 그 이유는 통상적으로 박막 트랜지스터에 사용되는 산화물 반도체 박막(104)은 n형 전도성을 갖기 때문이며, p형 전도성을 갖는 산화물 반도체 박막(104)을 본 발명에 따른 메모리 박막 트랜지스터의 반도체층으로 사용하는 경우에 대해서는 다른 해석 방법을 적용해야 할 필요가 있어, 본 명세서에서는 자세한 언급을 하지 않는다. 산화물 반도체 박막(104)이 축적층에서 동작하게 되면, 산화물 반도체 박막(104) 표면에는 충분한 양의 전하가 존재하기 때문에 상기 Q-V 특성 곡선을 구성하는 합성 커패시터는 상기 제1 및 제2 보조 절연막(106, 110)만으로 구성된다. 이후 설명의 편의를 위해 이 범위를 제1 전압 인가 범위로 정의한다. 두 번째 범위는 인가 전압이 0V보다는 작고 특정 문턱 전압 (Vfd)보다는 큰 경우이다. 인가 전압이 마이너스 방향으로 바뀌면 n형 전도성을 갖는 산화물 반도체 박막(104)에는 공핍층이 전개되기 시작한다. 이 때 생기는 공핍층의 두께는 인가되는 전압의 크기의 함수로 나타나며, 전압의 인가에 따라 넓어지는 경향을 갖는다. 따라서 상기 Q-V 특성 곡선을 구성하는 합성 커패시터는 상기 제1 및 제2 보조 절연막(106, 110) 커패시터와 산화물 반도체 박막(104)의 공핍층 커패시터가 합성된 합성 커패시터 성분으로 구성된다. 이 전압 인가 범위를 제2 전압 인가 범위로 정의한다. 이 때 상기 제2 전압 인가 범위의 하한이 특정 문턱 전압 이상으로 한정되는 이유는, 통상적으로 박막 트랜지스터의 반도체층으로 사용되는 산화물 반도체 박막(104)의 두께가 앞서 설명한 바와 같이 5~30nm의 비교적 얇은 두께를 갖는 것과 밀접한 관련이 있다. 즉, 이 정도의 얇은 막 두께로 구성되는 산화물 반도체 박막(104)을 본 발명에 따른 박막 트랜지스터의 반도체층으로 사용하게 되면, 어떤 특정 전압 이상이 인가되는 상황에서 상기 산화물 반도체 박막(104)의 막 두께 전체가 완전히 공핍화 되는 현상을 경험하게 된다. 만일, 상기 산화물 반도체 박막(104)의 두께가 충분히 두껍거나, 반도체층을 구성하는 소재로서 밴드갭이 넓은 산화물 반도체가 아닌 통상적인 실리콘 소재를 반도체로 사용하는 경우에는 반도체 박막 전체가 완전히 공핍되는 현상은 일어나지 않는다. 이것은 산화물 반도체 박막(104)에 일정 이상의 전압이 인가되더라도 소수 캐리어의 등장에 의한 반전층이 나타나지 않는 현상에 기인한다. 따라서 제2 전압 인가 범위에 있어서 상기 특정 문턱 전압(Vfd)는 상기 산화물 반도체 박막(104)의 막 두께 전체가 완전히 공핍화되는 전압으로 정의된다. 세 번째 범위는 인가 전압이 문턱 전압(Vfd)보다 작은 경우이다. 이 범위에서는 더 이상 공핍층의 두께가 전압의 인가에 대한 함수로 작용하지 않으며, 상기 산화물 반도체 박막(104)의 두께에 의해 공핍층 두께가 결정되기 때문에, 상기 Q-V 특성 곡선은 합성 커패시터는 상기 제1 및 제2 보조 절연막 커패시터(106, 110)와 산화물 반도체 박막(104)의 공핍층 커패시터가 합성된 합성 커패시터 성분으로 구성된다. 이 전압 인가 범위를 제 3 전압 인가 범위로 정의한다. 결과적으로 제 3 전압 인가 범위의 Q-V 특성 곡선에서 나타나는 기울기 성분은 공핍층 커패시터가 포함된 합성 커패시터로 나타나기 때문에 제1 전압 인가 범위의 Q-V 특성 곡선에서 나타나는 기울기 성분에 비해 작게 표시되는 특징을 가진다.
위에서 설명한 바와 같이 인가 전압의 인가 범위에 따라 Q-V 특성 곡선의 기울기가 변하는 현상은 본 발명에 따른 메모리 박막 트랜지스터의 반도체층을 산화 물 반도체 박막(104)으로 구성하기 때문에 특징적으로 나타나는 것으로서, 소자의 동작 전압 및 동작 신뢰성에 매우 중요한 영향을 미치게 된다.
도 4를 참조하면, 산화물 반도체 박막(104)의 공핍층, 제1 보조 절연막 및 제2 보조 절연막(106, 110)으로 구성되는 커패시터 성분의 Q-V 특성 곡선을 도출하는 이유는 이 곡선이 본 발명에 따른 메모리 박막 트랜지스터의 동작점을 결정하는 부하선으로 작용하기 때문이다. 본 발명에 따른 메모리 박막 트랜지스터의 게이트 스택은 유기 강유전체 박막(108) 커패시터와 그 외의 성분에 의한 커패시터가 직렬로 연결된 구조로 생각할 수 있다. 따라서 다음의 수학식으로부터 부하선의 의미를 설명하면 다음과 같다.
[수학식 1]
Qo(Q) = Co × Vo
[수학식 2]
Vtot = Vo + VF
[수학식 3]
Q = Co (Vtot -VF)
수학식 1 내지 3에서 Qo, Co, Vo는 각각 강유전체 커패시터와 직렬로 연결된 기타 커패시터 성분의 전하량, 커패시턴스, 인가 전압을 나타내는 것이며, VF는 강유전체 커패시터에 인가되는 전압을 나타내는 것이며, Vtot은 전체 게이트 스택에 인가되는 총 전압의 값을 나타내는 것이다. 이 때, [수학식 3]에서 가로축을 Vtot이 아닌 VF의 함수로 표시하면, 소정의 VF를 강유전체 커패시터에 인가하기 위해 필요한 총 전압의 값을 알 수 있으며, 이 때 결정되는 VF 축에 대한 Q-V 특성 곡선이 바로 본 발명에 따른 메모리 박막 트랜지스터의 동작점을 결정하는 부하선이 된다. 따라서 상기 부하선은 도 4의 원점을 지나는 파선으로 표시할 수 있다.
도 5는 본 발명에 따른 메모리 박막 트랜지스터의 동작점을 부하선을 이용하여 모식적으로 나타내는 도면이다.
도 5를 참조하면, 본 발명에 따른 메모리 박막 트랜지스터의 동작점은 도 3에서 참조한 유기 강유전체 커패시터의 P-V 특성 곡선과 도 4에서 참조한 게이트 스택을 구성하는 유기 강유전체 커패시터 성분 이외의 기타 커패시터 성분으로 구성되는 Q-V 특성 곡선으로부터 얻은 부하선의 교점으로 결정된다.
부하선은 인가 전압의 범위에 따라 VF 축을 이동하는 형태로 나타낼 수 있으며, 인가하고자 하는 강유전체 커패시터의 인가 전압(VF)이 결정되면 전체 게이트 스택에 인가해야 할 전체 인가 전압(Vtot)을 알 수 있다.
도 5에서 참조하는 소자의 부하선 해석은 본 발명에 따른 투명 비휘발성 메모리 박막 트랜지스터를 제작하는 데 있어서 다음과 같은 중요성을 가진다.
첫 번째는 부하선 해석을 통해 본 발명에 따른 투명 비휘발성 메모리 박막 트랜지스터의 동작 전압을 최적화 할 수 있다는 점이다. 부하선 해석을 통한 소자의 동작 전압은 다음과 같이 결정된다. 메모리 박막 트랜지스터의 메모리 동작 특성을 확보하기 위해 유기 강유전체 박막(108)의 포화 히스테리시스 곡선을 이용한다는 점을 가정하면, 소자의 메모리 온(ON) 동작을 위해서는 상기 유기 강유전체 박막(108)의 히스테리시스 끝점까지 전압을 인가하여 유기 강유전체 박막(108)의 분극을 완전히 한쪽 방향으로 정렬시킬 필요가 있다. 이 조건에서 실제 메모리 박막 트랜지스터의 온 동작 전압값(Vwrite"ON")은 유기 강유전체 커패시터의 P-V 특성 곡선과 부하선이 플러스 인가 전압 범위에서 교차하도록 부하선을 전압축 방향으로 이동하였을 때 전압축과 만나는 전압값이다.
부하선 해석으로부터 자명한 바와 같이, 온 동작 전압은 부하선의 기울기가 클수록 작게 할 수 있다. 마찬가지로 소자의 메모리 오프(OFF) 동작을 위해서는 유기 강유전체 박막(108)의 히스테리리스 반대쪽 끝점까지 반대 방향의 전압을 인가하여 유기 강유전체 박막(108)의 분극을 완전히 다른 한 쪽 방향으로 정렬시킬 필요가 있다. 이 조건에서 실제 메모리 박막 트랜지스터의 오프 동작 전압값(Vwrite"OFF")은 유기 강유전체 커패시터의 P-V 특성 곡선과 부하선이 마이너스 인가 전압 범위에서 교차하도록 부하선을 전압축 방향으로 이동하였을 때 전압축과 만나는 전압값이다.
부하선 해석으로부터 자명한 바와 같이, 오프 동작 전압 역시 부하선의 기울기가 클수록 작게 할 수 있다.
이 때, 도 4에서 설명한 바와 같이, 본 발명에 따른 메모리 박막 트랜지스터의 부하선은 인가 전압 범위에 따라 부하선의 기울기가 달라지기 때문에 필연적으로 온 동작 전압의 값보다 오프 동작 전압의 절대값이 커지는 현상이 발생하게 되고, 결과적으로는 메모리 박막 트랜지스터의 메모리 동작을 수행하는 데 있어서 온 동작보다 오프 동작이 동작 전압 측면에서 불리할 수 있다는 것을 의미한다. 즉, 본 발명에 따른 메모리 박막 트랜지스터의 동작 전압 절감을 위해서도 오프 동작 전압의 값을 낮추는 것이 매우 중요하다는 것을 알 수 있다.
두 번째는 부하선 해석을 통해 본 발명에 따른 투명 비휘발성 메모리 박막 트랜지스터의 동작 신뢰성을 최적화 할 수 있다는 점이다. 메모리 박막 트랜지스터에 요구되는 동작 신뢰성 중에서도 저장된 정보가 얼마나 오랫동안 유지되는 가에 대한 척도로 나타나는 메모리 리텐션 특성의 최적화가 매우 중요하다. 그러나, 본 발명에서 제안하고 있는 바와 같이 유기 강유전체 박막(108)의 잔류 분극 차이를 이용하여 박막 트랜지스터의 드레인 전류값을 제어하여 메모리 동작 특성을 발현하는 트랜지스터형 강유전체 메모리의 경우에는, 모든 소자 구성 요소의 품질이 완벽하다고 하더라도 필연적으로 소자의 게이트 스택 내부에서 발생하는 감분극전계(depolarization field)에 의해 저장된 정보를 완벽하게 온전한 상태로 보존하기 매우 어려운 상황을 경험하게 된다. 본 발명에 따른 소자 구조에서 감분극전계가 발생하는 이유 역시 부하선 해석을 통해 쉽게 알 수 있다. 도 5를 참조하면, 일단 온 또는 오프 동작 전압을 인가하여 소자에 소정의 정보를 저장한 후, 전원을 차단하여 게이트 전압을 0V 상태로 되돌리게 되면 소자의 부하선은 원점을 지나 유기 강유전체 커패시터의 P-V 특성 곡선과 두 점에서 교차하는 것을 알 수 있다. 이 때 교차하는 점이 바로 메모리 리텐션 동작 상황 하에서의 소자의 동작점으로 작용하게 되며, 전 단계 동작 과정에서 온 동작을 수행한 경우에는 온 동작 감분극전계(EDP"ON")만큼의 전계가 게이트 스택 내부에 발생하며, 마찬가지로 전 단계 동작 과 정에서 오프 동작을 수행한 경우에는 오프 동작 감분극전계(EDP"OFF")만큼의 전계가 게이트스택 내부에 발생하는 것을 알 수 있다. 상기 감분극전계는 지속적으로 저장된 메모리를 원래 상태로 되돌리는 형태로 작용하게 되며 시간의 경과에 따라 저장된 메모리가 소실되는 결정적인 원인을 제공한다. 따라서, 본 발명에 따른 메모리 박막 트랜지스터의 장기 메모리 리텐션 특성을 확보하기 위해서는 상기 감분극전계가 가능한 한 작게 설정되도록 소자 구조를 설계하는 것이 매우 중요하다.
도 5의 부하선 해석을 통해 간단하게 알 수 있는 사실은 부하선의 기울기를 크게 할수록 감분극전계의 크기가 작아지는 것을 알 수 있다. 한편 주목할만한 사실은 동작 전압의 부하선 해석 부분에서 설명한 바와 같이, 본 발명에 따른 메모리 박막 트랜지스터의 부하선은 인가 전압 범위에 따라 부하선의 기울기가 달라지기 때문에 필연적으로 온 동작 감분극전계의 값보다 오프 동작 감분극전계의 값이 커지는 현상이 발생하게 되고, 결과적으로는 메모리 박막 트랜지스터의 메모리 동작을 수행하는 데 있어서 온 동작보다 오프 동작이 메모리 리텐션 측면에서 불리할 수 있다는 것을 의미한다.
도 6은 본 발명에 따른 투명 비휘발성 메모리 박막 트랜지스터의 부하선 해석을 위해 사용한 소자 파라미터를 나타내는 표이다.
도 6을 참고하면, 도 3 내지 도 5에서 모식적인 부하선을 이용하여 본 발명에 따른 메모리 박막 트랜지스터의 동작점 해석 방법을 설명한 바 있으나, 실제 본 발명에 따른 메모리 박막 트랜지스터의 소자 구조를 구성하는 각 구성 요소의 물성 및 두께 변경이 소자의 동작점의 거동을 어떻게 변화시키는가를 보다 구체적으로 해석하기 위해, 부하선 해석 계산에 사용되는 각 구성 요소의 물성값들을 제시한 것이다. 도 6에서 제공되는 값들은 어디까지나 본 발명에 따른 소자를 구현하기 위해 제공되는 수많은 실시예 중 특정예에 해당하는 것으로서 본 발명에 따른 메모리 박막 트랜지스터의 소자 구조를 한정하기 위해 제공되는 것은 아니다.
도 6에서 제공되는 소자 파라미터를 사용하여 후속 도면에서 제시될 본 발명에 따른 메모리 박막 트랜지스터의 부하선 해석 과정에서는 다음의 사항을 가정한다.
첫 번째 가정은 앞서도 설명한 바와 같이, 본 발명에 따른 메모리 박막 트랜지스터의 메모리 동작에 유기 강유전체 커패시터의 분극이 완전히 포화된 포화 히스테리시스 P-V 특성 곡선을 사용한다는 점이다. 이러한 가정은 본 발명에 따른 소자의 동작 전압을 추정하는 데 있어서 가장 엄격한 조건을 가정하는 것이며, 메모리 동작 과정에서 완전 포화 히스테리시스를 사용하는 것이 가장 양호한 메모리 동작 특성을 확보할 수 있다는 경험적 사실에 근거하는 것이다. 다만 실제적으로는 완전 포화 히스테리시스 P-V 특성 곡선을 사용하지 않더라도 부분적인 분극 반전을 이용하여 메모리의 저장이 가능하지만, 본 명세서에서 상기 경우를 따로 설명하지는 않는다.
두 번째 가정은 본 발명에 따른 메모리 박막 트랜지스터의 구조는 제1 보조 절연막(106)과 제2 보조 절연막(110)을 포함하는 것을 중요한 특징으로 하고 있으며, 경우에 따라 제1 및 제2 보조 절연막(106, 110)의 재료는 다른 재료로 구성될 수도 있으나, 본 부하선 해석에서는 계산 상의 편의를 위해 제1 및 제2 보조 절연막(106, 110)은 동일한 재료로 구성되고, 따라서 부하선 해석 과정에서는 단일 절연막에 의해 구성되는 것으로 가정한다.
도 6을 참조하면, 부하선 해석을 위해 도입된 산화물 반도체 박막 소재는 10nm 두께의 아연산화물(ZnO)이며, 상기 산화물 반도체 박막의 캐리어 농도는 1×1017/cm3이다. 또한 단일 절연막으로 가정하는 제1 및 제2 보조 절연막(106, 110) 소재는 두께의 합이 4nm인 알루미늄 산화물(Al2O3)이다.
도 7a 내지 7c는 단일 절연막으로 가정하는 제1 보조 절연막과 제2 보조 절연막의 합계 막 두께 변경에 따른 본 발명의 소자의 동작 전압 및 감분극전계의 상대적인 값을 부하선 해석을 통해 계산하여 나타낸 도면과 표이다.
도 7a 및 도 7c를 참조하면, 제1 보조 절연막과 제2 보조 절연막의 합계 막 두께를 변경하였을 때 온 동작 전압의 값을 강유전체 커패시터에 인가되는 전압 VF를 기준으로 표시한다. 합계 막 두께를 10nm, 7nm, 4nm로 변경하였을 때 필요한 동작 전압은 8.0VF, 6.0VF, 3.9VF로 변화하는 것을 알 수 있다. 즉, 본 발명에 따른 소자 구조를 설계하는 데 있어서 동작 전압을 낮추기 위해서는, 상기 제1 보조 절연막과 제2 보조 절연막(106, 110)의 막 두께를, 상기 보조 절연막이 담당하는 소정의 역할을 훼손하지 않는 범위에서 가능한 한 얇게 할 필요가 있다. 하지만, 이미 충분히 얇다고 할 수 있는 4nm 정도의 두께에서도 상당한 동작 전압을 요구하는 결과가 나온 것으로부터, 본 발명의 소자의 동작 전압을 충분히 낮추기 위해서는 상기 보조 절연막의 두께 변경이 다른 조건의 최적화와 병행하여 이루어지는 것이 바람직하다는 것을 시사한다.
또한 도 7b 및 도 7c를 참조하면, 제1 보조 절연막과 제2 보조 절연막(106, 110)의 합계 막 두께를 변경하였을 때 온 동작 감분극전계의 값을 강유전체 커패시터의 항전계 EF를 기준으로 표시한다. 합계 막 두께를 10nm, 7nm, 4nm로 변경하였을 때 온 동작 감분극전계의 값은 0.22EF, 0.22EF, 0.20EF로 변화하는 것을 알 수 있다. 상기 보조 절연막의 보다 얇은 막 두께 조건에서 온 동작 감분극전계를 작게 할 수 있는 것은 사실이나, 작용 가능한 영향 자체는 그리 크지 않음을 알 수 있다.
본 부하선 해석에서는 상기 두 층의 보조 절연막(106, 110)을 단일층으로 가정하여 합계 막 두께를 변경하였을 때 온 동작 전압과 온 동작 감분극전계의 값을 계산으로 확인하였으나, 오프 동작 전압 및 오프 동작 감분극전계는 본 발명에 따른 소자 구조로부터 결정되는 부하선의 특성상, 상기 보조 절연막의 합계 막 두께 변화에 더욱 둔감하다는 것을 확인하였다. 그 이유는 상기 제3 전압 인가 범위(V<Vfd)에 있어서 부하선을 구성하는 합성 용량은 상기 보조 절연막으로 구성되는 커패시터보다는 산화물 반도체 박막으로 인해 형성되는 공핍층 커패시터가 더욱 지배적으로 작용하기 때문이다.
도 8a 내지 8c는 단일 절연막으로 가정하는 제1 보조 절연막과 제2 보조 절연막의 비유전율 변경에 따른 본 발명의 소자의 동작 전압 및 감분극전계의 상대적인 값을 부하선 해석을 통해 계산하여 나타낸 도면과 표이다.
도 8a 및 도 8c를 참조하면, 제1 보조 절연막과 제2 보조 절연막(106, 110)의 소재 자체를 변경하여 절연막의 비유전율 값을 변경하였을 때 온 동작 전압의 값을 강유전체 커패시터에 인가되는 전압 VF를 기준으로 표시한다. 절연막 소재의 비유전율이 3.9, 7.6, 20, 50으로 변경되는 경우, 본 발명의 소자 동작에 필요한 동작 전압은 6.6VF, 3.8VF, 2.0VF, 1.4VF로 변화하는 것을 알 수 있다. 즉, 본 발명에 따른 소자 구조를 설계하는 데 있어서 동작 전압을 낮추기 위해서는, 상기 제1 보조 절연막과 제2 보조 절연막(106, 110)을 구성하는 소재를 비유전율이 큰 고유전율 재료로 선택하는 것이 매우 바람직하다는 것을 알 수 있다. 만약 상기 보조 절연막(106, 110)으로 비유전율 50 이상의 고유전율 재료를 사용할 수 있다면 전체 소자 동작에 필요한 동작 전압을 강유전체 커패시터에 걸리는 전압과 동등한 수준까지 낮출 수 있다.
또한 도 8b 및 도 8c를 참조하면, 제1 보조 절연막과 제2 보조 절연막(106, 110)의 소재 자체를 변경하여 절연막의 비유전율 값을 변경하였을 때 온 동작 감분극전계의 값을 강유전체 커패시터의 항전계 EF를 기준으로 표시한다. 절연막 소재의 비유전율이 3.9, 7.6, 20, 50으로 변경되는 경우, 온 동작 감분극전계의 값은 0.22EF, 0.20EF, 0.17EF, 0.13EF로 변화하는 것을 알 수 있다. 즉, 고유전율 재료를 상기 보조 절연막(106, 110)을 구성하는 소재로 적용함으로써 감분극전계 역시 크게 줄일 수 있다는 것을 알 수 있다.
본 부하선 해석에서는 상기 두 층의 보조 절연막(106, 110)을 단일층으로 가정하고, 보조 절연막을 구성하는 소재 자체를 변경하여 비유전율 값이 변경되었을 때, 온 동작 전압과 온 동작 감분극전계의 값을 계산으로 확인하였으나, 오프 동작 전압 및 오프 동작 감분극전계는 본 발명에 따른 소자 구조로부터 결정되는 부하선의 특성상, 상기 보조 절연막의 합계 막 두께 변화에 더욱 둔감하다는 것을 확인하였다. 그 이유는 앞서 도 7에서 설명한 바와 같다.
도 9a 내지 9c는 산화물 반도체 박막의 두께 변경에 따른 본 발명의 소자의 동작 전압 및 감분극전계의 상대적인 값을 부하선 해석을 통해 계산하여 나타낸 도면과 표이다.
도 9a 및 도 9c를 참조하면, 산화물 반도체 박막(104)의 막 두께를 변경하였을 때 오프 동작 전압의 값을 강유전체 커패시터에 인가되는 전압 VF를 기준으로 표시한다. 막 두께를 5nm, 10nm, 15nm, 20nm로 변경하였을 때 필요한 동작 전압은 6.6VF, 9.4VF, 12.2VF, 15.2VF로 변화하는 것을 알 수 있다. 즉, 본 발명에 따른 소자 구조를 설계하는 데 있어서 오프 동작 전압을 낮추기 위해서는, 상기 산화물 반도체 박막의 막 두께를, 본 발명의 메모리 박막 트랜지스터의 트랜지스터 동작이 훼손하지 되는 범위에서 가능한 한 얇게 할 필요가 있다. 하지만, 이미 충분히 얇다고 할 수 있는 5nm 정도의 두께에서도 상당한 동작 전압을 요구하는 결과가 나온 것으로부터, 본 발명의 소자의 동작 전압을 충분히 낮추기 위해서는 상기 산화물 반도체 박막의 두께 변경이 다른 조건의 최적화와 병행하여 이루어지는 것이 바람직하다는 것을 시사한다.
또한 도 9b 및 도 9c를 참조하면, 상기 산화물 반도체 박막의 막 두께를 변경하였을 때 오프 동작 감분극전계의 값을 강유전체 커패시터의 항전계 EF를 기준 으로 표시한다. 막 두께를 5nm, 10nm, 15nm, 20nm로 변경하였을 때 오프 동작 감분극전계의 값은 0.20EF, 0.21EF, 0.21EF, 0.21EF로 변화하는 것을 알 수 있다. 즉 상기 산화물 반도체 박막의 두께 변화는 오프 동작 감분극전계에 별 영향을 미치지 않고 있음을 알 수 있다.
본 부하선 해석에서는 상기 산화물 반도체 박막(104)의 막 두께를 변경하였을 때 오프 동작 전압과 오프 동작 감분극전계의 값을 계산으로 확인하였으나, 온 동작 전압 및 온 동작 감분극전계는 본 발명에 따른 소자 구조로부터 결정되는 부하선의 특성상, 상기 산화물 반도체 박막(104)의 막 두께 변화에 전혀 의존하지 않음을 확인하였다. 그 이유는 산화물 반도체 박막(104)으로 인해 형성되는 공핍층 커패시터는 상기 제3 인가 전압 범위에서만 형성되기 때문이다.
도 10a 내지 10c는 산화물 반도체 박막의 캐리어 농도 변경에 따른 본 발명의 소자의 오프 동작 감분극전계의 상대적인 값을 부하선 해석을 통해 계산하여 나타낸 도면과 표이다.
도 10b는 산화물 반도체 박막(104)의 캐리어 농도 변경이 본 발명의 소자의 오프 동작 감분극전계에 미치는 영향을 보다 자세하게 나타내기 위하여 도 10a의 일부분을 확대하여 나타낸 것이다.
도 10a, 도 10b 및 도 10c를 참조하면, 산화물 반도체 박막(104)의 캐리어 농도를 변경하였을 때 오프 동작 감분극전계의 값을 강유전체 커패시터의 항전계 EF를 기준으로 표시한다. 캐리어 농도를 1×1017/cm3, 5×1017/cm3, 1×1018/cm3, 5× 1018/cm3, 1×1019/cm3, 5×1019/cm3로 변경하였을 때, 오프 동작 감분극전계의 값은 0.22EF, 0.22EF, 0.22EF, 0.21EF, 0.21EF, 0.20EF로 변화하는 것을 알 수 있다. 즉 상기 산화물 반도체 박막(104)의 캐리어 농도를 변화시키더라도 오프 동작 감분극전계에는 별 영향을 미치지 않고 있음을 알 수 있다.
한편 도 10a 및 도 10b의 부하선 해석에서는 산화물 반도체 박막(104)의 캐리어 농도가 변화되었을 때, 오프 동작 감분극전계에 미치는 영향만을 계산하였으나, 상기 산화물 반도체 박막(104)의 캐리어 농도는 상기 제2 인가 전압 범위(Vfd<V<0)에서만 부하선을 구성하는 특성 곡선에 영향을 미치기 때문에, 산화물 반도체 박막(104) 전체가 완전 공핍화 되는 문턱전압의 값만을 변화시킬 뿐, 부하선 자체의 기울기에는 영향을 주지 않는다. 따라서, 산화물 반도체 박막의 캐리어 농도 변화는 온 또는 오프 동작 전압 특성에는 반영되지 않는 것을 알 수 있다.
이상과 같이 도 7 내지 도 10에서는 본 발명에 따른 메모리 박막 트랜지스터의 소자 구조를 구성하는 대표적인 구성 요소의 물성 및 두께가 변경되었을 때, 해당 경우의 부하선을 해석함으로써 본 발명에 따른 소자의 동작 전압과 감분극전계의 거동에 미치는 영향에 대해 조사하였다. 그 결과, 본 발명에 따른 메모리 박막 트랜지스터의 저전압, 고신뢰성 동작을 위해 다음과 같은 설계 지침을 얻을 수 있다.
첫 번째 설계 지침은, 본 발명에 따른 메모리 박막 트랜지스터를 구성하는 제1 보조 절연막 및 제2 보조 절연막(106, 110)의 두께는 양 보조 절연막을 포함하 여 얻을 수 있는 장점이 훼손되지 않는 범위에서 가능한 한 얇게 설계할 필요가 있다. 본 발명에 따른 소자를 구성하는 유기 강유전체 박막(108) 소재로서 P(VDF-TrFE)를 채용하고, 제1 보조 절연막 및 제2 보조 절연막(106, 110)의 비유전율이 10 이하인 통상적인 절연막 소재를 채용하는 경우, 상기 보조 절연막(106, 110)의 두께는 5nm 이하로 설계하는 것이 바람직하다. 물론 상기 동작점 해석에 따라 본 발명에 따른 소자의 동작 전압을 더욱 낮추기 위해서는 상기 제1 및 제2 보조 절연막(106, 110)의 두께를 더욱 줄이는 것이 유리하기는 하나, 상기 절연막(106, 110)의 두께를 과도하게 줄이는 경우, 본 발명에서 제공하는 보조 절연막(106, 110)의 누설 전류 억제 효과를 충분히 이용할 수 없을 뿐만 아니라, 본 발명에 따른 소자의 동작 과정에 있어서도 소정의 동작 전압을 인가하기 이전에 상기 보조 절연막(106, 110)이 절연 파괴를 경험하게 될 수 있음에 유의해야 한다. 반면, 상기 보조 절연막(106, 110)의 두께의 합이 10nm 이상이 되면, 온 동작 전압이 크게 증가하는 것이 예상되기 때문에, 상기 보조 절연막(106, 110)의 두께 범위는 3nm 이상 10nm 이하의 범위에서 설계하는 것이 바람직하며, 제1 및 제2 보조 절연막(106, 110)을 모두 포함하는 소자 구조의 경우, 보조 절연막(106, 110)의 두께의 합이 3nm 이상 10nm 이하의 범위에서 설계되는 것이 바람직하다. 이러한 설계 지침은 특히 본 발명에 따른 메모리 박막 트랜지스터의 온 동작 전압을 낮추기 위해 제공되는 것이다.
두 번째 설계 지침은, 본 발명에 따른 메모리 박막 트랜지스터를 구성하는 제1 보조 절연막 및 제2 보조 절연막(106, 110)을 구성하는 소재는 양 보조 절연 막(106, 110)을 포함하여 얻을 수 있는 장점이 훼손되지 않는 범위에서 가능한 큰 비유전율을 갖는 소재로 구성하는 것으로 설계할 필요가 있다. 유기 강유전체 박막(108) 소재로서 P(VDF-TrFE)를 채용하고, 4nm 두께의 제1 보조 절연막 및 제2 보조 절연막(106, 110)을 채용하는 경우, 상기 보조 절연막(106, 110) 소재의 비유전율은 적어도 20 이상으로 설계하는 것이 바람직하다. 도 8의 부하선 해석에 의하면, 비유전율이 비교적 큰 고유전율 소재로서 상기 보조 절연막(106, 110)을 구성하는 경우, 본 발명에 따른 온 동작 전압 및 온 동작 감분극전계를 크게 변화시킬 수 있는만큼, 본 설계 지침은 특히 본 발명에 따른 메모리 박막 트랜지스터의 온 동작 전압을 낮추고 온 동작 감분극전계의 감소를 통해 메모리 리텐션 시간을 향상시키기 위해 제공되는 것이다.
세 번째 설계 지침은, 본 발명에 따른 메모리 박막 트랜지스터를 구성하는 산화물 반도체 박막(104)의 두께는 박막 트랜지스터의 동작이 가능한 범위에서 가능한 한 얇게 설계할 필요가 있다. 본 발명에 따른 소자를 구성하는 유기 강유전체 박막(108) 소재로서 P(VDF-TrFE)를 채용하고, 상기 산화물 반도체 박막(104) 소재로서 유전율이 8 정도인 산화물 반도체 소재를 채용하는 경우, 상기 산화물 반도체 박막(104)의 두께는 5nm 전후로 설계하는 것이 바람직하다. 물론, 동작점 해석에 의하면, 상기 산화물 반도체 박막(104)의 두께를 더욱 줄이는 것이 본 발명에 따른 소자의 동작 전압을 낮추는 데 더욱 유리하기는 하나, 상기 산화물 반도체 박막(104)의 두께를 너무 줄이는 경우, 박막 트랜지스터의 동작이 불가능해지거나, 동작을 한다고 하더라도 소자의 동작 특성이 극단적으로 열화될 가능성이 있음에 유의해야 한다. 반면, 상기 산화물 반도체 박막(104)의 두께가 20nm 이상이 되면, 오프 동작 전압이 크게 증가하는 것이 예상되기 때문에, 상기 산화물 반도체 박막(104)의 두께 범위는 5nm 이상 20nm 이하의 범위에서 설계하는 것이 바람직하다. 이러한 설계 지침은 특히 본 발명에 따른 메모리 박막 트랜지스터의 오프 동작 전압을 낮추기 위해 제공되는 것이다.
네 번째 설계 지침은, 본 발명에 따른 메모리 박막 트랜지스터를 구성하는 산화물 반도체 박막(104)의 캐리어 농도는 본 발명에 따른 소자의 동작 특성에 예상보다 큰 영향을 미치지 않으므로, 메모리 동작 특성에 대한 고려 없이 박막 트랜지스터의 동작 특성을 최적화 하기 위한 방향으로 설계할 필요가 있다.
다섯 번째 설계 지침은, 본 발명에 따른 메모리 박막 트랜지스터를 구성하는 유기 강유전체 박막(108)의 항전계 값을 가능한 한 줄이는 방향으로 소재 자체의 특성을 설계할 필요가 있다. 하지만 상기 설계 지침은 상기 유기 강유전체 소재의 종류가 결정되면 재료의 물성에 따라 자동적으로 결정되는 것으로서, 본 발명에 따른 소자 구조를 제작하는 데 있어서 간단히 바꿀 수 있는 물성값이 아닌만큼, 부하선 해석에서는 구체적인 계산을 수행하지 않았다. 그러나, 기타 물성 변경을 통한 부하선 해석으로부터 계산된 본 발명에 따른 메모리 박막 트랜지스터의 동작 전압값이 통상적으로 받아들일 수 있는 소자의 동작 전압에 비해 다소 큰 것으로 계산되었다. 이러한 결과는 본 발명에 따른 메모리 박막 트랜지스터의 전체 동작 전압을 획기적으로 낮추기 위해서는 본 발명의 소자 구성 요소 중 메모리 동작을 결정하는 가장 중요한 구성 요소인 강유전체 박막 소재 자체의 특성을 변경해야 할 필 요가 있음을 시사하는 것이다.
여섯 번째 설계 지침은, 본 발명에 따른 메모리 박막 트랜지스터의 동작 신뢰성, 즉 메모리 리텐션 특성의 향상을 위해서는 온 또는 오프 동작 감분극전계의 감소가 필요하나, 부하선 해석을 통해 알게 된 사실은, 본 발명에 따른 소자 구조를 구성하는 보조 절연막(106, 110)의 비유전율을 크게 바꾸는 것 이외에는 감분극전계의 값을 의미있는 수준으로 변경하는 것이 매우 어렵다는 것이다. 따라서, 본 발명에 따른 소자의 메모리 리텐션 특성을 향상시키기 위해서는 게이트 스택 내부에 발생하는 감분극전계에 대한 내성이 매우 약한 것으로 알려져 있는 강유전체 커패시터의 비포화 히스테리시스 특성 곡선을 이용하여 프로그래밍 동작을 수행하는 것보다는 감분극전계에 대한 내성이 비교적 강한 것으로 알려져 있는 강유전체 커패시터의 포화 히스테리시스 특성 곡선을 이용하여 프로그래밍 동작을 수행할 수 있도록 소자 구조를 설계해야 할 필요가 있다. 하지만, 이러한 설계 지침은 전체적으로 소자의 동작 전압을 높이는 방향으로 작용하기 때문에, 본 발명에 따른 메모리 박막 트랜지스터 구조 및 구동 방법의 설계에 있어서는 소정의 트레이드 오프 관계를 가지고 있는 동작 전압 및 동작 신뢰성 특성을 동시에 고려한 설계 지침이 필요하다고 할 수 있다.
도 11a 내지 11c는 본 발명에 따른 메모리 박막 트랜지스터의 게이트 스택을 구성하는 데 있어서, 유기 강유전체 박막 단일층을 사용하는 경우와 보조 절연막과 유기 강유전체 박막이 적층된 적층 구조를 사용하는 경우의 P-V 특성 곡선을 비교하여 나타낸 도면이다.
도 11a를 참조하면, P(VDF-TrFE) 유기 강유전체 박막 단일층을 사용하는 경우의 P-V 특성 곡선을 얻기 위하여, ITO 하부 전극 상에 100nm 두께의 P(VDF-TrFE)를 형성하고 140oC의 결정화 과정을 거친 후, Al 상 전극을 형성하여 강유전체 커패시터를 제작하고, 제작된 커패시터의 분극 히스테리시스 특성을 측정한 것이다.
도 11b를 참조하면, P(VDF-TrFE) 유가 강유전체 박막과 Al2O3 보조 절연막이 적층된 경우의 P-V 특성 곡선을 얻기 위하여 ITO 하부 전극 상에 5nm 두께의 Al2O3를 원자층 증착법에 의해 형성한 후, 그 상에 100nm 두께의 P(VDF-TrFE)를 형성하고, 140oC의 결정화 과정을 거친 후, Al 상 전극을 형성하여 강유전체 커패시터를 제작하고, 제작된 커패시터의 분극 히스테리시스 특성을 측정한 것이다.
도 11a 내지 11b에서 참조한 강유전체 커패시터는 전체가 투명하도록 설계된 본 발명에서 제공하는 투명 비휘발성 메모리 박막 트랜지스터의 게이트 스택과는 약간 다른 구조를 가지고 있으나, 본 발명에서 제안하는 바와 같이 보조 절연막이 삽입된 상태에서 유기 강유전체 박막으로 구성되는 강유전체 커패시터의 특성이 어떻게 변화하는 가를 알아보기 위해 제공되는 것이다. 상기 두 종류의 커패시터는 거의 동일한 항전계 특성을 보이나, 동일 정도의 잔류 분극값을 확보하기 위해서는 보조 절연막과의 적층형 강유전체 커패시터에 더 큰 전압을 인가해야 하는 것을 알 수 있다. 이것은 전체 인가 전압의 일부가 상기 보조 절연막에 인가되고, 부하선 해석에 따라 강유전체 커패시터에는 일부의 전압만이 인가되기 때문이다.
도 11c를 참조하면, 상기 두 종류의 커패시터 특성을 좀 더 명확하게 비교하 기 위하여 동일한 크기의 전압이 인가되었을 때, 두 커패시터의 분극 히스테리시스 특성 곡선을 비교한 것이다. 그림에서 알 수 있는 바와 같이, 유기 강유전체 박막 단일층 커패시터(MFM)가 포화 히스테리시스 특성 곡선을 나타내는 동작 전압에 있어서도, 보조 절연막과의 적층형 커패시터(MFIM)는 비포화 히스테리시스 특성을 나타내는 데 그치고 있음을 잘 알 수 있다.
도 11을 참조하면, 본 발명에 따른 메모리 박막 트랜지스터를 제작하는 데 있어서는 소자 구조를 구성하는 구성 요소의 소자 변수를 정확히 이해하고, 부하선 해석을 통해 소자의 동작점을 파악하는 과정을 통해 소자의 동작 전압을 낮추는 방법을 엄밀하게 도출해야 한다.
도 12는 본 발명에 따른 메모리 박막 트랜지스터의 소자 구조에서, 유기 강유전체 박막 단일층 커패시터(MFM), 제1 보조 절연막과 유기 강유전체 박막 적층 커패시터(MFIM), 제1 및 제2보조 절연막이 모두 포함되고 유기 강유전체 박막과 적층된 적층 커패시터(MIFIM)의 세 가지 종류의 강유전체 커패시터의 누설 전류 특성을 나타낸 도면이다.
도 12를 참조하면, 각 커패시터의 누설 전류 특성은 본 발명에 따른 메모리 박막 트랜지스터의 동작 전압의 증가를 감수하고, 제1 보조 절연막 및 제2 보조 절연막을 포함하는 구조를 제안하는 효과를 확인하기 위해 제공되는 것이다. 한편, 상기 세 종류의 커패시터 제작에서는 보조 절연막의 도입 효과 중 누설 전류 저감 효과를 더욱 명확하게 제시하기 위하여, 유기 강유전체 박막을 구성하는 P(VDF-TrFE)의 막 두께를 50nm로 제작하였다. 그 이외의 각 커패시터의 제작 조건 및 구 성 소재의 종류는 도 11에서 설명한 바와 같다.
도 12를 참조하면, 유기 강유전체 단일층 커패시터(MFM)는 매우 큰 누설 전류 특성을 보이고 있는 반면, 제1 보조 절연막과 유기 강유전체 박막 적층 커패시터(MFIM)는 누설 전류의 크기가 크게 감소하고 있는 것을 알 수 있다. 또한 제1 및 제2보조 절연막이 모두 포함되고 유기 강유전체 박막과 적층된 적층 커패시터(MIFIM)는 누설 전류의 크기가 더욱 감소하고 있는 것을 알 수 있다. 이러한 결과로부터, 본 발명에서 제공하고 있는 메모리 박막 트랜지스터의 소자 구조가 소자의 게이트 스택의 전기적 특성을 크게 개선할 수 있음을 확인할 수 있다.
도 13은 본 발명의 일 실시예를 적용하여 제작한 메모리 박막 트랜지스터의 게이트 전압 - 드레인 전류 특성을 나타낸 도면이다.
도 13을 참조하면, 본 발명의 일 실시예를 적용하여 제작한 메모리 박막 트랜지스터는 본 발명에서 제공하고 있는 소자 구조의 구성 요소 중, 투명 전도성 산화물을 게이트 전극으로 이용하는 공정 이외에는 모두 도 2에서 제시한 바와 같이 본 발명의 실시예를 적용하여 제작한 것이다. 도 13의 소자의 게이트 전극은 통상적인 Al 전극을 사용하였으나, 본 발명의 실시예를 적용하여 메모리 박막 트랜지스터의 동작 특성을 확보할 수 있음을 제시하는 데 충분하다. 본 소자의 제작에서는 유기 강유전체 박막으로 100nm 두께의 P(VDF-TrFE)를 채용하였으며, 보조 절연막으로 9nm 두께의 Al2O3를 채용하였으며, 산화물 반도체 박막으로 25nm 두께의 알루미늄과 인듐이 도핑된 아연-주석 산화물을 채용하였다.
도 13에서 알 수 있는 바와 같이, 게이트 전압의 인가에 따라 드레인 전류의 문턱 전압 변화에 따른 히스테리시스 특성을 얻을 수 있음을 알 수 있다. -5V~15V 프로그래밍 전압에 대해 약 1V 정도의 문턱 전압 변화값을 확인하였다. 이러한 특성은 유기 강유전체 박막의 잔류 분극 특성에 의해 박막 트랜지스터의 문턱 전압값이 변화된 것으로서 본 발명의 일 실시예를 통해 제작한 메모리 박막 트랜지스터의 메모리 동작 특성을 나타내는 것으로 이해할 수 있다. 한편, 상기 소자의 메모리 동작 특성 및 트랜지스터 동작 특성은 본 발명에서 제시하고 있는 본 발명에 따른 메모리 박막 트랜지스터의 설계 지침을 적용하여 소자 구조를 최적화 하는 경우, 더욱 향상된 특성을 나타낼 것으로 기대할 수 있다.
한편, 앞에서 설명된 본 발명에 따른 투명 비휘발성 박막 트랜지스터의 구조, 재료의 조합 및 소자 제조 방법은 소자의 특성을 향상시키기 위해 부분적으로 변경될 수 있다. 본 발명에 따른 소자 및 그 제조 방법은 도 1에서 참조한 소자 구조 및 도 2에서 참조한 제조 방법의 실시예로 한정되는 것이 아니고 다양한 형태로 제조할 수 있다. 즉, 전술한 투명 비휘발성 박막 트랜지스터의 구조 및 제조 방법은 본 발명에 따른 투명 비휘발성 박막 트랜지스터의 상세한 내용을 효과적으로 설명하기 위한 대표적인 소자 구조 및 제조 방법으로 이해되어야 할 것이다.
도 1은 본 발명에 따른 투명 비휘발성 메모리 박막 트랜지스터의 구조를 나타내는 단면도이다.
도 2a 내지 2i는 본 발명의 일 실시예에 따른 투명 비휘발성 메모리 박막 트랜지스터를 제조하는 과정을 나타내는 도면이다.
도 3은 본 발명에 따른 메모리 박막 트랜지스터를 구성하는 유기 강유전체 박막의 분극-전압(P-V) 특성을 나타내는 도면이다.
도 4는 본 발명에 따른 메모리 박막 트랜지스터를 구성하는 산화물 반도체 박막, 제1 보조 절연막 및 제2 보조 절연막의 전하량-전압(Q-V) 특성을 모식적으로 나타내는 도면이다.
도 5는 본 발명에 따른 메모리 박막 트랜지스터의 동작점을 부하선을 이용하여 모식적으로 나타내는 도면이다.
도 6은 본 발명에 따른 투명 비휘발성 메모리 박막 트랜지스터의 부하선 해석을 위해 사용한 소자 파라미터를 나타내는 표이다.
도 7a 내지 7c는 단일 절연막으로 가정하는 제1 보조 절연막과 제2 보조 절연막의 합계 막 두께 변경에 따른 본 발명의 소자의 동작 전압 및 감분극전계의 상대적인 값을 부하선 해석을 통해 계산하여 나타낸 도면과 표이다.
도 8a 내지 8c는 단일 절연막으로 가정하는 제1 보조 절연막과 제2 보조 절연막의 비유전율 변경에 따른 본 발명의 소자의 동작 전압 및 감분극전계의 상대적인 값을 부하선 해석을 통해 계산하여 나타낸 도면과 표이다.
도 9a 내지 9c는 산화물 반도체 박막의 두께 변경에 따른 본 발명의 소자의 동작 전압 및 감분극전계의 상대적인 값을 부하선 해석을 통해 계산하여 나타낸 도면과 표이다.
도 10a 내지 10c는 산화물 반도체 박막의 캐리어 농도 변경에 따른 본 발명의 소자의 오프 동작 감분극전계의 상대적인 값을 부하선 해석을 통해 계산하여 나타낸 도면과 표이다.
도 11a 내지 11c는 본 발명에 따른 메모리 박막 트랜지스터의 게이트 스택을 구성하는 데 있어서, 유기 강유전체 박막 단일층을 사용하는 경우와 보조 절연막과 유기 강유전체 박막이 적층된 적층 구조를 사용하는 경우의 P-V 특성 곡선을 비교하여 나타낸 도면이다.
도 12는 본 발명에 따른 메모리 박막 트랜지스터의 소자 구조에서, 유기 강유전체 박막 단일층 커패시터, 제1 보조 절연막과 유기 강유전체 박막 적층 커패시터, 제1 및 제2보조 절연막이 모두 포함되고 유기 강유전체 박막과 적층된 적층 커패시터 등, 세 가지 종류의 강유전체 커패시터의 누설 전류 특성을 나타낸 도면이다.
도 13은 본 발명의 일 실시예를 적용하여 제작한 메모리 박막 트랜지스터의 게이트 전압 - 드레인 전류 특성을 나타낸 도면이다.

Claims (21)

  1. 투명 기판 위에 형성되어 있는 소스 및 드레인 전극;
    상기 소스 및 드레인 전극 및 상기 소스 및 드레인 전극 사이의 상기 투명 기판 위에 형성되어 있는 투명 반도체 박막;
    상기 투명 반도체 박막 위에 형성되어 있는 유기 강유전체 박막; 그리고
    상기 유기 강유전체 박막 위에 상기 투명 반도체 박막과 정렬하여 형성되어있는 게이트 전극
    을 포함하는
    투명 비휘발성 메모리 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 투명 반도체 박막 위에 형성되어 있는 제1 보조 절연막
    을 더 포함하는
    투명 비휘발성 메모리 박막 트랜지스터.
  3. 제2항에 있어서,
    상기 유기 강유전체 박막 위에 형성되어 있는 제2 보조 절연막
    을 더 포함하는
    투명 비휘발성 메모리 박막 트랜지스터.
  4. 제3항에 있어서,
    상기 소스 및 드레인 전극은 투명한 전도성 산화물 박막으로 형성되어 있는
    투명 비휘발성 메모리 박막 트랜지스터.
  5. 제3항에 있어서,
    상기 투명 반도체 박막은 투명한 산화물 반도체 박막으로 형성되어 있는
    투명 비휘발성 메모리 박막 트랜지스터.
  6. 제5항에 있어서,
    상기 산화물 반도체 박막은
    아연 산화물 (ZnO), 인듐-갈륨-아연 산화물 (In-Ga-Zn-O), 아연-주석 산화물 (Zn-Sn-O) 및 아연, 인듐, 갈륨, 주석, 알루미늄 중 적어도 두 개의 원소가 포함되는 산화물을 포함하는 투명 비휘발성 메모리 박막 트랜지스터.
  7. 제3항에 있어서,
    상기 유기 강유전체 박막은 poly(vinylidene fluoride-trifluorotethylene) [P(VDF -TrFE)]의 공중합체로 구성되어 있는 투명 비휘발성 메모리 박막 트랜지스터.
  8. 제3항에 있어서,
    상기 유기 강유전체 박막은 상기 상기 소스 및 드레인 전극을 노출하는 비아홀을 포함하며,
    상기 비아홀을 매립하며 상기 유기 강유전체 박막 위에 형성되어 있는 패드를 더 포함하는
    투명 비휘발성 메모리 박막 트랜지스터.
  9. 제3항에 있어서,
    상기 제1 보조 절연막 또는 제2 보조 절연막은
    실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘산질화막(SiON) 등의 실리콘 계열 절연막과 알루미늄 산화막 (Al2O3), 하프늄 산화막 (HfO2), 지르코늄 산화막 (ZrO2), 마그네슘 산화막 (MgO), 티타늄 산화막 (TiO2), 탄탈륨 산화막 (Ta2O5), 란타늄 산화막 (La2O3), 스트론튬-티타늄 산화막 (SrTiO3) 및 상기 산화물을 구성하는 금속 원소와 실리콘이 혼합된 실리케이트 절연막으로 구성되는
    투명 비휘발성 메모리 박막 트랜지스터.
  10. 투명 기판 상에 소스 및 드레인 전극을 형성하는 단계;
    상기 소스 및 드레인 전극 상의 일부와 상기 소스 및 드레인 전극 사이의 기판 상에 투명 반도체 박막을 형성하는 단계;
    상기 투명 반도체 박막 상에 유기 강유전체 박막을 형성하는 단계; 그리고
    상기 유기 강유전체 박막 상에 상기 투명 반도체 박막과 정렬하여 게이트 전극을 형성하는 단계
    를 포함하는 투명 비휘발성 메모리 박막 트랜지스터의 제조 방법.
  11. 제10항에 있어서,
    상기 투명 반도체 박막 상에 제1 보조 절연막을 형성하는 단계; 및
    상기 제1 보조 절연막과 상기 투명 반도체 박막을 패터닝하여 게이트 영역을정의하는 단계
    를 더 포함하는
    투명 비휘발성 메모리 박막 트랜지스터의 제조 방법.
  12. 제11항에 있어서,
    상기 유기 강유전체 박막 상에 제2 보조 절연막을 형성하는 단계; 및
    상기 제2 보조 절연막과 상기 유기 강유전체 박막에 상기 소스 및 드레인 전극을 노출하는 비아홀을 형성하는 단계
    를 더 포함하는 투명 비휘발성 메모리 박막 트랜지스터의 제조 방법.
  13. 제12항에 있어서,
    상기 소스 및 드레인 전극은 투명한 전도성 산화물 박막으로 형성하는
    투명 비휘발성 메모리 박막 트랜지스터의 제조 방법.
  14. 제13항에 있어서,
    상기 투명 반도체 박막을 투명한 산화물 반도체로 형성하는
    투명 비휘발성 메모리 박막 트랜지스터의 제조 방법.
  15. 제14항에 있어서,
    상기 투명 반도체 박막의 두께는 5nm 이상 20nm 이하의 범위에서 형성하는
    투명 비휘발성 메모리 박막 트랜지스터의 제조 방법.
  16. 제13항에 있어서,
    상기 유기 강유전체 박막은 poly(vinylidene fluoride-trifluorotethylene) [P(VDF -TrFE)]의 공중합체로 형성하는
    투명 비휘발성 메모리 박막 트랜지스터의 제조 방법.
  17. 제16항에 있어서,
    상기 유기 강유전체 박막은 스핀 코팅 방법에 의해 형성하는 투명 비휘발성 메모리 박막 트랜지스터의 제조 방법.
  18. 제17항에 있어서,
    상기 유기 강유전체 박막은 120oC 내지 200oC의 온도 범위에서 결정화하는 투명 비휘발성 메모리 박막 트랜지스터의 제조 방법.
  19. 제17항에 있어서,
    상기 유기 강유전체 박막의 두께는 20nm 이상 200nm 이하의 범위에서 형성하는
    투명 비휘발성 메모리 박막 트랜지스터의 제조 방법.
  20. 제12항에 있어서,
    상기 제1 보조 절연막 및 상기 제2 보조 절연막의 두께의 합은 3nm 이상 10 nm 이하의 범위에서 형성하는
    투명 비휘발성 메모리 박막 트랜지스터의 제조 방법.
  21. 제12항에 있어서,
    상기 제1 보조 절연막 및 상기 제2 보조 절연막의 비유전율은 20 이상으로 형성하는
    투명 비휘발성 메모리 박막 트랜지스터의 제조 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120112230A (ko) * 2011-03-31 2012-10-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 장치
US8981358B2 (en) 2012-06-27 2015-03-17 Samsung Display Co., Ltd. Organic insulating layer composition, method of forming organic insulating layer, and organic thin film transistor including the organic insulating layer
WO2016137165A1 (ko) * 2015-02-25 2016-09-01 동국대학교 산학협력단 고체전해질이 포함된 게이트 절연막 및 이를 포함한 박막트랜지스터
KR101983551B1 (ko) * 2017-12-18 2019-05-29 한밭대학교 산학협력단 토양수분센서 디바이스용 고분자 봉지 산화물 박막 트랜지스터

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8558295B2 (en) * 2009-08-25 2013-10-15 Electronics And Telecommunications Research Institute Nonvolatile memory cell and method of manufacturing the same
CN105810753A (zh) 2009-09-04 2016-07-27 株式会社半导体能源研究所 半导体器件及其制造方法
WO2011043794A2 (en) * 2009-09-29 2011-04-14 Yale University Ferroelectric devices including a layer having two or more stable configurations
US8158973B2 (en) * 2009-10-28 2012-04-17 Palo Alto Research Center Incorporated Organic memory array with ferroelectric field-effect transistor pixels
JP5185357B2 (ja) 2009-12-17 2013-04-17 株式会社半導体エネルギー研究所 半導体装置
JP5864875B2 (ja) * 2010-03-22 2016-02-17 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 薄膜トランジスタ及びその製造方法並びにそれを含む表示装置
US9190522B2 (en) * 2010-04-02 2015-11-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide semiconductor
US8952379B2 (en) * 2011-09-16 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2013039126A1 (en) 2011-09-16 2013-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20130052216A (ko) * 2011-11-11 2013-05-22 한국전자통신연구원 박막 트랜지스터 및 그 제조방법
WO2014196107A1 (ja) * 2013-06-04 2014-12-11 パナソニック株式会社 薄膜トランジスタ素子とその製造方法及び表示装置
CN103996718A (zh) * 2014-06-05 2014-08-20 湘潭大学 一种硅基铁电栅薄膜晶体管及其制备方法
CN104009091A (zh) * 2014-06-06 2014-08-27 湘潭大学 一种基于规整性碳纳米管条纹阵列的铁电场效应晶体管及其制备方法
US9627406B1 (en) * 2015-09-26 2017-04-18 The United States Of America, As Represented By The Secretary Of Commerce Memory cell including electret and random access memory thereof
US10319426B2 (en) 2017-05-09 2019-06-11 Micron Technology, Inc. Semiconductor structures, memory cells and devices comprising ferroelectric materials, systems including same, and related methods
US10354711B2 (en) * 2017-08-30 2019-07-16 United Microelectronics Corp. Dual mode memory system and method of working the same
CN108417494B (zh) * 2018-02-25 2020-08-11 青岛大学 一种基于ZnSnO纳米纤维的场效应晶体管制备方法
KR20210033346A (ko) * 2019-09-18 2021-03-26 삼성전자주식회사 전자 소자 및 그 제조방법
KR20210124844A (ko) * 2020-04-07 2021-10-15 삼성전자주식회사 강유전층을 포함하는 전자 소자 및 그 제조 방법
US11710775B2 (en) * 2020-05-29 2023-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Ferroelectric field effect transistor
US11706928B2 (en) * 2020-10-30 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device and method for fabricating the same
US11955548B2 (en) 2021-01-29 2024-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Two-dimensional (2D) material for oxide semiconductor (OS) ferroelectric field-effect transistor (FeFET) device

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
WO2002071477A1 (en) 2001-03-02 2002-09-12 Cova Technologies Incorporated Single transistor rare earth manganite ferroelectric nonvolatile memory cell
DE10156470B4 (de) 2001-11-16 2006-06-08 Infineon Technologies Ag RF-ID-Etikett mit einer Halbleiteranordnung mit Transistoren auf Basis organischer Halbleiter und nichtflüchtiger Schreib-Lese-Speicherzellen
US6812509B2 (en) 2002-06-28 2004-11-02 Palo Alto Research Center Inc. Organic ferroelectric memory cells
KR100917766B1 (ko) 2002-12-31 2009-09-15 엘지디스플레이 주식회사 액정표시장치 및 그 제조방법
WO2005064614A1 (en) 2003-12-22 2005-07-14 Koninklijke Philips Electronics N.V. Non-volatile ferroelectric thin film device using an organic ambipolar semiconductor and method for processing such a device
US7408187B2 (en) 2004-11-19 2008-08-05 Massachusetts Institute Of Technology Low-voltage organic transistors on flexible substrates using high-gate dielectric insulators by room temperature process
EP1684365A3 (en) 2005-01-20 2008-08-13 Fuji Electric Holdings Co., Ltd. Transistor
JP5041267B2 (ja) 2005-01-20 2012-10-03 富士電機株式会社 薄膜電界効果トランジスタ、およびその製造方法
KR100729043B1 (ko) 2005-09-14 2007-06-14 삼성에스디아이 주식회사 투명 박막 트랜지스터 및 그의 제조방법
JP2007096129A (ja) 2005-09-29 2007-04-12 Kyoto Univ 分子トランジスタおよびその製造方法、並びにそれを用いた不揮発性メモリおよび圧電センサ
JP2007265481A (ja) 2006-03-28 2007-10-11 Aomoriken Kogyo Gijutsu Kyoiku Shinkokai 光導電膜と強誘電体薄膜を用いた強誘電体薄膜光メモリー素子
KR101325332B1 (ko) 2007-01-10 2013-11-08 한양대학교 산학협력단 유기물 및 고분자 소재를 이용한 비휘발성 메모리 소자
KR20080095538A (ko) 2007-04-25 2008-10-29 엘지전자 주식회사 박막 트랜지스터 및 그 제조방법, 이를 포함하는평판표시장치
KR20090016993A (ko) 2007-08-13 2009-02-18 엘지전자 주식회사 박막 트랜지스터 및 그 제조방법, 이를 포함하는 표시장치
US7772589B1 (en) * 2008-04-22 2010-08-10 Cbrite Inc. High performance flexible substrate thin film transistor and method
KR20080097977A (ko) 2008-10-20 2008-11-06 서울시립대학교 산학협력단 강유전체 메모리 장치와 전계효과 트랜지스터 및 그 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120112230A (ko) * 2011-03-31 2012-10-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 장치
US8981358B2 (en) 2012-06-27 2015-03-17 Samsung Display Co., Ltd. Organic insulating layer composition, method of forming organic insulating layer, and organic thin film transistor including the organic insulating layer
WO2016137165A1 (ko) * 2015-02-25 2016-09-01 동국대학교 산학협력단 고체전해질이 포함된 게이트 절연막 및 이를 포함한 박막트랜지스터
KR101983551B1 (ko) * 2017-12-18 2019-05-29 한밭대학교 산학협력단 토양수분센서 디바이스용 고분자 봉지 산화물 박막 트랜지스터

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